KR100826644B1 - Circuit for controlling pulse width of Column selection signal - Google Patents

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KR100826644B1 KR1020060101003A KR20060101003A KR100826644B1 KR 100826644 B1 KR100826644 B1 KR 100826644B1 KR 1020060101003 A KR1020060101003 A KR 1020060101003A KR 20060101003 A KR20060101003 A KR 20060101003A KR 100826644 B1 KR100826644 B1 KR 100826644B1
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Abstract

본 발명은 기설정된 지연구간에 따라 인에이블 구간이 조절된 리셋신호(Reset)를 생성하여 출력하는 지연부와; 상기 리셋신호(Reset)에 응답하여 컬럼선택신호의 펄스폭을 조절하는 래치부와; 상기 지연부의 지연구간을 조절하기 위한 제1 및 제2 제어신호를 생성하는 펄스폭 조절부 및; 리드 명령에 따라 인에이블되는 내부 리드명령 신호, 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호 및 퓨즈 커팅 여부에 응답하여 선택적으로 상기 제1 및 제2 제어신호를 상기 지연부로 전달하는 신호 전달부를 포함하는 컬럼선택신호의 펄스폭 조절 회로를 제공한다.

Figure R1020060101003

컬럼선택신호, 펄스폭

The present invention includes a delay unit for generating and outputting a reset signal (Reset) in which the enable period is adjusted according to a preset delay period; A latch unit adjusting a pulse width of a column selection signal in response to the reset signal; A pulse width adjusting unit generating first and second control signals for adjusting a delay period of the delay unit; An internal read command signal enabled according to a read command, an internal write command signal enabled in response to a write command, and a signal transfer unit selectively transmitting the first and second control signals to the delay unit in response to whether a fuse is cut or not; It provides a pulse width control circuit of a column selection signal comprising.

Figure R1020060101003

Column selection signal, pulse width

Description

컬럼선택신호의 펄스폭 조절 회로{Circuit for controlling pulse width of Column selection signal}Circuit for controlling pulse width of column selection signal

도 1은 종래 기술에 따른 컬럼선택신호의 펄스폭 조절 회로의 구성을 도시한 것이다. 1 illustrates a configuration of a pulse width adjusting circuit of a column selection signal according to the prior art.

도 2는 본 발명에 의한 일 실시예에 따른 컬럼선택신호의 펄스폭 조절 회로의 구성을 도시한 것이다. 2 illustrates a configuration of a pulse width adjusting circuit of a column selection signal according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1: 래치부 2: 지연부1: latch portion 2: delay portion

3: 펄스폭조절부 4: 신호전달부3: pulse width control unit 4: signal transmission unit

40: 퓨즈부 42: 전달부40: fuse part 42: transfer part

44: 래치 46: 선택부44: latch 46: selection

본 발명은 컬럼선택신호의 펄스폭 조절 회로에 관한 것으로, 더욱 구체적으로는 반도체 메모리 소자의 내부 동작에 따라 컬럼 선택 신호의 펄스폭을 조절할 수 있도록 하는 컬럼선택신호의 펄스폭 조절 회로에 관한 것이다.The present invention relates to a pulse width adjusting circuit of a column selection signal, and more particularly, to a pulse width adjusting circuit of a column selection signal to adjust the pulse width of the column selection signal according to an internal operation of a semiconductor memory device.

비트라인 감지증폭기와 입-출력 버스 사이의 스위치 제어신호인 컬럼선택신호의 펄스폭은 리드 동작시 입-출력 감지증폭기에 인가되는 신호량과 밀접한 관계가 있다. 즉, 리드 동작 시 컬럼선택신호의 펄스폭을 너무 좁게하면 입-출력 감지증폭기에 인가되는 신호량이 적어져 리드 동작이 제대로 수행되지 못하게 되는 반면, 컬럼선택신호의 펄스폭을 너무 넓게하는 경우에는 tAA, tCK 특성이 열화되는 문제가 발생한다.The pulse width of the column select signal, which is a switch control signal between the bit line sense amplifier and the input-output bus, is closely related to the amount of signal applied to the input-output sense amplifier during the read operation. That is, if the pulse width of the column select signal is too narrow during read operation, the amount of signal applied to the input-output sense amplifier decreases, so that the read operation may not be performed properly. However, if the pulse width of the column select signal is too wide, tAA is used. However, a problem arises in that the tCK characteristic is deteriorated.

한편, 라이트 동작시에는 입-출력 버스 드라이버에 의해 입-출력 버스에 라이트된 데이터가 비트라인 감지 증폭기로 전달되는 신호량과 입-출력 버스의 프리차지와 밀접한 관련이 있다. 즉, 컬럼선택신호의 펄스폭을 너무 좁게하면 비트라인 감지 증폭기로 전달되는 신호량이 적어져 라이트 동작이 제대로 수행되지 못하게 되는 반면, 컬럼선택신호의 펄스폭을 너무 넓게하는 경우에는 리드 동작시와 마찬가지로 tAA, tCK 특성이 열화되는 문제가 발생한다.On the other hand, in the write operation, the data written to the input-output bus by the input-output bus driver is closely related to the amount of signal transferred to the bit line sense amplifier and the precharge of the input-output bus. In other words, if the pulse width of the column select signal is too narrow, the amount of signal transmitted to the bit line sense amplifier is reduced so that the write operation may not be performed properly. However, if the pulse width of the column select signal is too wide, as in the read operation, TAA and tCK characteristics deteriorate.

따라서, 리드-라이트 동작에 따라 컬럼선택신호의 펄스폭을 적정 수준으로 조절할 필요가 있고, 특히 보다 고속 동작이 가능한 반도체 메모리 설계를 위해서는 컬럼 선택 신호의 펄스폭 조절을 최적화할 필요가 있다.Therefore, it is necessary to adjust the pulse width of the column selection signal to an appropriate level according to the read-write operation, and in particular, it is necessary to optimize the pulse width adjustment of the column selection signal in order to design a semiconductor memory capable of higher speed operation.

도 1은 종래 기술에 따른 컬럼선택신호의 펄스폭 조절 회로의 구성을 도시한 것이다. 1 illustrates a configuration of a pulse width adjusting circuit of a column selection signal according to the prior art.

도시한 바와 같이, SR 래치(1)의 셋신호 입력단(

Figure 112006074918010-pat00001
)에는 노어게이트(NR1)의 출력신호가 입력되는데, 리드 명령에 응답하여 인에이블되는 내부 리드명령 신호(IRDP), 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호(IWTP) 및, 리드-라이트 명령이 입력된 후 버스트랭스(Burst Length)에 따라 컬럼선택신호를 생성하기 위해 인에이블되는 내부 버스트카스 신호(ICASP) 중 적어도 하나가 하이레벨로 인에이블되면 셋신호 입력단(
Figure 112006074918010-pat00002
)에는 로우레벨이 입력되고, 데이터출력단(Q)으로는 하이레벨의 컬럼선택신호(CSP)가 출력된다.As shown, the set signal input terminal of the SR latch 1 (
Figure 112006074918010-pat00001
The output signal of the NOR gate NR1 is input to an internal read command signal IRDP enabled in response to a read command, an internal write command signal IWTP enabled in response to a write command, and a read-write signal. After the command is input, if at least one of the internal burst cascade signals ICASP enabled to generate the column select signal according to the burst length is enabled at a high level, the set signal input stage (
Figure 112006074918010-pat00002
), A low level is input, and a high level column select signal CSP is output to the data output terminal Q.

한편, 하이레벨의 컬럼선택신호(CSP)는 리셋신호 입력단(

Figure 112006074918010-pat00003
)을 통해 로우레벨을 갖는 지연부(2)의 출력신호가 입력되는 경우 로우레벨로 천이한다. 즉, 데이터출력단(Q)을 통해 출력되는 컬럼선택신호(CSP)의 펄스폭은 지연부(2)의 출력신호에 의해 결정된다. 이를 위해, 지연부(2)는 펄스폭 조절부(3)로부터 지연량 조절에 사용되는 제어신호(f(1:n))를 입력받아 조절된 지연구간이 경과된 후 로우레벨의 신호를 출력하도록 회로를 구성한다. 여기서, 펄스폭 조절부(3)는 퓨즈 및 테스트 모드 신호를 통해 제어신호(f(1:n))를 생성할 수 있는 회로가 구비되어 있다.On the other hand, the high level column select signal CSP is a reset signal input terminal (
Figure 112006074918010-pat00003
When the output signal of the delay unit 2 having the low level is input through the reference signal, the state transitions to the low level. That is, the pulse width of the column selection signal CSP output through the data output terminal Q is determined by the output signal of the delay unit 2. To this end, the delay unit 2 receives the control signal f (1: n) used to adjust the delay amount from the pulse width adjusting unit 3 and outputs a low level signal after the adjusted delay period has elapsed. Configure the circuit so that it Here, the pulse width adjusting unit 3 is provided with a circuit capable of generating the control signal f (1: n) through the fuse and the test mode signal.

그런데, 종래의 컬럼선택신호의 펄스폭 조절 회로를 이용하는 경우 리드 또는 라이트 동작에 맞추어 컬럼선택신호(CSP)의 펄스폭을 조절할 수 없다. 따라서, 리드 또는 라이트 동작에 관계없이 컬럼선택신호(CSP)의 펄스폭을 적정한 중간값으 로 조절할 수밖에 없어, 반도체 메모리의 동작을 최적화하기 위해 tCK, tAA 특성을 개선하는데 한계가 있었다.However, when the pulse width adjusting circuit of the conventional column selection signal is used, the pulse width of the column selection signal CSP cannot be adjusted in accordance with the read or write operation. Therefore, regardless of the read or write operation, the pulse width of the column selection signal CSP cannot be adjusted to an appropriate intermediate value, and there is a limit in improving the tCK and tAA characteristics in order to optimize the operation of the semiconductor memory.

따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 내부 동작에 따라 컬럼 선택신호의 펄스폭을 결정하는 지연구간을 조절할 수 있도록 하는 컬럼선택신호의 펄스폭 조절 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a pulse width adjusting circuit of a column selection signal that enables to adjust a delay section for determining the pulse width of the column selection signal according to the internal operation of the semiconductor device.

상기 기술적 과제를 달성하기 위하여, 본 발명은 기설정된 지연구간에 따라 인에이블 구간이 조절된 리셋신호(Reset)를 생성하여 출력하는 지연부와; 상기 리셋신호(Reset)에 응답하여 컬럼선택신호의 펄스폭을 조절하는 래치부와; 상기 지연부의 지연구간을 조절하기 위한 제1 및 제2 제어신호를 생성하는 펄스폭 조절부 및; 리드 명령에 따라 인에이블되는 내부 리드명령 신호, 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호 및 퓨즈 커팅 여부에 응답하여 선택적으로 상기 제1 및 제2 제어신호를 상기 지연부로 전달하는 신호 전달부를 포함하는 컬럼선택신호의 펄스폭 조절 회로를 제공한다.In order to achieve the above technical problem, the present invention includes a delay unit for generating and outputting a reset signal (Reset) is adjusted in the enable interval according to a predetermined delay period; A latch unit adjusting a pulse width of a column selection signal in response to the reset signal; A pulse width adjusting unit generating first and second control signals for adjusting a delay period of the delay unit; An internal read command signal enabled according to a read command, an internal write command signal enabled in response to a write command, and a signal transfer unit selectively transmitting the first and second control signals to the delay unit in response to whether a fuse is cut or not; It provides a pulse width control circuit of a column selection signal comprising.

본 발명에서, 상기 신호 전달부는 퓨즈 커팅 여부에 따라 인에이블되는 퓨즈 신호를 생성하는 퓨즈부와; 상기 내부 리드명령 신호 및 상기 내부 라이트명령 신호에 응답하여 상기 퓨즈 신호를 전달하는 전달부와; 상기 전달부로부터 전달된 신호를 래치하는 래치와; 상기 래치의 출력신호를 버퍼링하는 버퍼 및; 상기 버퍼의 출력신호에 응답하여 상기 지연부로 제어신호의 전달여부를 선택하는 선택부를 포함하는 것이 바람직하다.In the present invention, the signal transmission unit and the fuse unit for generating a fuse signal enabled according to whether or not the fuse; A transfer unit configured to transfer the fuse signal in response to the internal read command signal and the internal write command signal; A latch for latching a signal transmitted from the transmission unit; A buffer buffering an output signal of the latch; In response to the output signal of the buffer preferably includes a selection unit for selecting whether to transmit the control signal to the delay unit.

본 발명에서, 상기 퓨즈부는 커팅에 의해 인에이블되는 제1 퓨즈 신호를 생성하는 제1 퓨즈 및; 커팅에 의해 인에이블되는 제2 퓨즈 신호를 생성하는 제2 퓨즈를 포함하는 것이 바람직하다.In the present invention, the fuse unit and a first fuse for generating a first fuse signal enabled by cutting; It is preferred to include a second fuse that generates a second fuse signal that is enabled by cutting.

본 발명에서, 상기 전달부는 상기 내부 리드명령 신호에 응답하여 상기 제1 퓨즈 신호를 전달하는 제1 전달소자 및; 상기 내부 라이트명령 신호에 응답하여 상기 제2 퓨즈 신호를 전달하는 제2 전달소자를 포함하는 것이 바람직하다.In the present invention, the transfer unit and the first transfer element for transmitting the first fuse signal in response to the internal read command signal; It is preferable to include a second transfer element for transmitting the second fuse signal in response to the internal write command signal.

본 발명에서, 상기 버퍼는 인버터인 것이 바람직하다.In the present invention, the buffer is preferably an inverter.

본 발명에서, 상기 선택부는 상기 버퍼의 출력신호와 상기 제1 제어신호를 입력받아 논리연산을 수행하는 제1 논리부 및; 상기 버퍼의 출력신호와 상기 제2 제어신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 것이 바람직하다.The selector may include a first logic unit configured to receive an output signal of the buffer and the first control signal and perform a logic operation; It is preferable to include a second logic unit for receiving the output signal of the buffer and the second control signal to perform a logical operation.

본 발명에서, 상기 제1 및 제2 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the first and second logic units perform an AND operation.

본 발명에서, 상기 래치부는 리드 명령에 응답하여 인에이블되는 내부 리드명령 신호와, 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호 및, 리드-라이트 명령이 입력된 후 버스트랭스에 따라 상기 컬럼선택신호를 생성하기 위해 인에이블되는 내부 버스트카스 신호를 입력받아 논리연산을 수행하여 셋신 호(Set)를 생성하는 논리부와; 상기 셋신호(Set)를 셋입력단(

Figure 112006074918010-pat00004
)으로 입력받고, 상기 리셋신호(Reset)를 리셋입력단(
Figure 112006074918010-pat00005
)으로 입력받아 데이터 출력단(Q)으로 상기 컬럼선택신호를 출력하는 래치를 포함하는 것이 바람직하다.In an embodiment of the present invention, the latch unit may select an internal read command signal enabled in response to a read command, an internal write command signal enabled in response to a write command, and a bus trend after a read-write command is input. A logic unit configured to receive an internal burst cascade signal enabled to generate a signal and perform a logical operation to generate a set signal (Set); The set signal Set is input to a set input terminal (
Figure 112006074918010-pat00004
) And the reset signal Reset is input to a reset input terminal
Figure 112006074918010-pat00005
And a latch configured to receive the input signal to the column and output the column selection signal to the data output terminal Q.

본 발명에서, 상기 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.In the present invention, it is preferable that the logic unit performs a negative logical sum operation.

본 발명에서, 상기 래치는 반전데이터 출력단(

Figure 112006074918010-pat00006
)의 출력신호를 상기 지연부로 전달하는 것이 바람직하다.In the present invention, the latch is a reverse data output stage (
Figure 112006074918010-pat00006
It is preferable to transmit the output signal of the) to the delay unit.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명에 의한 일 실시예에 따른 컬럼선택신호의 펄스폭 조절 회로의 구성을 도시한 것이다. 2 illustrates a configuration of a pulse width adjusting circuit of a column selection signal according to an embodiment of the present invention.

도시된 바와 같이, 본 실시예의 컬럼선택신호의 펄스폭 조절 회로는 SR(Set Reset)래치(1), 지연부(2), 펄스폭 조절부(3) 및 신호 전달부(4)를 포함하여 구성된다. As shown, the pulse width adjusting circuit of the column selection signal of the present embodiment includes an SR (Set Reset) latch 1, a delay unit 2, a pulse width adjusting unit 3, and a signal transmitting unit 4; It is composed.

SR(Set Reset)래치(1)는 리드 명령에 응답하여 인에이블되는 내부 리드명령 신호(IRDP)와, 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호(IWTP) 및, 리드-라이트 명령이 입력된 후 버스트랭스(Burst length)에 따라 컬럼선택신호(CSP)를 생성하기 위해 인에이블되는 내부 버스트카스신호(ICASP)를 입력받아 부정 논리합 연산을 수행하는 노어게이트(NR1)로부터 셋반전신호(Setb)를 셋입력단(

Figure 112007081199010-pat00015
)으로 입력받는다. 또한, 기설정된 지연구간에 따라 인에이블 구간이 결정된 리셋반전신호(Resetb)를 생성하여 출력하는 지연부(2)로부터 리셋반전신호(Resetb)를 리셋입력단(
Figure 112007081199010-pat00016
)으로 입력받아 데이터 출력단(Q)으로 컬럼선택신호(CSP)를 출력하고, 반전데이터 출력단(
Figure 112007081199010-pat00017
)의 출력신호를 지연부(2)로 전달한다.The SR (Set Reset) latch 1 has an internal read command signal IRDP enabled in response to a read command, an internal write command signal IWTP enabled in response to a write command, and a read-write command is input. And set inversion signal Setb from the NOR gate NR1 that receives an internal burst casing signal ICASP that is enabled to generate a column selection signal CSP according to a burst length, and performs a non-OR operation. ) Set input terminal (
Figure 112007081199010-pat00015
) Is input. In addition, the reset inversion signal Resetb is generated from the delay unit 2 that generates and outputs the reset inversion signal Resetb having the enable period determined according to a predetermined delay period.
Figure 112007081199010-pat00016
), And outputs the column select signal (CSP) to the data output terminal (Q), and inverts the data output terminal (
Figure 112007081199010-pat00017
) Outputs the output signal to the delay unit 2.

지연부(2)는 초기 지연구간이 설정되어 있으며, 설정된 지연구간에 의해 인에이블 구간이 조절된 리셋반전신호(Resetb)를 생성한다. 리셋반전신호(Resetb)는 SR(Set Reset)래치(1)에 입력되어 컬럼선택신호(CSP)의 펄스폭을 조절하게 된다. 즉, SR(Set Reset)래치(1)는 로우레벨로 인에이블된 셋반전신호(Setb)에 의해 하이레벨의 컬럼선택신호(CSP)를 생성하고, 로우레벨로 인에이블된 리셋신호(Reset)에 의해 로우레벨로 천이된 컬럼선택신호(CSP)를 생성한다. 따라서, 컬럼선택신호(CSP)의 펄스폭은 인에이블된 셋신호(Set)가 입력된 시점부터 인에이블된 리셋신호(Reset)가 입력되는 시점까지의 구간으로 결정된다.The delay unit 2 has an initial delay period set, and generates a reset inversion signal Resetb in which the enable period is adjusted by the set delay period. The reset inversion signal Resetb is input to the SR (Set Reset) latch 1 to adjust the pulse width of the column selection signal CSP. That is, the SR (Set Reset) latch 1 generates the high level column selection signal CSP by the set inversion signal Setb enabled at the low level, and the reset signal Reset enabled at the low level. Generates a column select signal CSP transitioned to a low level. Therefore, the pulse width of the column selection signal CSP is determined as a section from the time point at which the enabled set signal Set is input to the time point at which the enabled reset signal Reset is input.

펄스폭 조절부(3)는 지연부(2)의 지연구간을 조절하기 위한 제1 내지 제N 제어신호(f(1), f(2),,,f(N))을 생성한다. 이때, 펄스폭 조절부(3)의 회로 구성은 지연부(2)의 지연구간을 늘이거나 줄일 수 있도록 설정되며, 공지의 회로 구성으로 구현할 수 있다.The pulse width adjusting unit 3 generates first to Nth control signals f (1), f (2), and f (N) for adjusting the delay section of the delay unit 2. At this time, the circuit configuration of the pulse width control unit 3 is set to increase or decrease the delay period of the delay unit 2, it can be implemented in a known circuit configuration.

신호 전달부(4)는 퓨즈부(40), 전달부(42), 래치(44), 인버터(IV5) 및, 선택부(46)로 구성되어, 리드 명령에 응답하여 인에이블되는 내부 리드명령 신호(IRDP), 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호(IWTP) 및 퓨즈 커팅 여부에 응답하여 선택적으로 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달한다.The signal transmission section 4 is composed of a fuse section 40, a transmission section 42, a latch 44, an inverter IV5, and a selection section 46, and is an internal read command enabled in response to the read command. Signal IRDP, the internal write command signal IWTP enabled in response to the write command, and the first to Nth control signals f (1), f (2) ,, f selectively in response to whether the fuse is cut. (N)) to the delay unit 2.

여기서, 퓨즈부(40)는 커팅에 의해 인에이블되는 하이레벨의 제1 퓨즈 신호(Fu1)를 생성하는 제1 퓨즈(401)와, 커팅에 의해 인에이블되는 하이레벨의 제2 퓨즈 신호(Fu2)를 생성하는 제2 퓨즈(402)를 포함한다. 또한, 전달부(42)는 내부 리드명령 신호(IRDP)에 응답하여 제1 퓨즈 신호(Fu1)를 전달하는 제1 전달게이트(T1)과, 내부 라이트명령 신호(IWTP)에 응답하여 제2 퓨즈 신호(Fu2)를 전달하는 제2 전달게이트(T2)를 포함한다. 그리고, 래치부(44)는 전달부(42)로 부터 전달된 신호를 래치한다. Here, the fuse unit 40 may include a first fuse 401 for generating a high level first fuse signal Fu1 enabled by cutting, and a high level second fuse signal Fu2 enabled by cutting. ) And a second fuse 402 to generate. In addition, the transfer unit 42 may include a first transfer gate T1 transferring the first fuse signal Fu1 in response to the internal read command signal IRDP, and a second fuse in response to the internal write command signal IWTP. And a second transfer gate T2 for transmitting the signal Fu2. The latch unit 44 latches the signal transmitted from the transfer unit 42.

또한, 선택부(46)는 각각 인버터(IV5)의 출력신호와 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 입력받아 논리곱 연산을 수행하여 지연부(2)로 전달하는 다수의 낸드게이트(ND(1)-ND(N))와 인버터(IV6(1)-IV6(N))로 구성된다.In addition, the selector 46 receives the output signal of the inverter IV5 and the first to Nth control signals f (1), f (2), and f (N), respectively, and performs an AND operation. And a plurality of NAND gates ND (1) -ND (N) and inverters IV6 (1) -IV6 (N), which are transmitted to the delay unit 2.

이와 같이 구성된 컬럼선택신호의 펄스폭 조절 회로의 동작을 도2를 통해 구체적으로 설명하면 다음과 같다.The operation of the pulse width control circuit of the column selection signal configured as described above will be described in detail with reference to FIG.

도시된 바와 같이, 본 발명의 컬럼선택신호의 펄스폭 조절 회로는 신호전달 부(4)를 구비하여 반도체 소자의 내부 동작 즉, 리드 또는 라이트에 따라 펄스폭 조절부(3)에서 생성된 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달하여 지연부(2)에 기설정되어 있는 지연구간을 조절함으로써, 컬럼선택신호(CSP)의 펄스폭 조절 여부를 결정한다. 이하, 신호전달부(4)의 동작을 구체적으로 살펴본다.As shown, the pulse width adjusting circuit of the column selection signal of the present invention includes a signal transmitting unit 4 so as to generate the first width generated by the pulse width adjusting unit 3 according to an internal operation of the semiconductor device, that is, a read or a write. By selecting the N th control signals f (1), f (2), and f (N) to the delay unit 2 and adjusting the delay period set in the delay unit 2, column selection is performed. It is determined whether the pulse width of the signal CSP is adjusted. Hereinafter, the operation of the signal transmission unit 4 will be described in detail.

우선, 제1 및 제2 퓨즈(401, 402)가 커팅되어 있지 않은 경우 제1 및 제2 퓨즈 신호(Fu1, Fu2)는 모두 로우레벨이 된다. 이때, 리드 또는 라이트 명령에 따라 하이레벨로 인에이블된 내부 리드명령 신호(IRDP) 또는 내부 라이트명령 신호(IWTP)가 입력되더라도 인버터(IV5)를 통해 출력되는 내부 리드-라이트명령 신호(IWTRDS)는 로우레벨로 고정되기 때문에 선택부(46)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달하지 않는다. 그 결과 지연부(2)는 기설정된 지연구간에 따라 생성된 리셋반전신호(Resetb)를 SR 래치(1)에 전달하므로, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭은 그대로 유지된다. First, when the first and second fuses 401 and 402 are not cut, both the first and second fuse signals Fu1 and Fu2 are at a low level. At this time, even when the internal read command signal IRDP or the internal write command signal IWTP enabled at a high level is input according to the read or write command, the internal read-write command signal IWTRDS output through the inverter IV5 is Since it is fixed at the low level, the selector 46 does not transmit the first to Nth control signals f (1), f (2), and f (N) to the delay unit 2. As a result, since the delay unit 2 transmits the reset inversion signal Resetb generated according to the preset delay period to the SR latch 1, the pulse width of the column selection signal CSP generated in the SR latch 1 is It stays the same.

다음으로, 제1 퓨즈(401)만 커팅된 경우 제1 퓨즈 신호(Fu1)는 하이레벨이 되고, 제2 퓨즈 신호(Fu2)는 로우레벨이 된다. 이때, 리드 명령에 따라 하이레벨로 인에이블된 내부 리드명령 신호(IRDP)가 입력되면 인버터(IV5)를 통해 출력되는 내부 리드-라이트명령 신호(IWTRDS)는 하이레벨이 되기 때문에 선택부(46)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달한다. 지연부(2)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 입력받아 기설정된 지연구간을 조정하게 되는데, 회로 구성에 따라 지연구간을 늘이거나 줄일 수 있다. 그 결과 지연부(2)는 조정된 지연구간에 따라 생성된 리셋반전신호(Resetb)를 SR 래치(1)에 전달하므로, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭은 변하게 된다. 즉, 지연부(2)에서 로우레벨로 인에이블된 리셋반전신호(Resetb)를 출력하는 시점이 빨라지거나 느려져, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭이 늘어나거나 줄어들게 된다.Next, when only the first fuse 401 is cut, the first fuse signal Fu1 is at a high level, and the second fuse signal Fu2 is at a low level. At this time, when the internal read command signal IRDP enabled with the high level is input according to the read command, the internal read-write command signal IWTRDS output through the inverter IV5 becomes high level, so the selector 46 Transmits the first to Nth control signals f (1), f (2), and f (N) to the delay unit 2. The delay unit 2 receives the first to Nth control signals f (1), f (2), and f (N) to adjust a predetermined delay period, and adjusts the delay period according to the circuit configuration. You can increase or decrease it. As a result, since the delay unit 2 transmits the reset inversion signal Resetb generated according to the adjusted delay period to the SR latch 1, the pulse width of the column selection signal CSP generated in the SR latch 1 is Will change. That is, the timing at which the delay unit 2 outputs the reset inversion signal Resetb enabled at the low level becomes faster or slower, so that the pulse width of the column selection signal CSP generated by the SR latch 1 is increased or decreased. do.

한편, 리드 명령에 따라 하이레벨로 인에이블된 내부 리드명령 신호(IRDP)가 입력되더라도 제1 퓨즈 신호(Fu1)는 로우레벨이므로 내부 리드-라이트명령 신호(IWTRDS)는 로우레벨로 고정되고, 선택부(46)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달하지 않는다. 그 결과 지연부(2)는 기설정된 지연구간에 따라 생성된 리셋반전신호(resetb)를 SR 래치(1)에 전달하므로, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭은 그대로 유지된다.Meanwhile, even when the internal read command signal IRDP enabled to the high level is input according to the read command, since the first fuse signal Fu1 is at the low level, the internal read-write command signal IWTRDS is fixed at the low level. The unit 46 does not transmit the first to Nth control signals f (1), f (2), and f (N) to the delay unit 2. As a result, since the delay unit 2 transmits the reset inversion signal resetb generated according to the preset delay period to the SR latch 1, the pulse width of the column selection signal CSP generated in the SR latch 1 is It stays the same.

다음으로, 제2 퓨즈(402)만 커팅된 경우 제2 퓨즈 신호(Fu2)는 하이레벨이 되고, 제1 퓨즈 신호(Fu1)는 로우레벨이 된다. 이때, 라이트 명령에 따라 하이레벨로 인에이블된 내부 라이트명령 신호(IWTP)가 입력되면 인버터(IV5)를 통해 출력되는 내부 리드-라이트명령 신호(IWTRDS)는 하이레벨이 되기 때문에 선택부(46)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달한다. 지연부(2)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 입력받아 기설정된 지연구간을 조정하게 되는데, 회로 구성에 따라 지연구간을 늘이거나 줄일 수 있다. 그 결과 지연 부(2)는 조정된 지연구간에 따라 생성된 리셋신호(resetb)를 SR 래치(1)에 전달하므로, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭은 변하게 된다. Next, when only the second fuse 402 is cut, the second fuse signal Fu2 is at a high level, and the first fuse signal Fu1 is at a low level. In this case, when the internal write command signal IWTP enabled with the high level is input according to the write command, the internal read-write command signal IWTRDS output through the inverter IV5 becomes high level, so that the selection unit 46 is selected. Transmits the first to Nth control signals f (1), f (2), and f (N) to the delay unit 2. The delay unit 2 receives the first to Nth control signals f (1), f (2), and f (N) to adjust a predetermined delay period, and adjusts the delay period according to the circuit configuration. You can increase or decrease it. As a result, the delay unit 2 transmits the reset signal resetb generated according to the adjusted delay period to the SR latch 1, so that the pulse width of the column selection signal CSP generated in the SR latch 1 is changed. do.

한편, 리드 명령에 따라 하이레벨로 인에이블된 내부 리드명령 신호(IRDP)가 입력되더라도 제1 퓨즈 신호(Fu1)는 로우레벨이므로 내부 리드-라이트명령 신호(IWTRDS)는 로우레벨로 고정되고, 선택부(46)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달하지 않는다. 그 결과 지연부(2)는 기설정된 지연구간에 따라 생성된 리셋신호(resetb)를 SR 래치(1)에 전달하므로, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭은 그대로 유지된다. Meanwhile, even when the internal read command signal IRDP enabled to the high level is input according to the read command, since the first fuse signal Fu1 is at the low level, the internal read-write command signal IWTRDS is fixed at the low level. The unit 46 does not transmit the first to Nth control signals f (1), f (2), and f (N) to the delay unit 2. As a result, since the delay unit 2 transmits the reset signal resetb generated according to the predetermined delay period to the SR latch 1, the pulse width of the column selection signal CSP generated in the SR latch 1 is maintained as it is. maintain.

마지막으로, 제1 및 제2 퓨즈(401, 402)가 모두 커팅된 경우 제1 및 제2 퓨즈 신호(Fu1, Fu2)는 모두 하이레벨이 된다. 이때, 리드 또는 라이트 명령에 따라 내부 리드명령 신호(IRDP) 또는 내부 라이트명령 신호(IWTP) 중 적어도 하나가 하이레벨로 입력되면 인버터(IV5)를 통해 출력되는 내부 리드-라이트명령 신호(IWTRDS)는 하이레벨이 되고, 선택부(46)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 지연부(2)로 전달한다. 지연부(2)는 제1 내지 제N 제어신호(f(1), f(2),,,f(N))를 입력받아 기설정된 지연구간을 조정하게 되는데, 회로 구성에 따라 지연구간을 늘이거나 줄일 수 있다. 그 결과 지연부(2)는 조정된 지연구간에 따라 생성된 리셋반전신호(Resetb)를 SR 래치(1)에 전달하므로, SR 래치(1)에서 생성되는 컬럼선택신호(CSP)의 펄스폭은 변하게 된다.Finally, when both of the first and second fuses 401 and 402 are cut, both of the first and second fuse signals Fu1 and Fu2 become high levels. In this case, when at least one of the internal read command signal IRDP or the internal write command signal IWTP is input to the high level according to the read or write command, the internal read-write command signal IWTRDS output through the inverter IV5 is At the high level, the selector 46 transmits the first to Nth control signals f (1), f (2), and f (N) to the delay unit 2. The delay unit 2 receives the first to Nth control signals f (1), f (2), and f (N) to adjust a predetermined delay period, and adjusts the delay period according to the circuit configuration. You can increase or decrease it. As a result, since the delay unit 2 transmits the reset inversion signal Resetb generated according to the adjusted delay period to the SR latch 1, the pulse width of the column selection signal CSP generated in the SR latch 1 is Will change.

이상 설명한 바와 같이, 컬럼선택신호의 펄스폭 조절 회로는 컬럼선택신호(CSP)의 펄스폭을 리드 또는 라이트 동작에 맞추어 변경할 수 있도록 하여, 반도체 메모리의 동작이 최적화 되도록 한다. As described above, the pulse width adjusting circuit of the column selection signal allows the pulse width of the column selection signal CSP to be changed in accordance with the read or write operation, thereby optimizing the operation of the semiconductor memory.

이상 설명한 바와 같이, 본 발명에 따른 컬럼선택신호의 펄스폭 조절 회로는 반도체 소자의 내부 동작에 따라 컬럼 선택신호의 펄스폭을 결정하는 지연구간을 조절할 수 있는 효과가 있다.As described above, the pulse width adjusting circuit of the column selection signal according to the present invention has the effect of adjusting the delay period for determining the pulse width of the column selection signal according to the internal operation of the semiconductor device.

또한, 반도체 소자의 내부 동작에 따라 컬럼 선택신호의 펄스폭을 조절함으로써, tCK, tAA 특성을 개선할 수 있는 효과도 있다.In addition, by adjusting the pulse width of the column selection signal in accordance with the internal operation of the semiconductor device, there is an effect that can improve the tCK, tAA characteristics.

Claims (10)

기설정된 지연구간에 따라 인에이블 구간이 조절된 리셋신호(Reset)를 생성하여 출력하는 지연부(2)와;A delay unit (2) for generating and outputting a reset signal (Reset) in which an enable period is adjusted according to a preset delay period; 상기 리셋신호(Reset)에 응답하여 컬럼선택신호(CSP)의 펄스폭을 조절하는 래치부(1)와;A latch unit (1) for adjusting the pulse width of the column selection signal (CSP) in response to the reset signal (Reset); 상기 지연부(2)의 지연구간을 조절하기 위한 제1 및 제2 제어신호(f1, f2)를 생성하는 펄스폭 조절부(3) 및;A pulse width adjusting unit (3) for generating first and second control signals (f1, f2) for adjusting the delay section of the delay unit (2); 리드 명령에 따라 인에이블되는 내부 리드명령 신호(IRDP), 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호(IWTP) 및 퓨즈 커팅 여부에 응답하여 선택적으로 상기 제1 및 제2 제어신호(f1, f2)를 상기 지연부(2)로 전달하는 신호 전달부(4)를 포함하는 컬럼선택신호의 펄스폭 조절 회로.An internal read command signal IRDP enabled in response to a read command, an internal write command signal IWTP enabled in response to a write command, and selectively whether the first and second control signals f1, and a signal transmission unit (4) for transmitting f2) to the delay unit (2). 제1항에 있어서, 상기 신호 전달부(4)는 The method of claim 1, wherein the signal transmission unit 4 퓨즈 커팅 여부에 따라 인에이블되는 퓨즈 신호를 생성하는 퓨즈부(40)와;A fuse unit 40 generating a fuse signal enabled according to whether a fuse is cut; 상기 내부 리드명령 신호(IRDP) 및 상기 내부 라이트명령 신호(IWTP)에 응답하여 상기 퓨즈 신호를 전달하는 전달부(42)와;A transmission unit 42 which transmits the fuse signal in response to the internal read command signal IRDP and the internal write command signal IWTP; 상기 전달부(42)로부터 전달된 신호를 래치하는 래치(44)와;A latch 44 for latching a signal transmitted from the transfer unit 42; 상기 래치(44)의 출력신호를 버퍼링하는 버퍼(IV5) 및;A buffer IV5 for buffering the output signal of the latch 44; 상기 버퍼(IV5)의 출력신호에 응답하여 상기 지연부(2)로 제어신호의 전달여부를 선택하는 선택부(46)를 포함하는 컬럼선택신호의 펄스폭 조절 회로.And a selector (46) for selecting whether to transmit a control signal to the delay unit (2) in response to an output signal of the buffer (IV5). 제2항에 있어서, 상기 퓨즈부(40)는 The method of claim 2, wherein the fuse unit 40 커팅에 의해 인에이블되는 제1 퓨즈 신호(Fu1)를 생성하는 제1 퓨즈(401) 및;A first fuse 401 for generating a first fuse signal Fu1 enabled by cutting; 커팅에 의해 인에이블되는 제2 퓨즈 신호(Fu2)를 생성하는 제2 퓨즈(402)를 포함하는 컬럼선택신호의 펄스폭 조절 회로.And a second fuse (402) for generating a second fuse signal (Fu2) enabled by cutting. 제2항에 있어서, 상기 전달부(42)는The method of claim 2, wherein the delivery unit 42 상기 내부 리드명령 신호(IRDP)에 응답하여 상기 제1 퓨즈 신호(Fu1)를 전달하는 제1 전달소자(T1) 및;A first transfer element T1 transferring the first fuse signal Fu1 in response to the internal read command signal IRDP; 상기 내부 라이트명령 신호(IWTP)에 응답하여 상기 제2 퓨즈 신호(Fu2)를 전달하는 제2 전달소자(T2)를 포함하는 컬럼선택신호의 펄스폭 조절 회로.And a second transfer element (T2) for transmitting the second fuse signal (Fu2) in response to the internal write command signal (IWTP). 제2항에 있어서, 상기 버퍼(IV5)는 인버터인 것을 특징으로 하는 컬럼선택신호의 펄스폭 조절 회로.3. The pulse width control circuit of claim 2, wherein the buffer IV5 is an inverter. 제2항에 있어서, 상기 선택부(46)는 The method of claim 2, wherein the selector 46 상기 버퍼(IV5)의 출력신호와 상기 제1 제어신호(f1)를 입력받아 논리연산을 수행하는 제1 논리부(ND(1)-ND(N)) 및;A first logic unit (ND (1) -ND (N)) for receiving the output signal of the buffer IV5 and the first control signal f1 and performing logical operation; 상기 버퍼(IV5)의 출력신호와 상기 제2 제어신호(f2)를 입력받아 논리연산을 수행하는 제2 논리부(IV6(1)-IV6(N))를 포함하는 컬럼선택신호의 펄스폭 조절 회로.Adjusting the pulse width of the column selection signal including a second logic unit (IV6 (1)-IV6 (N)) for receiving the output signal of the buffer (IV5) and the second control signal (f2) to perform a logical operation Circuit. 제6항에 있어서, 상기 제1 및 제2 논리부(ND(1)-ND(N), IV6(1)-IV6(N))는 논리곱 연산을 수행하는 것을 특징으로 하는 컬럼선택신호의 펄스폭 조절 회로.7. The column select signal of claim 6, wherein the first and second logic units ND (1) -ND (N) and IV6 (1) -IV6 (N) perform an AND operation. Pulse width control circuit. 제1항에 있어서, 상기 래치부(1)는The method of claim 1, wherein the latch unit (1) 리드 명령에 응답하여 인에이블되는 내부 리드명령 신호(IRDP)와, 라이트 명령에 응답하여 인에이블되는 내부 라이트명령 신호(IWTP) 및, 리드-라이트 명령이 입력된 후 버스트랭스에 따라 상기 컬럼선택신호(CSP)를 생성하기 위해 인에이블되는 내부 버스트카스 신호(ICASP)를 입력받아 논리연산을 수행하여 셋신호(Set)를 생성하는 논리부(NR1) 및;An internal read command signal IRDP enabled in response to a read command, an internal write command signal IWTP enabled in response to a write command, and the column selection signal according to a bus trend after a read-write command is input. A logic unit NR1 configured to receive an internal burst casing signal ICASP enabled to generate a CSP and perform a logic operation to generate a set signal Set; 상기 셋신호(Set)를 셋입력단(
Figure 112007081199010-pat00018
)으로 입력받고, 상기 리셋신호(Reset)를 리셋입력단(
Figure 112007081199010-pat00019
)으로 입력받아 데이터 출력단(Q)으로 상기 컬럼선택신호(CSP)를 출력하는 래치(1)를 포함하는 컬럼선택신호의 펄스폭 조절 회로.The set signal Set is input to a set input terminal (
Figure 112007081199010-pat00018
) And the reset signal Reset is input to a reset input terminal
Figure 112007081199010-pat00019
And a latch (1) which is inputted to the output terminal (Q) and outputs the column selection signal (CSP) to the data output terminal (Q). 제8항에 있어서, 상기 논리부(NR1)는 부정논리합 연산을 수행하는 것을 특징으로 하는 컬럼선택신호의 펄스폭 조절 회로.9. The pulse width control circuit of claim 8, wherein the logic unit (NR1) performs a negative logic sum operation. 제8항에 있어서, 상기 래치(1)는 반전데이터 출력단(
Figure 112007081199010-pat00020
)의 출력신호를 상기 지연부(2)로 전달하는 것을 특징으로 하는 컬럼선택신호의 펄스폭 조절 회로.The method of claim 8, wherein the latch 1 is inverted data output terminal (
Figure 112007081199010-pat00020
Pulse width adjusting circuit of the column selection signal, characterized in that for transmitting the output signal of the signal to the delay unit (2).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100980061B1 (en) * 2008-12-23 2010-09-03 주식회사 하이닉스반도체 Control signal generation circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10188555A (en) 1996-12-17 1998-07-21 Fujitsu Ltd Semiconductor memory, and data reading and writing method
JP2000105995A (en) 1998-09-29 2000-04-11 Texas Instr Inc <Ti> Semiconductor memory device
US6208575B1 (en) * 1999-02-13 2001-03-27 Robert J. Proebsting Dynamic memory array bit line sense amplifier enabled to drive toward, but stopped before substantially reaching, a source of voltage
US6373753B1 (en) * 1999-02-13 2002-04-16 Robert J. Proebsting Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
KR20030060640A (en) * 2002-01-10 2003-07-16 주식회사 하이닉스반도체 Circuit for generating column enable signal in DRAM
KR20060065249A (en) * 2004-12-10 2006-06-14 주식회사 하이닉스반도체 Semiconductor memory device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10188555A (en) 1996-12-17 1998-07-21 Fujitsu Ltd Semiconductor memory, and data reading and writing method
JP2000105995A (en) 1998-09-29 2000-04-11 Texas Instr Inc <Ti> Semiconductor memory device
US6208575B1 (en) * 1999-02-13 2001-03-27 Robert J. Proebsting Dynamic memory array bit line sense amplifier enabled to drive toward, but stopped before substantially reaching, a source of voltage
US6373753B1 (en) * 1999-02-13 2002-04-16 Robert J. Proebsting Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
KR20030060640A (en) * 2002-01-10 2003-07-16 주식회사 하이닉스반도체 Circuit for generating column enable signal in DRAM
KR20060065249A (en) * 2004-12-10 2006-06-14 주식회사 하이닉스반도체 Semiconductor memory device

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