KR100825102B1 - A thin film transistor substrate and a method of manufacturing the same - Google Patents

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Abstract

절연 기판 위에 게이트 배선이 형성되어 있고, 게이트 절연막이 게이트 배선을 덮고 있으며, 게이트 절연막 위에 반도체 패턴이 형성되어 있다. Isolated and the gate line is formed on a substrate, and a gate insulating film covering the gate wire, the semiconductor pattern is formed on the gate insulating film. 반도체 패턴과 게이트 절연막 위에는 소스 전극 및 드레인 전극과 데이터선을 포함하는 데이터 배선이 형성되어 있고, 데이터 배선 위에는 보호막이 형성되어 있다. And a data line including the semiconductor pattern and the gate source and drain electrodes and data lines formed on an insulating film is formed, a protective film is formed on the data line. 보호막 위에는 접촉 구멍을 통하여 드레인 전극과 연결되는 있는 화소 전극이 형성되어 있다. A protective film, a pixel electrode is formed, which is connected through the contact hole and a drain electrode on top. 이 때, 게이트 배선 및 데이터 배선은 Ag에 Zn, In, Sn 및 Cr 중의 어느 하나 이상의 물질이 혼합되어 이루어진 Ag 합금으로 이루어져 있다. At this time, the gate wire and the data wire is made of a Ag alloy made of any one or more materials of Zn, In, Sn, and Cr to Ag are mixed.
Figure R1020020000907
박막트랜지스터기판, 저항, 접착성, Ag, 내화학성 A thin film transistor substrate, resistance, adhesion, Ag, chemical resistance

Description

박막 트랜지스터 기판 및 그 제조 방법{A THIN FILM TRANSISTOR SUBSTRATE AND A METHOD OF MANUFACTURING THE SAME} A thin film transistor substrate and a method of manufacturing {A THIN FILM TRANSISTOR SUBSTRATE AND A METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 1 is a liquid crystal display thin film transistor substrate according to the first embodiment of the present invention,

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이고, 2 is a cross-sectional view of a Ⅱ-Ⅱ line of Figure 1,

도 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고, Fig. 3a, 4a, 5a and 6a is a layout view of a TFT array panel shown in accordance with an intermediate step of manufacturing the TFT array panel for an LCD according to a first embodiment of the present invention in the step order,

도 3b는 도 3a에서 IIIb-IIIb' 선에 대한 단면도이고, Figure 3b is a cross-sectional view of a IIIb-IIIb 'line in Figure 3a,

도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 단면도이고, And Figure 4b is a cross-sectional view showing the next step in Figure 3b a cross-sectional view for IVb-IVb 'line in Figure 4a,

도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고, And Figure 5b is a cross-sectional view showing the next step in Figure 4b a cross-sectional view of the Vb-Vb 'line in Fig. 5a,

도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 6의 다음 단계를 도시한 단면도이고, And Figure 6b is a cross-sectional view showing the next step in Figure 6 a cross-sectional view of the VIb-VIb 'line in Fig. 6a,

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 7 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention,

도 8 및 도 9는 각각 도 7의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고, And 8 and 9 are cross-sectional view of a VII-VII 'and Line IX-IX' line in Fig. 7, respectively,

도 10a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 10a is a layout view of a thin film transistor substrate in the first step of manufacturing according to the second embodiment of the present invention,

도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며, Figure 10b and 10c is a cross-sectional view of the Xb-Xb ', and the line Xc-Xc' line in Figure 10a, respectively,

도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고, Figure 11a and 11b is a cross-sectional view of the Xb-Xb ', and the line Xc-Xc' line in Figure 10a, respectively, a cross-sectional view in Figure 10b and Figure 10c following steps,

도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 12a is a layout view of a TFT array panel of FIG. 11a and 11b the following steps,

도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며, Figure 12b and 12c is a cross-sectional view of the XIIb-XIIb 'and line XIIc-XIIc' line in Figure 12a, respectively,

도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고, Figure 13a, 14a, 15a and Fig. 13b, 14b, 15b is an exemplary diagram in accordance with the process flow of FIG. 12b, and 12c following step a cross-sectional view of the XIIb-XIIb 'and line XIIc-XIIc' line in Figure 12a, respectively,

도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 단면도이고, Figure 16a and 16b are sectional views of the TFT substrate in Fig. 15a and 15b the following steps,

도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 17a is a layout view of a TFT array panel in the next step of Figure 16a and Figure 16b,

도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이고, Figure 17b and 17c are sectional views of the XVIIb-XVIIb 'and line XVIIc-XVIIc' line in Figure 17a, respectively,

도 18은 본 발명의 실시예에 따른 박막 트랜지스터 기판에 적용된 배선의 형성과정을 나타내는 모식도이고, 18 is a schematic diagram showing the formation of the wiring is applied to the thin film transistor substrate according to an embodiment of the present invention,

도 19a는 Ag(Zn)으로 이루어진 박막을 열처리함에 따른 비저항값의 변화를 나타내는 그래프이고, And Figure 19a is a graph showing the change in the resistivity resulting from the heat treatment of the thin film made of Ag (Zn),

도 19b는 Ag(Zn)으로 이루어진 박막을 350℃에서 진공 열처리한 후 측정한 AES(Auger Electron Spectrometry)의 depth profile이고, Fig 19b is a depth profile of the AES (Auger Electron Spectrometry) measurement, vacuum heat treating the thin film made of Ag (Zn) at 350 ℃,

도 19c는 n+ 비정질 규소층 위에 형성한 Ag(Zn) 박막을 열처리하기 전과 후의 n+ 비정질 규소층과의 접촉 저항 변화를 나타내는 그래프이고, Fig. 19c is a graph showing an n + amorphous silicon layer of Ag (Zn) n + before and after heat-treating a thin film in contact with the resistance change of the amorphous silicon layer is formed over,

도 20a는 Ag(Zn) 합금 박막을 열처리하기 전과 후의 스크래치 테스트 결과를 타나내는 사진이고, Fig 20a is a picture that appears that the scratch test results before and after heat-treating the Ag (Zn) alloy thin film,

도 20b는 순수 Ag 박막과 Ag(Zn) 박막을 300℃로 열처리하고 CF 4 +O 2 플라스마에 노출시킨 이후 촬영한 SEM 사진이고, Figure 20b is an SEM photo taken after the heat treatment in which the thin film of pure Ag and Ag (Zn) thin film 300 ℃ and exposed to CF 4 + O 2 plasma,

도 21은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, FIG 21 is a layout view of a TFT array panel for an LCD according to a third embodiment of the present invention,

도 22는 도 21에 도시한 박막 트랜지스터 기판을 XXII-XXII' 선을 따라 잘라 도시한 단면도이고, And Figure 22 is a cross-sectional view showing a thin film transistor substrate cut along the XXII-XXII 'line shown in Figure 21,

도 23a는 본 발명의 제3 실시예에 따라 제조하는 첫 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 23a is a layout view of a thin film transistor substrate in the first step of manufacturing according to a third embodiment of the present invention,

도 23b는 도 23a에서 XXIIIb-XXIIIb' 선을 따라 잘라 도시한 단면도이며, Figure 23b is a cross-sectional view showing cut along the XXIIIb-XXIIIb 'line in FIG. 23a,

도 24a는 본 발명의 제3 실시예에 따라 제조하는 두 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 24a is a layout view of a TFT array panel of the second step of manufacturing according to a third embodiment of the present invention,

도 24b는 도 24a에서 XXIVb-XXIVb' 선을 따라 잘라 도시한 단면도이며, Figure 24b is a cross-sectional view showing cut along the XXIVb-XXIVb 'line in FIG. 24a,

도 25a는 본 발명의 제3 실시예에 따라 제조하는 세 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 25a is a layout view of a TFT array panel of the third stage of manufacturing in accordance with a third embodiment of the present invention,

도 25b는 도 25a에서 XXVb-XXVb' 선을 따라 잘라 도시한 단면도이며, Figure 25b is a cross-sectional view showing cut along the XXVb-XXVb 'line in FIG. 25a,

도 26a는 본 발명의 제3 실시예에 따라 제조하는 네 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 26a is a layout view of a TFT array panel in the fourth stage of manufacturing in accordance with a third embodiment of the present invention,

도 26b는 도 26a에서 XXVIb-XXVIb' 선을 따라 잘라 도시한 단면도이며, Figure 26b is a cross-sectional view showing cut along the XXVIb-XXVIb 'line in FIG. 26a,

도 27a는 본 발명의 제3 실시예에 따라 제조하는 다섯 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 27a is a layout view of a TFT array panel in the fifth stage of manufacturing in accordance with a third embodiment of the present invention,

도 27b는 도 27a에서 XXⅦb-XXⅦb' 선을 따라 잘라 도시한 단면도이고, FIG 27b is a cross-sectional view showing cut along the XXⅦb-XXⅦb 'line in FIG. 27a,

도 28은 본 발명의 제4 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, FIG 28 is a layout view of a TFT array panel for an LCD according to a fourth embodiment of the present invention,

도 29 및 도 30은 도 28에 도시한 박막 트랜지스터 기판을 XXVIII-XXVIII' 선 및 XXIX-XXIX'선을 따라 잘라 도시한 단면도이고, FIG 29 and FIG 30 shows a cut along XXVIII-XXVIII 'and line XXIX-XXIX' line of a TFT array panel shown in FIG. 28 cross-section,

도 31a는 본 발명의 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 31a is a layout view of a thin film transistor substrate in the first step of manufacturing according to an embodiment of the invention,

도 31b 및 31c는 각각 도 31a에서 XXXIb-XXXIb' 선 및 XXXIc-XXXIc' 선을 따라 잘라 도시한 단면도이며, Figure 31b and 31c is a cross-sectional view showing cut along the XXXIb-XXXIb 'and line XXXIc-XXXIc' line in Figure 31a, respectively,

도 32a 및 32b는 각각 도 31a에서 XXXIb-XXXIb' 선 및 XXXIc-XXXIc' 선을 따라 잘라 도시한 단면도로서, 도 31b 및 도 31c 다음 단계에서의 단면도이고, Figure 32a and 32b is shown as a sectional view cut along the XXXIb-XXXIb 'and line XXXIc-XXXIc' line in Figure 31a, respectively, a cross-sectional view in Figure 31b and Figure 31c following steps,

도 33a는 도 32a 및 32b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 33a is a layout view of a TFT array panel of FIG. 32a and 32b the following steps,

도 33b 및 33c는 각각 도 33a에서 XXXIIIb-XXXIIIb' 선 및 XXXIIIc-XXXIIIc' 선을 따라 잘라 도시한 단면도이며, Figure 33b and 33c is a cross-sectional view showing cut along the XXXIIIb-XXXIIIb 'and line XXXIIIc-XXXIIIc' line in Figure 33a, respectively,

도 34a, 35a, 36a와 도 34b, 35b, 36b는 각각 도 33a에서 XXXIIIb-XXXIIIb' 선 및 XXXIIIc-XXXIIIc' 선을 따라 잘라 도시한 단면도로서 도 33b 및 33c 다음 단계들을 공정 순서에 따라 도시한 것이고, Figure 34a, 35a, 36a and Fig. 34b, 35b, 36b is an exemplary diagram in accordance with the process flow of FIG. 33b, and 33c following steps respectively as Fig XXXIIIb-XXXIIIb 'lines and XXXIIIc-XXXIIIc' at 33a along the line to cut shown a cross-sectional view ,

도 37a는 도 36a 및 36b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 37a is a layout view of a TFT array panel of FIG. 36a and 36b the following steps,

도 37b 및 37c는 각각 도 37a에서 XXXVIIb-XXXVIIb' 선 및 XXXVIIc-XXXVIIc' 선을 따라 잘라 도시한 단면도이고, Figure 37b and 37c are sectional views illustrating cut along the XXXVIIb-XXXVIIb 'lines and XXXVIIc-XXXVIIc' line in Figure 37a, respectively,

도 38a는 도 37a 내지 도 37c의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 38a is a layout view of a TFT array panel in the next step of Fig. 37a to Fig. 37c,

도 38b 및 38c는 각각 도 38a에서 XXXVIIIb-XXXVIIIb' 선 및 XXXVIIIc-XXXVIIIc' 선을 따라 잘라 도시한 단면도이다. Figure 38b and 38c is a cross-sectional view cut along the XXXVIIIb-XXXVIIIb 'lines and XXXVIIIc-XXXVIIIc' line in Figure 38a, respectively.

본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a thin film transistor substrate and a method of manufacturing the same.

박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. A thin film transistor substrate is used as a circuit board for driving the respective pixels, etc. The liquid crystal display device or an organic EL (electro luminescence) display device independently. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 보호막 등으로 이루어져 있다. A thin film transistor substrate is a pixel that is connected to the thin film transistor, a thin film transistor that is and the image signal line or a data line for transmitting a scan signal wiring or a gate wiring and an image signal carrying a scanning signal is formed, connected to the gate wirings and the data wirings It consists of the electrode, a protective film, such as insulating cover for insulating the gate line and the gate insulating film covering the thin film transistor and the data line. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. The thin film transistor comprises a semiconductor layer forming the gate electrode and the channel is part of the gate line, the source electrode is part of the data line and the drain electrode and the gate insulating film and the protective film or the like. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다. A thin film transistor is a switching device for passing or blocking the image signal that is transmitted through the data line to the pixel electrode in accordance with the scan signal transmitted through the gate line.

이러한 박막 트랜지스터 기판을 사용하는 대표적 장치로서 액정 표시 장치가 있는데, 액정 표시 장치가 점차 대형화, 고정세화 되어 감에 따라 게이트 배선 및 데이터 배선 등의 길이가 크게 증가하고 반대로 폭은 점점 감소하고 있다. There is a liquid crystal display device as a representative device using such a thin film transistor substrate, and liquid crystal display devices are gradually enlarged, the length, such as gate wiring, data wiring, depending on the sense of the high resolution and contrast, significant increase in the width is gradually decreased. 이에 따라 배선의 저항 및 각종 기생 용량의 증가로 인한 신호 왜곡 문제가 심각한 문제로 대두되고 있다. As a result, the signal distortion caused by an increase of the resistance and various parasitic capacitance of the wiring is becoming a serious problem in accordance with. 따라서 종래 배선 재료로서 일반적으로 사용되고 있는 알루미늄 합금에 비하여 낮은 비저항을 가지면서 비정질 규소층과의 양호한 접촉 특성을 갖는 은(Ag)을 이용하여 배선을 형성하는 방법이 주목받고 있다. Therefore it has attracted attention is a method of forming the wiring, while having a low specific resistance using a silver (Ag) having a good contact characteristic with the amorphous silicon layer than the aluminum alloys generally used as a conventional wiring material.

그러나 은은 유리 기판이나 규소층 등에 대하여 접착력이 약하다는 문제점을 가지고 있다. However, it has a problem that the adhesive force or the like is weak against silver glass substrate or a silicon layer. 접착력이 약하면 세정 등의 후속 공정에서 박막이 들뜨거나 벗겨지게 되어 배선이 끊어지는 등의 불량이 빈발한다. The failure such as wire is being dropped and the adhesive force is weak frequency becomes thin film is bubbled, or otherwise peel off in a subsequent process such as washing. 또한 은은 질화규소 등으로 이루어진 절연막을 식각하는 과정에서 건식 식각에 의하여 쉽게 손상되는 문제점도 가지고 있다. Also it has the problem of easily damaged by the dry etching in the process of etching the insulating film consisting of silicon nitride, such as silver.

본 발명이 이루고자 하는 기술적 과제는 은을 이용하는 저저항 배선 구조를 제공하는 것이다. The present invention is to provide a low-resistance wiring structure using the silver.

본 발명이 이루고자 하는 다른 기술적 과제는 은을 이용한 저저항 배선 구조를 가지는 박막 트랜지스터 기판의 신뢰성을 향상시키는 것이다. The present invention is to improve the reliability of the thin film transistor substrate having a low resistance wiring structure using the.

이러한 과제를 해결하기 위하여 본 발명에서는 Ag에 산화 성향이 높은 물질을 첨가하여 증착하고 이를 열처리하여 배선을 형성한다. In the present invention, in order to solve such a problem it is deposited by the addition of higher oxidation tendency to Ag material and heat-treating it to form the wiring.

구체적으로는 절연 기판, 상기 절연 기판 위에 형성되어 있는 제1 신호선, Specifically, the first signal lines formed on an insulating substrate, the insulating substrate,

상기 제1 신호선 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선, 상기 제1 신호선 및 상기 제2 신호선과 연결되어 있는 박막 트랜지스터, 상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극을 포함하고, 상기 제1 및 제2 신호선 중의 적어도 하나는 Ag에 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상이 혼합되어 이루어진 Ag 합금으로 이루어지는 박막 트랜지스터 기판을 마련한다. Wherein the thin film that is is formed on the first insulating film, the first insulating film is formed over a first signal line connected to the first signal line and second signal line, the first signal line and the second signal line crossing the transistor, the thin film is formed on the transistor, and the first is formed on the second insulating film, said second insulating film having a contact hole and a pixel that is connected to a predetermined electrode of the thin film transistor through the first contact hole exposing a predetermined electrode of the thin film transistor and an electrode, at least one of said first and second signal lines are provided to the thin film transistor substrate made of a Ag alloy made of at least any one of the additives consisting of Zn, in, Sn, and Cr to Ag are mixed.

이 때, 상기 제1 및 제2 신호선 중 상기 Ag 합금으로 이루어진 신호선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 것이 바람직하다. At this time, it is preferable that the surface and the interface between the signal lines made of the Ag alloy of the first and second signal lines are formed film is made of an oxide of said additives.

또는, 절연 기판 위에 형성되어 있으며, 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선, 게이트 배선을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체 패턴, 상기 반도체 패턴 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 포함하는 데이터 배선, 상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있는 화소 전극을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In, Sn 및 Cr 중의 어느 하나 이상의 물질이 혼합되어 이루어진 Ag 합 Or, it is formed on an insulating substrate, and the gate lines and associated gate electrode a gate wiring, a gate overlying the gate line insulating film, is formed separately from each other on the gate insulating film semiconductor pattern, a semiconductor pattern which is formed on the containing a protective film having a first contact hole is connected to the source electrode and the drain electrode, the source electrode made of the same layer, and exposing the data line, the drain electrode including data lines defining a pixel region by intersecting line and the gate, wherein is formed in the protective layer thereon, either one of the first through the contact hole and a pixel electrode connected with the drain electrode, at least one of the gate lines and the data line is to Zn, in, Sn and Cr Ag Ag sum consisting of two or more materials are mixed 으로 이루어져 있는 박막 트랜지스터 기판을 마련한다. To provide a thin film transistor substrate, consisting of.

또는 절연 기판, 상기 기판 위에 형성되어 있으며 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선, 상기 게이트 배선 위에 형성되어 있으며 적어도 상기 게이트 패드를 노출시키는 접촉구를 가지는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층 패턴, 상기 반도체층 패턴 위에 형성되어 있 는 접촉층 패턴, 상기 접촉층 패턴 위에 형성되어 있고 상기 접촉층 패턴과 실질적으로 동일한 형태를 가지며 소스 전극, 드레인 전극, 데이터선 및 데이터 패드를 포함하는 데이터 배선, 상기 데이터 배선 위에 형성되어 있으며 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 노출시키는 접촉구를 가지는 보호막, 노출되어 있는 상기 게이트 패드, 데이터 패드 및 드레인 전극과 각각 전기적으로 연결되는 투명 전극층 Or insulating substrate formed on the substrate is formed on which a gate line, a gate electrode and a gate pad, the gate wiring, is formed on the gate wiring including the and gate insulating film, the gate insulating film having a contact hole to at least expose the gate pad the semiconductor layer pattern, there is formed on the semiconductor layer pattern which is the contact layer pattern, wherein formed on the contact layer pattern and has the same form as the contact layer pattern is substantially a source electrode, a drain electrode, a data line and a data pad is formed on the data line, the data line includes, and the gate pad and the data pad and the passivation layer having a contact hole exposing the drain electrode, which is the gate pad is exposed, the data pad and drain electrodes respectively electrically connected to a transparent electrode layer 턴을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상이 혼합되어 이루어진 Ag 합금으로 이루어져 있는 박막 트랜지스터 기판을 마련한다. Including a turn, and at least one of the gate lines and the data line is provided a thin film transistor substrate which consists of a Ag alloy made of at least any one of the additives consisting of Zn, In, Sn, and Cr to Ag are mixed.

이상에서, 상기 게이트 배선 및 상기 데이터 배선 중, 상기 Ag 합금으로 이루어진 배선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 것이 바람직하다. In the above, it is preferable that of the gate lines and the data line, which film is formed on the surface and the interface between the wiring made of the Ag alloy made of an oxide of the additive is formed.

이러한 구조의 박막 트랜지스터 기판은 절연 기판 위에 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 절연막을 형성하는 단계, 반도체층을 형성하는 단계, 도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 보호막을 형성하는 단계, 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형 A thin film transistor substrate having such a structure is a gate electrode with the gate lines, connected to the gate line on an insulating substrate and forming a step of forming a gate wiring including a gate pad that is connected to the gate line, the gate insulating film, a semiconductor layer forming, is laminated to the conductive material and patterned to connect the data line, a data pad that is connected to the data line, the data line crossing the gate line and the source with respect to the source electrode and the gate electrode adjacent to the gate electrode forming a data line including a drain electrode located opposite the electrode, the contact forming a protective film, by patterning the protection film with the gate insulating film to expose the gate pad and the data pad and the drain electrode respectively, a hole-type 성하는 단계, 투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법을 통하여 제조한다. The steps that comprise a transparent conductive laminate and the patterning film and forming a said gate pad and the data pad and the auxiliary gate pad, the auxiliary data pad and the pixel electrodes are respectively connected to the drain electrode through the contact hole, the at least one of forming a gate wiring and a step of forming the data line includes the steps of sputtering the above and Ag any one of the additives consisting of Zn, in, Sn and Cr together to form an Ag alloy layers, the Ag alloy layer patterning, and is prepared through a method of manufacturing a TFT substrate comprising the steps of: heat-treating the Ag alloy layer.

또는, 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계, 상기 게이트 절연막 상부에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터 배선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계, 상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계, 상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 Or, in step, an upper portion of the gate insulating film to form a semiconductor pattern on the gate line and forming a gate wiring, including its associated gate electrode, forming a gate insulating film covering the gate wire, the gate insulating film on an insulating substrate each other are formed separately, and using a photosensitive material and forming a data line including a source electrode and a drain electrode, and a data line connected with the source electrode made of the same layer, red, green, and blue pigment on the substrate the method comprising, forming a red, green, and blue color filter for covering the data line, forming a first opening to expose the drain electrode, the method comprising: stacking the small, the protective film covering the red, green, and blue color filter, and pattern the protective film and the first opening a first contact hole exposing the drain electrode 안쪽에 형성하는 단계, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법을 통하여 제조한다. Forming on the inside of the first through the contact hole and forming a pixel electrode connected with the drain electrode, at least one of the step and the step of forming the data line, forming the gate wiring is Zn, by sputtering in, any one or more of the Ag in the additive consisting of Sn and Cr with the thin film transistor substrate made of a step, and a step of heat-treating the Ag alloy layer to patterning step, the Ag alloy layer to form an Ag alloy layer It is prepared via the method of manufacturing the same.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 저저항 배선의 구조를 적용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Then, the accompanying drawings for reference in the present can be carried out to facilitate self having ordinary skill in the art with respect to the thin film transistor substrate and a manufacturing method applying the structure of the low resistive wiring in accordance with an embodiment of the invention to be described in detail.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a first embodiment of the present invention with reference to Figs.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판의 Ⅱ-Ⅱ' 선에 대한 단면도이다. 1 is a TFT array panel for an LCD according to a first embodiment of the present invention, Figure 2 is a cross-sectional view of a Ⅱ-Ⅱ 'line of the TFT array panel shown in Fig.

절연 기판(10) 위에 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. An insulating substrate (10) that is above the Ag Zn is added to the Ag (Zn), the gate wiring which consists of an alloy (22, 24, 26) are formed. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the gate wire (22, 24, 26) has additives of Zn ZnOx film is made is formed is oxidized. ZnOx막은 게이트 배선(22, 24, 26)과 그 하부의 기판(10)과의 접착력을 증가시키며, 이후의 공정에서 CF 4 +O 2 플라스마 등의 건식 식각제로부터 게이트 배선(22, 24, 26)을 보호하는 역할을 한다. ZnOx film gate wire (22, 24, 26) and increases the adhesive force between the lower portion of the substrate 10, in the subsequent step CF 4 + O 2 gate wire from a dry etching agent for plasma such as (22, 24, 26 ) serves to protect. ZnOx막은 Ag(Zn) 합금으로 이루어진 게이트 배선(22, 24, 26)을 열처리함으로써 Zn이 표면과 계면으로 확산되고, 표면과 계면으로 확산된 Zn이 우선 산화되어 산화막을 형성한 것이다. ZnOx film by heat-treating the Ag (Zn) as consisting of the gate wiring 22, 24, 26 alloy and the Zn diffusion into the surface and the interface, which will be the Zn diffusion into the surface and interfacial oxide first to form an oxide film. ZnOx막은 전도성을 가지고 있어서 이후 게이트 패드(24)에 외부 회로를 연결하더라도 접촉 저항이 심각하게 높아지지는 않는다. Even if connected to the external circuit to the gate pad 24 with a conductive film according since ZnOx do that increases the contact resistance seriously.

한편, 본 실시예에서는 Ag에 첨가하는 물질로 Zn을 들고 있으나 Zn 이외에도 In, Sn 및 Cr 등의 원소가 Zn을 대신하여 첨가 물질로 사용될 수 있다. On the other hand, in the embodiment, the Zn is holding a material to be added to Ag, but Zn addition to the elements such as In, Sn and Cr may be used as the additive material in place of Zn. 이들 첨가 물질들은 모두 산화 성향이 강하고 그 산화물이 전도성을 가지는 것들이다. These added substances are those that are both strong and oxidation tendency oxide having conductivity.

게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wiring 22, 24, 26 is here connected to the end of the gate line 22, a gate line 22 extending in the transverse direction a gate pad which receives applying a gate signal from the outside passes to the gate line 24 and the a gate line 22, the gate electrode 26 of the thin-film transistor that is connected to.

기판(10) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다. A gate insulating film 30 made on the substrate 10 to the silicon nitride (SiN x), etc. The cover the gate wire (22, 24, 26).

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다. A gate insulating film 30 above the gate electrode 24 has a semiconductor layer 40 made of a semiconductor such as an amorphous silicon is formed, n + in the upper portion of the semiconductor layer 40, the silicide or n-type impurity is doped at a high concentration hydrogenated ohmic contact layer (55, 56) made of a material of an amorphous silicon etc. are formed, respectively.

저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 게이트 배선(22, 24, 26)과 마찬가지로 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. Ohmic contact layers 55 and 56 and the gate insulating film 30 is formed on the gate wiring (22, 24, 26) and, like Ag is Zn is added to the Ag (Zn) data line, which consists of an alloy (62, 65, 66, 68) it is formed. 이 때, 데이터 배선(62, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the data line (62, 65, 66, 68) there is an additive consisting of Zn ZnOx film is formed is oxidized. ZnOx막은 데이터 배선(62, 65, 66, 68)과 그 하부의 게이트 절연막(30) 및 저항성 접촉층(55, 56)과의 접착력을 증가시키며, 이후의 공정에서 보호막(70)에 접촉구(74, 76, 78)를 형성할 때 사용하는 CF 4 +O 2 플라스마 등의 건식 식각제로부터 데이터 배선(62, 65, 66, 68)을 보호하는 역할을 한다. It increases the adhesive force between the ZnOx film data line (62, 65, 66, 68) and that of the lower gate insulating layer 30 and the ohmic contact layer (55, 56), obtain contact with the protective film 70 in a later step ( when forming a 74, 76, 78) from a dry etching agent, such as CF 4 + O 2 plasma for use serves to protect the data line (62, 65, 66, 68). ZnOx막은 Ag(Zn) 합금으로 이루어진 데이터 배선(62, 65, 66, 68)을 열처리함으로써 Zn이 표면과 계면으로 확산되고, 표면과 계면으로 확산된 Zn이 우선 산화되어 산화막을 형성한 것이다. ZnOx film by heat-treating the Ag (Zn) data line (62, 65, 66, 68) consisting of an alloy is diffused with Zn and the surface interface, which would be the Zn diffusion into the surface and interfacial oxide first to form an oxide film. ZnOx막은 전도성을 가지고 있어서 소스 및 드레인 전극(65, 66)과 그 하부의 접촉층(55, 56)과의 사이에 접촉 저항이 심각하게 높아지지는 않는다. In has a conductive film that does ZnOx higher contact resistance to the source and drain electrodes is severe between the 65 and 66 and the lower contact layer (55, 56) of.

데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. A data line (62, 65, 66, 68) are formed in the longitudinal direction of the gate line 22 and a branch of the data line 62, data line 62, to define a pixel across the ohmic contact layer 54 It is connected to one end of the source, which is extended to the top electrode 65, data lines 62 and the data pad 68 receives is the image signal from the outside, separate from the source electrode 65 and gate electrode 26 mainly by a drain electrode 66 is formed over the other end of the ohmic contact layer 56 of the source electrode 65.

데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크릴계 유기 절연 막 등으로 이루어진 보호막(70)이 형성되어 있다. A data line (62, 65, 66, 68) and they are in the upper semiconductor layer 40 does not cover the deposition by a silicon nitride (SiNx), PECVD (plasma enhanced chemical vapor deposition) method a-Si: C: O layer, or a -Si: O: F layer has a protective film 70 made of a (CVD low-k film), and an acrylic organic insulating film or the like is formed. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. The a-Si deposited by PECVD methods: C: O film and the a-Si: O: F film (low-dielectric CVD film) has (have a value of dielectric constant is 2 to 4), a dielectric constant of 4 or less as the dielectric constant is very low. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. Therefore, it does not have the parasitic capacitance problem occurs even thinner. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. In the adhesion to the other films and the step coverage (step coverage) it is excellent. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. Since also inorganic CVD film is excellent in heat resistance compared to the organic insulating layer. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다. In addition, the a-Si deposited by PECVD methods: C: O film and the a-Si: O: F film (low-dielectric CVD film), so 4-10 times faster than the deposition rate or etching rate on the silicon nitride film process time it is very advantageous in terms.

보호막(70)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. Shield 70 is provided with the contact hole 74 to expose the gate pad 24 with the drain electrode 66 and a contact hole (76, 78) to expose the data pad 68, respectively, and are formed, a gate insulating film 30 It is formed. 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. In this case, the pads (24, 68) for exposing the contact hole (74, 78) may be different for each, or formed into various shapes of a circle, the area is not more than 2mm × 60㎛, preferably at least 0.5mm × 15㎛ Do.

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. The protective film 70 is formed on the via contact hole 76, the drain electrode 66, and electrically connected, and a pixel electrode 82 which is located in the pixel area is formed. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. In addition, a contact hole (74, 78) each of the gate pad 24 and the auxiliary gate pad 86 and the auxiliary data pad 88 that are connected to the data pads 68 through the above protection film 70 is formed. 여기서, 화소 전극(82)과 보조 게이트 패드(86) 및 보조 데이터 패드(86)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어져 있다. Here, it is made up of the pixel electrode 82 and the auxiliary gate pad 86 and the auxiliary data pad 86 are ITO (indium tin oxide) or IZO (indium zinc oxide).

여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. Here, in the same layer as the pixel electrode 82 1 and as shown in Figure 2, the gate lines 22 and are overlapped forms a storage capacitor, if there is insufficient storage capacitor, the gate wiring 22, 24, 26 it is also possible to add the storage capacitor wiring.

또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화할 수 있다. Further, the pixel electrode 82 is to maximize the rate of an opening formed so as to overlap the transient data line (62). 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 저유전율 CVD막 등으로 형성하면 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다. Even thus formed by the pixel electrode 82 in order to maximize the aperture ratio overlaps with the data line 62. When forming a low-dielectric CVD film such as a protective film 70, the parasitic capacitance formed therebetween is kept small enough to not be a problem can.

그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다. Then, to this first embodiment of the present invention the liquid crystal display TFT array panel Figures 3a-7b in Fig. 1 and 2 with respect to the manufacturing method of according to the reference as will be described in detail.

먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 Ag(Zn) 박막을 증착하고, 사진 식각하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다. First, as shown in Figures 3a and 3b, the substrate 10 on the Ag (Zn) horizontal depositing a thin film, and a photolithography and a gate line 22, the gate electrode 26 and the gate pad 24 a gate wiring (22, 24, 26) extending in a direction. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. At this time, it formed by Ag (Zn) thin film by way of coordination grip design (Co-deposition) such as a direct current four marks torch sputtering (DC magnetron sputtering) of Ag and Zn. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다. Then diffusing Zn by heating at a temperature of about 300 ℃ and to form a film on the surface and the interface between the gate wire (22, 24, 26) ZnOx.

다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 반도체층(40)과 저항성 접촉 층(50)을 형성한다. Next, as shown in Figures 4a and 4b, the gate insulating film 30 consisting of silicon nitride, a semiconductor layer 40 consisting of amorphous silicon, and the three layers successively laminated film of doped amorphous silicon layer 50, the semiconductor to form a layer 40 and a doped amorphous silicon layer 50 is photo etched on the gate electrode 24, gate insulating film 30 of the upper semiconductor layer 40 and ohmic contact layer 50.

다음, 도 5a 내지 도 5b에 도시한 바와 같이, Ag(Zn) 박막을 증착하고 사진 식각하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. Next, Figures 5a to as shown in Figure 5b, it is deposited a Ag (Zn) thin film and photolithography to connect the gate lines 22, data lines 62, data lines 62 intersecting with the gate electrode (26 ), a source electrode 65 which extends to the upper data line 62 is separated from the one side is connected to the end of the data pad 68 and the source electrode 64, which are oriented to the source electrode (65 a gate electrode 26 ) to form the data line to a drain electrode 66 facing the. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. At this time, it formed by Ag (Zn) thin film by way of coordination grip design (Co-deposition) such as a direct current four marks torch sputtering (DC magnetron sputtering) of Ag and Zn. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다. Then diffusing Zn by heating at a temperature of about 300 ℃ and to form a film on the surface and the interface between the gate wire (22, 24, 26) ZnOx.

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. Then, the data line (62, 65, 66, 68) by etching the amorphous silicon layer pattern 50 doping does not cover by separating the both sides about the gate electrode 26. On the other hand, the doped amorphous silicon layer on each side ( 55, 56) to expose the semiconductor layer pattern 40 between. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다. Next, it is preferable to carry out the oxygen plasma in order to stabilize the exposed surface of the semiconductor layer 40.

다음으로, 도 6a 및 6b에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다. Next, as shown in Figures 6a and 6b, a silicon nitride film, a-Si: C: O film or an a-Si: O: F to films grown by chemical vapor deposition (CVD) method, or by coating the organic insulating protective film to form 70.

이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉 구멍(74, 76, 78)을 형성한다. Then, by patterning the passivation layer 70 with the gate insulating film 30 by photolithography, the gate pad 24, a contact hole (74, 76, 78) to expose the drain electrode 66 and the data pad 68, forms. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. Here, the contact hole (74, 76, 78) can be formed in the form of shaped or circular with a respective area of ​​the pad (24, 68), the contact hole (74, 78) is exposed to exceed 2mm × 60㎛ not, is not less than 0.5mm × 15㎛.

다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO 또는 IZO막을 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 형성한다. Then, finally, Fig. 1 and as shown in 2, ITO, or deposited IZO film and photo etching to the first contact hole 76, the pixel electrode 82 and the second and is connected to the drain electrode 66 through the first 3 to form a contact hole (74, 78) the gate pad 24 and the auxiliary data pad, the gate pad 86 and the auxiliary data pad 88 are respectively connected to the 68 via the. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. Gas used in the pre-heating (pre-heating) process prior to laminating the ITO or IZO is preferable to use the nitrogen. 이는 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. This is to prevent the metal oxide film formed on top of the contact hole (74, 76, 78) a metal film (24, 66, 68) which is exposed through.

이상과 같이 게이트 배선과 데이터 배선을 Ag(Zn) 등의 은 합금으로 형성고 열처리함으로써 저저항 배선을 구현함과 동시에 배선의 신뢰성을 확보한다. Such as more than Ag (Zn) the gate line and the data line, as is by annealing and formation of an alloy and at the same time implementing a low-resistance wiring reliability of the wiring. 여기서, 은(Ag) 합금층의 열처리는 200℃에서 400℃ 사이의 온도로 행해진다. Here, the silver (Ag) heat treatment of the alloy layer is performed at a temperature in the range 200 ℃ 400 ℃.

한편 본 발명의 제1 실시예에서는 게이트 배선과 데이터 배선 모두를 Ag(Zn) 등의 합금으로 형성하고 있으나 필요에 따라 게이트 배선과 데이터 배선 중 어느 하나만을 Ag(Zn) 등의 합금으로 형성할 수도 있다. Meanwhile, according to the present invention in the first embodiment, both the gate line and the data line Ag (Zn) to which only one of the gate line and the data line, as needed, but is formed of an alloy, such as to form an alloy, such as Ag (Zn) have.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. This method, as described above, can be applied to the manufacturing method using a mask of 5 frames, but can be equally applicable in the method of manufacturing the liquid crystal display device using the thin film transistor substrate for the four pieces of the mask. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

먼저, 도 7 내지 도 9를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다. First, a detailed description of the unit pixel structure of the TFT substrate for a liquid crystal display device of FIG completed using four pieces of the mask according to an embodiment of the present invention to a 7 to 9 as a reference.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 8 및 도 9는 각각 도 7에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선에 대한 단면도이다. 7 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention, FIG 8 and 9 are a TFT array panel shown in Fig. 7, respectively VIII-VIII 'lines and IX-IX' line a cross-sectional view of.

먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. First, an insulating substrate 10 over the first embodiment in the same manner as Ag to Zn is the gate wire (22, 24, 26) consisting of a Ag (Zn) alloy, which is added is formed. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the gate wire (22, 24, 26) has additives of Zn ZnOx film is made is formed is oxidized. 게이트 배선은 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함한다. Gate wire includes a gate line 22, the gate pad 24 and the gate electrode 26.

기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. Substrate 10, there are in parallel with the gate line 22 is maintained electrode line 28 is formed. 유지 전극선(28) 역시 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있다. Maintaining electrode line 28 is also composed of Ag (Zn) Zn alloy is added to the Ag. 이 때, 유지 전극선(28)의 표면 및 계면에도 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, even in the surface and interface of the sustain electrode line 28 has a Zn additive is ZnOx film is formed consisting of oxidation. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. Maintaining electrode line 28 constitutes the storage capacitor to be overlapped with the pixel electrode 82 and connected to the storage capacitor conductors 68, which will be described later improve the charge retention ability of pixel below the pixel electrode 82 to the gate line If there is enough holding capacity resulting from the superposition of 22 it may not be formed. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다. Maintaining electrode line 28 is provided is usually applied to the same voltage as the common electrode of the upper substrate.

게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다. Gate wiring 22, 24, 26 and the sustain electrode line 28 is formed on the gate insulating film 30 made of silicon nitride (SiN x), etc. is formed on the gate wiring (22, 24, 26) and keep covering the electrode line (28) have.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다. A gate insulating film 30 above and the hydrogenated amorphous silicon (hydrogenated amorphous silicon) semiconductor semiconductor pattern consisting of something (42, 48) is formed, the n-type impurity of phosphorus (P) formed on the semiconductor pattern (42, 48), etc. a high concentration the ohmic contact layer (ohmic contact layer) pattern, or an intermediate layer pattern (55, 56, 58) made of amorphous silicon which is doped with something is formed.

저항성 접촉층 패턴(55, 56, 58) 위에는 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. Ohmic contact layer pattern (55, 56, 58) above the Zn in the data line (62, 64, 65, 66, 68) consisting of a Ag (Zn) alloy, which is added to Ag are formed. 이 때, 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the data line (62, 64, 65, 66, 68) there is an additive consisting of Zn ZnOx film is formed is oxidized. 데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. A data line (62, 64, 65, 66, 68) is a data line which is formed in the longitudinal direction (62), connected to one end of the data line 62, data pads 68 receives is the image signal from the outside, and are separated from the data line includes a data line portion (62, 68, 65) consisting of a source electrode 65 branched in the thin-film transistor (62), and the data line portion (62, 68, 65) and the gate electrode (26 ) or thin film a drain electrode 66, and maintenance of the transistor which is located on the opposite side of the source electrode 65 with respect to the channel portion (C) of the thin film transistor electrode line 28 is kept located on the storage capacitor conductors 64, including do. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. When not forming the sustain electrode line 28, the storage capacitor conductors 64 also do not form.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. Contact layer pattern (55, 56, 58) serves to lower the contact resistance of the lower portion of the semiconductor pattern (42, 48) and the upper portion of the data line (62, 64, 65, 66, 68), and the data line have the completely same shape as the (62, 64, 65, 66, 68). 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다. That is, the data line portion intermediate layer pattern 55 is the data line portion (62, 68, 65) with the same, and an intermediate layer pattern 56 for the drain electrode is equal to the drain electrode 66, the storage capacitor intermediate layer pattern (58) It maintained the same as the storage capacitor conductors 64.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. Meanwhile, the semiconductor pattern (42, 48) has the same shape with the exception of the channel portion (C) of the thin-film transistor the data line (62, 64, 65, 66, 68) and the ohmic contact layer pattern (55, 56, 58) and. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. Specifically, the storage capacitor semiconductor pattern 48 and the storage capacitor conductors 64 and the storage capacitor contact layer pattern 58 is the same shape, the thin-film transistor semiconductor patterns 42 for the data line, the contact slightly different from the rest of the layer pattern. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. That is, the data line portion (62, 68, 65), in particular the source electrode 65 and drain electrode 66 is separated from the channel portion (C) of the thin film transistor and the data line portion intermediate layer 55 and the drain electrode contact layer patterns 56, but are also separated, the thin film transistor semiconductor pattern (42) is connected without interruption here generates the channel of the TFT.

데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. A data line (62, 64, 65, 66, 68) formed on a silicon nitride, or PECVD (plasma enhanced chemical vapor deposition), the according to the method depositing a-Si: C: O film or an a-Si: O: F film (low-dielectric CVD the film) or protective film 70 made of an organic insulating film is formed. 보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68) 을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다. The protective film 70 has a drain electrode 66, a contact hole (76, 78, 72) to expose the data pad 64 and the storage capacitor conductors 68, and gate with the gate insulating film 30 It has a contact hole 74 exposing the pad 24.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 70, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 ITO 도는 IZO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is made of a transparent conductive material ITO becomes degrees of IZO (indium tin oxide), etc., it is through the contact hole 76 connected to the drain electrode 66 electrically and physically, and receives an image signal. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 may also be superimposed with the gate line 22 and data line 62 adjacent to increase the aperture ratio, but not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, and the gate pad 24 and the data pad 68, the contact hole (74, 78) respectively, the auxiliary gate pad 86 and the auxiliary data pad 88 connected to these through the above is formed, and these pads (24 , 68) and not essential to serving to complement the adhesiveness of the external circuit devices and protect the pads, the applicability thereof is optional.

그러면, 도 7 내지 도 9의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 10a 내지 도 17c를 참조하여 설명하기로 한다. Then, with reference to Figures 7 to 9 the liquid crystal display thin film transistor substrate 4 every detail in Figure 8 to a method of manufacture using a mask and 10 Fig. 10a to Fig. 17c for having the structure will be described in .

먼저, 도 10a 내지 10c에 도시한 바와 같이, 제1 실시예와 동일하게 기판(10) 위에 Ag(Zn) 박막을 증착하고, 사진 식각하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)과 유지 전극선(28)을 형성한다. First, as shown in Figure 10a to 10c, first to one embodiment depositing a same substrate (10) Ag (Zn) thin film on the example, and the lithographic gate line 22, a gate electrode 26 and the gate pad the gate wiring extending in the horizontal direction, including the 24, 22, 24, 26 and the sustain electrode lines to form 28. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. At this time, it formed by Ag (Zn) thin film by way of coordination grip design (Co-deposition) such as a direct current four marks torch sputtering (DC magnetron sputtering) of Ag and Zn. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다. Then diffusing Zn by heating at a temperature of about 300 ℃ and to form a film on the surface and the interface between the gate wire (22, 24, 26) ZnOx.

다음, 도 11a 및 11b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 데이터 배선을 형성하기 위한 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. Next, Fig. 11a and 11b which, each 1,500 Å to 5,000 Å, 500 Å to 2000 a gate insulating film 30, semiconductor layer 40, intermediate layer 50 made of silicon nitride using a chemical vapor deposition method, as shown in continuous deposition in Å, the thickness of 300 Å to 600 Å and, after the formation of the conductor layer 60 for forming the data line, and then is coated with the above 1㎛ to a photosensitive film (110) 2㎛ thickness. 이 때 도전체층(60)은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 Ag(Zn) 합금막으로 형성한다. At this time, the conductor layer 60 is formed of Ag and Zn to the direct-current sputtering mark four Tron Ag (Zn) alloy film by way illustration coordination phage (Co-deposition), such as (DC magnetron sputtering).

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 12b 및 12c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. Then, the phenomenon in which after irradiating light to the photosensitive film 110 through a mask, to form, as shown in Figure 12b and 12c, the photoresist pattern (112, 114). 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. At this time, the photoresist pattern 112 and 114 in the thin film transistor channel portion (C), namely a first portion 114 located between the source electrode 65 and drain electrode 66 is the data line portion (A), i.e., the data wiring and to be smaller than the second thickness portion (112) located in the part to be formed (62, 64, 65, 66, 68), the photosensitive film of the other part (B) is removed. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114) 의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다. At this time, the ratio of the thickness of the photosensitive film 114, the photoresist 112 remaining on the thickness and the data line portion (A) of the remaining in the channel portion (C), but should be different depending on the process conditions in the etching process to be described later after , the preferred that the thickness of the first portion 114 to the half or less of the thickness of the second portion 112 and, for example, preferably 4,000 Å or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. Thus, there may be a number of a method of varying the thickness of the photoresist depending on the position, in order to control the light transmittance of the region A mainly slit (slit) form a pattern or a grid pattern or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다. At this time, the distance between the line width and pattern of the pattern is located between the slits, i.e. the width of the slit is preferably smaller than the resolution of the exposure device used at the time of exposure, in the case of using a translucent film, the other transmission in order to control the permeability when producing a mask, using a thin film having the thickness or can use other films.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. The irradiated light to the photosensitive film through the same mask in the portion to be directly exposed to light, the polymer will be completely broken down, in the part which is formed a slit pattern or a translucent film is the amount of irradiation of light ever since a state polymer are not decomposed completely, the light-shielding film in a hidden part of the polymer it is hardly decomposed. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. When followed by developing the photosensitive film, the polymer molecules are the only remaining undissolved part, in the center of the less the light irradiation of the photosensitive film thickness thinner than the portions which are not irradiated at all the light to leave. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. At this time, if a long exposure time must be not to do so because all molecules are decomposed.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다. Photosensitive film 114 of such a thin thickness, and exposed to a conventional mask which uses a photosensitive film made of a material capable reflow and divided into a portion without a portion of the light that the light can be totally transmitted to completely permeate the following symptoms ripple by low it can be formed by flowing the photosensitive film to issue a portion of the photosensitive section does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. Then, the process proceeds with the etching of the photoresist pattern 114 and a lower portion of the films, that is, the conductor layer 60, intermediate layer 50 and the semiconductor layer 40. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다. At this time, the data line portion (A), the data line, and the lower layer of the are left intact, the channel portion (C) there should remain only the semiconductor layer, the remaining portion (B) has 3 above floors (60, 50, 40) is removed and both the gate insulating film 30 deureonaya.

먼저, 도 13a 및 13b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. First, as shown in Figs. 13a and 13b, by removing the conductor layer 60 which is exposed in the other part (B) to expose the intermediate layer 50 of the lower portion. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. In this process, it can be used for both the dry etching process or a wet etching method, whereby the electric conductor layer 60 is preferably is carried out under conditions that do not substantially etch the etching and the photoresist pattern (112, 114). 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. However, in the case of dry etching the conductive layer 60 is only etched, and the photoresist pattern 112 and 114 is difficult to find a non-etching conditions can be carried out under such conditions that the etching also with the photoresist pattern (112, 114). 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. In this case, so that at the first portion 114 is removed revealed the the lower conductor layer 60 in the process occur by increasing the thickness of the first portion 114 than in the case of wet etching.

이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. In this way, as shown in Figs. 13a and 13b, the channel portion (C) and the data conductive layer, that is, the source / drain conductive pattern 67 and the storage capacitor conductors 68 of the wiring section (B) only the remaining conductive layer 60 of the other part (B) is removed all turns out that the lower part of the intermediate layer (50). 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. The remaining conductors (67, 64) is the same as the form of the data line (62, 64, 65, 66, 68), except that it is connected is not the source and drain electrodes 65 and 66 are separated. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. In case of using a dry-etching the photoresist pattern 112 and 114 are also etched to certain degree of thickness.

이어, 도 14a 및 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. Next, as shown in Figures 14a and 14b, other parts (B) to remove the exposed intermediate layer 50 and the semiconductor layer 40 in its lower portion at the same time, a dry etching method with the first portion 114 of the photosensitive film of the do. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50 and the semiconductor layer 40 (semiconductor layer and the intermediate layer is not substantially etching selectivity) is etched at the same time under the condition gate insulating film 30 is not etched to be carried out and, in particular, etching the photoresist pattern by etching ratio is almost same condition as that for the (112, 114) and the semiconductor layer 40 is preferred. 예를 들어, SF 6 과 HCl의 혼합 기체나, SF 6 과 O 2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. For example, the use of SF 6 and HCl or a gas mixture, SF 6 and the mixed gas of O 2 can etch both film to almost the same thickness. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다. If etching of the photoresist pattern 112 and 114 and the semiconductor layer 40 is the same thickness ratio of the first portion 114 should be less equal to the sum of the thickness of the semiconductor layer 40 and intermediate layer 50 or higher.

이렇게 하면, 도 14a 및 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. In this way, an intermediate layer 50 of, as shown in Figures 14a and 14b, the channel portion (C) the first portion 114 is removed the source / drain conductive pattern 67 is revealed, and other parts (B) of and a semiconductor layer 40 is removed reveals that the bottom gate insulating film 30. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. On the other hand, if the thickness is thin, the second portion of the data line unit (A) (112), so also etched. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. Further, the semiconductor pattern (42, 48) is completed at this stage. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다. Reference numeral 57 and 58 indicates the intermediate layer pattern of the bottom respectively the source / drain conductor pattern 67 of the lower intermediate layer pattern and the storage capacitor conductors 64.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다. And after removing the photoresist residue remaining on the source / drain surface conductors 67 of the channel portion (C) through the ashing (ashing).

다음, 도 15a 및 15b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. Next, to remove by etching a channel part (C) source / drain conductive pattern 67 and the source / drain of the lower intermediate layer incorporated a pattern 57 of, as shown in Figs. 15a and 15b. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. At this time, the etching is a wet etching process for the source / drain conductive pattern 67 and the intermediate layer pattern (57) with respect to both, and may proceed with only a dry etch, a source / drain conductive pattern 67, the intermediate layer pattern ( for 57) it may be carried out by dry etching. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. In the former case, the source / drain conductive pattern 67 and the intermediate layer pattern 57, it is preferable to perform the etching under the ratio is greater condition etch selectivity, which is part difficult to find an etching end point, if not large ratio of etching selectivity channel (C of ) is due to the remaining not easy to control the thickness of the semiconductor pattern (42). 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. In the latter case the alternating wet etching and dry etching on the side of the source to the wet etch / drain conductors 67, but the etching, the intermediate layer pattern (57) which dry etching is hardly etched made of a step-shaped. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF 4 와 HCl의 혼합 기체나 CF 4 와 O 2 의 혼합 기체를 들 수 있으며, CF 4 와 O 2 를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. Examples of the etching gas used to etch the intermediate layer pattern 57 and the semiconductor pattern 42 may be a mixed gas of the mixed gas of CF 4 and HCl and CF 4 and O 2, using CF 4 and O 2 If with a uniform thickness to leave the semiconductor pattern (42). 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. At this time, a part of the semiconductor pattern 42 is removed may be reduced in thickness a second portion 112 of the photoresist pattern, as shown in Figure 15b it may be etched at this time some degree of thickness. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다. The etching are to be line on condition that the gate insulating film 30 is not etched, the second portion 112 is etched so that the lower portion of the data line (62, 64, 65, 66, 68) is revealed one photosensitive film that it is the pattern is preferably thick. FIG.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. In this way, while the source electrode 65 and drain electrode 66 is separate data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) is completed.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. Finally, to remove the photosensitive film a second portion 112 which remains on the data interconnection portion (A). 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다. However, removal of the second portion 112 may be made before removing the intermediate layer pattern (57) of the bottom after removing the channel portion (C) source / drain conductive pattern 67.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. In front, it shifts the wet etching and dry etching, as described, or can be used only dry etching. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. In the latter case, only one type of etching process is relatively simple, but so difficult to find a proper etching condition. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. On the other hand, in the former case the process is relatively, but not easy to find etching conditions are cumbersome point than the latter.

이어서 약 300℃ 정도의 온도에서 데이터 배선(62, 64, 65, 66, 68)을 열처리하여 Zn을 확산시키고 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에 ZnOx막을 형성한다. Followed by heating at a temperature of about 300 ℃ data line (62, 64, 65, 66, 68) and diffusing Zn to form a film ZnOx the surface and the interface between the data line (62, 64, 65, 66, 68) . 이러한 열처리 공정은 데이터 배선(62, 64, 65, 66, 68)을 패터닝한 직후에 진행할 수도 있다. This heat treatment process may proceed immediately after the patterning of the data lines (62, 64, 65, 66, 68). 즉, 도 13a 및 도 13b의 단계에서 도 14a 및 도 14b의 단계로 넘어가기 이전 단계에서 진행할 수도 있다. That is, it may proceed beyond the top in the previous step in the step of Fig. 13a and 13b to the stage of Figure 14a and Figure 14b.

다음, 도 16a 및 도 16b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다. Next, as shown in Fig. 16a and Fig 16b, a silicon nitride or a-Si: C: O film or an a-Si: O: F to films grown by chemical vapor deposition (CVD) method, or by coating the organic insulating protective film to form 70.

이어, 도 17a 내지 도 17c에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다. Next, Figure 17a to a drain electrode 66, is etched photo protective film 70 with the gate insulating film 30 as shown in Figure 17c, the gate pad 24, the data pad 68 and the holding power storage conductive appointed exposing the body pattern (64) each form a contact hole (76, 74, 78, 72). 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다. In this case, not the area of ​​the pad (24, 68), the contact hole (74, 78) is exposed to exceed 2mm × 60㎛, preferably not less than 0.5mm × 15㎛.

마지막으로, 도 8 내지 도 10에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트 패드(24)와 연결된 보조 게이트 패드(86) 및 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다. Finally, Figs. 8 to, as shown in Fig. 10, 400 Å by depositing an ITO layer or an IZO layer to 500 Å thick and photolithography drain electrode 66 and the sustain power storage pixel associated with the capacitor conductors 64 to form electrode 82, the gate pad 24 and connected to the auxiliary gate pad 86 and the auxiliary data pad 88 connected to the data pad 68.

한편, ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. On the other hand, a gas used in the pre-heating (pre-heating) process prior to laminating the ITO or IZO is preferable to use a nitrogen, which metal exposed through the contact hole (72, 74, 76, 78) membrane (24, on top of 64, 66, 68) it is to prevent the metal oxide film formation.

이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다. Such In the second embodiment of the present invention, the as well as the effects according to the first embodiment, the data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) and the semiconductor pattern (42 , 48) can be formed using a single mask, and simplify the manufacturing process by separating the source electrode 65 and drain electrode 66 in the process.

한편 본 발명의 제2 실시예에서도 게이트 배선과 데이터 배선 모두를 Ag(Zn)으로 형성하고 있으나 필요에 따라 게이트 배선과 데이터 배선 중 어느 하나만을 Ag(Zn)으로 형성할 수도 있다. Meanwhile, in the second embodiment of the present invention. However form both the gate line and the data line to the Ag (Zn) may be formed either only one of the gate line and data line as required Ag (Zn).

그러면 이상의 실시예에서 적용한 Ag(Zn) 배선의 형성 과정과 그 물성에 대하여 좀더 구체적으로 살펴본다. This looks more specifically be described in respect to the Ag (Zn) formation process and the physical properties of the wire applied in the above embodiment.

도 18은 본 발명의 실시예에 따른 박막 트랜지스터 기판에 적용된 배선의 형성과정을 나타내는 모식도이다. 18 is a schematic diagram showing the formation of the wiring is applied to the thin film transistor substrate according to an embodiment of the invention. 도 18은 n+ 비정질 규소층 위에 Ag(Zn)을 증착하여 배선을 형성하는 경우를 나타내고 있다. 18 shows a case of forming the wiring by depositing Ag on the n + amorphous silicon layer (Zn).

n+ 비정질 규소층 위에 Ag와 Zn을 직류 마그네트론 스퍼터링 방법을 사용하여 함께 증착하고, 이를 사진 식각하여 배선 패턴을 형성한다. n + amorphous silicon layer deposited over the Ag and Zn together with a DC magnetron sputtering method, and by this photolithography to form the wiring pattern.

이어서 배선 패턴을 열처리하여 Zn을 배선 패턴의 표면 및 계면으로 확산시킨다. Followed by heating the wiring patterns to diffuse Zn into the surface and the interface between the wiring patterns.

확산된 Zn은 배선의 표면 및 계면으로 노출되면서 산화되어 배선의 표면 및 계면에 ZnOx막을 형성한다. Diffused Zn is oxidized while exposed to the surface and the interface between the wiring film is formed on the surface and the interface between the wiring ZnOx. 이 때, 공기 중에 노출되어 있는 표면에 비하여 n+ 비정질 규소층과 접하고 있는 계면에는 산소량이 적기 때문에 ZnOx막의 두께가 공기 중에 노출된 부분에 비하여 얇게 형성된다. At this time, since there is little surface contact with, the amount of oxygen that n + amorphous silicon layer than in the surface that is exposed to the air the ZnOx film thickness is made thinner than in a portion exposed to the air. 이렇게 형성된 ZnOx막은 n+ 비정질 규소층과의 접착력을 향상시킴과 동시에 배선층의 산화 방지막 및 물리 화학적 보호막의 역할을 하게 된다. The thus formed ZnOx is the role of the membrane n + amorphous silicon layer and improve the adhesion of Sikkim and at the same time anti-oxidation of the wiring layer and the physical and chemical protection film.

도 19a는 Ag(Zn)으로 이루어진 박막을 열처리함에 따른 비저항값의 변화를 나타내는 그래프이다. Figure 19a is a graph showing a change in the resistivity resulting from the heat treatment of the thin film made of Ag (Zn).

도 19a의 측정에 사용된 Ag(Zn) 박막은 교류 마그네트론 스퍼터링법에 의하여 제작하였으며 Ag에 Zn이 5at% 첨가되어 있는 조건이며, 두께는 1,900Å으로 증 착하였다. The Ag (Zn) used in the measurement of Figure 19a is a thin film was produced by the AC magnetron sputtering method is a condition that is Zn is added to 5at% Ag, deposition thickness was to 1,900Å.

도 19a에 의하면 증착 직후(as-dep)에는 비저항이 4.9 mu OMEGA /cm이며, 이를 열처리함에 따라 비저항은 계속 감소하여 500℃에서는 약 2 mu OMEGA /cm 정도가지 낮아진다. Referring to Figure 19a-deposited (as-dep) has a resistivity of 4.9 mu OMEGA / cm, the specific resistance is reduced, continue to 500 ℃ low of about 2 mu OMEGA / cm, as this heat treatment. 이 때, 열처리는 2.0 ×10 -5 Torr의 진공도에서 30분간 진행하였다. At this time, heat treatment was conducted 2.0 × 10 -5 Torr 30 minutes at a vacuum degree of.

도 19b는 Ag(Zn)으로 이루어진 박막을 350℃에서 진공 열처리한 후 측정한 AES(Auger Electron Spectrometry)의 depth profile이다. Figure 19b is a depth profile of the AES (Auger Electron Spectrometry) measurement, vacuum heat treating the thin film made of Ag (Zn) at 350 ℃. 즉, 도 19b는 Ag(Zn) 합금 박막을 350℃에서 진공 열처리한 시편을 스퍼터링을 통하여 파들어가면서 성분비를 측정한 것이다. That is, Fig. 19b is a wave entering through the sputtering a vacuum heat-treating the specimen Ag (Zn) alloy thin film at 350 ℃ measure the component ratio.

도 19b에 의하면 박막 표면에 ZnO가 집중되어 있고 스퍼터링을 통하여 2분 정도 파들어간 위치부터는 Zn이 거의 존재하지 않는 분포를 나타낸다. Referring to Figure 19b starting position into waves for about 2 minutes by the sputtering, and is focused on the ZnO thin film shows a distribution of Zn it does not substantially exist. 이는 열처리를 통하여 박막 내부의 Zn이 표면과 계면으로 확산하여 로 안에 존재하는 산소와 반응하여 ZnO를 형성하기 때문이며 계면에서는 산소의 존재가 미미하여 ZnO의 형성이 적게 일어난다. This reacts with the oxygen present in the diffusion furnace to the inside of the thin film surface and a Zn interface by the heat treatment due to form the interface between the ZnO occurs less the formation of the presence of oxygen mimihayeo ZnO.

도 19c는 n+ 비정질 규소층 위에 형성한 Ag(Zn) 박막을 열처리하기 전과 후의 n+ 비정질 규소층과의 접촉 저항 변화를 나타내는 그래프이다. Figure 19c is a graph of the n + amorphous silicon layer of Ag (Zn) n + before and after heat-treating a thin film in contact with the resistance change of the amorphous silicon layer formed above.

증착 직후(As-dep 상태), 즉 열처리 이전의 상태에서는 접촉 저항이 2.3 ×10 7 Ω정도로 측정되었고, 300℃에서 열처리한 박막의 접촉 저항은 5 ×10 7 Ω의 값으로 측정되었다. Immediately after deposition (As-dep state), that is, before the heat treatment in contact resistance was measured to be 2.3 × 10 7 Ω, the contact resistance of the thin film heat-treated at 300 ℃ is measured to a value of 5 × 10 7 Ω. 이를 통하여 Ag(Zn) 합금 박막의 계면에 ZnO가 형성되더라도 ZnO가 전도성을 가지므로 접촉 저항을 크게 증가시키지는 않음을 확인할 수 있다. Since this even if ZnO is formed on the Ag (Zn) alloy thin film surface of the ZnO conductive via can be confirmed sikijineun No significant increase in the contact resistance.

도 20a는 Ag(Zn) 합금 박막을 열처리하기 전과 후의 스크래치 테스트 결과를 나타내는 사진이다. Figure 20a is a photograph showing a scratch test results before and after heat-treating the Ag (Zn) alloy thin film.

도 20a는 Ag(Zn)의 접착력을 측정하기 위한 스크래치 테스트 결과이다. Figure 20a is a scratch test results for measuring the adhesion of Ag (Zn). 스크래치 테스트는 일정한 반경의 다이아몬드 팁(tip)을 박막의 표면에 수직으로 위치시킨 후 일정한 길이를 진행하면서 힘을 증가시켜 박막이 기판과 박리되는 시점의 접착력을 측정하는 분석 방법이다. Scratch Testing is an analysis method of measuring the adhesive force at the time the thin film is peeled off and the substrate by increasing the power and proceeds a certain length was positioned perpendicularly to the diamond tip (tip) of constant radius on the surface of the thin film. 도 20a에서 알 수 있듯이 열처리를 통하여접착력이 향상되었음을 확인할 수 있으며, 이는 열처리를 통하여 계면으로 확산되어진 Zn 원소의 계면 반응에 의하여 접착력이 향상된 것으로 판단된다. As it can be seen at 20a to check that the adhesive strength is improved by the heat treatment, which is determined by the interfacial reaction of the Zn elemental been diffused into the surface by a heat treatment to the improved adhesion.

도 20b는 순수 Ag 박막과 Ag(Zn) 박막을 300℃로 열처리하고 CF 4 +O 2 플라스마에 노출시킨 이후 촬영한 SEM 사진이다. Figure 20b is an SEM photo taken after the pure Ag thin film and the Ag (Zn) thin film was heat-treated at 300 ℃ and exposed to CF 4 + O 2 plasma.

도 20b는 Ag(Zn)의 건식 식각제에 대한 내화학성 실험에 대한 결과이다. Figure 20b shows the results for the chemical resistance test for the dry etching of the Ag (Zn). 데이터 배선 금속은 보호막 증착 후 접촉구 형성을 위하여 CF 4 + O 2 나 SF 6 + O 2 의 플라스마 식각을 실시하게 된다. Data line metal is subjected to plasma etching in CF 4 + O 2, or SF 6 + O 2 to form a sphere in contact after the protective film deposition. 이러한 조건에서의 본 발명의 효과를 검증하기 위하여 순수 Ag와 300℃에서 열처리한 Ag(Zn)을 다음과 같은 플라스마 조건에 노출시켰다. In order to verify the effect of the present invention under these conditions exposed to a Ag (Zn) and the heat treatment in the pure Ag 300 ℃ the following plasma conditions: CF 4 : O 2 = 20 : 5 의 성분비로 130mTorr, 150W의 전력, 노출시간은 5분. CF 4: O 2 = 20: 5 power, exposure time of the component ratio in 130mTorr, 150W is 5 minutes.

도 20b에서 알 수 있는 바와 같이 순수 Ag는 플라스마 가스와 반응하여 표면 거칠기 변화와 부피 팽창이 일어났으나, 열처리되어 표면에 ZnO를 형성한 Ag(Zn) 합금은 표면 변화가 별로 나타나지 않았다. FIG pure Ag is reacted with the plasma gas and the surface roughness is nateu change and volume expansion occurred, is heat-treated Ag (Zn) alloy is formed on the ZnO surface as can be seen in 20b was not observed by the surface variation.

이상에서 알 수 있는 바와 같이, Ag(Zn) 합금은 산화 성향이 높은 Zn을 첨가 하고 열처리 공정을 통해 Zn 원소를 표면과 계면으로 확산시킴으로써 ZnO막을 형성하여 산화 방지와 접착력 증가, 그리고 건식 식각제에 대한 내성의 향상을 도모할 수 있다. As can be seen from the above, Ag (Zn) alloy is increased ZnO to form a film preventing oxidation by the addition of Zn oxidation tendency higher and diffusing the Zn element in the surface and interface through a heat treatment process and the adhesive strength, and a dry-etching the for it is possible to improve the tolerance. 또한 열처리를 통하여 박막 안쪽에 존재하는 Zn 원소가 확산되어 나감으로써 박막 내부는 순수 Ag에 가까운 낮은 비저항을 갖게 된다. In addition, as the exit is widespread Zn element present on the inside of the thin film through the thin film heat-treated inside will have a low specific resistance close to pure Ag. 또한 ZnO는 전도성을 가지는 산화막으로 기존의 합금 공정의 문제점인 n+ 비정질 규소층 및 IZO 등의 투명 도전막과의 높은 접촉 저항 문제를 해결할 수 있다. ZnO also can solve the problems of high contact resistance with a transparent conductive film of the n + amorphous silicon layer and an IZO problems of the conventional alloy process of an oxide film having a conductivity.

한편, 이상에서는 Ag에 첨가하는 물질로 Zn을 들고 있으나 Zn 이외에도 In, Sn 및 Cr 등의 원소가 Zn을 대신하여 첨가 물질로 사용될 수 있다. On the other hand, over the Zn it is holding a material to be added to Ag, but Zn addition to the elements such as In, Sn and Cr may be used as the additive material in place of Zn. 이들 첨가 물질들은 모두 산화 성향이 강하고 그 산화물이 전도성을 가지는 것들이다. These added substances are those that are both strong and oxidation tendency oxide having conductivity.

그러면 이러한 배선 구조를 이용하는 박막 트랜지스터 기판의 다른 실시예를 설명한다. This will be described another embodiment of a TFT array panel using such a wiring structure.

먼저, 도 21 내지 도 22를 참고로 하여 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a third embodiment of the present invention to a 21 to 22 as a reference.

도 21은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 22는 도 21에 도시한 박막 트랜지스터 기판을 XXⅡ-XXⅡ' 선을 따라 잘라 도시한 단면도이다. 21 is a layout view of a TFT array panel for an LCD according to a third embodiment of the present invention, Figure 22 is a cross-sectional view cut along a TFT array panel for XXⅡ-XXⅡ 'line shown in Fig.

먼저, 절연 기판(10) 위에 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. First, an insulating substrate (10) that is above the Ag Zn is added to the Ag (Zn), the gate wiring which consists of an alloy (22, 24, 26) are formed. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있 다. At this time, the surface and the interface between the gate wiring 22, 24, 26 can include the film made of Zn additive ZnOx is oxidized is formed. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wiring scan which extends in the transverse direction signal line or the gate line 22, connected to the end of the gate line 22, it applies a scanning signal from outside is received the gate line 22. The gate pad 24 and the gate to pass the a gate electrode 26 that is part of the transistor of the line (22). 게이트선(22)의 돌출부는 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. The protruding portion of the gate line 22 are superimposed and connected to the pixel electrode 82 to below the storage capacitor conductors 64 forms a storage capacitor for improving electric charge preservation ability of the pixel.

게이트 배선(22, 24, 26) 및 기판(10) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 있으며, 게이트 전극(24)은 게이트 절연막(30)으로 덮여 있다. Gate wiring 22, 24, 26 and has substrate 10, gate insulating film 30 made of silicon nitride (SiN x), etc. is formed on the gate electrode 24 is covered with a gate insulating film 30.

게이트 절연막 패턴(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(40)이 형성되어 있으며, 반도체 패턴(40) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다. And hydrogenated amorphous silicon formed on the gate insulating layer pattern (30) (hydrogenated amorphous silicon) semiconductor semiconductor pattern 40 consisting of something is formed, with an n-type impurity is phosphorus (P), etc. formed on the semiconductor patterns 40 are doped with a high concentration an ohmic contact layer formed of an amorphous silicon etc. (ohmic contact layer) (55, 56) which is formed.

저항성 접촉층(55, 56) 위에는 박막 트랜지스터의 소스 전극(65)과 드레인 전극(66)이 각각 형성되어 있다. Ohmic contact layers (55, 56) the source electrode 65 and drain electrode 66 formed on the thin film transistors are formed, respectively. 데이터 배선은 세로 방향으로 형성되어 있으며 소스 전극(65)과 연결되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68) 및 게이트선(22)의 돌출부와 중첩되어 있는 유지 축전기용 도전체 패턴(64)도 포함한다. The data line is formed in the longitudinal direction, and the source electrode 65 is connected to one end of the data line 62, data line 62 is associated with applying an image signal from the outside to receive the data pad 68 and the gate line also includes a projection superimposed with the storage capacitor conductors 64 in the 22. 이 때, 데이터 배선(62, 64, 65, 66, 68)은 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있다. At this time, the data line (62, 64, 65, 66, 68) is composed of Ag (Zn) Zn alloy is added to the Ag. 이 때, 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the data line (62, 64, 65, 66, 68) there is an additive consisting of Zn ZnOx film is formed is oxidized.

저항성 접촉층(55, 56)은 그 하부의 반도체 패턴(40)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 한다. Ohmic contact layers (55, 56) serves to lower the contact resistance of a lower portion of the semiconductor pattern 40 and the upper portion of the data line (62, 64, 65, 66, 68).

도면에 도시하지 않았지만, 데이터 배선(62, 64, 65, 66, 68)과 데이터 배선(62, 64, 65, 66, 68)으로 가리지 않는 반도체 패턴(40) 상부에는 산화 규소 또는 질화 규소 등의 절연 물질로 이루어진 층간 절연막이 형성될 수 있다. Although not shown in the figure, data wiring or the like (62, 64, 65, 66, 68) and data line (62, 64, 65, 66, 68) to cover that semiconductor pattern 40, the upper part of silicon oxide or silicon nitride of there is an interlayer insulating film made of an insulating material can be formed.

게이트 절연막(30) 상부의 화소 영역에는 드레인 전극(65)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)를 가지는 적, 녹, 청의 컬러 필터(R, G, B)가 세로 방향으로 형성되어 있다. Red, green, and blue color filter having a gate insulating film 30, the opening (C1, C2) to the pixel area of ​​the upper to expose the drain electrode 65 and the storage capacitor conductors (64) (R, G, B) is It is formed in the longitudinal direction. 여기서, 적, 녹, 청의 컬러 필터(R, G, B)의 경계는 데이터선(62) 상부에서 일치하여 도시되어 있지만, 데이터선(62) 상부에서 서로 중첩되어 화소 영역 사이에서 누설되는 빛을 차단하는 기능을 가질 수 있으며, 게이트 및 데이터 패드(24, 68)가 형성되어 있는 패드부에는 형성되어 있지 않다. Here, the red, the green, and blue color filters (R, G, B) border the data line 62 are shown in line in the upper part, the data line 62 overlap each other in the upper portion of the light leakage between the pixel areas may have the ability to block, the gate and data pad (24, 68) is not formed, the pad portion is formed.

청, 녹, 청의 컬러 필터(81, 82, 83) 상부에는 평탄화 특성이 우수하며 유전율이 낮은 아크릴계의 유기 절연 물질 또는 Si:O:C 또는 Si:O:F 등과 같이 화학 기상 증착으로 형성되며 4.0 이하의 낮은 유전율을 가지는 저유전율 절연 물질로 이루어진 보호막(70)이 형성되어 있다. Blue, green, and blue color filters (81, 82, 83) the upper part planarization characteristics are excellent, and a dielectric constant of the organic insulating material of lower acrylic or Si: O: C, or Si: O: being formed by chemical vapor deposition, such as F 4.0 a protective film 70 made of a low dielectric constant insulating material having a low dielectric constant of below are formed. 이러한 보호막(90)은 게이트 절연막(30)과 함께 게이트 패드(24), 데이터 패드(68), 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(74, 78, 76, 72)을 가지고 있다. This protective film 90 is the gate pad 24, the data pad 68, the drain electrode 66 and the storage capacitor conductors in contact holes (74, 78, 76 to expose a pattern 64 with a gate insulating film 30 and it has a 72). 이때, 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 72)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 위치하며, 앞에서 설명한 바와 같이 컬러 필터(R, G, B)의 하부에 층간 절연막이 추가된 경우에는 층간 절연막과 동일한 패턴을 가진다. At this time, the drain electrode 66 and the storage capacitor conductors in contact holes (76, 72) to expose the pattern 64 is located inside the color filters (R, G, B) openings (C1, C2), the above-mentioned There have the same pattern as that of the interlayer insulating film when the insulating film between layers added to the bottom of the color filters (R, G, B) as described.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 70, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is made becomes, through the contact hole 76 connected to the drain electrode 66 and the physical and electrical of a transparent conductive material of ITO (indium tin oxide) or IZO (indium zinc oxide), etc. The image signal and it receives. 화소 전극(82)은 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 is overlapped with the gate lines 22 and data lines 62 to increase the aperture ratio, but may or may not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, and the gate pad 24 and the data pad 68, the contact hole (74, 78) respectively, the auxiliary gate pad 84 and the auxiliary data pad 88 connected to these through the above is formed, and these pads (24 , 68) and not essential to serving to complement the adhesiveness of the external circuit devices and protect the pads, the applicability thereof is optional.

그러면, 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법에 대하여 도 23a 내지 27b와 앞서의 도 21 및 도 22를 참고로 하여 상세히 설명한다. Then, by the present invention a third embodiment the liquid crystal display thin film transistor array panel 23a to Figure 27b with the above 21 and 22 of the method of manufacturing according to the reference as will be described in detail.

먼저, 도 23a 내지 23b에 도시한 바와 같이, Ag(Zn) 박막을 적층하고 마스 크를 이용한 첫 번째 사진 식각 공정으로 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선을 형성한다. First, one, Ag (Zn) by stacking a thin film, and dry or wet etching the first photolithography process using a mask, the gate line 22 on the substrate 10 as shown in Figure 23a to 23b, the gate pad ( 24) and a gate wiring including the gate electrode 26. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. At this time, it formed by Ag (Zn) thin film by way of coordination grip design (Co-deposition) such as a direct current four marks torch sputtering (DC magnetron sputtering) of Ag and Zn. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다. Then diffusing Zn by heating at a temperature of about 300 ℃ and to form a film on the surface and the interface between the gate wire (22, 24, 26) ZnOx.

다음, 도 24a 및 24b에 도시한 바와 같이, 게이트 절연막(30), 수소화 비정질 규소 따위의 반도체와 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소를 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 비정질 규소층과 도핑된 비정질 규소층을 차례로 패터닝하여 반도체 패턴(40)과 저항성 접촉층(50)을 형성한다. Next, Fig. 24a and as shown in 24b, the gate insulating film 30, a hydride, respectively by using an amorphous silicon etc. of the semiconductor and the phosphor (P) etc. The amorphous silicon chemical vapor deposition with a n-type impurity is doped at a high concentration 1,500 Å to 5,000 Å, 500 Å to about 2,000 Å, 300 Å to 600 Å semiconductor pattern (40 successively deposited to a thickness, and is patterned by photolithography process using a mask patterned in turn to an amorphous silicon layer doped with an amorphous silicon layer of the ) and forms an ohmic contact layer (50).

이어, 도 25a 및 도 25b에서 보는 바와 같이, Ag(Zn) 합금층을 증착한 다음 마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터선(62), 소스 전극(65), 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 포함하는 데이터 배선을 형성한다. Next, as shown in Figure 25a and Figure 25b, Ag (Zn) alloy layer, and then patterned by photolithography process using a mask data line 62, source electrode 65, drain electrode 66 is deposited, data forming a data line including a pad 68 and the storage capacitor conductors 64. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. At this time, it formed by Ag (Zn) thin film by way of coordination grip design (Co-deposition) such as a direct current four marks torch sputtering (DC magnetron sputtering) of Ag and Zn. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에 ZnOx막을 형성한다. Then diffusing Zn by heating at a temperature of about 300 ℃ and to form a film on the surface and the interface between the data line (62, 64, 65, 66, 68) ZnOx.

이어, 소스 전극(65)과 드레인 전극(66)으로 가리지 않는 저항성 접촉층(50) 을 식각하여 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)을 드러내고 저항성 접촉층(55, 56)을 두 부분으로 분리한다. Then, exposing the semiconductor layer 40 between the source electrode 65 and drain electrode 66 by etching with the source electrode to the ohmic contact layer 50 does not cover 65 and the drain electrode 66, an ohmic contact layer (55 separates, 56) into two parts.

계속해서, 질화 규소 또는 산화 규소를 적층하여 층간 절연막(도시하지 않음)을 형성할 수 있다. It may continue, by laminating a silicon nitride or silicon oxide to form an interlayer insulating film (not shown).

다음, 데이터 배선(62, 64, 65, 66, 68)과 층간 절연막(도시하지 않음)을 형성한 후, 도 26a 내지 26b에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 유기 물질을 각각 차례로 도포하고 사진 공정을 통하여 적, 녹, 청의 컬러 필터(R, G, B)를 차례로 형성한다. Next, after forming the data line (62, 64, 65, 66, 68) and the interlayer insulating film (not shown), the photosensitive organic material containing red, green and blue pigments as shown in Fig. 26a through 26b each coated, and then formed through a photolithography process red, green, then the Agency color filters (R, G, B). 이때, 사진 공정에서 적, 녹, 청의 컬러 필터(R, G, B)를 형성할 때 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)도 함께 형성한다. At this time, in the photolithography process ever, to form green, and blue color filters (R, G, B) openings (C1, C2) to expose the drain electrode 66 and the storage capacitor conductors 64, when taken together Fig. . 왜냐하면, 이후에 보호막(70)에 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 접촉 구멍을 형성할 때 프로파일을 양호하게 형성하기 위함이다. Because, when forming a contact hole in the drain electrode 66 and the storage capacitor conductors 64 on the protection film 70 after the well is to form a profile.

이어, 도 27a 및 도 27b에서 보는 바와 같이, 기판(10)의 낮은 유전율을 가지며, 평단화가 우수한 유기 절연 물질을 도포하거나 또는 4.0 이하의 낮은 유전율을 가지는 Si:O:F, Si:O:C 등과 같은 저유전율 절연 물질을 화할 기상 증착으로 적층하여 보호막(70)을 형성하고, 마스크를 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 패터닝하여, 접촉 구멍(72, 74, 76, 78)을 형성한다. Next, as shown in Figure 27a and Figure 27b, has a low dielectric constant of the substrate 10, having a critically upset low dielectric constant of the coating, or more than 4.0 excellent organic insulating material Si: O: F, Si: O: C to form a protective film 70 is laminated by vapor deposition customize the low dielectric constant insulating material and patterned together with the gate insulating film 30 by a photolithography process using a mask, a contact hole (72, 74, 76, 78), such as the forms. 이때, 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 74)은 컬러 필터(R, G, B)에 형성되어 있는 개구부(C1, C2)의 안쪽에 형성한다. At this time, the contact hole (76, 74) to expose the drain electrode 66 and the storage capacitor conductors 64 are formed on the inside of the color filters (R, G, B) openings (C1, C2) formed in the do. 이와 같이, 본 발명에서는 컬러 필터(R, G, B)에 미리 개구부(C1, C2)를 형성한 다음, 보호막(70)을 패터닝하여 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 74)을 형성함으로써 접촉 구멍(76, 74)의 프로파일을 양호하게 형성할 수 있다. Thus, in the present invention, the color filter (R, G, B) in advance the opening (C1, C2), and then, patterned by the drain electrode 66 and the storage capacitor conductors 64, the protective film 70 is formed to the by forming the contact hole (76, 74) to expose it can be satisfactorily formed in the profile of the contact hole (76, 74).

마지막으로, 도 21 내지 도 23에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO 또는 IZO층을 증착하고 마스크를 사용하여 마스크를 이용한 사진 식각 공정으로 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(88)를 형성한다. Finally, 21 to one pixel electrode 82 by etching in a photolithography process using a mask to deposit the ITO or IZO layer of 400 Å to 500 Å thickness using a mask as shown in Figure 23, the auxiliary gate pad 84 and forms the auxiliary data pad 88.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. This method, as described above, can be applied to the manufacturing method using a mask of 5 frames, but can be equally applicable in the method of manufacturing the liquid crystal display device using the thin film transistor substrate for the four pieces of the mask. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

먼저, 도 28 내지 도 30을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to an exemplary embodiment of the present invention the Figs. 28 to 30 as a reference.

도 28은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 29 및 도 30은 각각 도 28에 도시한 박막 트랜지스터 기판을 XXIX-XXIX' 선 및 XXX-XXX' 선을 따라 잘라 도시한 단면도이다. 28 is along the liquid crystal display device and the layout of the TFT substrate for, 29 and 'and line XXX-XXX' Figure 30 Figure 28 a thin film transistor substrate XXIX-XXIX shown in each line in accordance with an embodiment of the present invention is a cross-sectional view showing cut.

먼저, 절연 기판(10) 위에 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. First, an insulating substrate (10) that is above the Ag Zn is added to the Ag (Zn), the gate wiring which consists of an alloy (22, 24, 26) are formed. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the gate wire (22, 24, 26) has additives of Zn ZnOx film is made is formed is oxidized. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게 이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wiring extending the scanning signal line or the gate line 22, to this is associated teuseon 22 at the end of the receiving applying a scanning signal from outside the gate pad 24 to pass to the gate line 22 and in the transverse direction a gate electrode 26 of the thin-film transistor, part of the gate line 22. 또한, 게이트 배선은 게이트선(22)과 평행하게 형성되어 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 전극선(28)을 포함한다. In addition, the gate wire includes a gate line 22 is parallel to the formation and maintenance receives application of a voltage of the common electrode voltage something that is input to the common electrode of the upper external electrode line (28). 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. Maintaining electrode line 28 are superimposed and connected to the pixel electrode 82 to below the storage capacitor conductors 64 forms a storage capacitor for improving electric charge preservation ability of the pixel.

게이트 배선(22, 24, 26, 28) 및 기판(10) 위에는 질화규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다. Gate wiring gate insulating film 30 made of a (22, 24, 26, 28) and the substrate 10 of silicon nitride (SiN x), etc. are formed on top.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다. A gate insulating film 30 are formed on a hydrogenated amorphous silicon (hydrogenated amorphous silicon) semiconductor semiconductor pattern consisting of something (42, 48) are formed, heavily doped with an n-type impurity in the above semiconductor pattern (42, 48) (P), etc. the ohmic contact layer (ohmic contact layer) pattern, or an intermediate layer pattern (55, 56, 58) made of amorphous silicon which is doped with something is formed.

접촉층 패턴(55, 56, 58) 위에는 게이트 배선과 마찬가지로 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 데이터 배선과 유지 축전기용 도전체 패턴이 형성되어 있다. As with the Ag contact layer formed on the gate wiring pattern (55, 56, 58) and Zn is the data line and the storage capacitor conductors are formed consisting of Ag (Zn) alloy, which is added. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루 어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함한다. The data line is the data line is formed in the longitudinal direction (62), the data line is connected to one end of 62 of branches of the subject is an image signal from the outside is the data pad 68, and the data line 62, a thin film transistor of including a made eojin data line portion to the source electrode 65, and the data line portion the source electrode 65 with respect to the channel portion (C) of a (62, 64, 65) and are separate and the gate electrode 26 or the thin film transistor of a drain electrode 66 of the thin-film transistor which is located on the other side. 또한, 데이터 배선은 드레인 전극(66)과 연결되어 있으며, 유지 전극선(28)과 중첩되어 유지 축전기를 이루는 유지 축전기용 도전체 패턴(64)을 포함한다. In addition, the data line is connected to the drain electrode 66, sustain electrode lines include the storage capacitor forming the storage capacitor is overlapped with the conductive (28) form a pattern (64). 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. When not forming the sustain electrode line 28, the storage capacitor conductors 64 also do not form.

이 때, 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. At this time, the surface and the interface between the data line (62, 64, 65, 66, 68) there is an additive consisting of Zn ZnOx film is formed is oxidized.

접촉층 패턴(52, 55, 56)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. Contact layer pattern (52, 55, 56) serves to lower the contact resistance of the lower portion of the semiconductor pattern (42, 48) and the upper portion of the data line (62, 64, 65, 66, 68), and the data line have the completely same shape as the (62, 64, 65, 66, 68). 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다. That is, the data line portion intermediate layer pattern 55 is the data line portion (62, 68, 65) with the same, and an intermediate layer pattern 56 for the drain electrode is equal to the drain electrode 66, the storage capacitor intermediate layer pattern (58) It maintained the same as the storage capacitor conductors 64.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. Meanwhile, the semiconductor pattern (42, 48) and the same shape and except for the channel portion (C) of the thin-film transistor the data line (62, 64, 65, 66, 68) and a contact layer pattern (55, 56, 58) have. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. That is, the data line portion (62, 68, 65), in particular the source electrode 65 and drain electrode 66 is separated from the channel portion (C) of the thin film transistor and the data line portion intermediate layer 55 and the drain electrode contact layer patterns 56, but are also separated, the thin film transistor semiconductor pattern (42) is connected without interruption here generates the channel of the TFT.

데이터 배선(62, 64, 65, 66, 68)과 이들로 가리지 않는 게이트 절연막(30) 위에는 적, 녹, 청의 컬러 필터(R, G, B)가 형성되어 있으며, 이러한 컬러 필터(R, G, B)는 제1 실시예와 동일하게 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)을 드러내는 개구부(C1, C2)를 가지고 있다. A data line (62, 64, 65, 66, 68) and ever formed on the gate insulating film 30 does not cover in these rust color filters (R, G, B) red rusting are formed, and these color filters (R, G , B) has a second opening (C1, C2) exposing the same as the drain electrode 66 and the storage capacitor conductors 68 in the first embodiment.

적, 녹, 청 컬러 필터(R, G, B)는 평탄화된 감광성 유기 절연막 또는 저유전율 절연 물질로 이루어진 보호막(70)으로 덮여 있으며, 보호막(70)에는 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(72, 76, 78)을 가지고 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. Red, green, and blue color filters (R, G, B) it is covered with a protective film 70 consisting of a flattened photosensitive organic insulating film or low dielectric constant insulation material, the protective film 70, the drain electrode 66, a data pad (68 ) and maintained with the storage capacitor conductors 64 in contact hole (72, 76, 78) to expose, and a contact hole 74 to expose the gate pad 24 with a gate insulating film 30 is formed. 이때에도 제1 실시예와 동일하게 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 72)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성되어 있다. At this time, in the contact hole to expose the same to the drain electrode 66 and the storage capacitor conductors 64 in the first embodiment (76 and 72) is an opening (C1, C2) of the color filters (R, G, B) It is formed on the inside.

보호막(80) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 80, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is made becomes, through the contact hole 76 connected to the drain electrode 66 and the physical and electrical of a transparent conductive material of ITO (indium tin oxide) or IZO (indium zinc oxide), etc. The image signal and it receives. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 may also be superimposed with the gate line 22 and data line 62 adjacent to increase the aperture ratio, but not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, and the gate pad 24 and the data pad 68, the contact hole (74, 78) respectively, the auxiliary gate pad 84 and the auxiliary data pad 88 connected to these through the above is formed, and these pads (24 , 68) and not essential to serving to complement the adhesiveness of the external circuit devices and protect the pads, the applicability thereof is optional.

그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 31a 내지 38c와 앞서의 도 28 내지 도 30을 참고로 하여 상세히 설명한다. Then, in the Fig. 31a to Fig. 38c and the previous 28 to 30 Method for producing a substrate for liquid crystal display device according to an embodiment of the present invention with reference will now be described in detail.

먼저, 도 31a 내지 31c에 도시한 바와 같이, Ag(Zn) 합금층을 1,000 Å 내지 3,000 Å의 두께로 증착하고 마스크를 이용한 첫 번째 사진 식각 공정으로 건식 또는 습식 식각하여, 기판(10) 위에 게이트 전극(26)을 가지는 게이트선(22), 게이트 패드(24) 및 유지 전극선(28)을 포함하는 게이트 배선을 형성한다. First, on as shown in Fig. 31a to 31c, Ag (Zn) by depositing an alloy layer with a thickness of 1,000 Å to 3,000 Å, and dry or wet etching the first photolithography process using a mask, the substrate 10 gate a gate wiring including the gate line 22, gate pad 24 and the sustain electrode lines (28) having an electrode (26). 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. At this time, it formed by Ag (Zn) thin film by way of coordination grip design (Co-deposition) such as a direct current four marks torch sputtering (DC magnetron sputtering) of Ag and Zn. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다. Then diffusing Zn by heating at a temperature of about 300 ℃ and to form a film on the surface and the interface between the gate wire (22, 24, 26) ZnOx.

다음, 도 32a 및 32b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 Ag(Zn)으로 이루어진 데이터용 도전층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. Next, as shown in Fig. 32a and 32b, a gate insulating film 30, semiconductor layer (40), 1,500 Å to 5,000 Å for the middle layer (50) each using a chemical vapor deposition method, 500 Å to about 2,000 Å, 300 Å to a continuous deposit with a thickness of 600 Å, and followed by deposition method in a thickness of 1,500 Å to 3,000 Å, such as sputtering, a data conductive layer 60 made of Ag for (Zn), and then 1㎛ the photosensitive film 110 thereon to be applied to a thickness of 2㎛.

그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 33b 및 33c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. Then, the as it is shown in Fig. 33b and 33c after development by irradiating light to the photosensitive film 110 through the second mask to form a photoresist pattern (112, 114). 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. At this time, the photoresist pattern 112 and 114 in the thin film transistor channel portion (C), namely a first portion 114 located between the source electrode 65 and drain electrode 66 is the data line portion (A), i.e., the data wiring and to be smaller than the second thickness portion (112) located in the part to be formed (62, 64, 65, 66, 68), the photosensitive film of the other part (B) is removed. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다. At this time, the ratio of the thickness of the photosensitive film 114, the photoresist 112 remaining on the thickness and the data line portion (A) of the remaining in the channel portion (C), but should be different depending on the process conditions in the etching process to be described later after , the preferred that the thickness of the first portion 114 to the half or less of the thickness of the second portion 112 and, for example, preferably 4,000 Å or less.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. Thus, there may be a number of a method of varying the thickness of the photoresist depending on the position, in order to control the light transmittance of the region A mainly slit (slit) form a pattern or a grid pattern or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다. At this time, the distance between the line width and pattern of the pattern is located between the slits, i.e. the width of the slit is preferably smaller than the resolution of the exposure device used at the time of exposure, in the case of using a translucent film, the other transmission in order to control the permeability when producing a mask, using a thin film having the thickness or can use other films.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. The irradiated light to the photosensitive film through the same mask in the portion to be directly exposed to light, the polymer will be completely broken down, in the part which is formed a slit pattern or a translucent film is the amount of irradiation of light ever since a state polymer are not decomposed completely, the light-shielding film in a hidden part of the polymer it is hardly decomposed. 이어 감광막을 현상 하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. When followed by developing the photosensitive film, the polymer molecules are the only remaining undissolved part, in the center of the less the light irradiation of the photosensitive film thickness thinner than the portions which are not irradiated at all the light to leave. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. At this time, if a long exposure time must be not to do so because all molecules are decomposed.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다. Photosensitive film 114 of such a thin thickness, and exposed to a conventional mask which uses a photosensitive film made of a material capable reflow and divided into a portion without a portion of the light that the light can be totally transmitted to completely permeate the following symptoms ripple by low it can be formed by flowing the photosensitive film to issue a portion of the photosensitive section does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. Then, the process proceeds with the etching of the photoresist pattern 114 and a lower portion of the films, that is, the conductor layer 60, intermediate layer 50 and the semiconductor layer 40. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다. At this time, the data line portion (A), the data line, and the lower layer of the are left intact, the channel portion (C) there should remain only the semiconductor layer, the remaining portion (B) has 3 above floors (60, 50, 40) is removed and both the gate insulating film 30 deureonaya.

먼저, 도 34a 및 34b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. First, as shown in Figure 34a and 34b, by removing the conductor layer 60 which is exposed in the other part (B) to expose the intermediate layer 50 of the lower portion. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. In this process, it can be used for both the dry etching process or a wet etching method, whereby the electric conductor layer 60 is preferably is carried out under conditions that do not substantially etch the etching and the photoresist pattern (112, 114). 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하 에서 행할 수 있다. However, in the case of dry etching the conductive layer 60 is only etched, and the photoresist pattern 112 and 114 is difficult to find a non-etching conditions can be carried out under conditions that are also etched with the photoresist pattern (112, 114). 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. In this case, so that at the first portion 114 is removed revealed the the lower conductor layer 60 in the process occur by increasing the thickness of the first portion 114 than in the case of wet etching.

이렇게 하면, 도 34a 및 도 34b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(64)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. In this way, as shown in Figure 34a and Figure 34b, the channel portion (C) and the data conductive layer, that is, the source / drain conductive pattern 67 and the storage capacitor conductors 64 of the wiring section (B) only the remaining conductive layer 60 of the other part (B) is removed all turns out that the lower part of the intermediate layer (50). 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. The remaining conductors (67, 64) is the same as the form of the data line (62, 64, 65, 66, 68), except that it is connected is not the source and drain electrodes 65 and 66 are separated. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. In case of using a dry-etching the photoresist pattern 112 and 114 are also etched to certain degree of thickness.

이어, 도 35a 및 35b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. Next, as shown in Fig. 35a and 35b, other parts (B) to remove the exposed intermediate layer 50 and the semiconductor layer 40 in its lower portion at the same time, a dry etching method with the first portion 114 of the photosensitive film of the do. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50), 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 차례로 식각되며 드러난 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 한다. Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50, semiconductor layer 40 (semiconductor layer and the intermediate layer is not substantially etch selectivity) are etched in turn exposed gate insulating film 30 is not etched conditions to be carried out under. 이때, 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다. At this time, when the ratio of etching of the photoresist pattern 112 and 114 and the semiconductor layer 40 is the same thickness of the first portion 114 should be less equal to the sum of the thickness of the semiconductor layer 40 and intermediate layer 50, or less than .

이렇게 하면, 도 35a 및 35b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. In this way, an intermediate layer 50 of the as shown in Fig. 35a and 35b, the channel portion (C) the first portion 114 is removed the source / drain conductive pattern 67 is revealed, and other parts (B) of and a semiconductor layer 40 is removed reveals that the bottom gate insulating film 30. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. On the other hand, if the thickness is thin, the second portion of the data line unit (A) (112), so also etched. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. Further, the semiconductor pattern (42, 48) is completed at this stage. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다. Reference numeral 57 and 58 indicates the intermediate layer pattern of the bottom respectively the source / drain conductor pattern 67 of the lower intermediate layer pattern and the storage capacitor conductors 64.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다. And after removing the photoresist residue remaining on the source / drain surface conductors 67 of the channel portion (C) through the ashing (ashing).

이어서 약 300℃ 정도의 온도에서 데이터 배선(62, 64, 65, 66, 68)을 열처리하여 Zn을 확산시키고 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에 ZnOx막을 형성한다. Followed by heating at a temperature of about 300 ℃ data line (62, 64, 65, 66, 68) and diffusing Zn to form a film ZnOx the surface and the interface between the data line (62, 64, 65, 66, 68) . 이러한 열처리 공정은 데이터 배선(62, 64, 65, 66, 68)을 패터닝한 직후에 진행할 수도 있다. This heat treatment process may proceed immediately after the patterning of the data lines (62, 64, 65, 66, 68). 즉, 도 34a 및 도 34b의 단계에서 도 35a 및 도 35b의 단계로 넘어가기 이전 단계에서 진행할 수도 있다. That is, it may proceed beyond the top in the previous step in the step of Fig. 34a and Fig. 34b in the step of Figure 35a and Figure 35b.

다음, 도 36a 및 36b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. Next, to remove by etching a channel part (C) source / drain conductive pattern 67 and the source / drain of the lower intermediate layer incorporated a pattern 57 of, as shown in Figs. 36a and 36b.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. In this way, while the source electrode 65 and drain electrode 66 is separate data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) is completed.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. Finally, to remove the photosensitive film a second portion 112 which remains on the data interconnection portion (A). 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다. However, removal of the second portion 112 may be made before removing the intermediate layer pattern (57) of the bottom after removing the channel portion (C) source / drain conductive pattern 67.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만 을 사용할 수 있다. In front, it shifts the wet etching and dry etching, as described, or can be used only for dry etching. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. In the latter case, only one type of etching process is relatively simple, but so difficult to find a proper etching condition. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. On the other hand, in the former case the process is relatively, but not easy to find etching conditions are cumbersome point than the latter.

이와 같이 하여 데이터 배선(62, 64, 65, 66, 68), 저항 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 완성한 후, 도 37a 내지 37c에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 물질을 도포하고 노광 및 현상 공정을 통한 사진 공정으로 패터닝하여 적, 녹, 청의 컬러 필터(R, G, B)를 차례로 형성하는 동시에, 적, 녹, 청의 컬러 필터(R, G, B)에 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)도 함께 형성한다. After this manner, complete the data line (62, 64, 65, 66, 68), the ohmic contact layer pattern (55, 56, 58) and the semiconductor pattern (42, 48), as shown in FIGS. 37a to 37c enemy rust at the same time of applying a photosensitive material comprising a red rusting pigment to form exposed and developed and patterned by a photolithography process red, green, and blue color filter through the steps (R, G, B) in order, red, green, and blue color filters (R, G, B) openings (C1, C2) to expose the drain electrode 66 and the storage capacitor conductors 64 in FIG formed together.

이때, 박막 트랜지스터의 채널부(C) 상부에 적 또는 녹의 컬러 필터로 이루어진 광차단층을 형성할 수 있으며, 이는 박막 트랜지스터의 채널부(C)로 입사하는 단파장의 가시 광선을 보다 완전히 차단하거나 흡수하기 위함이다. At this time, it is possible to form a light blocking layer consisting of express or rust color filter on an upper channel portion (C) of the thin-film transistor, which is completely cut off than the short-wavelength visible light incident on the channel portion (C) of the thin film transistor or to absorb It is intended.

이어, 기판(10)의 상부에 적, 녹, 청의 컬러 필터(R, G, B)를 덮는 보호막(70)을 아크릴계의 유기 물질로 도포하거나 4.0이하의 저유전율 절연 물질을 화학 기상 증착으로 적층하고, 마스크를 이용한 사진 식각 공정으로 보호막(70)을 게이트 절연막(30)과 함께 패터닝하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 74, 78, 76)을 형성한다. Next, the enemy on top of the substrate 10, red, green, and blue color filters (R, G, B) a covering applied to the protective film 70, an organic material of an acrylic or 4.0, the low-dielectric insulating laminated material by chemical vapor deposition or less and, by the protective film 70 in the photolithographic process using a mask patterned with the gate insulating film 30, the drain electrode 66, the gate pad 24, the data pad 68 and the storage capacitor conductors 64 exposing each to form a contact hole (72, 74, 78, 76). 이때, 제3 실시예와 동일하게 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 76)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성하여, 접촉 구멍(72, 76)의 프로파일을 양호하게 형성 한다. In this case, the same contact hole (72, 76) to expose the data pad 68 and the storage capacitor conductors 64, respectively, in the third embodiment is an opening (C1, C2 of the color filters (R, G, B) ) formed on the inside, and preferably form the profile of the contact hole (72, 76). 이러한 본 발명에서는 제1 실시예와 동일하게 컬러 필터(R, G, B)에 개구부(C1, C2)를 형성한 다음, 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 76)을 형성함으로써 접촉 구멍(72, 76)의 프로파일을 양호하게 형성할 수 있어, 접촉 구멍(72, 76)의 프로파일을 양호하게 형성하기 위한 별도의 공정을 추가하지 않아 제조 공정을 단순화할 수 있다. This invention in the first embodiment and the same color filter (R, G, B) in the opening (C1, C2) for forming, and then, exposing the data pad 68 and the storage capacitor conductors 64, each by forming the contact hole (72, 76) it is possible to satisfactorily form the profile of the contact hole (72, 76), it does not add a separate process for satisfactorily forming the profile of the contact hole (72, 76) produced it is possible to simplify the process.

마지막으로, 도 28 내지 도 30에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO 또는 IZO층을 증착하고 마스크를 사용하여 사진 식각 공정으로 식각하여 화소 전극(92), 보조 게이트 패드(94) 및 보조 데이터 패드(96)를 형성한다. Finally, FIG. 28 to one, 400 Å to 500 Å thick ITO or evaporation and by using a mask etched with photolithography process a pixel electrode 92, the auxiliary gate pad 94, the IZO layer as shown in Figure 30 and it forms a secondary data pad 96.

본 발명의 제4 실시예에서도, 적, 녹, 청의 컬러 필터(R, G, B)를 형성하기 전에 박막 트랜지스터의 채널부(C)가 안료를 포함하는 감광성 물질로 인해 오염되는 것을 방지하기 위해 질화 규소 등으로 이루어진 절연막을 추가로 형성할 수 있다. In order to prevent the channel portion (C) of the thin film transistor in the fourth embodiment of the present invention, red, green, and prior to formation of the Agency color filters (R, G, B) is subject to contamination because of a photosensitive material containing pigments It can be formed by adding an insulating film made of silicon nitride or the like.

이러한 본 발명의 제4 실시예에서는 제3 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다. These in the fourth embodiment of the present invention, the as well as the effects according to the third embodiment, the data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) and the semiconductor pattern (42 , 48) can be formed using a single mask, and simplify the manufacturing process and the source electrode 65 and drain electrode 66 are separated in the process.

이러한 박막 트랜지스터 기판은 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다. The thin film transistor substrate in addition can be prepared in a number of variations and methods.

이상에서 알 수 있는 바와 같이, Ag(Zn) 합금은 산화 성향이 높은 Zn을 첨가 하고 열처리 공정을 통해 Zn 원소를 표면과 계면으로 확산시킴으로써 ZnO막을 형성하여 산화 방지와 접착력 증가, 그리고 건식 식각제에 대한 내성의 향상을 도모할 수 있다. As can be seen from the above, Ag (Zn) alloy is increased ZnO to form a film preventing oxidation by the addition of Zn oxidation tendency higher and diffusing the Zn element in the surface and interface through a heat treatment process and the adhesive strength, and a dry-etching the for it is possible to improve the tolerance. 또한 열처리를 통하여 박막 안쪽에 존재하는 Zn 원소가 확산되어 나감으로써 박막 내부는 순수 Ag에 가까운 낮은 비저항을 갖게 된다. In addition, as the exit is widespread Zn element present on the inside of the thin film through the thin film heat-treated inside will have a low specific resistance close to pure Ag. 또한 ZnO는 전도성을 가지는 산화막으로 기존의 합금 공정의 문제점인 n+ 비정질 규소층 및 IZO 등의 투명 도전막과의 높은 접촉 저항 문제를 해결할 수 있다. ZnO also can solve the problems of high contact resistance with a transparent conductive film of the n + amorphous silicon layer and an IZO problems of the conventional alloy process of an oxide film having a conductivity.

Claims (21)

  1. 절연 기판, An insulating substrate,
    상기 절연 기판 위에 형성되어 있는 제1 신호선, A first signal line formed on the insulating substrate,
    상기 제1 신호선 위에 형성되어 있는 제1 절연막, A first insulating film formed on said first signal line,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선, The second is formed on the first insulating film and the second signal line crossing the first signal line,
    상기 제1 신호선 및 상기 제2 신호선과 연결되어 있는 박막 트랜지스터, Thin film transistors connected to the first signal line and the second signal line,
    상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막, Is formed on the thin film transistor, and a second insulating film having a first contact hole exposing a predetermined electrode of the thin film transistor,
    상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극 Wherein the insulating film is formed on the second pixel connected to a predetermined electrode of the thin film transistor through the first contact hole electrode
    을 포함하고, And including,
    상기 제1 및 제2 신호선 중의 적어도 하나는 Ag에 Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물이 혼합된 Ag 합금을 포함하는 박막 트랜지스터 기판. A thin film transistor substrate to at least one of the first and the second signal line comprises at least one additive is mixed with the Ag alloy selected from the group consisting of Zn, In and Sn in the Ag.
  2. 제1항에서, In claim 1,
    상기 제1 및 제2 신호선 중 상기 Ag 합금으로 이루어진 신호선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 박막 트랜지스터 기판. It said first and said film is a thin film transistor substrate which is formed consisting of an oxide of the additive to the surface and the interface between the signal lines made of the Ag alloy of the second signal line.
  3. 제2항에서, In claim 2,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역에 각각 형성되어 있고, 적, 녹, 청의 안료를 포함하는 감광성 물질로 이루어져 있으며, 상기 제2 절연막에 의하여 덮여 있는 적, 녹, 청의 컬러 필터를 더 포함하는 박막 트랜지스터 기판. The first signal line and the second signal line are respectively formed in pixel regions defined by intersection, red, green, and consists of a photosensitive material comprising a red rusting pigment, the second insulating film on the covered red, green, and blue, which, by TFT array panel further comprising a color filter.
  4. 절연 기판 위에 형성되어 있으며, 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선, Insulation is formed on a substrate, a gate line and its gate electrode connected to a gate wiring including a,
    게이트 배선을 덮고 있는 게이트 절연막, A gate insulating film covering the gate wire,
    상기 게이트 절연막 위에 형성되어 있는 반도체 패턴, A semiconductor pattern which is formed on the gate insulating film,
    상기 반도체 패턴 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극, 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 포함하는 데이터 배선, The above semiconductor patterns are formed separated from each other and connected with a source electrode and a drain electrode, a source electrode made of the same layer and the data wire including a data line to define a pixel region by intersecting the gate lines,
    상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, A protective film having a first contact hole exposing the drain electrode,
    상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있는 화소 전극 Pixels which are formed on the upper passivation layer, through the first contact hole connected to the drain electrode electrode
    을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물이 혼합된 Ag 합금을 포함하는 박막 트랜지스터 기판. At least one of and wherein the gate lines and the data line is a thin film transistor substrate that includes at least one of Ag alloy additive mixture selected from the group consisting of Zn, In and Sn in the Ag.
  5. 제4항에서, In claim 4,
    상기 게이트 배선 및 상기 데이터 배선 중, 상기 Ag 합금으로 이루어진 배선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 박막 트랜지스터 기판. The gate lines and the data line, wherein the film is a thin film transistor substrate on which formed consisting of the surface and the interface between the wiring made of the Ag alloy with an oxide of said additives.
  6. 제5항에서, In claim 5,
    상기 데이터 배선은 상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선과 중첩되어 유지 축전기를 형성하는 유지 축전기용 도전체 패턴을 더 포함하는 박막 트랜지스터 기판. The data line is a thin film transistor substrate further comprises the storage capacitor conductors that form the storage capacitor is overlapped with the sustain electrode lines are formed in the same layer and the gate lines or the gate lines.
  7. 제6항에서, In claim 6,
    상기 유지 축전기용 도전체 패턴은 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 기판. Wherein the storage capacitor conductors are thin film transistor substrate that is connected to the drain electrode.
  8. 제4항에서, In claim 4,
    상기 보호막은 아크릴계의 유기 물질 또는 4.0 이하의 유전율을 가지는 화학 기상 증착막으로 이루어진 박막 트랜지스터 기판. The protective film is a thin film transistor substrate made of the chemical vapor deposition layer having an organic material or a dielectric constant of 4.0 or less of the acrylic.
  9. 제4항에서, In claim 4,
    상기 반도체 패턴은 상기 소스 전극과 상기 드레인 전극 사이를 제외하고 상기 데이터 배선과 동일한 평면 모양을 가지는 박막 트랜지스터 기판. The semiconductor pattern and the thin film transistor substrate having the same planar shape as the data wire except between the source electrode and the drain electrode.
  10. 제4항에서, In claim 4,
    상기 화소 영역에 각각 형성되어 있고, 적, 녹, 청의 안료를 포함하는 감광성 물질로 이루어져 있으며, 상기 보호막에 의하여 덮여 있는 적, 녹, 청의 컬러 필터를 더 포함하는 박막 트랜지스터 기판. Above are respectively formed in the pixel area, consists of red, green, light-sensitive material comprising a red rusting pigment, a TFT array panel further comprising a red, green, and blue color filter is covered by the protective film.
  11. 절연 기판, An insulating substrate,
    상기 기판 위에 형성되어 있으며 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선, A gate wiring formed on the substrate and including a gate line, a gate electrode and a gate pad,
    상기 게이트 배선 위에 형성되어 있으며 적어도 상기 게이트 패드를 노출시키는 접촉구를 가지는 게이트 절연막, The gate is formed on the wiring, and the gate insulating film having a contact hole for exposing the gate pad at least,
    상기 게이트 절연막 위에 형성되어 있는 반도체층 패턴, A semiconductor layer pattern formed on the gate insulating film,
    상기 반도체층 패턴 위에 형성되어 있는 접촉층 패턴, Contact layer pattern is formed on the semiconductor layer pattern,
    상기 접촉층 패턴 위에 형성되어 있고 상기 접촉층 패턴과 동일한 평면 모양으로 형성되며 소스 전극, 드레인 전극, 데이터선 및 데이터 패드를 포함하는 데이터 배선, The pattern is formed on the contact layer and the contact layer pattern is formed in the same plane shape source electrode, a drain electrode, the data line and the data line including the data pad,
    상기 데이터 배선 위에 형성되어 있으며 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 노출시키는 접촉구를 가지는 보호막, Is formed on the data line, and a protective film having a contact hole exposing the gate pad and the data pad and the drain electrode,
    노출되어 있는 상기 게이트 패드, 데이터 패드 및 드레인 전극과 각각 전기적으로 연결되는 투명 전극층 패턴 Transparent electrode patterns which are respectively electrically connected to the gate pad, a data pad and the drain electrode is exposed
    을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In, 및 Sn 중에서 선택된 적어도 하나의 첨가물이 혼합된 Ag 합금을 포함하는 박막 트랜지스터 기판. A thin film transistor substrate including, at least one of the gate lines and the data line comprises at least one additive is mixed with the Ag alloy selected from the group consisting of Zn, In, and Sn in the Ag.
  12. 제11항에서, In claim 11,
    상기 게이트 배선 및 상기 데이터 배선 중, 상기 Ag 합금으로 이루어진 배선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 박막 트랜지스터 기판. The gate lines and the data line, wherein the film is a thin film transistor substrate on which formed consisting of the surface and the interface between the wiring made of the Ag alloy with an oxide of said additives.
  13. 제12항에서, In claim 12,
    상기 절연 기판 위의 상기 게이트 배선과 동일한 층에 형성되어 있는 유지 용량선, Maintenance is formed in the same layer as the gate wiring above the insulating substrate capacitance line,
    상기 유지 용량선과 중첩하고 있으며 상기 반도체 패턴과 동일한 층에 형성되어 있는 유지 축전기용 반도체 패턴, The holding capacitance line has been formed in the nest holding the same layer as the semiconductor pattern storage capacitor semiconductor pattern,
    상기 유지 축전기용 반도체 패턴 위에 형성되어 있으며 상기 유지 축전기용 반도체 패턴과 동일한 평면적 모양을 가지는 유지 축전기용 접촉층 패턴 및 Wherein the storage capacitor is formed on the semiconductor pattern, and a contact layer wherein the storage capacitor pattern the storage capacitor having the same planar shape as the semiconductor pattern, and
    상기 유지 축전기용 접촉층 패턴 위에 형성되어 있으며 상기 유지 축전기용 반도체 패턴과 동일한 평면적 모양을 가지는 유지 축전기용 도전체 패턴을 더 포함하고, The holding is formed on the storage capacitor contact layer pattern, and further comprising the storage capacitor conductors having the same planar shape as the semiconductor pattern the storage capacitor,
    상기 유지 축전기용 도전체 패턴은 상기 투명 전극 패턴의 일부와 연결되어 있는 박막 트랜지스터 기판. Wherein the storage capacitor conductors are thin film transistor substrate that is associated with a portion of the transparent electrode pattern.
  14. 절연 기판 위에 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, An insulated gate that is the gate lines, connected to the gate line electrode on the substrate and forming a gate wiring including a gate pad that is connected to the gate lines;
    게이트 절연막을 형성하는 단계, Forming a gate insulating film,
    반도체층을 형성하는 단계, Forming a semiconductor layer,
    도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, It is laminated to the conductive material and patterned to connect the data line, a data pad that is connected to the data line, the data line crossing the gate line, and opposite the source electrode with respect to the source electrode and the gate electrode adjacent to the gate electrode forming a data line including a drain electrode which is located in,
    보호막을 형성하는 단계, Forming a protective film,
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계, The step of patterning the protection film with the gate insulating film to form a contact hole exposing the gate pad and the data pad and the drain electrode, respectively,
    투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계 A transparent conductive film is laminated and patterned to form the gate pad and the data pad and the auxiliary gate pad, the auxiliary data pad and the pixel electrodes are respectively connected to the drain electrode through the contact hole
    를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는 Comprising, at least one of the steps of forming the gate wiring step of forming the data line is a
    Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법. Zn, forming at least one of the Ag alloy layer by sputtering with the additives and Ag selected from the group consisting of In and Sn, patterning the Ag alloy layer, and manufacturing a thin film transistor substrate comprising a step of heat-treating the Ag alloy layer Way.
  15. 제14항에서, In claim 14,
    상기 Ag 합금층의 열처리는 200℃에서 400℃ 사이의 온도로 행해지는 박막 트랜지스터 기판의 제조 방법. A method for fabricating a thin film transistor substrate is performed at a temperature between the thermal treatment of the Ag alloy layer is from 200 ℃ 400 ℃.
  16. 제14항에서, In claim 14,
    상기 데이터 배선 및 상기 반도체층은 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 부분의 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 이용하는 사진 식각 공정으로 함께 형성하는 박막 트랜지스터 기판의 제조 방법. The data line and the semiconductor layer is formed with a photolithography process using a photoresist pattern having a thinner third portion than the thickness of the second portion, the first portion has a first portion and a thickness greater than the first portion of thick method of manufacturing a thin film transistor substrate.
  17. 제16항에서, In claim 16,
    상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 박막 트랜지스터 기판의 제조 방법. The first portion method of manufacturing a thin film transistor substrate so as to form the second portion is positioned in the upper data line, and formed so as to be positioned between the source electrode and the drain electrode by the photolithography process.
  18. 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, Isolated forming a gate wiring including a gate electrode and a gate line associated with it on a substrate,
    상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계, Forming a gate insulating film covering the gate wire,
    상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계, Forming a semiconductor pattern on the gate insulating film,
    상기 게이트 절연막 상부에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계, They are formed separated from each other with the gate insulating film, and an upper forming a data line including a source electrode and a drain electrode, and a data line connected with the source electrode made of the same layer,
    상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터 배선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계, Step while using the photosensitive material comprising a red, green, and blue pigment on the substrate to form the red, green, and blue color filter for covering the data line, forming a first opening to expose the drain electrode,
    상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계, Laminating a protective film covering the red, green, and blue color filters,
    상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 안쪽에 형성하는 단계, Forming a first contact hole by patterning the passivation layer to expose the drain electrode in the inside of the first opening,
    상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계 Forming a pixel electrode connected with the drain electrode through the first contact hole
    를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는 Comprising, at least one of the steps of forming the gate wiring step of forming the data line is a
    Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법. Zn, forming at least one of the Ag alloy layer by sputtering with the additives and Ag selected from the group consisting of In and Sn, patterning the Ag alloy layer, and manufacturing a thin film transistor substrate comprising a step of heat-treating the Ag alloy layer Way.
  19. 제18항에서, In claim 18,
    상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선, 그리고 The gate line or maintenance is formed in the same layer wherein the gate line and electrode line, and
    상기 유지 전극선과 중첩하는 유지 축전기용 도전체 패턴 The storage capacitor conductors overlapping with the sustain electrode lines
    을 더 포함하며, Further including,
    상기 적, 녹, 청의 컬러 필터는 상기 유지 축전기용 도전체 패턴을 드러내는 제2 개구부를 가지며, The red, green, and blue color filters has a second opening to expose the the storage capacitor conductors,
    상기 보호막은 상기 제2 개구부의 안쪽에 형성되어 있으며, 상기 유지 축전기용 도전체 패턴을 드러내는 제2 접촉 구멍을 가지는 박막 트랜지스터 기판의 제조 방법. The protective film is formed on the inside of the second opening, the method of manufacturing a thin film transistor substrate having a second contact hole to expose the the storage capacitor conductors.
  20. 제18항에서, In claim 18,
    상기 컬러 필터 형성 단계 이전에, 질화 규소 또는 산화 규소를 이용하여 층간 절연막을 형성하는 단계를 더 포함하는 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for a display device that prior to the step of forming the color filter, and further comprising the step of forming an interlayer insulating film using silicon nitride or silicon oxide.
  21. 제18항에서, In claim 18,
    상기 소스 및 드레인 전극의 분리는 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 상기 감광막 패턴은 상기 소스 전극 및 드레인 전극 사이에 위치하며 제1 두께를 가지는 제1 부분과 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부분 및 상기 제1 및 제2 두께보다 얇은 제3 부분을 포함하는 박막 트랜지 스터 기판의 제조 방법. The source and the separation of the drain electrode is made through a photolithography process using a photoresist pattern, the photoresist pattern is thicker than the first portion and the first thickness having a first thickness is positioned between the source electrode and the drain electrode of claim a second portion and a method of manufacturing a thin film transitional master substrate comprising a thin third portion than the first and the second thickness has a second thickness.
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