KR100815946B1 - 반도체 소자 - Google Patents

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KR100815946B1
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심천만
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Abstract

본 발명은 접착력을 향상시킬 수 있는 반도체 소자에 관한 것이다.
본 발명에 따른 반도체 소자는 실리콘 기판 상에 형성되는 절연막과, 상기 절연막 상에 형성되는 베리어 금속층과, 상기 베리어 금속층 상에 형성되는 제1 시드층과, 상기 제1 시드층 상에 형성되며 접착력이 향상시키도록 NE14와 DHF 중 어느 하나로 표면이 습식 세정 처리된 제1 금속층과, 상기 제1 금속층 상에 형성되며 실리콘카본질화물(SiCN)로 형성되는 베리어 유전막과, 상기 베리어 유전막 상에 형성되는 제2 시드층과, 상기 제2 시드층 상에 형성되는 제2 금속층으로 구성되는 제1 웨이퍼를 구비하는 것을 특징으로 한다.

Description

반도체 소자{Semiconductor Device}
도 1은 종래의 반도체 소자를 나타내는 단면도.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 단면도.
도 3은 도 2에 도시된 반도체 소자를 테스트하기 위한 밴딩 시스템을 나타내는 도면.
도 4는 도 3에 도시된 밴딩 시스템으로부터 측정된 변위와 힘과의 관계를 나타내는 그래프.
도 5는 도 2에 도시된 제1 금속층 표면 처리에 대한 계면 접착력을 나타내는 그래프.
도 6은 도 2에 도시된 제1 금속층 상의 다양한 표면 처리 방법에 의한 스퍼터 시간에 따른 AES 깊이 프로파일(depth profile)을 나타내는 그래프들.
도 7은 도 2에 도시된 제1 금속층 상의 다양한 표면 처리 방법에 의한 스퍼터 시간에 따른 AES 깊이 프로파일(depth profile)을 나타내는 그래프들.
< 도면의 주요 부분에 대한 부호의 설명 >
102, 120 : 실리콘 기판 104, 122 : 절연막
106, 124 : 베리어 금속층 108, 114, 126 : 시드층
110, 116 : 금속층 112 : 베리어 유전막
140 : 밴딩 시스템
본 발명은 반도체 소자에 관한 것으로, 특히 접착력을 향상시킬 수 있는 반도체 소자에 관한 것이다.
일반적으로 반도체 소자는 주로 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 이 도전체막을 포토리소그래피(Photography) 공정과 건식 식각(Dry etching) 공정을 통해 패터닝함으로써 배선을 형성한다.
최근 들어, 반도체 소자는 배선의 선폭이 좁아지면서 RC 지연시간을 줄이기 위하여 알루미늄(Al),텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 구리(Cu)를 이용하여 배선을 형성하는 경우, 구리(Cu)를 건식 식각하여 패터닝하기 어려워 다마신(Damascene) 공정이 이용된다.
또한, 구리(Cu)를 이용하여 배선을 형성하는 경우, 구리(Cu)는 물질 내에서 쉽게 확산하는 특성을 가지므로 구리(Cu) 전면과 배면에 구리(Cu)의 확산을 방지하기 위해 확산 베리어층(Barrier layer)을 형성할 필요가 있다.
도 1을 참조하면, 종래의 반도체 소자는 실리콘 기판(2) 상에 형성되는 절연막(4)과, 상기 절연막(4) 상에 형성되는 베리어 금속층(Barrier metal layer, 6) 과, 상기 베리어 금속층(6) 상에 형성되는 제1 시드층(seed layer, 8)과, 제1 시드층(8) 상에 형성되는 제1 금속층(10)과, 제1 금속층(10) 상에 형성되는 베리어 유전막(Barrier dielectric layer, 12)과, 베리어 유전막(12) 상에 형성되는 제2 시드층(14)과, 제2 시드층(14) 상에 형성되는 제2 금속층(16)을 구비한다.
절연막(4)은 실리콘 이산화물(SiO2)로 형성되며, 1000Å 두께로 증착된다.
베리어 금속층(6)은 상부에 형성된 제1 금속층(10)의 구리(Cu)가 하부의 절연막(4)으로 확산되는 것을 방지한다. 베리어 금속층(6)은 티탄실리콘 질화물(TiSiN)으로 형성되거나 탄탈륨/탄탈질화물(Ta/TaN)의 이중 구조로 형성된다. 이 베리어 금속층(6)은 150Å 두께로 형성된다.
제1 및 제2 시드층(8, 14)은 800Å 두께로 형성된다.
제1 및 제2 금속층(10, 16)은 금속물질, 예를 들면 구리(Cu)로 형성되며, 1000Å 두께로 증착된다.
베리어 유전막(12)은 제1 금속층(10)의 구리(Cu)가 확산되는 것을 방지하며, 실리콘 질화물(SiN)로 형성된다. 이 베리어 유전막(12)은 500Å 두께로 형성된다.
이러한 구성을 가지는 반도체 소자에서 제1 금속층(10)을 형성한 후, 화학기계연마(Chemical Mechanical Polishing, 이하 "CMP"라 함) 방법으로 제1 금속층(10)의 표면을 평탄화시킨다. 이 후, 제1 금속층(10) 표면을 암모니아(NH3)로 플라즈마 처리한다. 이는 베리어 유전막(12)을 형성하기 전에 CMP 공정 후 제1 금속층(10) 상의 잔여물을 제거하기 위함이다.
이와 같이 종래에는 베리어 유전막(12)으로 실리콘 질화물(SiN)을 사용하기 때문에 제1 금속층(10) 표면을 암모니아(NH3)로 플라즈마 처리하는 것이 제1 금속층(10)과 베리어 유전막(12) 사이의 접착력(adhesion)을 가장 좋게 한다.
그러나, 반도체 소자가 고집적화되면서 선폭이 좁아지게 되고, RC 지연을 줄이기 위하여 유전상수가 작은 물질을 사용해야만 한다. 이를 위해, 반도체 소자의 베리어 유전막(12)으로 유전상수가 작은 물질인 실리콘카본 질화물(SiCN)을 사용하고 있는 추세에 있다. 이에 따라, 제1 금속층(10)과 베리어 유전막(12) 사이의 접착력(adhesion)을 향상시킬 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 접착력을 향상시킬 수 있는 반도체 소자를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 실리콘 기판 상에 형성되는 절연막과, 상기 절연막 상에 형성되는 베리어 금속층과, 상기 베리어 금속층 상에 형성되는 제1 시드층과, 상기 제1 시드층 상에 형성되며 접착력이 향상시키도록 NE14와 DHF 중 어느 하나로 표면이 습식 세정 처리된 제1 금속층과, 상기 제1 금속층 상에 형성되며 실리콘카본질화물(SiCN)로 형성되는 베리어 유전막과, 상기 베리어 유전막 상에 형성되는 제2 시드층과, 상기 제2 시드층 상에 형성되는 제2 금속층으로 구성되는 제1 웨이퍼를 구비하는 것을 특징으로 한다.
상기 절연막은 500~1500Å 두께로 실리콘 이산화물(SiO2)로 형성되는 것을 특징으로 한다.
상기 베리어 금속층은 티탄실리콘 질화물(TiSiN)으로 형성되거나 탄탈륨/탄탈질화물(Ta/TaN)의 이중 구조로 형성되는 것을 특징으로 한다.
상기 제1 및 제2 금속층은 800~1000Å 두께의 구리(Cu)로 형성되는 것을 특징으로 한다.
상기 제1 금속층과 베리어 유전막 사이의 접착력을 테스트하기 위하여 상기 제1 웨이퍼 상에 위치하며 전면에 홈이 형성된 실리콘 기판과, 상기 실리콘 기판 배면에 형성되는 절연막과, 상기 절연막 배면에 형성되는 베리어 금속층과, 상기 베리어 금속층 배면에 형성되며 상기 제1 웨이퍼의 제2 금속층과 접착되는 시드층으로 구성되는 제2 웨이퍼를 더 구비하는 것을 특징으로 한다.
상기 제1 웨이퍼 배면에서 균일한 스트레스를 가하는 제1 가압부와, 상기 제2 웨이퍼의 전면에서 상하로 움직이면서 균일한 스트레스를 주는 제2 가압부로 구성되는 밴딩 시스템을 더 구비하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 2 내지 도 7을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력을 향상시키기 위하여 제1 금속층(110)의 표면을 NE14와 DHF 중 어느 하나로 습식 세정한다.
이를 상세히 하면, 본 발명에 따른 반도체 소자는 다양한 표면처리를 한 제1 금속층(110)과 베리어 유전막(112)을 포함하는 제1 웨이퍼(100)와, 제1 웨이퍼(100) 상에 접착되며 실리콘 기판(120) 표면에 홈(120a)이 형성된 제2 웨이퍼(130)를 구비하고, 제1 및 제2 웨이퍼(100, 130)를 밴딩 시스템(Bending System, 140)으로 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력을 테스트한다.
제1 웨이퍼(100)는 실리콘 기판(102) 상에 형성되는 절연막(104)과, 상기 절연막(104) 상에 형성되는 베리어 금속층(106)과, 상기 베리어 금속층(106) 상에 형성되는 제1 시드층(108)과, 제1 시드층(108) 상에 형성되며 CMP 공정 후 NE14와 DHF 중 어느 하나로 습식 세정 처리된 제1 금속층(110)과, 제1 금속층(110) 상에 형성되는 베리어 유전막(112)과, 베리어 유전막(112) 상에 형성되는 제2 시드층(114)과, 제2 시드층(114) 상에 형성되는 제2 금속층(116)으로 구성된다.
절연막(104)은 절연물질, 예를 들면 실리콘 이산화물(SiO2)로 형성되며, 500~1500Å 두께로 증착된다.
베리어 금속층(106)은 상부에 형성된 제1 금속층(110)의 구리(Cu)가 하부의 절연막(104)으로 확산되는 것을 방지한다. 베리어 금속층(106)은 티탄실리콘 질화물(TiSiN)으로 형성되거나, 탄탈륨/탄탈질화물(Ta/TaN)의 이중 구조로 형성된다. 이 베리어 금속층(106)은 150~200Å 두께로 형성된다.
제1 및 제2 시드층(108, 114) 상부에만 선택적으로 제1 및 제2 금속층(110, 116)이 형성된다. 이 제1 및 제2 시드층(108, 114)은 800Å 두께로 형성된다.
제1 및 제2 금속층(110, 116)은 금속물질, 예를 들면 구리(Cu)로 형성되며, 800~1000Å 두께로 증착된다. 여기서, 제1 금속층(110)은 후술될 표면 처리 방법으로 표면을 처리한 후, 베리어 유전막(112)과의 접착력이 가장 좋은 처리 방법을 선택한다.
상기 베리어 유전막(112)은 제1 금속층(110)의 구리(Cu)가 확산되는 것을 방지하며, 실리콘카본 질화물(SiCN)로 형성된다. 이 베리어 유전막(112)은 300~600Å 두께로 형성된다.
제2 웨이퍼(130)는 실리콘 기판(102) 배면에 형성되는 절연막(122)과, 상기 절연막(122) 배면에 형성되는 베리어 금속층(124)과, 상기 베리어 금속층(124) 배면에 형성되며 제1 웨이퍼(100)의 제2 금속층(116)과 접착되는 시드층(126)을 구비한다. 여기서, 절연막(122)은 절연물질, 예를 들면 실리콘 이산화물(SiO2)로 형성되며, 1000Å 두께로 증착된다. 베리어 금속층(124)은 제1 웨이퍼(100)의 제2 금속층(116)의 구리(Cu)가 상부의 절연막(122)으로 확산되는 것을 방지한다. 이 베리어 금속층(124)은 티탄실리콘 질화물(TiSiN)으로 형성되거나, 탄탈륨/탄탈질화물(Ta/TaN)의 이중 구조로 형성된다. 베리어 금속층(124)은 100~200Å 두께로 형성된다. 시드층(126)은 제1 웨이퍼(100)의 제2 금속층(116)과 접착되며, 800Å 두께로 형성된다.
이때, 제2 웨이퍼(130)의 실리콘 기판(120)에는 홈(120a)이 형성되며, 이 홈(120a)은 밴딩시스템으로 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력을 테스트하기 위하여 형성된다.
밴딩 시스템(140)은 도 3에 도시된 바와 같이 제1 웨이퍼(100)의 배면에서 균일한 스트레스를 주는 제1 가압부(144)와 제2 웨이퍼(130)의 전면에서 균일한 스트레스를 주는 제2 가압부(142)로 구성된다. 여기서, 제1 가압부(144)는 제1 웨이퍼(100)의 내측에 설치되며, 제2 가압부(142)는 제2 웨이퍼(130)의 가장자리에 설치되어 가압한다.
이러한 밴딩 시스템(140)은 제1 가압부(144) 상에 접착된 제1 및 제2 웨이퍼(100, 130)를 올려놓고 -0.8㎛/sec의 속도로 제2 가압부(142)를 변위(displacement)시키면서 힘(Load)을 측정한다. 이 밴딩 시스템(140)으로부터 측정된 변위와 힘과의 관계는 도 4에 도시된 바와 같다.
밴딩 시스템(140)으로부터 힘이 가해지면, 제2 웨이퍼(130)의 실리콘 기판(120) 표면에 형성된 흠(120a)에서 크랙을 가지면서 파괴된다. 이때, 다양한 표면 처리가 된 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력을 도 4에 도시된 크랙 초기점(crack initiation)으로부터 구할 수 있다.
한편, 제1 금속층(110) 상에는 다양한 표면 처리가 이루어지는데 플라즈마 처리, 열처리, 습식 세정(wet cleaning) 처리 등이 이루어진다.
베리어 유전막(112)을 실리콘 질화물(SiN)로 형성하는 경우와 실리콘카본 질화물(SiCN)로 형성하는 두가지 경우에 대해 표면 처리를 하지 않은 것과, 제1 금속 층(110) 상의 잔여물을 제거하기 위하여 암모니아(NH3)와 헬륨(He), RPC 및 질소(N2)로 플라즈마 처리하고, 수소(H2)로 열처리하고, DHF 또는 NE14으로 습식 세정으로 표면 처리한다. 이 후, 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력을 밴딩 테스트로 측정해 본다.
이에 따라, 도 5에 도시된 바와 같이 각각의 표면 처리(surface treatment)에 대한 계면 접착력(interfacial adhesion)을 알 수 있다.
도 5에 나타난 바와 같이 베리어 유전막(112)을 실리콘카본 질화물(SiCN)로 형성하는 경우보다 실리콘 질화물(SiN)로 형성하는 경우에 접착력이 월등히 좋은 것으로 나타나지만, 반도체 소자가 고집적화되면서 선폭이 좁아지게 되고, RC 지연을 줄이기 위하여 유전상수가 작은 실리콘카본 질화물(SiCN)에 대한 결과를 중요시 하기로 한다. 도 5와 같이 제1 금속층(110) 상에 암모니아(NH3)로 플라즈마 처리한 것이 가장 좋은 접착력을 나타낸다.
먼저, 베리어 유전막(112)을 실리콘 질화물(SiN)로 형성하는 경우 헬륨(He) 플라즈마 처리와 수소(H2) 열처리는 제1 금속층(110) 상에 표면 처리하지 않은 경우보다 접착력이 안 좋은 것을 알 수 있다. 그 이유는 도 6에 도시된 바와 같이 제1 금속층(110)과 베리어 유전막(112) 계면 사이에 산소(O1)가 있어 구리산화물, 예를 들면 CuO 또는 Cu2O 이 발생하여 접착력을 나쁘게 한 것으로 보인다. 오히려, 제1 금속층(110) 상에 표면 처리하지 않은 경우에 계면에서 산소가 없으며 접착력도 더 좋다. 또한, 도 6에서 알 수 있듯이 DHF와 NE14을 사용하여 습식 세정하는 경우에도 계면에 산소 성분이 없는 것으로 보아 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력이 좋을 것으로 보인다.
한편, 베리어 유전막(112)을 실리콘카본 질화물(SiCN)로 형성하는 경우에는 도 5에 도시된 바와 같이 DHF와 NE14으로 습식 세정한 경우에 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력은 암모니아(NH3)로 플라즈마 처리한 경우보다 10 ~ 30 % 향상된 것을 알 수 있다. 여기서, 헬륨(He)으로 플라즈마 처리한 경우는 다른 표면 처리 방법에 비해 가장 나쁜 접착력 특성을 가진 것을 알 수 있다. 그리고, 수소(H2)로 열처리한 경우와 질소(N2) 및 수소(H2)로 플라즈마 처리한 경우는 암모니아(NH3)로 플라즈마 처리한 경우보다 낮은 접착력을 나타낸 것을 알 수 있다.
이는 도 7에 도시된 바와 같이 헬륨(He)으로 플라즈마 처리한 경우에 제1 금속층(110)과 베리어 유전막(112) 사이 계면에 산소(O1) 성분이 가장 많아 낮은 접착력을 가지는 것이다. 또한, NE14으로 습식 세정한 경우에 제1 금속층(110)과 베리어 유전막(112) 사이 계면에 산소(O1) 성분이 가장 적어 접착력이 우수한 것이다.
상기 테스트에서 살펴본 바와 같이, 본 발명은 베리어 유전막(12)으로 실리콘 질화물(SiN)보다 유전상수가 작은 실리콘카본 질화물(SiCN)을 사용하는 경우, 제1 금속층(110)과 베리어 유전막(112) 사이의 접착력(adhesion)이 가장 우수한 NE14와 DHF 중 어느 하나로 제1 금속층(110) 표면을 습식 세정한다. 여기서, 제1 금속층(110) 표면을 DHF로 세정하는 경우, 불산(HF)을 DI water로 희석시켜 사용하는데 대체로 1:100 ~ 1:1000으로 희석된 것을 이용한다. 또한, 제1 금속층(110) 표면을 습식 세정한 후, 암모니아(NH3)로 플라즈마 처리할 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 전술한 실시 예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 유전상수가 낮은 실리콘카본 질화물(SiCN)로 베리어 유전막을 형성하는 경우 구리 배선 표면을 NE14와 DHF 중 어느 하나로 습식 세정한다. 이에 따라, 본 발명에 따른 반도체 소자는 구리 배선과 베리어 유전막 사이의 접착력을 향상시킬 수 있다.

Claims (6)

  1. 실리콘 기판 상에 형성되는 절연막과,
    상기 절연막 상에 형성되는 베리어 금속층과,
    상기 베리어 금속층 상에 형성되는 제1 시드층과,
    상기 제1 시드층 상에 형성되며 접착력이 향상시키도록 NE14와 DHF 중 어느 하나로 표면이 습식 세정 처리된 제1 금속층과,
    상기 제1 금속층 상에 형성되며 실리콘카본질화물(SiCN)로 형성되는 베리어 유전막과,
    상기 베리어 유전막 상에 형성되는 제2 시드층과,
    상기 제2 시드층 상에 형성되는 제2 금속층으로 구성되는 제1 웨이퍼를 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 절연막은 500~1500Å 두께로 실리콘 이산화물(SiO2)로 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 베리어 금속층은 티탄실리콘 질화물(TiSiN)으로 형성되거나 탄탈륨/탄 탈질화물(Ta/TaN)의 이중 구조로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 금속층은 800~1000Å 두께의 구리(Cu)로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 금속층과 베리어 유전막 사이의 접착력을 테스트하기 위하여 상기 제1 웨이퍼 상에 위치하며 전면에 홈이 형성된 실리콘 기판과, 상기 실리콘 기판 배면에 형성되는 절연막과, 상기 절연막 배면에 형성되는 베리어 금속층과, 상기 베리어 금속층 배면에 형성되며 상기 제1 웨이퍼의 제2 금속층과 접착되는 시드층으로 구성되는 제2 웨이퍼를 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 웨이퍼 배면에서 균일한 스트레스를 가하는 제1 가압부와, 상기 제2 웨이퍼의 전면에서 상하로 움직이면서 균일한 스트레스를 주는 제2 가압부로 구성되는 밴딩 시스템을 더 구비하는 것을 특징으로 하는 반도체 소자.
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