KR100814046B1 - Method of manufacturing plasma display panel and plasma display apparatus thereof - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널 제조 방법 및 플라즈마 디스플레이 장치에 관한 것이다. 그 플라즈마 디스플레이 패널 제조 방법은 전극 형성용 페이스트를 기판 상에 위치시키는 단계; 기판 상에 유전체를 라미네이팅(laminating)하는 단계; 및 기판 상의 전극 형성용 페이스트와 유전체를 동시 소성시키는 단계를 포함하고, 라미네이팅되는 유전체의 두께는 기판으로부터 65 내지 82㎛인 것을 특징으로 한다.The present invention relates to a plasma display panel manufacturing method and a plasma display device. The plasma display panel manufacturing method includes the steps of placing an electrode forming paste on a substrate; Laminating a dielectric on the substrate; And simultaneously baking the dielectric for forming the electrode on the substrate and the dielectric, wherein the thickness of the laminated dielectric is 65 to 82 μm from the substrate.
본 발명에 따르면, 플라즈마 디스플레이 패널을 제조함에 있어서, 전극, 블랙 매트릭스 및 유전체를 기판에 동시 소성함으로써 패널 제조 공정을 단순화할 수 있으며, 유전체의 두께를 적절히 줄임으로써 기포 발생을 감소시킬 수 있다.According to the present invention, in fabricating a plasma display panel, the panel manufacturing process can be simplified by co-firing the electrode, the black matrix and the dielectric onto the substrate, and the bubble generation can be reduced by appropriately reducing the thickness of the dielectric.

Description

플라즈마 디스플레이 패널 제조 방법 및 플라즈마 디스플레이 장치{Method of manufacturing plasma display panel and plasma display apparatus thereof} Method of manufacturing plasma display panel and plasma display apparatus

도 1은 본 발명에 따른 플라즈마 디스플레이 패널 구조에 대한 일실시예를 나타내는 사시도이다. 1 is a perspective view showing an embodiment of a structure of a plasma display panel according to the present invention.

도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 나타내는 단면도이다. 2 is a cross-sectional view illustrating an embodiment of an electrode arrangement of a plasma display panel.

도 3은 하나의 프레임(frame)을 복수의 서브필드(subfield)로 나누어 플라즈마 디스플레이 패널을 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다. FIG. 3 is a timing diagram illustrating an embodiment of a method of time-divisionally driving a plasma display panel by dividing one frame into a plurality of subfields.

도 4는 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 나타내는 타이밍도이다. 4 is a timing diagram illustrating an embodiment of driving signals for driving a plasma display panel.

도 5는 본 발명에 따른 플라즈마 디스플레이 패널의 제조 방법에 대한 일실시예를 나타내는 흐름도이다. 5 is a flowchart illustrating an embodiment of a method of manufacturing a plasma display panel according to the present invention.

도 6은 기판 상에 형성된 블랙 매트릭스, 전극 및 유전체의 소성 전 구조에 대한 실시예를 나타내는 단면도이다. 6 is a cross-sectional view illustrating an embodiment of a pre-firing structure of a black matrix, an electrode, and a dielectric formed on a substrate.

도 7은 기판 상에 형성된 블랙 매트릭스, 전극 및 유전체의 소성 후 구조에 대한 실시예를 나타내는 단면도이다. 7 is a cross-sectional view showing an embodiment of a post-firing structure of a black matrix, an electrode, and a dielectric formed on a substrate.

도 8a 및 8b는 기판 상에 소성된 블랙 매트릭스, 전극 및 유전체의 형상에 대한 실시예들을 나타내는 도면이다. 8A and 8B illustrate embodiments of the shape of black matrices, electrodes, and dielectrics fired on a substrate.

본 발명은 플라즈마 디스플레이(Plasma Display) 장치에 관한 것으로서, 보다 상세하게는 상기 장치에 사용되는 플라즈마 디스플레이 패널(Panel)의 제조 방법 및 상기 패널에 형성되는 유전체에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display device, and more particularly, to a method of manufacturing a plasma display panel used in the device and a dielectric formed in the panel.

일반적으로 플라즈마 디스플레이 패널은 상부기판과 하부기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시 장치로서 각광받고 있다.In general, a plasma display panel is a partition wall formed between an upper substrate and a lower substrate to form one unit cell, and each cell includes neon (Ne), helium (He), or a mixture of neon and helium (Ne + He) and An inert gas containing the same main discharge gas and a small amount of xenon is filled. When discharged by a high frequency voltage, the inert gas generates vacuum ultraviolet rays and emits phosphors formed between the partition walls to realize an image. Such a plasma display panel has a spotlight as a next generation display device because a thin and light configuration is possible.

일반적으로, 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시면인 상부 패널과 그와 일정거리를 두고 평행하게 결합된 하부 패널로 구성되며, 상부 패널은 상부 기판 상에 스캔 전극 및 서스테인 전극이 쌍을 이뤄 형성된 복수의 유지 전극 쌍, 블랙 매트릭스 및 유전체층이 형성되고, 하부 패널에는 하부 기판 상에 복수의 상기 유지 전극 쌍과 교차되도록 복수의 어드레스 전극, 형광체, 유전체 층 등이 배열되어 있다.In general, a plasma display panel includes an upper panel, which is a display surface on which an image is displayed, and a lower panel coupled in parallel with a predetermined distance therebetween, and the upper panel is formed by pairing a scan electrode and a sustain electrode on an upper substrate. A plurality of sustain electrode pairs, a black matrix and a dielectric layer are formed, and a plurality of address electrodes, phosphors, dielectric layers, etc. are arranged on the lower substrate so as to intersect with the plurality of sustain electrode pairs.

상기와 같은 구조를 갖는 종래 플라즈마 디스플레이 패널은 크게 유리기판 제조공정, 상부 패널 제조공정, 하부 패널 제조공정 및 조립공정을 거쳐 제조되는데, 패널 제조 공정, 특히 전극, 블랙 매트릭스 또는 유전체층의 소성 시에 기포가 발생할 수 있다.The conventional plasma display panel having the structure as described above is largely manufactured through a glass substrate manufacturing process, an upper panel manufacturing process, a lower panel manufacturing process, and an assembly process. Bubbles are produced during the panel manufacturing process, in particular, the firing of the electrode, the black matrix, or the dielectric layer. May occur.

상기한 바와 같은 종래의 제조 방법에 의해 형성된 전극의 경우, 전압 인가 시 상기 발생된 기포 부분에 전압이 집중됨에 따라 전극의 절연이 파괴되며, 그로 인해 패널이 훼손됨으로써 플라즈마 디스플레이 장치의 신뢰성을 떨어뜨리는 문제가 있었다.In the case of the electrode formed by the conventional manufacturing method as described above, when the voltage is applied, the insulation of the electrode is destroyed as the voltage is concentrated on the generated bubble portion, thereby destroying the panel, thereby reducing the reliability of the plasma display device. There was a problem.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여, 플라즈마 디스플레이 패널의 제조 공정을 단순화하고 기포 발생으로 인한 패널의 훼손을 방지할 수 있도록 하는 플라즈마 디스플레이 패널의 제조 방법 및 플라즈마 디스플레이 장치를 제공하는 것을 목적으로 한다.In order to solve the above problems, an object of the present invention is to provide a plasma display panel manufacturing method and a plasma display apparatus which can simplify the manufacturing process of the plasma display panel and prevent damage to the panel due to bubble generation. It is done.

상기한 기술적 과제를 해결하기 위한 본 발명에 의한 플라즈마 디스플레이 패널의 제조 방법은, 전극 형성용 페이스트를 상기 기판 상에 위치시키는 단계; 상기 기판 상에 유전체를 라미네이팅(laminating)하는 단계; 및 상기 기판 상의 전극 형성용 페이스트와 유전체를 동시 소성시키는 단계를 포함하고, 상기 라미네이팅되는 유전체의 두께는 상기 기판으로부터 65 내지 82㎛인 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a plasma display panel, comprising: placing an electrode forming paste on the substrate; Laminating a dielectric on the substrate; And simultaneously baking the electrode forming paste and the dielectric on the substrate, wherein the thickness of the laminated dielectric is 65 to 82 μm from the substrate.

보다 바람직하게는, 상기 라미네이팅되는 유전체의 두께는 상기 기판으로부터 75 내지 80㎛이다. 또한, 상기 라미네이팅되는 유전체의 두께는 상기 전극 형성용 페이스트로부터 60 내지 78㎛인 것이 바람직하며, 보다 바람직하게는 70 내지 78㎛이다.More preferably, the thickness of the laminated dielectric material is 75 to 80 μm from the substrate. In addition, the thickness of the laminated dielectric material is preferably from 60 to 78㎛, more preferably from 70 to 78㎛ from the electrode forming paste.

상기 전극 형성용 페이스트는 유기 성분; 및 글라스 프릿(glass frit)과 전도성 금속을 포함하는 무기 성분을 포함하고, 상기 글라스 프릿은 상기 전극 형성용 페이스트의 1.5 내지 4중량%인 것이 바람직하다. 바람직하게는, 상기 기판 상에 위치된 전극 형성용 페이스트의 두께는 7 내지 9㎛이다.The electrode forming paste may include an organic component; And an inorganic component including a glass frit and a conductive metal, wherein the glass frit is 1.5 to 4% by weight of the electrode forming paste. Preferably, the thickness of the electrode forming paste located on the substrate is 7 to 9 mu m.

바람직하게는, 상기 플라즈마 디스플레이 패널의 제조 방법은 블랙 매트릭스 형성용 페이스트를 상기 기판 상에 위치시키는 단계를 더 포함하고, 상기 소성 단계는 상기 기판 상의 전극 형성용 페이스트, 블랙 매트릭스 형성용 페이스트 및 유전체를 동시 소성시키는 것이 바람직하다.Preferably, the method of manufacturing the plasma display panel further includes placing a black matrix forming paste on the substrate, wherein the firing step comprises forming an electrode forming paste, a black matrix forming paste, and a dielectric on the substrate. It is preferable to co-fir.

상기 블랙 매트릭스 형성용 페이스트는 유기 성분; 및 글라스 프릿과 산화 코발트를 포함하는 무기 성분을 포함하고, 상기 글라스 프릿은 상기 블랙 매트릭스 형성용 페이스트의 1.5 내지 4중량%인 것이 바람직하다. The black matrix forming paste may include an organic component; And an inorganic component including glass frit and cobalt oxide, wherein the glass frit is 1.5 to 4% by weight of the black matrix forming paste.

바람직하게는, 상기 기판 상에 위치된 블랙 매트릭스 형성용 페이스트의 두께는 1.5 내지 2.5㎛이다. Preferably, the thickness of the black matrix forming paste located on the substrate is 1.5 to 2.5 mu m.

상기한 기술적 과제를 해결하기 위한 본 발명에 의한 플라즈마 디스플레이 장치는, 상부기판; 상기 상부기판 상에 형성되는 제1 전극, 제2 전극 및 유전체층; 상기 상부기판과 대향하여 배치되는 하부기판; 상기 하부기판 상에 형성되는 제3 전극을 포함하여 구성되며, 상기 유전체층의 두께는 상기 상부기판으로부터 25 내지 35㎛인 것을 특징으로 한다.Plasma display device according to the present invention for solving the above technical problem, the upper substrate; A first electrode, a second electrode and a dielectric layer formed on the upper substrate; A lower substrate disposed to face the upper substrate; And a third electrode formed on the lower substrate, wherein the thickness of the dielectric layer is 25 to 35 μm from the upper substrate.

바람직하게는, 상기 유전체층의 두께는 상기 전극으로부터 20 내지 30㎛이며, 상기 제1, 2 전극 중 적어도 어느 하나는 글라스 프릿(glass frit) 및 은(Ag)을 포함하고, 상기 글라스 프릿은 상기 전극의 2.5 내지 4중량%인 것이 바람직하다. 상기 제1, 2 전극 중 적어도 어느 하나의 두께는 3 내지 5㎛인 것이 바람직하다.Preferably, the dielectric layer has a thickness of 20 to 30 μm from the electrode, at least one of the first and second electrodes includes glass frit and silver (Ag), and the glass frit is the electrode Is preferably 2.5 to 4% by weight. It is preferable that the thickness of at least one of the said 1st, 2nd electrode is 3-5 micrometers.

상기 플라즈마 디스플레이 장치는 상기 상부기판에 형성된 블랙 매트릭스를 더 포함하고, 상기 블랙 매트릭스는 글라스 프릿(glass frit) 및 산화 코발트를 포함하며, 상기 글라스 프릿은 상기 블랙 매트릭스의 15 내지 25중량%인 것이 바람직하다. 바람직하게는, 상기 블랙 매트릭스의 두께는 0.25 내지 0.45㎛이다.The plasma display apparatus further includes a black matrix formed on the upper substrate, wherein the black matrix includes glass frit and cobalt oxide, and the glass frit is 15 to 25% by weight of the black matrix. Do. Preferably, the black matrix has a thickness of 0.25 to 0.45 mu m.

이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 패널 제조 방법 및 플라즈마 디스플레이 장치에 관하여 상세히 설명한다. 도 1은 본 발명에 따른 플라즈마 디스플레이 패널에 대한 일실시예를 사시도로 도시한 것이다. Hereinafter, a plasma display panel manufacturing method and a plasma display apparatus according to the present invention will be described in detail with reference to the accompanying drawings. 1 is a perspective view showing an embodiment of a plasma display panel according to the present invention.

도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.As shown in FIG. 1, the plasma display panel includes a scan electrode 11, a sustain electrode 12, a sustain electrode pair formed on the upper substrate 10, and an address electrode 22 formed on the lower substrate 20. It includes.

상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층 형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.The sustain electrode pairs 11 and 12 generally include transparent electrodes 11a and 12a and bus electrodes 11b and 12b formed of indium tin oxide (ITO), and the bus electrodes 11b and 12b. 12b) may be formed of a metal such as silver (Ag) or chromium (Cr) or a stack of chromium / copper / chromium (Cr / Cu / Cr) or a stack of chromium / aluminum / chromium (Cr / Al / Cr). have. The bus electrodes 11b and 12b are formed on the transparent electrodes 11a and 12a to serve to reduce voltage drop caused by the transparent electrodes 11a and 12a having high resistance.

한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.Meanwhile, according to the exemplary embodiment of the present invention, the sustain electrode pairs 11 and 12 may not only have a structure in which the transparent electrodes 11a 12a and the bus electrodes 11b and 12b are stacked, but also the buses without the transparent electrodes 11a and 12a. Only the electrodes 11b and 12b may be configured. This structure does not use the transparent electrodes (11a, 12a), there is an advantage that can lower the cost of manufacturing the panel. The bus electrodes 11b and 12b used in this structure may be various materials such as photosensitive materials in addition to the materials listed above.

스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.Light between the scan electrodes 11 and the sustain electrodes 12 between the transparent electrodes 11a and 12a and the bus electrodes 11b and 11c to absorb external light generated outside the upper substrate 10 to reduce reflection. A black matrix (BM, 15) is arranged that functions to block and to improve the purity and contrast of the upper substrate 10.

본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다. The black matrix 15 according to the exemplary embodiment of the present invention is formed on the upper substrate 10, the first black matrix 15 and the transparent electrodes 11a and 12a formed at positions overlapping the partition wall 21. And the second black matrices 11c and 12c formed between the bus electrodes 11b and 12b. Here, the first black matrix 15 and the second black matrices 11c and 12c, also referred to as black layers or black electrode layers, may be simultaneously formed and physically connected in the formation process, or may not be simultaneously formed and thus not physically connected. .

또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.In addition, when physically connected and formed, the first black matrix 15 and the second black matrix 11c and 12c may be formed of the same material, but may be formed of different materials when they are formed separately.

스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.The upper dielectric layer 13 and the passivation layer 14 are stacked on the upper substrate 10 having the scan electrode 11 and the sustain electrode 12 side by side. Charged particles generated by the discharge are accumulated in the upper dielectric layer 13, and the protective electrode pairs 11 and 12 may be protected. The protective film 14 protects the upper dielectric layer 13 from sputtering of charged particles generated during gas discharge, and increases emission efficiency of secondary electrons.

또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(23)과 격벽(21)이 형성된다.In addition, the address electrode 22 is formed in a direction crossing the scan electrode 11 and the sustain electrode 12. In addition, the lower dielectric layer 23 and the partition wall 21 are formed on the lower substrate 20 on which the address electrode 22 is formed.

또한, 하부 유전체층(23)과 격벽(21)의 표면에는 형광체층이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.In addition, phosphor layers are formed on the surfaces of the lower dielectric layer 23 and the partition wall 21. The partition wall 21 has a vertical partition wall 21a and a horizontal partition wall 21b formed in a closed shape, and physically distinguishes discharge cells, and prevents ultraviolet rays and visible light generated by the discharge from leaking into adjacent discharge cells.

본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다. In an embodiment of the present invention, not only the structure of the partition wall 21 illustrated in FIG. 1, but also the structure of the partition wall 21 having various shapes may be possible. For example, a channel in which a channel usable as an exhaust passage is formed in at least one of the differential partition structure, the vertical partition 21a, or the horizontal partition 21b having different heights of the vertical partition 21a and the horizontal partition 21b. A grooved partition structure having a groove formed in at least one of the type partition wall structure, the vertical partition wall 21a, or the horizontal partition wall 21b may be possible.

여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.Here, in the case of the differential partition wall structure, the height of the horizontal partition wall 21b is more preferable, and in the case of the channel partition wall structure or the groove partition wall structure, it is preferable that a channel is formed or the groove is formed in the horizontal partition wall 21b. something to do.

한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.Meanwhile, in one embodiment of the present invention, although the R, G and B discharge cells are shown and described as being arranged on the same line, it may be arranged in other shapes. For example, a Delta type arrangement in which R, G, and B discharge cells are arranged in a triangular shape may be possible. In addition, the shape of the discharge cell may be not only rectangular, but also various polygonal shapes such as a pentagon and a hexagon.

또한, 상기 형광체층은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.In addition, the phosphor layer emits light by ultraviolet rays generated during gas discharge to generate visible light of any one of red (R), green (G), and blue (B). Here, an inert mixed gas such as He + Xe, Ne + Xe and He + Ne + Xe for discharging is injected into the discharge space provided between the upper / lower substrates 10 and 20 and the partition wall 21.

도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.FIG. 2 illustrates an embodiment of an electrode arrangement of a plasma display panel, and a plurality of discharge cells constituting the plasma display panel are preferably arranged in a matrix form as shown in FIG. 2. The plurality of discharge cells are provided at the intersections of the scan electrode lines Y1 to Ym, the sustain electrode lines Z1 to Zm, and the address electrode lines X1 to Xn, respectively. The scan electrode lines Y1 to Ym may be driven sequentially or simultaneously, and the sustain electrode lines Z1 to Zm may be driven simultaneously. The address electrode lines X1 to Xn may be driven by being divided into odd-numbered lines and even-numbered lines, or sequentially driven.

도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상, 하로 분할되어 구동될 수도 있다.Since the electrode arrangement shown in FIG. 2 is only an embodiment of the electrode arrangement of the plasma panel according to the present invention, the present invention is not limited to the electrode arrangement and driving method of the plasma display panel shown in FIG. 2. For example, a dual scan method in which two scan electrode lines among the scan electrode lines Y1 to Ym are simultaneously scanned is possible. In addition, the address electrode lines X1 to Xn may be driven by being divided up and down in the center portion of the panel.

도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.3 is a timing diagram illustrating an embodiment of a time division driving method by dividing a frame into a plurality of subfields. The unit frame may be divided into a predetermined number, for example, eight subfields SF1, ..., SF8 to realize time division gray scale display. Each subfield SF1, ... SF8 is divided into a reset section (not shown), an address section A1, ..., A8 and a sustain section S1, ..., S8.

여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.Here, according to an embodiment of the present invention, the reset period may be omitted in at least one of the plurality of subfields. For example, the reset period may exist only in the first subfield or may exist only in a subfield about halfway between the first subfield and all the subfields.

각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.In each address section A1, ..., A8, a display data signal is applied to the address electrode X, and scan pulses corresponding to each scan electrode Y are sequentially applied.

각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.In each of the sustain periods S1, ..., S8, a sustain pulse is alternately applied to the scan electrode Y and the sustain electrode Z to form wall charges in the address periods A1, ..., A8. Sustain discharge occurs in the discharge cells.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.The luminance of the plasma display panel is proportional to the number of sustain discharge pulses in the sustain discharge periods S1, ..., S8 occupied in the unit frame. When one frame forming one image is represented by eight subfields and 256 gradations, each subfield in turn has different sustains at a ratio of 1, 2, 4, 8, 16, 32, 64, and 128. The number of pulses can be assigned. In order to obtain luminance of 133 gradations, cells may be sustained by addressing the cells during the subfield 1 section, the subfield 3 section, and the subfield 8 section.

각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.The number of sustain discharges allocated to each subfield may be variably determined according to weights of the subfields according to the APC (Automatic Power Control) step. That is, in FIG. 3, a case in which one frame is divided into eight subfields has been described as an example. However, the present invention is not limited thereto, and the number of subfields forming one frame may be variously modified according to design specifications. . For example, a plasma display panel may be driven by dividing one frame into eight or more subfields, such as 12 or 16 subfields.

또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.The number of sustain discharges allocated to each subfield can be variously modified in consideration of gamma characteristics and panel characteristics. For example, the gray level assigned to subfield 4 may be lowered from 8 to 6, and the gray level assigned to subfield 6 may be increased from 32 to 34.

도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 것이다.4 is a timing diagram illustrating an embodiment of driving signals for driving a plasma display panel with respect to the divided subfield.

상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.The subfield is a wall formed by a pre-reset section and a pre-reset section for forming positive wall charges on the scan electrodes Y and negative wall charges on the sustain electrodes Z. A reset section for initializing the discharge cells of the entire screen using the charge distribution, an address section for selecting the discharge cells, and a sustain section for maintaining the discharge of the selected discharge cells.

리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.The reset section includes a setup section and a setdown section. In the setup section, rising ramp waveforms (Ramp-up) are simultaneously applied to all scan electrodes to generate fine discharges in all discharge cells. Thus, wall charges are generated. In the set-down period, a falling ramp waveform (Ramp-down) falling at a positive voltage lower than the peak voltage of the rising ramp waveform (Ramp-up) is simultaneously applied to all the scan electrodes (Y), thereby eliminating discharge discharge in all the discharge cells. Generated, thereby eliminating unnecessary charges during wall charges and space charges generated by the setup discharges.

어드레스 구간에는 스캔 전극으로 부극성의 스캔 신호(scan)가 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성의 데이터 신호(data)가 인가된다. 이러한 상기 스캔 신호(scan)와 데이터 신호(data) 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 상기 셋다운 구간과 어드레스 구간 동안에 상기 서스테인 전극에는 서스테인 전압을 유지하는 신호가 인가된다.In the address period, a negative scan signal scan is sequentially applied to the scan electrode, and at the same time, a positive data signal data is applied to the address electrode X. The address discharge is generated by the voltage difference between the scan signal and the data signal and the wall voltage generated during the reset period, thereby selecting the cell. Meanwhile, a signal for maintaining a sustain voltage is applied to the sustain electrode during the set down period and the address period.

상기 서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.In the sustain period, a sustain pulse is alternately applied to the scan electrode and the sustain electrode to generate sustain discharge in the form of surface discharge between the scan electrode and the sustain electrode.

도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 제 1 실시예로서, 상기 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 상기 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 상기 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.The driving waveforms shown in FIG. 4 are first embodiments of signals for driving the plasma display panel according to the present invention, and the present invention is not limited to the waveforms shown in FIG. For example, the pre-reset period may be omitted, and the polarity and the voltage level of the driving signals illustrated in FIG. 4 may be changed as necessary. After the sustain discharge is completed, an erase signal for erasing wall charge may be applied to the sustain electrode. May be authorized. In addition, the single sustain driving may be performed by applying the sustain signal to only one of the scan electrode (Y) and the sustain (Z) electrode to generate a sustain discharge.

도 5는 본 발명에 따른 플라즈마 디스플레이 패널의 제조 방법에 대한 일실시예를 흐름도로 도시한 것이다. 상부 기판에 블랙 매트릭스 형성용 페이스트가 도포되고(500단계), 상기 도포된 블랙 매트릭스 형성용 페이스트 위에 전극 형성용 페이스트가 도포된다(510단계). 상기 상부 기판은 유리(glass) 재질로 이루어지는 것이 바람직하다.5 is a flowchart illustrating an embodiment of a method of manufacturing a plasma display panel according to the present invention. The black matrix forming paste is applied to the upper substrate (step 500), and the electrode forming paste is applied onto the applied black matrix forming paste (step 510). The upper substrate is preferably made of glass (glass) material.

상기 기판 상에 도포되는 블랙 매트릭스 페이스트는 소성 시 타서 증발되는(burn out) 유기 성분과 글라스 프릿(glass frit)과 산화 코발트(Co3O4)를 포함하는 무기 성분으로 구성되며, 상기 글라스 프릿은 상기 페이스트의 1.5 내지 4중량%인 것이 바람직하다. 상기 글라스 프릿은 융해된 형태의 유리로서, 소성 시 상기 페이스트가 기판에 부착되어 블랙 매트릭스가 기판 상에 형성되도록 하는 역할을 한다.The black matrix paste applied on the substrate is composed of an organic component that burns out upon firing and an inorganic component including glass frit and cobalt oxide (Co 3 O 4 ). It is preferable that it is 1.5 to 4 weight% of the said paste. The glass frit is a glass in a molten form, and serves to cause the black matrix to be formed on the substrate when the paste is attached to the substrate upon firing.

보다 바람직하게는, 글라스 프릿은 페이스트의 2.5 내지 3.5중량%인 것이 바 람직하다. 또한, 글라스 프릿과 산화코발트를 포함하는 무기 성분은 유기 성분의 25 내지 40중량%인 것이 바람직하며, 글라스 프릿은 무기 성분의 15 내지 25중량%으로 함유되는 것이 바람직하다.More preferably, the glass frit is preferably 2.5 to 3.5% by weight of the paste. In addition, the inorganic component containing the glass frit and cobalt oxide is preferably 25 to 40% by weight of the organic component, and the glass frit is preferably contained at 15 to 25% by weight of the inorganic component.

블랙 매트릭스 페이스트가 상기한 바와 같은 범위의 글라스 프릿을 포함하는 성분 구성을 가지는 경우, 페이스트의 부착력 및 안정성을 유지함과 동시에 소성 시 기포 발생을 감소시킬 수 있으며, 블랙 매트릭스의 노광 및 현상 마진을 향상시킬 수 있다.When the black matrix paste has a component composition including the glass frit in the range as described above, it is possible to maintain the adhesion and stability of the paste and to reduce bubble generation during firing, and to improve the exposure and development margin of the black matrix. Can be.

블랙 매트릭스 페이스트에 포함된 각 성분들의 가장 바람직한 중량 비는, 유기 성분 85.8%, 산화 코발트 11.1%, 글라스 프릿 3.1%이다.The most preferable weight ratio of each component contained in the black matrix paste is 85.8% of organic components, 11.1% of cobalt oxide, and 3.1% of glass frit.

블랙 매트릭스 페이스트의 점도는 10 내지 20 Pa·s(Pascal second) 인 것이 바람직하다. 블랙 매트릭스 페이스트의 점도가 상기와 같은 범위를 가지는 경우, 페이스트를 도포하는 노즐의 막힘 현상 및 도포된 페이스트의 퍼짐현상을 방지할 수 있다.It is preferable that the viscosity of a black matrix paste is 10-20 Pa.s (Pascal second). When the viscosity of the black matrix paste has the above range, it is possible to prevent clogging of the nozzle applying the paste and spreading of the applied paste.

블랙 매트릭스 페이스트의 F.O.G(Fineness Of Grind) 결과는 10㎛ 이하인 것이 바람직하며, 상기와 같은 값을 가지는 때 페이스트를 안정되게 도포할 수 있다.The F.O.G (Fineness Of Grind) result of the black matrix paste is preferably 10 μm or less, and the paste can be applied stably when having the above values.

블랙 매트릭스 페이스트에 포함되는 유기 성분은 감광성 단위체(monomer), 감광성 소중합체(oligomer) 또는 감광성 중합체(polymer)를 포함하는 감광성 성분을 포함할 수 있으며, 바람직하게는 바인더(binder), 광중합 개시제, 자외선 흡수제, 증감제, 증감조제, 중합 금지제, 가소제, 증점제, 유기 용매, 산화 방지제, 분산제, 유기 또는 무기의 침전 방지제 또는 레벨링제 등의 첨가제 성분을 더 포함할 수 있다.The organic component included in the black matrix paste may include a photosensitive component including a photosensitive monomer, a photosensitive oligomer, or a photosensitive polymer, and preferably a binder, a photopolymerization initiator, or an ultraviolet ray. It may further include additive components such as absorbents, sensitizers, sensitizers, polymerization inhibitors, plasticizers, thickeners, organic solvents, antioxidants, dispersants, organic or inorganic precipitation inhibitors or leveling agents.

상기 기판 상에 도포되는 전극 페이스트는 소성 시 타서 증발되는(burn out) 유기 성분과 글라스 프릿(glass frit)과 은(Ag)을 포함하는 무기 성분으로 구성되며, 상기 글라스 프릿은 상기 페이스트의 1.5 내지 4중량%인 것이 바람직하다.The electrode paste applied on the substrate is composed of an organic component that burns out upon firing, and an inorganic component including glass frit and silver (Ag), wherein the glass frit is 1.5 to It is preferable that it is 4 weight%.

보다 바람직하게는, 글라스 프릿은 페이스트의 2 내지 3중량%인 것이 바람직하다. 또한, 유기 성분은 글라스 프릿과 은(Ag)을 포함하는 무기 성분의 35 내지 45중량%인 것이 바람직하며, 글라스 프릿은 무기 성분의 3 내지 4.5중량%으로 함유되는 것이 바람직하다.More preferably, the glass frit is 2-3 wt% of the paste. In addition, the organic component is preferably 35 to 45% by weight of the inorganic component containing glass frit and silver (Ag), and the glass frit is preferably contained at 3 to 4.5% by weight of the inorganic component.

전극 페이스트가 상기한 바와 같은 범위의 글라스 프릿을 포함하는 성분 구성을 가지는 경우, 페이스트의 부착력 및 안정성을 유지함과 동시에 소성 시 기포 발생을 감소시킬 수 있으며, 블랙 매트릭스의 노광 및 현상 마진을 향상시킬 수 있다.When the electrode paste has a component composition including the glass frit in the above-described range, it is possible to reduce the generation of bubbles during firing while maintaining the adhesion and stability of the paste, and to improve the exposure and development margin of the black matrix. have.

전극 페이스트에 포함된 각 성분들의 가장 바람직한 중량 비는, 유기 성분 29.9%, 은(Ag) 67.8%, 글라스 프릿 2.3%이다.The most preferred weight ratio of each component included in the electrode paste is 29.9% organic component, 67.8% silver (Ag), and 2.3% glass frit.

전극 페이스트의 점도는 11 내지 25 Pa·s(Pascal second) 인 것이 바람직하다. 전극 페이스트의 점도가 상기와 같은 범위를 가지는 경우, 페이스트를 도포하는 노즐의 막힘 현상 및 도포된 페이스트의 퍼짐현상을 방지할 수 있다.It is preferable that the viscosity of an electrode paste is 11-25 Pa.s (Pascal second). When the viscosity of the electrode paste has the above range, it is possible to prevent clogging of the nozzles for applying the paste and spreading of the applied paste.

전극 페이스트의 F.O.G(Fineness Of Grind) 결과는 10㎛ 이하인 것이 바람직하며, 상기와 같은 값을 가지는 때 페이스트를 안정되게 도포할 수 있다.The F.O.G (Fineness Of Grind) result of the electrode paste is preferably 10 μm or less, and the paste can be applied stably when having the above values.

전극 페이스트에 포함되는 유기 성분은 감광성 단위체(monomer), 감광성 소 중합체(oligomer) 또는 감광성 중합체(polymer)를 포함하는 감광성 성분을 포함할 수 있으며, 바람직하게는 바인더(binder), 광중합 개시제, 자외선 흡수제, 증감제, 증감조제, 중합 금지제, 가소제, 증점제, 유기 용매, 산화 방지제, 분산제, 유기 또는 무기의 침전 방지제 또는 레벨링제 등의 첨가제 성분을 더 포함할 수 있다.The organic component included in the electrode paste may include a photosensitive component including a photosensitive monomer, a photosensitive oligomer, or a photosensitive polymer, and preferably a binder, a photopolymerization initiator, or an ultraviolet absorber. It may further include additive components such as sensitizers, sensitizers, polymerization inhibitors, plasticizers, thickeners, organic solvents, antioxidants, dispersants, organic or inorganic precipitation inhibitors or leveling agents.

전극 페이스트에 포함된 은(Ag)은 그 이외의 전도성을 가지는 금속, 예를 들어 구리 또는 2 이상의 금속 화합물로 대체가 가능하다. 상부 기판에는 상기와 같은 구성을 가지는 전극 페이스트에 의해 스캔 전극과 서스테인 전극이 형성된다.Silver (Ag) contained in the electrode paste may be replaced with a metal having other conductivity, for example, copper or two or more metal compounds. The scan electrode and the sustain electrode are formed on the upper substrate by the electrode paste having the above configuration.

도 2에 도시된 바와 같이, 상부 기판에 투명 전극인 ITO 전극에 형성되는 경우, 500단계 이전에 상기 ITO 전극 형성을 위한 페이스트를 상부 기판에 먼저 도포하여, ITO 전극과 스캔 전극 또는 서스테인 전극 사이에 블랙 매트릭스가 위치하도록 하는 것이 바람직하다.As shown in FIG. 2, when formed on the ITO electrode, which is a transparent electrode on the upper substrate, the paste for forming the ITO electrode is first applied to the upper substrate before 500 steps, and is formed between the ITO electrode and the scan electrode or the sustain electrode. It is desirable to have the black matrix positioned.

블랙 매트릭스 페이스트와 전극 페이스트가 도포된 상부 기판에 유전체를 라미네이팅(laminating) 하고(520단계), 상기 도포된 블랙 매트릭스 페이스트 및 전극 페이스트와 라미네이팅된 유전체를 동시 소성(firing) 한다(530단계). 상기 소성은 조합된 원료를 가열하여 경화성 물질로 만드는 공정을 말한다.The dielectric is laminated on the upper substrate to which the black matrix paste and the electrode paste are applied (step 520), and the coated black matrix paste and the electrode paste and the laminated dielectric are simultaneously fired (step 530). The firing refers to a process of heating the combined raw material to make a curable material.

530단계의 동시 소성 방법에 대한 일실시예는 다음과 같다. 소성 온도를 저온에서 고온으로 높여감에 따라, 1차적으로 라미네이팅된 유전체의 용매와 저온에서 기화되는 유기 성분에 의해 유전체 내부에 패널이 형성되고, 2차적으로 전극의 유기 성분이 상이 형성된 채널을 통해 증발(burn out)되어, 최종적으로 전극과 유전체가 소성되어 상부 기판 상에 형성되게 된다.An embodiment of the simultaneous firing method of step 530 is as follows. As the firing temperature is increased from low temperature to high temperature, a panel is formed inside the dielectric by the solvent of the laminated dielectric and the organic component vaporized at low temperature, and the organic component of the electrode is formed through the channel where the phase is formed. It is burned out and finally the electrode and dielectric are baked to form on the upper substrate.

상기에서는 도 5를 참조하여 패널의 상부 기판에 전극, 블랙 매트릭스 및 유전체를 형성시키는 방법에 대해 설명하였으나, 상기 패널의 제조 방법은 하부 기판에 어드레스 전극 및 유전체를 형성시키는데에도 적용이 가능하다.In the above, the method of forming the electrode, the black matrix, and the dielectric on the upper substrate of the panel has been described with reference to FIG. 5, but the method of manufacturing the panel is also applicable to forming the address electrode and the dielectric on the lower substrate.

도 6은 기판 상에 형성된 블랙 매트릭스, 전극 및 유전체의 소성 전 구조에 대한 실시예를 단면도로 도시한 것으로, 기판(630) 상에 도포된 블랙 매트릭스 및 전극 페이스트(600, 610, 620)와 라미네이팅된 유전체(640)의 형상을 도시한 것이다.6 is a cross-sectional view illustrating an embodiment of a pre-firing structure of a black matrix, an electrode, and a dielectric formed on a substrate, and laminating the black matrix and the electrode pastes 600, 610, and 620 applied on the substrate 630. The shape of the dielectric 640 is shown.

기판 상에 도포되는 블랙 매트릭스 페이스트(620)의 두께(a)는 1.5 내지 2.5㎛인 것이 바람직하며, 더욱 바람직하게는 1.7 내지 2㎛인 것이 바람직하다. 상기한 바와 같이 동시 소성의 경우, 블랙 매트릭스가 소성 되지 않은 상태에서 유전체를 라미네이팅하므로, 도포된 블랙 매트릭스 페이스트의 두께가 두꺼운 경우 페이스트와 기판이 맞닿는 양쪽 끝단 부분에 유전체가 채워지지 않을 수 있으며, 상기와 같이 형성된 빈공간은 소성이 기포를 발생시킬 수 있다.The thickness (a) of the black matrix paste 620 applied on the substrate is preferably 1.5 to 2.5 탆, more preferably 1.7 to 2 탆. As described above, in the case of co-firing, the dielectric is laminated while the black matrix is not fired. Therefore, when the thickness of the applied black matrix paste is thick, the dielectric may not be filled at both ends where the paste and the substrate abut. As the empty space formed as described above, firing may generate bubbles.

따라서, 기판 상에 도포되는 블랙 매트릭스 페이스트(620)의 두께(a)를 상기한 바와 같은 범위로 얇게 함으로써, 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 기판의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 수행함과 동시에, 소성 시 기포 발생을 감소시킬 수 있다.Therefore, the thickness (a) of the black matrix paste 620 applied on the substrate is made thin in the above-described range, thereby absorbing external light and reducing reflection, and the purity and contrast of the substrate. In addition to performing a function to improve the, it is possible to reduce the generation of bubbles during firing.

기판 상에 도포되는 전극 페이스트(600, 610)의 두께(b)는 7 내지 9㎛인 것이 바람직하며, 보다 바람직하게는 7.5 내지 8.5㎛인 것이 바람직하다. 상기한 바와 같이 동시 소성의 경우, 전극이 소성되지 않은 상태에서 유전체를 라미네이팅하 므로, 도포된 전극 페이스트의 두께가 두꺼운 경우 페이스트의 양쪽 끝단 부분에 유전체가 채워지지 않을 수 있으며, 상기와 같이 형성된 빈 공간은 소성이 기포를 발생시킬 수 있다.It is preferable that the thickness b of the electrode pastes 600 and 610 apply | coated on a board | substrate is 7-9 micrometers, More preferably, it is 7.5-8.5 micrometers. As described above, in the case of co-firing, since the dielectric is laminated while the electrode is not fired, when the thickness of the applied electrode paste is thick, the dielectric may not be filled at both ends of the paste. Firing can cause bubbles to generate.

따라서, 기판 상에 도포되는 전극 페이스트(600, 610)의 두께(b)를 상기한 바와 같은 범위로 얇게 함으로써, 전극의 저항을 패널에 요구되는 저항 이상으로 크게 증가시키지 않는 범위에서 소성 시 기포 발생을 감소시킬 수 있다.Therefore, by making the thickness b of the electrode pastes 600 and 610 applied on the substrate thin in the above-described range, bubbles are generated during firing in a range that does not significantly increase the resistance of the electrode beyond the resistance required for the panel. Can be reduced.

기판 상에 라미네이팅되는 유전체(640)의 기판(630)으로부터의 두께(d)는 65 내지 82㎛인 것이 바람직하며, 보다 바람직하게는 75 내지 80㎛이다. 또한, 라미네이팅되는 유전체(640)의 전극 페이스트(600, 610)로부터의 두께(c)는 60 내지 78㎛인 것이 바람직하며, 보다 바람직하게는 70 내지 78㎛이다.The thickness d from the substrate 630 of the dielectric 640 laminated on the substrate is preferably 65 to 82 mu m, more preferably 75 to 80 mu m. Further, the thickness c from the electrode pastes 600 and 610 of the dielectric 640 to be laminated is preferably 60 to 78 mu m, more preferably 70 to 78 mu m.

기판 상에 라미네이팅되는 유전체(640)의 두께를 상기한 바와 같은 범위로 얇게 함으로써, 유전체의 역할을 함과 동시에 소성 전 빈 공간 형성을 감소시켜 소성 시 기포 발생을 줄일 수 있다.By thinning the thickness of the dielectric 640 laminated on the substrate in the above-described range, it is possible to reduce the generation of bubbles during the firing by reducing the formation of empty spaces before firing as well as acting as the dielectric.

도 7은 기판 상에 형성된 블랙 매트릭스, 전극 및 유전체의 소성 후 구조에 대한 실시예를 단면도로 도시한 것으로, 도 6에 도시된 바와 같은 기판 상에 도포된 블랙 매트릭스 페이스트, 전극 페이스트 및 라미네이팅된 유전체를 동시 소성시킨 결과를 도시한 것이다. 소성 시 블랙 매트릭스 페이스트는 폭 수축은 적으나 두께의 수축이 크며, 전극 페이스트의 경우 두께 및 폭의 수축이 거의 유사하게 발생되고, 수축 정도는 전극 페이스트의 경우보다 블랙 매트릭스 페이스트의 경우가 더 크다.FIG. 7 is a cross-sectional view illustrating an embodiment of a post-firing structure of a black matrix, an electrode, and a dielectric formed on a substrate, and the black matrix paste, electrode paste, and laminated dielectric applied on the substrate as shown in FIG. 6. The result of co-firing is shown. In the firing, the black matrix paste has a small width shrinkage but a large thickness shrinkage, and the electrode paste almost equally shrinks in thickness and width, and the shrinkage degree is higher in the black matrix paste than in the electrode paste.

소성 후 기판 상에 형성된 블랙 매트릭스(720)의 두께(e)는 0.25 내지 0.45㎛인 것이 바람직하며, 더욱 바람직하게는 0.3 내지 0.4㎛인 것이 바람직하다. 소성 후 기판 상에 형성된 전극(700, 710)의 두께(f)는 3 내지 5㎛인 것이 바람직하며, 보다 바람직하게는 3.5 내지 4.5㎛인 것이 바람직하다. 소성 후 유전체(740)의 기판(730)으로부터의 두께(h)는 25 내지 35㎛인 것이 바람직하며, 보다 바람직하게는 28 내지 32㎛이다. 소성 후 유전체(740)의 전극(700, 710)으로부터의 두께(g)는 20 내지 30㎛인 것이 바람직하며, 보다 바람직하게는 24 내지 28㎛이다.The thickness e of the black matrix 720 formed on the substrate after firing is preferably 0.25 to 0.45 탆, more preferably 0.3 to 0.4 탆. It is preferable that the thickness f of the electrodes 700 and 710 formed on the board | substrate after baking is 3-5 micrometers, More preferably, it is 3.5-4.5 micrometers. The thickness h from the substrate 730 of the dielectric 740 after firing is preferably 25 to 35 µm, more preferably 28 to 32 µm. The thickness g from the electrodes 700 and 710 of the dielectric 740 after firing is preferably 20 to 30 m, more preferably 24 to 28 m.

상기한 바와 같은 범위로 블랙 매트릭스(720), 전극(700, 710) 및 유전체(740)의 두께를 얇게 형성함으로써, 소성 시 기포 발생을 감소시켜 패널의 훼손을 방지할 수 있다. 즉, 도 6을 참조하여 설명한 바와 같이, 기판 상에 도포되는 블랙 매트릭스 페이스트(620)의 두께(a), 기판 상에 도포되는 전극 페이스트(600, 610)의 두께(b) 및 기판 상에 라미네이팅되는 유전체(640)의 두께를 상기와 같은 범위를 가지도록 함으로써, 빈 공간 형성을 방지하여 소성 시 기포 발생을 방지할 수 있으며, 그에 따라 소성 후 블랙 매트릭스(720), 전극(700, 710) 및 유전체(740)의 두께가 상기한 바와 같은 범위를 가지게 된다.By forming a thin thickness of the black matrix 720, the electrodes 700, 710 and the dielectric 740 in the range as described above, it is possible to reduce the generation of bubbles during firing to prevent damage to the panel. That is, as described with reference to FIG. 6, the thickness a of the black matrix paste 620 applied on the substrate, the thickness b of the electrode pastes 600 and 610 applied on the substrate, and the lamination on the substrate. By having the thickness of the dielectric 640 to be in the above range, it is possible to prevent the formation of voids to prevent the generation of bubbles during the firing, according to the black matrix 720, the electrodes 700, 710 and The thickness of the dielectric 740 will have a range as described above.

도 8a 및 도 8b는 소성 과정을 거쳐 기판 상에 형성된 블랙 매트릭스, 전극 및 유전체의 형상에 대한 실시예들을 도시한 것이다. 도 8a의 경우는 글라스 프릿이 6.8 중량% 포함된 블랙 매트릭스 페이스트 및 글라스 프릿이 6 중량% 포함된 전극 페이스트를 도포하여 소성 시킨 경우이며, 도 8b의 경우는 글라스 프릿이 2.8 중량% 포함된 블랙 매트릭스 페이스트 및 글라스 프릿이 2.3 중량% 포함된 전극 페 이스트를 도포하여 소성 시킨 경우이다.8A and 8B illustrate embodiments of shapes of a black matrix, an electrode, and a dielectric formed on a substrate through a sintering process. In FIG. 8A, the black matrix paste containing 6.8% by weight of glass frit and the electrode paste containing 6% by weight of glass frit are coated and fired. In the case of FIG. 8B, the black matrix containing 2.8% by weight of glass frit is illustrated. This is the case when the electrode paste containing 2.3 wt% of the paste and the glass frit is coated and fired.

도 8a에 도시된 바와 같이, 페이스트의 글라스 프릿 함량이 많은 경우 소성 후 기판 상에 형성된 전극 및 블랙 매트릭스 주변에 기포가 많이 발생된다. 도 8b에 도시된 바와 같이, 글라스 프릿의 함량들을 상기 도 5를 참조하여 설명한 범위 내로 줄이는 경우 기포 발생이 거의 방지됨을 알 수 있다.As shown in FIG. 8A, when the glass frit content of the paste is large, bubbles are generated around the black matrix and the electrode formed on the substrate after firing. As shown in FIG. 8B, it can be seen that bubble generation is almost prevented when the content of the glass frit is reduced within the range described with reference to FIG. 5.

이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although a preferred embodiment of the present invention has been described in detail above, those skilled in the art to which the present invention pertains can make various changes without departing from the spirit and scope of the invention as defined in the appended claims. It will be appreciated that modifications or variations may be made. Accordingly, modifications to future embodiments of the present invention will not depart from the technology of the present invention.

상기한 바와 같이 구성되는 본 발명에 의하면, 기판에 전극, 블랙 매트릭스 및 유전체를 형성시켜 플라즈마 디스플레이 패널을 제조함에 있어서, 전극, 블랙 매트릭스 및 유전체를 기판에 동시 소성함으로써 패널 제조 공정을 단순화할 수 있으며, 유전체의 두께를 적절히 줄임으로써 기포 발생을 감소시킬 수 있다. 또한, 플라즈마 디스플레이 패널의 구동 효율 및 장치의 신뢰성을 향상시킬 수 있다.According to the present invention configured as described above, in manufacturing a plasma display panel by forming an electrode, a black matrix and a dielectric on a substrate, the panel manufacturing process can be simplified by co-firing the electrode, the black matrix and a dielectric on a substrate. By appropriately reducing the thickness of the dielectric, bubble generation can be reduced. In addition, the driving efficiency of the plasma display panel and the reliability of the device can be improved.

Claims (15)

  1. 기판 상에 전극 및 유전체를 형성시키는 방법에 있어서, In the method of forming an electrode and a dielectric on a substrate,
    전극 형성용 페이스트를 상기 기판 상에 위치시키는 단계; Placing an electrode forming paste on the substrate;
    상기 기판 상에 유전체를 라미네이팅(laminating)하는 단계; 및 Laminating a dielectric on the substrate; And
    상기 기판 상의 전극 형성용 페이스트와 유전체를 동시 소성시키는 단계를 포함하고, Co-firing the electrode forming paste and the dielectric on the substrate;
    상기 라미네이팅되는 유전체의 두께는 상기 기판으로부터 65 내지 82㎛인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. And a thickness of the laminated dielectric material is 65 to 82 μm from the substrate.
  2. 제1항에 있어서, The method of claim 1,
    상기 라미네이팅되는 유전체의 두께는 상기 기판으로부터 75 내지 80㎛인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. And a thickness of the laminated dielectric material is 75 to 80 μm from the substrate.
  3. 제1항에 있어서, The method of claim 1,
    상기 라미네이팅되는 유전체의 두께는 상기 전극 형성용 페이스트로부터 60 내지 78㎛인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. The thickness of the laminated dielectric material is a plasma display panel manufacturing method, characterized in that from 60 to 78㎛ from the electrode forming paste.
  4. 제1항에 있어서, The method of claim 1,
    상기 라미네이팅되는 유전체의 두께는 상기 전극 형성용 페이스트로부터 70 내지 78㎛인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. The thickness of the laminated dielectric material is a plasma display panel manufacturing method, characterized in that 70 to 78㎛ from the electrode forming paste.
  5. 제1항에 있어서, 상기 전극 형성용 페이스트는 The method of claim 1, wherein the electrode forming paste
    유기 성분; 및 Organic components; And
    글라스 프릿(glass frit)과 전도성 금속을 포함하는 무기 성분을 포함하고, An inorganic component comprising a glass frit and a conductive metal,
    상기 글라스 프릿은 상기 전극 형성용 페이스트의 1.5 내지 4중량%인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. The glass frit is a manufacturing method of the plasma display panel, characterized in that 1.5 to 4% by weight of the electrode forming paste.
  6. 제1항에 있어서, The method of claim 1,
    상기 기판 상에 위치된 전극 형성용 페이스트의 두께는 7 내지 9㎛인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. The thickness of the electrode forming paste located on the substrate is a method of manufacturing a plasma display panel, characterized in that 7 to 9㎛.
  7. 제1항에 있어서, The method of claim 1,
    블랙 매트릭스 형성용 페이스트를 상기 기판 상에 위치시키는 단계를 더 포함하고, Positioning a paste for forming a black matrix on the substrate;
    상기 소성 단계는 The firing step is
    상기 기판 상의 전극 형성용 페이스트, 블랙 매트릭스 형성용 페이스트 및 유전체를 동시 소성시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. A method of manufacturing a plasma display panel comprising simultaneously baking the electrode forming paste, the black matrix forming paste, and the dielectric on the substrate.
  8. 제7항에 있어서, 상기 블랙 매트릭스 형성용 페이스트는 The method of claim 7, wherein the black matrix forming paste
    유기 성분; 및 Organic components; And
    글라스 프릿과 산화 코발트를 포함하는 무기 성분을 포함하고, Including an inorganic component including glass frit and cobalt oxide,
    상기 글라스 프릿은 상기 블랙 매트릭스 형성용 페이스트의 1.5 내지 4중량%인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. The glass frit is a method of manufacturing a plasma display panel, characterized in that 1.5 to 4% by weight of the black matrix forming paste.
  9. 제7항에 있어서, The method of claim 7, wherein
    상기 기판 상에 위치된 블랙 매트릭스 형성용 페이스트의 두께는 1.5 내지 2.5㎛인 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법. The thickness of the black matrix forming paste located on the substrate is 1.5 to 2.5㎛ manufacturing method of the plasma display panel.
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