KR100807092B1 - Digital to analog converter and converting method for driving a flat display panel - Google Patents

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KR100807092B1
KR100807092B1 KR20060049374A KR20060049374A KR100807092B1 KR 100807092 B1 KR100807092 B1 KR 100807092B1 KR 20060049374 A KR20060049374 A KR 20060049374A KR 20060049374 A KR20060049374 A KR 20060049374A KR 100807092 B1 KR100807092 B1 KR 100807092B1
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권오경
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한양대학교 산학협력단
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본 발명은, 영상신호인 디지털신호를 평판 디스플레이 패널에 전달하기 위하여 아날로그신호로 변환하는 디지털/아날로그 변환기에 있어서, N비트의 디지털신호를, 기준클럭신호의 1/(2 n )(여기서, n=0,1.2,...,N) 분주에 의하여 생성된 것으로서 상기 디지털신호 비트 수에 대응하는 개수의 클럭신호와, 램프 신호에 의하여 아날로그신호로 변환처리하는 디지털/타이밍 발생기를 포함하여 구성된 평판디스플레이 패널 구동용 디지털/아날로그 변환기를 제공한다. The present invention, in the digital signal the image signal to the D / A converter for converting an analog signal to transmit to the flat display panel, a digital signal of N bits, 1 / (2 n) of the reference clock signal (where, n = 0,1.2, ..., N) as being generated by the frequency divider plate is configured to include a digital / timing generator for processing converted into an analog signal by the clock signal and a ramp signal of a number corresponding to the number of the digital signal bit a display panel drive provides a digital / analog converter for. 본 발명에 의하면, 디지털/타이밍 발생기에 의하여 입력되는 디지털신호의 비트 수에 대응하는 클럭신호를 사용하고 대략 30개 정도의 트랜지스터만으로 채널마다 삽입되는 디지털/아날로그변환기를 대체할 수 있으므로, 디지털/아날로그변환기의 성능을 열화시키지 않으면서도 소면적화를 구현할 수 있게 된다. According to the present invention, the D / A by the timing generator uses a clock signal corresponding to the number of bits of the digital signal to be input and it may be substituted for the D / A converter to be inserted for each channel of only transistors of about 30, D / A do not degrade the performance of the converter is even possible to implement the carding optimization.
Figure R1020060049374
평판 디스플레이, 디지털/아날로그 변환기, 램프(Ramp)신호 Flat panel displays, digital / analog converters, ramp (Ramp) signal

Description

평판디스플레이 패널 구동용 디지털/아날로그 변환기 {Digital to analog converter and converting method for driving a flat display panel} The flat display panel driving digital / analogue converter for {Digital to analog converter and converting method for driving a flat display panel}

도 1은 일반적인 평판 디스플레이 구동회로에서 데이터 드라이버를 개략적으로 도시한 블록도, Figure 1 is a block diagram schematically illustrating a data driver in a typical flat panel display driving circuit,

도 2는 종래 디지털/아날로그변환기의 블록구성을 도시한 도면, Figure 2 is a block diagram of a conventional D / A converter drawings,

도 3은 종래 램프(Ramp)형 디지털/아날로그변환기의 일 예를 도시한 도면, FIG 3 illustrates an example of the conventional lamp (Ramp) type D / A converter drawings,

도 4는 본 발명에 따른 디지털/타이밍 발생기에 의하여 구성되는 램프(Ramp)형 디지털/아날로그변환기의 블록도, 4 is a block diagram of a D / A converter-type ramp (Ramp) constituted by a digital / timing generator according to the invention,

도 5는 도 4에 도시한 디지털/타이밍 발생기의 구체 구성을 도시한 도면, Figure 5 is a view showing a specific configuration of the D / A timing generator shown in Figure 4,

도 6은 도 5의 신호선택기의 구체회로 구성도, Figure 6 is a specific circuit configuration of the signal selector of Figure 5,

도 7은 도 5에 도시한 래치 메모리의 구체회로 구성도, Figure 7 is a concrete circuit configuration of the latch memory shown in Figure 5,

도 8은 도 5의 디지털/타이밍 발생기의 입력신호 파형도, Figure 8 is an input signal waveform of the D / A timing generator of Figure 5,

도 9는 도 5의 디지털/타이밍 발생기에 디지털 신호로서 "101011"이 입력될 때의 신호 파형을 도시한 파형도. 9 is a digital signal in a digital / timing generator of Figure 5 show waveforms illustrating a signal waveform when the input is "101 011".

< 도면의 주요 부분에 대한 부호의 설명 > <Description of the Related Art>

10 : 시프트 레지스터 20 : 샘플링/홀딩 래치 10: Shift register 20: Sampling / holding latch

30 : 디지털/아날로그 변환기 30_1~30_n : 채널스위치 30: D / A converters 30_1 ~ 30_n: channel switch

40 : 버퍼 50 : 램프(Ramp)회로 40: buffer 50: ramp (Ramp) circuit

60_1~60_n : 디지털/타이밍 발생기 61~66 : 신호선택기 60_1 ~ 60_n: digital / timing generator 61-66: signal selector

67 : 낸드게이트 68 : 래치 메모리 67: NAND gate 68: latch memory

본 발명은 평판 디스플레이 구동회로에 관한 것으로, 보다 상세하게는 소면적의 디지털/타이밍 발생기를 구비한 램프(Ramp)형 디지털/아날로그 변환기에 관한 것이다. The present invention relates to relates to a flat panel display driving circuit, and more particularly a ramp (Ramp) with a digital / timing generator of the small-area-type D / A converter.

최근 액정 디스플레이(LCD: Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이(FED: Field Emission Display), 전계 발광 디스플레이(ELD: Electro-Luminescent Display) 등과 같은 평판 디스플레이 장치가 기존의 CRT(Cathode Ray Tube)방식의 디스플레이장치를 대체하고 있다. Recently liquid crystal display is a flat panel display device, such as: (Electro-Luminescent Display ELD) (LCD: Liquid Crystal Display), plasma display panel (PDP:: Plasma Display Panel), a field emission display (FED Field Emission Display), EL display and replace the traditional CRT (Cathode Ray Tube) display device, method of.

이러한 평판 디스플레이 장치의 일반적인 구동회로에서 데이터 드라이버는 도 1에 도시한 바와 같이 시프트 레지스터(10)와, 샘플링/홀딩래치(20), 디지털/아날로그 변환기(30) 및 버퍼(40)를 포함하여 구성된다. Configuration, in a common drive circuit of such a flat panel display device, the data driver includes a shift register 10, a sampling / holding latch 20, a D / A converter 30 and buffer 40 as shown in Fig. 1 do.

상기 시프트 레지스트(10)는 수평동기신호펄스를 소오스 펄스 클럭에 의하여 시프트시켜 래치 인에이블 클럭을 샘플링/홀딩래치(20)로 출력한다. The shift register 10 outputs the latch enable clock shifted by the horizontal synchronizing signal pulses in the clock pulse source and a sampling / holding latch 20. 상기 생플링/ 홀딩래치(20)는 상기 시프트 레지스트(10)로부터의 래치 인에이블 클럭에 따라 디지털 데이터를 컬럼(column) 라인별로 샘플링하여 래치하며, 이 래치된 디지털 데이터를 로드(load)신호에 의하여 홀딩하여 래치시킨다. The raw sampling / holding latch 20 to the latch of the load (load) on the latch and the latched digital data by sampling the digital data for each column (column) line in accordance with the enable clock signal received from the shift register 10 thereby holding the latch by. 상기 디지털/아날로그 변환기(30)는 상기 래치부(20)에 홀딩되어 래치되어 있는 디지털 데이터를 아날로그 데이터로 변환한다. The D / A converter 30 converts the digital data that has been latched is held in the latch unit 20 into analog data. 상기 버퍼(40)는 상기 디지털/아날로그 변환기(30)로부터의 아날로그 데이터에 해당하는 신호의 전류를 증폭하여 평판 디스플레이 패널의 데이터 라인으로 출력한다. The buffer 40 outputs the data line of the flat display panel amplifies the current of the signal corresponding to the analog data from the D / A converter (30).

종래 디지털/아날로그 변환기(30)는 도 2에 도시한 바와 같이 복수의 채널 스위치회로(30_1~30_n)로 구성되어, 평판 디스플레이 구동회로에서 디지털/아날로그 변환기의 면적이 매우 큰 비중을 차지하는 문제가 있었다. Conventional D / A converter 30 is composed of a plurality of channel switch circuit (30_1 ~ 30_n) as shown in Fig. 2, there is a problem in an area occupied by a very large proportion of the D / A converter in a flat panel display driver circuit .

따라서, 이러한 디지털/아날로그 변환기의 면적을 줄이기 위하여 여러 가지의 시도가 있어 왔으며, 그 중에서도 램프(Ramp)형 디지털/아날로그변환기는 좋은 대안을 제시하였다. Thus, there has been several attempts to reduce the size of the digital / analog converter, particularly lamps (Ramp) type digital / analog converter suggest a good alternative.

이러한 램프형 디지털/아날로그변환기는 인가되는 램프신호(Ramp signal)를 연결하고 끊어주는 역할을 하는 디지털/타이밍 발생기(Digital to Timing Generator)를 채널마다 구비하고 있다. This lamp type D / A converter and a digital / timing generator (Digital to Timing Generator) which serve to connect the applied ramp signal (Ramp signal) to be cut off, and for each channel.

종래 디지털/타이밍 발생기는 도 3에 도시된 바와 같이, 6개의 JK 플립플롭로 이루어진 카운터와, 각각의 JK 플립플롭의 출력과 디지털신호의 각 비트(bit0~bit5)를 각각 배타적 논리합 연산하는 6개의 배타적 논리합 게이트와, 상기 6개의 배타적 논리합 게이트의 연산결과 값이 동일한지를 판단하여 메모리 셀의 논리 값을 반전시키는 낸드 게이트를 포함하여 구성된다. Conventional digital / timing generator 6 to the, counter, operations, respectively exclusive-OR each bit (bit0 ~ bit5) in the output digital signal of each of the JK flip-flop consisting of six JK flip-flop as shown in Figure 3 with XOR gates, and the result value of the six exclusive OR gates it determines if the same is configured including a NAND gate for inverting the logical value of the memory cell. 여기서 래치인 메모리 셀은 한 번 논리 값이 반전되면 리셋시까지 같은 값을 유지하게 되어 램프신호를 적정한 타이밍에서 선택하게 된다. The latch memory cell when the logic value of a time reversal is to maintain the same value until the reset selects a ramp signal at an appropriate timing.

그러나, 종래 디지털/타이밍 발생기는 복수의 플립플롭으로 이루어진 카운터를 포함하고 여러 개의 배타적 논리합 게이트를 포함하여 구성됨에 따라 여전히 면적이 크다는 문제가 있다. However, there is still a large problem area according to a conventional D / A timing generator includes a counter consisting of a plurality of the flip-flop and configured to include a number of exclusive-OR gate. 이는 평판 디스플레이장치의 소형화에 큰 장애가 되고 있다. This has been a big obstacle to the miniaturization of the flat panel display device.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 이루어진 것으로, 평판 디스플레이 구동회로에서 성능을 열화시키지 않으면서도 소면적화를 구현할 수 있는 디지털/타이밍 발생기를 구비한 디지털/아날로그 변환기를 제공하고자 함에 그 목적이 있다. Accordingly, the invention as to provide a made to a digital / timing of D / A converter comprising a generator that can be implemented even carding optimized without degradation of the performance in a flat panel display driver circuit to solve the problems of the prior art it is an object.

상기한 목적을 달성하기 위해 본 발명에 따른 평판디스플레이 패널 구동용 디지털/아날로그 변환기는, 영상신호인 디지털신호를 평판 디스플레이 패널에 전달하기 위하여 아날로그신호로 변환하는 디지털/아날로그 변환기에 있어서, 기준클럭신호의 1/(2 n )(여기서, n=0,1.2,...,N) 분주에 의하여 생성된 것으로서 디지털신호의 비트 수에 대응하는 개수의 클럭신호중 하나의 클럭신호를 각각 입력받아, 각각 수신되는 1비트의 디지털신호에 근거하여 상기 입력되는 클럭신호를 출력하는 N개의 신호선택기와; A digital / analog converter for converting a digital signal flat display panel driving a digital / analog converter according to the present invention to achieve the above object, the video signal to an analog signal for delivery to the flat display panel, the reference clock signal of 1 / (2 n) (where, n = 0,1.2, ..., N ) as being generated by a frequency divider receiving the input, respectively the number of clocks sinhojung a clock signal corresponding to the number of bits of the digital signal, respectively, and outputting a clock signal to the input based on the digital signal of one bit is received N signals, and a selector; 상기 신호선택기의 출력이 모두 하이 레벨인 구간에서 하기의 래치 메모리에 저장된 값을 반전시키기 위한 신호를 출력하는 반전신호출력부와; Inverting signal output unit for all of the output of the signal selector outputs the signal for inverting the value stored in the memory of the latch to a high level in a period and; 상기 반전신호출력부로부터의 신호에 따라 신호를 래치하고 리셋 신호가 인가될 때까지 래치된 값을 유지하는 래치 메모리와; A latch memory to latch the signals in accordance with a signal from the inverting signal output unit and keep the latched value until it is applied to the reset signal; 상기 래치 메모리에 래치된 신호에 의하여 구동되어 램프신호를 온/오프 출력하는 램프신호출력 스위칭부를 포함하여 된다. The latch is driven by a signal latched by the memory and including the lamp signal output to the switching on / off the output of the ramp signal.

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이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 따른 평판디스플레이 패널 구동용 디지털/아날로그 변환기에 대하여 상세히 설명하기로 한다. Will be described in detail below, D / A converter for flat display panel driven in accordance with a preferred embodiment of the present invention with reference to the accompanying drawings.

본 발명에 따른 평판디스플레이 패널 구동용 디지털/아날로그 변환기는 평판 디스플레이 패널의 박형화를 위하여 표시부와 동일한 투명 절연기판상에 그 표시부를 구동하는 구동회로를 일체로 형성하는 경우에 적용하기에 적합한 것이며, 이때 디지털/아날로그 변환기는 절연기판상에 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 이용한 박막 트랜지스터(Thin Film Transistor; TFT)로 형성한다. The flat display panel driving a digital / analog converter according to the invention is suitable for application to the case of forming a driving circuit for driving the display portion on the same transparent insulating substrate and the display to the thickness of the flat display panel integrally, wherein D / a converters are low-temperature polysilicon (Low Temperature poly-Si; LTPS) on an insulating substrate to form a (thin Film transistor TFT) using a thin film transistor.

도 4는 본 발명에 따른 디지털/타이밍 발생기에 의하여 구성되는 램프(Ramp)형 디지털/아날로그변환기의 블록도이다. 4 is a block diagram of a D / A converter-type lamp (Ramp) constituted by a digital / timing generator according to the present invention.

동 도면에 도시한 바와 같이, 본 발명에 따른 램프(Ramp)형 디지털/아날로그변환기는, 램프신호를 생성하여 출력하는 램프회로(50)와, 6비트의 디지털신호를 6개의 클럭신호와 1개의 리셋신호 및 1개의 램프 신호에 의하여 각각 아날로그신호로 변환처리하는 복수의 디지털/타이밍 발생기(60_1~60_n)로 구성된다. As shown in the figure, the ramp (Ramp) type digital / analog converter according to the present invention includes a lamp circuit 50, which generates and outputs a ramp signal, of a digital signal of 6 bits to six clock signal to the first It consists of a reset signal and one a plurality of the D / a timing generator for each process are converted into an analog signal by a ramp signal (60_1 ~ 60_n).

도 5는 도 4에 도시한 디지털/타이밍 발생기의 구체 구성 예를 도시한 도면이다. 5 is a view showing a specific configuration of the D / A timing generator shown in Fig.

동 도면에 도시한 바와 같이, 본 발명에 따른 디지털/타이밍 발생기는, 각각 수신되는 1비트의 디지털신호(BIT0~BIT5)에 근거하여 입력되는 클럭신 호(SIGNAL0~SIGNAL5)를 출력하는 신호선택기(61~66)와, 상기 신호선택기(61~66)의 출력이 모두 하이(High) 레벨인 구간에서 래치 메모리(68)에 저장된 값을 반전시키기 위한 신호를 출력하는 낸드게이트(67)와, 상기 낸드게이트(67)로부터의 신호에 따라 신호를 래치하고 리셋 신호(RESET)가 인가될 때까지 래치된 값을 유지하는 래치 메모리(68)와, 상기 래치 메모리(68)에 래치된 신호에 의하여 구동되어 램프신호를 온/오프 출력하는 램프신호출력 트랜지스터(N1)를 포함하여 구성된다. As shown in the figure, a digital / timing generator, the signal selector for outputting a clock signal (SIGNAL0 ~ SIGNAL5) inputted on the basis of 1-bit digital signal (BIT0 ~ BIT5) of which is respectively received in accordance with the present invention ( 61-66) and, as the signal selector (NAND gate (67 both the output of 61 ~ 66) for outputting a signal for inverting the value stored in the latch memory 68 at the high (high) level duration), the and the latch memory 68 which latches the signal according to the signal and keep the latched value until it is applied to the reset signal (rESET) from the NAND gate 67, driven by the signal latched in the latch memory 68 It is is configured to include a lamp signal output transistor (N1) that turns on / off the output of the ramp signal.

상기 신호선택기(61~66)는 도 6에 도시한 바와 같이 디지털신호(BIT; BIT0~BIT5중 어느 하나)가 그 게이트에 인가되고 그 소오스에 클럭신호(SIGNAL; SIGNAL0~SIGNAL5 중 어느 하나) 또는 양의 전원(VDD)이 인가되며 드레인이 상호 접속되어 출력단을 구성하는 상보적 극성을 가진 2개의 트랜지스터(N2,P1)로 구성된다. The signal selector (61 ~ 66) is a digital signal as shown in Figure 6 (BIT; any one of the BIT0 ~ BIT5) that is applied to the gate, and the clock signal to the source (SIGNAL; any of SIGNAL0 ~ SIGNAL5) or applying a positive power source (VDD) of the drain and the interconnect is composed of two transistors (N2, P1) with a complementary polarity constituting the output stage. 상기 신호선택기(61~66)는 디지털신호(BIT)가 "0"일 때 트랜지스터(N2)가 턴오프(Turn off)되고 트랜지스터(P1)가 턴온(Turn on)되어 하이레벨의 신호(VDD)를 출력신호(S)로서 출력하는 한편, 디지털신호(BIT)가 "1"일 때 트랜지스터(N2)가 턴온되고 트랜지스터(P1)가 턴오프되어 클럭신호(SIGNAL)를 출력신호(S)로서 출력한다. The signal selector (61 ~ 66) is a digital signal (BIT) when "0" the transistor (N2) is turned off (Turn off) and the transistor (P1) is turned on (Turn on) signal with a high level (VDD) for outputting as the output signal (S) On the other hand, a digital signal (BIT) is set to "1", the transistor (N2) is turned on and the transistor (P1) is turned off the output clock signal (sIGNAL) as an output signal (S) do.

상기 래치 메모리(68)는 도 7에 도시한 바와 같이 게이트단에 낸드게이트(67)의 출력신호(SET)가 인가되고 소오스가 양의 전원(VDD)에 연결된 P형 트랜지스터(P2)와, 게이트단에 리셋신호(RESET)가 인가되고 소오스가 상기 P형 트랜지스터(P2)의 드레인에 접속되고 드레인이 접지에 접속된 N형 트랜지스터(N3)와, 상기 P형 트랜지스터(P2)와 N형 트랜지스터(N3)와의 접속점의 신호를 반전시켜 출력신호(Valve Output)로서 출력하는 제1인버터(68A)와, 상기 제1인버터(68A)에 병렬접 속되어 상기 인버터(68A)의 출력을 반전시켜 제1인버터(68A)의 입력단에 공급하는 제2인버터(68B)로 구성된다. And the latch memory 68 is the output signal (SET) is applied, and the source is a positive power source P-type transistor (P2) connected to (VDD) of the NAND gate 67 to the gate terminal 7, the gate applying a reset signal (rESET) to the stage and the source and the N-type transistor (N3) connected to the connection and the drain is grounded to the drain of the P-type transistor (P2), the P-type transistor (P2) and an N-type transistor ( and a first inverter (68A) N3) with inverting the signal of the connection point to output as an output signal (Valve output), is in parallel contact with the first inverter (68A) inverts the output of the inverter (68A) of claim 1 It consists of the second inverter (68B) to be supplied to the input terminal of the inverter (68A). 여기서, 제1 및 제2 인버터(68A,68B)는 래치를 구성하며 상기 트랜지스터(P2,N3)는 상기 래치값을 리셋신호(RESET)에 의하여 리셋하거나 낸드게이트의 출력(SET)에 의하여 래치값을 재정의하기 위한 구성이다. Here, the first and second inverters (68A, 68B) are configured on the latch, and the transistors (P2, N3) is latched value by the output (SET) of the reset by the latch value to the reset signal (RESET) or a NAND gate It is configured to override.

상기 래치 메모리(68)는 로우레벨(즉, "0")의 낸드게이트(67)의 출력신호(SET)가 입력되면 출력신호(Valve Output)가 로우레벨로 변환된 후에 리셋신호(RESET)가 입력될 때까지 상기 낸드게이트(67)의 출력신호(SET)에 상관없이 그 바뀐 값을 유지한다. The latch memory 68 is divided into a reset signal (RESET) after the conversion to the low level (that is, "0") when the output signal (SET) of the NAND gate 67 is input the output signal (Valve Output) the low level of the until the input to maintain the changed value regardless of the output signal (SET) of said NAND gate (67).

도 8은 도 5의 디지털/타이밍 발생기의 입력신호 파형도이다. 8 is an input signal waveform of the D / A timing generator of FIG. 동 도면에 도시한 바와 같이, 디지털신호의 최하위 비트에 대응하는 신호선택기(61)에 인가되는 클럭신호(SIGNAL0)는 예를 들면 시스템클럭신호(CLK)를 1/2분주하고, 디지털신호의 2번째 비트에 대응하는 신호선택기(62)에 인가되는 클럭신호(SIGNAL1)는 예를 들면 시스템클럭신호(CLK)를 1/4분주하며, 디지털신호의 3번째 비트에 대응하는 신호선택기(63)에 인가되는 클럭신호(SIGNAL2)는 예를 들면 시스템클럭신호(CLK)를 1/8분주하고, 디지털신호의 4번째 비트에 대응하는 신호선택기(64)에 인가되는 클럭신호(SIGNAL3)는 예를 들면 시스템클럭신호(CLK)를 1/16분주하며, 디지털신호의 5번째 비트에 대응하는 신호선택기(65)에 인가되는 클럭신호(SIGNAL4)는 예를 들면 시스템클럭신호(CLK)를 1/32분주하고, 디지털신호의 6번째 비트에 대응하는 신호선택기(66)에 인가되는 클럭신 As shown in the figure, the clock signal (SIGNAL0) applied to the signal selector 61, which corresponds to the least significant bit of the digital signal, for example frequency division half the system clock signal (CLK), and a second digital signal a clock signal (SIGNAL1) is dispensed one-quarter the system clock signal (CLK), for example, and signal selector 63 corresponding to the third bit of the digital signal applied to the signal selector 62 corresponding to the second bit applied to the clock signal (SIGNAL2) is, for example frequency division 1/8 the system clock signal (CLK) and clock signal (SIGNAL3) applied to the signal selector 64 corresponding to the fourth bit of the digital signal is e.g. 1/16 frequency divider a system clock signal (CLK) and frequency division clock signal (SIGNAL4) applied to the signal selector (65) corresponding to the fifth bit of the digital signal, for example 1/32 the system clock signal (CLK) and, a clock signal is applied to the selector 66 corresponding to the sixth bit of the digital signal Seen (SIGNAL5)는 예를 들면 시스템클럭신호(CLK)를 1/64분주하여 생성할 수 있다. (SIGNAL5) may be generated by frequency division 1/64 the system clock signal (CLK), for example.

도 8에 도시한 리셋신호(RESET), 클럭신호(SIGNAL0~SIGNAL5) 및 램프신호(RAMP)가 도 5의 디지털/타이밍 발생기에 인가되는 상태에서 디지털신호(BIT5~BIT0)로서 "101011"이 인가되는 경우에 신호선택기(61~66)의 출력신호(S0~S5)와 낸드게이트(67)의 출력신호(SET), 래치 메모리(68)의 출력신호(Valve Output) 및 디지털/타이밍 발생기의 출력신호(Output)가 도 9에 도시되어 있다. As a reset signal (RESET), a clock signal (SIGNAL0 ~ SIGNAL5) and the ramp signal (RAMP) is a digital signal in a state applied to a digital / timing generator of FIG. 5 (BIT5 ~ BIT0) shown in Figure 8 is the "101 011" the output signal (Valve output) and the output of the D / a timing generator when the signal selector (61 ~ 66) the output signal (S0 ~ S5) to the output of NAND gate 67 is the signal (SET), the latch memory 68 of the the signal (Output) is shown in FIG.

여기서, 낸드게이트(67)의 출력신호(SET)는 신호선택기(61~66)의 출력신호(S0~S5)가 모두 하이레벨인 시점(즉, 음영처리된 부분)에서 로우레벨로 된다. Here, the output signal (SET) of the NAND gate 67 is at a low level in the output signal (S0 ~ S5) is a point in time (that is, the shaded portion) all the high level of the signal selector (61 ~ 66). 상기 래치 메모리(68)의 출력신호(Valve Output)는 로우레벨의 낸드게이트(67)의 출력신호(SET)가 입력되면 로우레벨로 변환된 후에 리셋신호(RESET)가 입력될 때까지 낸드게이트(67)의 출력신호(SET)에 상관없이 로우레벨을 유지한다. The output signal (Valve Output) of the latch memory 68 is a NAND gate until the input the output signal (SET) is the reset signal (RESET) after the conversion to the low level input of the NAND gate 67 is at a low level ( 67) at the low level regardless of the output signal (SET) to maintain the. 따라서, 디지털/타이밍 발생기의 출력신호(Output)는 상기 래치 메모리(68)의 출력신호(Valve Output)의 출력이 로우레벨로 되기 전까지 램프신호(RAMP)를 추종하다가 상기 래치 메모리(68)의 출력신호(Valve Output)의 출력이 로우레벨로 되면 디지털/타이밍 발생기의 출력신호(Output)는 증감 없이 그 상태를 유지한다. Therefore, the output signal (Output) of the D / A timing generator is the output of the latch memory 68 while following the ramp signal (RAMP) until the outputs have a low level of the output signal (Valve Output) of the latch memory 68 signal output signal (output) of the D / a timing generator when the output is at a low level of (Valve output) will stay that way without sensitizer. 즉, 상기 래치 메모리(68)의 출력신호(Valve Output)가 로우레벨로 됨에 따라 트랜지스터(N1)가 턴오프(Turn-Off)상태로 되어, 미도시한 표시부의 픽셀 라인에 접속된 디지털/타이밍 발생기의 출력단의 출력신호(Output)는 픽셀 라인에 기 충전된 충전 전하에 의하여 이전 상태를 유지하게 된다(도 9에서 T1~T2 구간 참조). That is, the output signal (Valve Output), the transistor (N1) is turned off (Turn-Off) as the low level state of the latch memory 68, a digital / timing connected to the pixel lines of the non-illustrated display portion the output signal (output) of the output stage of the generator is to keep the previous state by the electric charge charged in the charger pixel line (see T1 ~ T2 period in Fig. 9). 이렇게 하여 하나의 영상신호인 6비트 디지털 데이터(즉, "101011")에 대한 아나로그신호로의 변환이 완료된다. In this way the six-bit digital data to a video signal (i.e., "101 011") is converted to the analog signal on is completed.

그후, 리셋신호(RESET)가 하이레벨로 변화하면(도 9의 T2 참조) 생기 래치 메모리(68)의 출력신호(Valve Output)가 하이레벨로 변화하며, 이에 따라 트랜지스터(N1)가 턴온(Turn-On)상태로 된다. Then, when the reset signal (RESET) is changed to the high level (see the T2 Fig. 9) and changes the output signal (Valve Output) is at a high level of animation latch memory 68, so that the transistor (N1) is turned on (Turn It is a -On) state. 이때, 램프신호(RAMP)가 로우레벨이므로 미도시한 표시부의 픽셀 라인에 기 충전된 충전 전하가 트랜지스터(N1)을 매개로 램프신호 입력단측으로 방전됨에 따라 디지털/타이밍 발생기의 출력단의 출력신호(Output)로 로우레벨로 된다(도 9의 T2~T3 구간 참조). At this time, the ramp signal (RAMP) at a low level because it is not shown, a display unit the charger to the pixel line charging charge, the transistor (N1) a as the medium discharge side of the ramp signal input terminal an output signal at the output of the D / A timing generator (Output of ) it is in the low level (see T2 ~ T3 section in FIG. 9). 이어, 디지털/타이밍 발생기의 출력신호(Output)는 상기 래치 메모리(68)의 출력신호(Valve Output)의 출력이 로우레벨로 되기 전까지 램프신호(RAMP)를 추종하면서, 후속하는 6비트의 디지털 영상신호에 대한 아나로그신호로의 변환이 이루어지게 된다. Then, the D / A output signal (Output) of the timing generator is a digital image of 6 bits and following the ramp signal (RAMP) until the output of the output signal (Valve Output) of the latch memory 68 to the low level, and subsequent the conversion to the analog signal for the signal will be written.

한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이며, 이러한 변형 및 수정이 첨부되는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것이라는 것은 자명한 것이다. On the other hand, the present invention is not limited to the specific embodiments thereof, will which can be carried out modifications and variations to a number of within a range that does not depart from the gist of the present invention, such modifications and claims, are modified are attached If included in it will be apparent that belong to the invention.

이상 설명한 바와 같이 본 발명에 의하면, 디지털/타이밍 발생기에 의하여 입력되는 디지털신호의 비트 수에 대응하는 클럭신호를 사용하고 대략 30개 정도의 트랜지스터만으로 채널마다 삽입되는 디지털/아날로그변환기를 대체할 수 있으므로, 디지털/아날로그변환기의 성능을 열화시키지 않으면서도 소면적화를 구현할 수 있게 된다. Or more, according to the present invention as described above, using a clock signal corresponding to the number of bits of the digital signal inputted by the digital / timing generator and it is possible to replace the digital / analog converter to be inserted for each channel of only transistors of about 30 If, causing deterioration of the performance of the D / a converter is able to implement the even carding optimization.

따라서, 본 발명에 따른 디지털/타이밍 발생기를 구비한 디지털/아날로그변 환기는 성능의 열화 없이 소면적으로 구현되므로, 표시부와 동일한 투명 절연기판상에 그 표시부를 구동하는 구동회로를 일체로 형성하는 경우에 적용하기에 적합한 것이다. Therefore, when the ventilation D / service with a digital / timing generator according to the invention is implemented in a small area without any degradation of performance, forming a drive circuit for driving the display portion on the same transparent insulating substrate and a display portion integrally to be suitable for the application.

Claims (13)

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  2. 영상신호인 디지털신호를 평판 디스플레이 패널에 전달하기 위하여 아날로그신호로 변환하는 디지털/아날로그 변환기에 있어서, In the digital signal to the video signal D / A converter for converting an analog signal to transmit to the flat display panel,
    기준클럭신호의 1/(2 n )(여기서, n=0,1.2,...,N) 분주에 의하여 생성된 것으로서 디지털신호의 비트 수에 대응하는 개수의 클럭신호중 하나의 클럭신호를 각각 입력받아, 각각 수신되는 1비트의 디지털신호에 근거하여 상기 입력되는 클럭신호를 출력하는 N개의 신호선택기와, Based on 1 / of the clock signal (2 n) (where, n = 0,1.2, ..., N ) as input generated by dividing the number of clock sinhojung a clock signal corresponding to the number of bits of the digital signal, respectively take, N of the signal selector for outputting a clock signal to the input based on the digital signal of one bit is received, respectively, and
    상기 신호선택기의 출력이 모두 하이 레벨인 구간에서 하기의 래치 메모리에 저장된 값을 반전시키기 위한 신호를 출력하는 반전신호출력부와, And the inverted signal output unit for all of the output of the signal selector outputs the signal for inverting the value stored in the memory of the latch to a high level in the period,
    상기 반전신호출력부로부터의 신호에 따라 신호를 래치하고 리셋 신호가 인가될 때까지 래치된 값을 유지하는 래치 메모리와, A latch memory to latch the signals in accordance with a signal from the inverting signal output unit and keep the latched value until the reset signal is applied,
    상기 래치 메모리에 래치된 신호에 의하여 구동되어 램프신호를 온/오프 출력하는 램프신호출력 스위칭부를 포함하여 구성된 것을 특징으로 하는 디지털/아날로그 변환기. A digital / analog converter, characterized in that configured to include the latch is driven by a signal latched by the memory output signal lamp switching on / off output signal of the lamp unit.
  3. 제2항에 있어서, 3. The method of claim 2,
    상기 반전신호출력부는 낸드게이트로 구성된 것을 특징으로 하는 디지털/아날로그 변환기. The inverted signal output section a digital / analog converter, characterized in that consisting of a NAND gate.
  4. 제3항에 있어서, 4. The method of claim 3,
    상기 신호선택기는, 디지털신호의 소정 비트신호가 그 게이트에 인가되고 그 소오스에 클럭신호 또는 양의 전원이 인가되며 드레인이 상호 접속되어 출력단을 구성하는 상보적 극성을 가진 2개의 트랜지스터로 구성된 것을 특징으로 하는 디지털/아날로그 변환기. The signal selector, characterized in that the predetermined bit signal of a digital signal consisting of the two transistors is applied, and is the power source of the clock signal or the amount applied to the source and drain are mutually connected to the gate with a complementary polarity constituting the output stage digital / analog converter of.
  5. 제4항에 있어서, 5. The method of claim 4,
    상기 래치 메모리는, The latch memory,
    게이트단에 상기 낸드게이트의 출력신호가 인가되고 소오스가 양의 전원에 연결된 제1 트랜지스터와, The gate terminal of the first transistor is the output signal of the NAND gate and the source is connected to a positive power supply,
    게이트단에 리셋신호가 인가되고 소오스가 상기 제1 트랜지스터의 드레인에 접속되고 드레인이 접지에 접속된 상기 제1 트랜지스터와는 반대 극성의 제2 트랜지스터와, And applying a reset signal to the gate terminal and the source is connected to the drain of the first transistor, a drain of the first transistor and the second transistor of opposite polarity connected to the ground,
    상기 제1 트랜지스터와 제2 트랜지스터와의 접속점의 신호를 반전시켜 출력 신호로서 출력하는 제1인버터와, And a first inverter to output as an output signal by inverting the signal of the connection point between the first transistor and the second transistor,
    상기 제1인버터에 병렬접속되어 상기 제1인버터의 출력을 반전시켜 제1인버터의 입력단에 공급하는 제2인버터로 구성된 것을 특징으로 하는 디지털/아날로그 변환기. A digital / analog converter, characterized in that connected in parallel with the first inverter consisting of the second inverter to supply the input terminal of the first inverter inverts the output of the first inverter.
  6. 제4항 또는 제5항에 있어서, 5. The method of claim 4 or 5,
    상기 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 이용한 박막 트랜지스터(Thin Film Transistor; TFT)로 형성된 것을 특징으로 하는 디지털/아날로그 변환기. The transistor is a low temperature polysilicon (Low Temperature Poly-Si; LTPS); digital / analog converter, characterized in that formed in (Thin Film Transistor TFT) using a thin film transistor.
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