KR100800911B1 - Method for fabricating phase change ram device - Google Patents

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KR100800911B1 KR1020060135925A KR20060135925A KR100800911B1 KR 100800911 B1 KR100800911 B1 KR 100800911B1 KR 1020060135925 A KR1020060135925 A KR 1020060135925A KR 20060135925 A KR20060135925 A KR 20060135925A KR 100800911 B1 KR100800911 B1 KR 100800911B1
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Abstract

A method for manufacturing a phase change memory device is provided to reduce the number of interlayer dielectrics and to lower the height of the phase change memory device by forming an upper electrode and an upper wire on a same interlayer dielectric. A first interlayer dielectric(35) is formed on a substrate(31) on which a lower wire(33) and a first via hole for exposing the lower wire is formed. A plug(37) is formed in the first via hole, and a lower electrode(38) is formed on the first interlayer dielectric so as to be contacted to the plug. A second interlayer dielectric(41) covering the lower electrode is formed on the first interlayer dielectric, and a first trench is formed and patterned up to a middle depth thereof so as to include a second via hole exposing the lower electrode. The second via hole in the first trench is filled to form a phase change layer(47) contacted to the lower electrode. A portion adjacent to the first trench of the second interlayer dielectric is patterned up to a middle depth thereof to form a second trench. An upper electrode(51) is formed on the second interlayer dielectric including a surface of the second trench so as to be contacted to the phase change layer. The second trench is filled to form an upper wire(53) contacted to the upper electrode, and the upper electrode is patterned except for a portion being electrically contacts the phase change layer to the upper wire.

Description

상변화 메모리소자의 제조방법{Method for fabricating phase change RAM device} The phase change memory device manufacturing method of the {Method for fabricating phase change RAM device}

도 1a 내지 도 1c은 종래 기술에 따른 상변화 메모리소자의 제조방법을 도시하는 공정도. FIG step of Figure 1a to 1c illustrate a method of manufacturing a phase change memory element according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 상변화 메모리소자의 제조방법을 도시하는 공정도. Figure 2a to 2e are process drawings showing a method of manufacturing a phase change memory device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 * * Description of the Related Art *

31 : 기판 33 : 하부 배선 31: substrate 33: a lower wiring

35 : 제 1 층간절연층 36 : 제 1 비아홀 35: a first interlayer insulation layer 36: first via hole

37 : 플러그 39 : 하부전극 37: plug 39: lower electrode

41 : 제 2 층간절연층 43 : 제 2 비아홀 41: second interlayer insulating layer 43: a second via hole

45 : 제 1 트렌치 47 : 상변화막 45: first trenches 47: phase change layer

49 : 제 2 트렌치 51 : 상부 전극 49: second trenches 51: upper electrode

53 : 상부 배선 53: upper wiring

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 상변화막이 비정질(amorphous) 상태와 결정상태에서 저항이 서로 다른 점을 이용해서 "1" 또는 "0"을 기억하는 상변화 메모리소자(Phase Change RAM)의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, particularly, a phase change to a phase-change film, using the amorphous (amorphous) state and the resistance is different in the crystalline state that stores a "1" or "0" memory element (Phase It relates to a process for preparing a Change RAM).

반도체 메모리 소자는 디램(Dynamic Random Access Memory : DRAM) 및 에스램(Static Random Access Memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(Read Only Memory : ROM) 제품으로 크게 구분할 수 있다. The semiconductor memory device is a DRAM (Dynamic Random Access Memory: DRAM) and S-RAM (Static Random Access Memory: SRAM) ll-volatile, yet the data input and output of a fast random access memory (RAM) of the data loss over time, with the product and , once you enter the data can maintain its state ROM, but the input and output of data slow: may be identified by (Read Only Memory ROM) product. 이와 같은 전형적인 메모리 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. The exemplary memory device such represent the logic "0" or logic "1" in accordance with the stored charge or not.

여기서, 휘발성 메모리 소자인 디램(DRAM)은 주기적인 리프레쉬(Refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(Capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. Here, the dynamic random access memory (DRAM) volatile memory device is a high charge storage capacity required due to the need for periodic refresh (Refresh) operation, whereby there is a lot of effort is attempted to increase the capacitor (Capacitor) surface area of ​​the electrode. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. However, increasing the surface area of ​​the capacitor electrode is difficult to increase the degree of integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(Flash Memory) 소자에 대한 수요가 늘고 있다. On the other hand, the non-volatile memory device may gatneunde almost indefinite storage capacity, increasing demand for the EEPROM (Elecrtically Erasable and Programmable ROM) electrically flash memory (Flash Memory) is input and output as possible, such as devices. 이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. The flash memory cell generally has a vertically stacked gate structure having a floating gate (Floating Gate) formed on the silicon substrate. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(Tunneling)시키는 방법을 사용한다. A multi-layer gate structure is typically one or more of the tunnel oxide film or a dielectric film, and includes a control gate (Control Gate) formed in the top or the vicinity of the floating gate, the principle of write or erase the data in the flash memory cell is the tunnel oxide film through use a method of tunneling (tunneling) charges. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. At this time, a high operating voltage is required in comparison to the supply voltage. 이로 인하여, 상기 플래쉬 메모리 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Due to this, the flash memory devices have a step-up circuit is required to form the voltages necessary for the write and erase operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 메모리 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 메모리 소자(Phase-Change Random Access Memory ; PRAM)이다. Therefore, the non-volatile characteristics, and random access is possible, and while the degree of integration of devices increases, too, had a lot of effort to develop a new memory device structure simple, thereby leading to a phase change memory element (Phase-Change Random Access Memory appears along; PRAM )to be. 상변화 메모리 소자는 상변화막으로서 칼코게나이드(Chalcogenide)막을 널리 사용한다. The phase change memory devices are widely used chalcogenide (Chalcogenide) film as a phase change film. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(Joule Heat)에 따라 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 가역적인 상변화(Phase Change)를 일으켜 "1" 또는 "0"을 기억한다. At this time, the chalcogenide film of germanium (Ge), styryl emptying (Sb) and telru Solarium as a compound film (hereinafter referred to as "GST layer ') containing (Te), the GST film provided current, i.e., joule depending on the heat (Joule heat) causing the amorphous (Amorphouse) and the crystalline state (crystalline) reversible phase change between the state (phase change) stores a "1" or "0".

도 1a 내지 도 1c은 종래 기술에 따른 상변화 메모리소자의 제조방법을 도시하는 공정도이다. Figure 1a to 1c is a process chart showing a method of manufacturing a phase change memory element according to the prior art.

도 1a를 참조하면, 기판(11) 상에 도전성 금속을 증착하고 포토리쏘그래피 방법으로 패터닝하여 하부 배선(13)을 형성한다. Referring to Figure 1a, by depositing a conductive metal, and is patterned by photolithography method on the substrate 11 to form the lower wiring 13. 상기에서 기판(11)은 트랜지스터(도시되지 않음)가 형성된 반도체기판 상에 형성된 절연층일 수도 있다. Substrate 11 from the insulating layer may be formed on a semiconductor substrate on which a transistor (not shown) formed.

기판(11) 상에 BPSG 또는 TEOS 등의 산화실리콘을 화학기상증착(Chemical Vapor Deposition : CVD) 등의 방법으로 하부 배선(13)을 덮도록 증착하여 제 1 층 간절연층(15)을 형성한다. BPSG or chemical vapor deposition of silicon oxide, such as TEOS to a substrate (11) is deposited so as to cover the lower wiring 13, for example by (Chemical Vapor Deposition CVD) to form a first layer badly yeoncheung 15. 그리고, 제 1 층간절연층(15)을 포토리쏘그래피 방법으로 패터닝하여 하부 배선(13)을 노출시키는 제 1 비아홀(16)을 형성한다. Then, the formation of the first interlayer insulating layer a first via hole 16 to 15 is patterned by a photolithography method to expose the lower wire (13).

계속해서, 제 1 층간절연층(15) 상에 도전성 금속을 제 1 비아홀(16)을 채우도록 증착하고 화학적-기계적 연마(CMP) 방법으로 연마하여 제 1 비아홀(16) 내에 제 1 플러그(17)을 형성한다. Subsequently, the first interlayer insulating layer 15 onto the conductive metal deposited to fill the first via hole 16 to the chemical-first plug in the polished mechanically polishing (CMP) method of the first via hole 16 (17 ) to form.

그리고, 제 1 층간절연층(15) 상에 도전성 금속을 증착하고 포토리쏘그래피 방법으로 제 1 플러그(17)와 접촉되도록 패터닝하여 하부전극(19)을 형성한다. Then, the first depositing a conductive metal on the insulating interlayer 15 and is patterned such that the photo lithography in contact with the first plug (17) in our method to form lower electrode (19).

도 1b를 참조하면, 제 1 층간절연층(15) 상에 BPSG 또는 TEOS 등의 산화실리콘을 CVD 등의 방법으로 하부 전극(19)을 덮도록 증착하여 제 2 층간절연층(21)을 형성한다. Referring to Figure 1b, the first deposition so as to cover the interlayer insulating layer 15. How the lower electrode 19 such as a silicon oxide, such as BPSG or TEOS CVD on a second interlayer insulating layer 21 . 그리고, 제 2 층간절연층(21)을 포토리쏘그래피 방법으로 패터닝하여 하부 전극(19)을 노출시키는 제 2 비아홀(22)을 형성한다. Then, the first to form a second via hole 22 exposing the lower electrode 19 is patterned into a second photo interlayer insulating layer 21. A lithographic method.

계속해서, 제 2 층간절연층(21) 상에 상변화물질을 제 2 비아홀(22)을 채워 제 1 플러그(17)와 접촉되도록 증착하여 상변화막(23)을 형성하고, 상기 상변화막(23) 상에 상부전극(25)을 형성한다. Subsequently, the second interlayer insulating layer 21 onto the phase change material in the second via holes 22 to fill the first plug (17) is deposited in contact with the phase change to form a film 23, the phase change layer on 23 to form the upper electrode 25. 그리고, 상부전극(25) 및 상변화막(23)을 포토리쏘그래피 방법으로 패터닝한다. Then, the patterning of the upper electrode 25 and the phase change layer 23 in a photolithography method. 상기에서 상변화막(23)을 GST, 즉, GeSb 2 Te 4 및 Ge 2 Sb 2 Te 5 A phase change layer 23 from the GST, i.e., GeSb 2 Te 4 and Ge 2 Sb 2 Te 5 중 어느 하나로 형성한다. It is formed of one of the. 또한, 상부전극(25)은 다결정실리콘 계열 또는 금속 계열을 형성할 수 있다. Further, the upper electrode 25 may be formed of a polycrystalline silicon-based or metal-based.

도 1c를 참조하면, 제 2 층간절연층(21) 상에 BPSG 또는 TEOS 등의 산화실리콘을 CVD 등의 방법으로 상부 전극(25)을 덮도록 증착하여 제 3 층간절연층(27)을 형성한다. Referring to Figure 1c, the second deposition so as to cover the interlayer insulating layer 21, upper electrode 25, a silicon oxide such as BPSG or TEOS as a method of CVD or the like onto it to form a third interlayer insulating layer 27 . 그리고, 제 3 층간절연층(27)을 포토리쏘그래피 방법으로 패터닝하여 상부 전극(25)을 노출시키는 제 3 비아홀(26)을 형성한다. Then, the first to form the third via holes 26 for patterning the third interlayer insulating layer 27, the photolithography method to expose the upper electrode 25.

계속해서, 제 3 층간절연층(27) 상에 도전성 금속을 제 3 비아홀(26)을 채워 상부전극(25)와 접촉되도록 증착하고 CMP 하여 제 3 비아홀(26) 내에 제 2 플러그(28)을 형성한다. Subsequently, the third filling the interlayer insulating layer the third via holes 26, an electrically conductive metal on the 27 a second plug (28) is deposited so as to contact with the upper electrode 25, and CMP in the third via holes 26 forms.

그리고, 제 3 층간절연층(27) 상에 도전성 금속을 증착하고 포토리쏘그래피 방법으로 제 2 플러그(28)와 접촉되도록 포토리쏘그래피 방법으로 패터닝하여 상부 배선(29)을 형성한다. And, the third by depositing a conductive metal on the interlayer insulating layer 27 and patterned into a photo lithography photolithography method so as to contact with the second plug 28 in our method to form the upper wiring 29.

상술한 바와 같이 종래 기술에 따른 상변화 메모리 소자는 하부 배선(13), 제 1 플러그(17), 하부전극(19), 상변화막(23), 상부전극(25), 제 2 플러그(28) 및 상부 배선(29)을 순차적으로 형성하는데, 상부 배선(29)이 중첩되게 형성되는 상변화막(23)과 상부전극(25)과 다른 평면 상에 형성된다. Conventional phase change memory element includes a lower wire 13, a first plug 17, a lower electrode 19, a phase change layer 23, the upper electrode 25, the second plug according to the technique as described above (28 ) and to form the upper wiring 29 in sequence, the upper wiring 29 is formed on the phase change layer 23 and the upper electrode 25 and the other plane is formed to overlap.

그러므로, 종래 기술에 따른 상변화 메모리 소자는 상부 전극과 상부 배선이 다른 층간절연층 상에 형성되므로 층간절연층 수가 증가되어 높이가 증가되는 문제점이 있었다. Thus, phase change memory element according to the prior art because the upper electrode and the upper wiring formed on the other interlayer insulating layer there is a problem in that increasing the height of the increase in the number of inter-layer insulating layer. 또한, 층간절연층에 상부 전극과 상부 배선 사이를 전기적으로 연결하기 위한 플러그를 형성하여야 하므로 공정 수가 증가하는 문제점이 있었다. In addition, since the plug must be formed to electrically connect between the upper electrode and the upper wiring on the interlayer insulating layer has a problem of increasing the number of steps.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상부전극과 상부 배선을 동일한 층간절연층에 형성하여 층간절연층 수를 줄이는 것에 의해 높이를 감소시키면서 공정 수를 감소시킬 수 있는 상변화 메모리 소자의 제조방법을 제공함에 있다. Thus, the technical problem is the manufacturing method of the phase-change memory device capable of reducing the step number while reducing the height by is formed in the same interlayer insulating layer to the upper electrode and the upper wiring to reduce the number of inter-layer insulating layer another object of the present invention to provide.

본 발명의 다른 목적은 상부 배선의 저항을 감소시켜 소자의 전기적 특성을 향상시킬 수 있는 상변화 메모리 소자의 제조방법을 제공함에 있다. Another object of the present invention is a method of manufacturing a phase change memory element that can improve the electrical characteristics of the device by reducing the resistance of the upper wiring to provide.

상기 기술적 과제를 이루기 위한 본 발명에 따른 상변화 메모리소자의 제조방법은 하부 배선이 형성된 기판 상에 제 1 층간절연층을 형성하고 상기 하부 배선을 노출시키는 제 1 비아홀을 형성하는 공정과, 상기 제 1 비아홀 내에 플러그를 형성하고 상기 제 1 층간절연층 상에 상기 플러그와 접촉되도록 하부전극을 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 하부 전극을 덮는 제 2 층간절연층을 형성하고 상기 하부 전극을 노출시키는 제 2 비아홀과 상기 제 2 비아홀을 포함하도록 중간 깊이까지만 패터닝한 제 1 트렌치를 형성하는 공정과, 상기 제 1 트렌치 내에 상기 제 2 비아홀을 채워 상기 하부 전극과 접촉되는 상변화막을 형성하는 공정과, 상기 제 2 층간절연층의 상기 제 1 트렌치와 인접되는 부분을 중간 깊이까지만 패터닝하여 제 2 트렌치 The step of forming the above-mentioned technical problems the method of manufacturing a phase change memory device according to the present invention for achieving the first interlayer insulating layer on a substrate, the lower wiring is formed, and forming the first via hole exposing the lower interconnection, and the first forming a plug in the first via holes and forming the first inter-layer insulation and the step of forming the lower electrode in contact with the plugs on the floor, the first inter-layer insulating the second insulating layer covering the lower electrode on the layer and the a second via hole and a step of forming a first trench patterned up to medium depth to include the second via hole exposing the lower electrode, and filled in the second via hole in the first trench film phase change that is in contact with the lower electrode forming step, the second to the first portion adjacent to the first trench of the interlayer insulating layer is patterned only medium depth of the second trench 를 형성하는 공정과, 상기 제 2 트렌치 표면을 포함하는 상기 제 2 층간절연층 상에 상기 상변화막과 접촉되게 상부 전극을 형성하는 공정과, 상기 제 2 트렌치 내부를 채워 상기 상부 전극과 접촉되는 상부 배선을 형성하고 상기 상부 전극을 상기 상변화막과 상부 배선 사이를 전기적으로 연결하는 부분을 제외하고 패터닝하여 제거하는 공정을 포함한다. And the step of forming the said second step of forming the first upper electrode in contact with the phase change layer on the second inter-layer insulating layer including a trench surface and filled the inside of the second trench in contact with the upper electrode forming an upper wiring and a step of excluding a portion for electrically connecting between the phase change layer and the upper wiring of the top electrode is patterned and removed.

바람직하게는, 기판은 트랜지스터(도시되지 않음)가 형성된 반도체기판 상에 형성된다. Preferably, the substrate is formed on the semiconductor substrate on which a transistor (not shown) formed.

바람직하게는, 상변화막을 상기 제 2 층간절연층 상에 상변화 물질을 증착하 고 연마하여 형성한다. Preferably, the phase-change film is formed by polishing doing depositing a phase change material on the second interlayer insulating layer.

바람직하게는, 상변화막을 GeSb2Te4 및 Ge2Sb2Te5 중 어느 하나로 형성한다. Preferably, the form of any one of a phase-change film GeSb2Te4 and Ge2Sb2Te5.

바람직하게는, 상부 전극을 베리어 금속으로 형성한다. Advantageously, forming the upper electrode by the barrier metal.

바람직하게는, 상부 배선을 상기 상부 전극 상에 상기 제 2 트렌치를 채우도록 구리를 증착하고 연마하여 형성한다. Advantageously, by forming the upper wiring depositing the copper to fill the second trench on the upper electrode and polishing.

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다. With reference to the accompanying drawings the present invention will be described in detail.

도 2a 내지 도 2e는 본 발명에 따른 상변화 메모리소자의 제조방법을 도시하는 공정도이다. Figure 2a to 2e are process drawings showing a method of manufacturing a phase change memory device according to the present invention.

도 2a를 참조하면, 기판(31) 상에 도전성 금속을 증착하고 포토리쏘그래피 방법으로 패터닝하여 하부 배선(33)을 형성한다. Referring to Figure 2a, by depositing a conductive metal, and is patterned by photolithography method on the substrate 31 to form the lower wiring 33. 상기에서 기판(31)은 트랜지스터(도시되지 않음)가 형성된 반도체기판 상에 형성된 절연층일 수도 있다. Substrate 31 from the insulating layer may be formed on a semiconductor substrate on which a transistor (not shown) formed.

기판(31) 상에 BPSG 또는 TEOS 등의 산화실리콘을 화학기상증착(Chemical Vapor Deposition : CVD) 등의 방법으로 하부 배선(33)을 덮도록 증착하여 제 1 층간절연층(35)을 형성한다. Substrate 31, chemical silicon oxide such as BPSG or TEOS in the vapor deposition: vapor-deposited so as to cover the lower wiring 33, for example by (Chemical Vapor Deposition CVD) to form a first interlayer insulating layer 35. 그리고, 제 1 층간절연층(35)을 포토리쏘그래피 방법으로 패터닝하여 하부 배선(33)을 노출시키는 제 1 비아홀(36)을 형성한다. Then, the formation of the first interlayer insulating layer a first via hole (36) which is patterned to 35 by photolithography method to expose the lower wire (33).

계속해서, 제 1 층간절연층(35) 상에 도전성 금속을 제 1 비아홀(36)을 채우도록 증착하고 화학적-기계적 연마(CMP) 방법으로 연마하여 제 1 비아홀(36) 내에 플러그(37)을 형성한다. The plug 37 in the polished mechanically polishing (CMP) method of the first via hole (36) Subsequently, the first interlayer insulating layer 35 onto the conductive metal deposited to fill the first via hole 36 in the chemical forms.

그리고, 제 1 층간절연층(35) 상에 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(37)와 접촉되도록 패터닝하여 하부전극(39)을 형성한다. Then, the first to deposit a conductive metal on the interlayer insulation layer 35 and photo lithography and patterning to be in contact with plug 37 to our method of forming the lower electrode 39.

도 2b를 참조하면, 제 1 층간절연층(35) 상에 BPSG 또는 TEOS 등의 산화실리콘을 CVD 등의 방법으로 하부 전극(39)을 덮도록 증착하여 제 2 층간절연층(41)을 형성한다. Referring to Figure 2b, the first deposition so as to cover the interlayer insulating layer 35. How the lower electrode 39 such as a silicon oxide, such as BPSG or TEOS CVD on a second interlayer insulating layer 41 .

그리고, 제 2 층간절연층(41)을 포토리쏘그래피 방법으로 패터닝하여 하부 전극(39)을 노출시키는 제 2 비아홀(43)을 형성한다. Then, the first to form a second via hole 43 exposing the lower electrode 39 is patterned into a second photo interlayer insulating layer 41. A lithographic method. 다시, 제 2 층간절연층(41)을 포토리쏘그래피 방법으로 제 2 비아홀(43)을 포함하도록 중간 깊이까지만 패터닝하여 제 1 트렌치(45)를 형성한다. Again, the second patterned up to a depth intermediate interlayer insulating layer 41 by photolithography method to include the second via holes 43 to form a first trench (45).

도 2c를 참조하면, 제 2 층간절연층(41) 상에 상변화 물질을 제 1 트렌치(45) 뿐만 아니라 제 2 비아홀(43)을 채워 하부 전극(39)과 접촉되게 증착한다. Referring to Figure 2c, a second interlayer insulation is deposited in contact with layer 41 to fill the second via hole 43 as well as the first trench 45, a phase change material onto a lower electrode (39). 상기에서 상변화 물질은 GST, 즉, GeSb 2 Te 4 및 Ge 2 Sb 2 Te 5 중 어느 하나이다. Phase change material in the is either of GST, i.e., GeSb 2 Te 4 and Ge 2 Sb 2 Te 5.

그리고, 상변화 물질을 제 2 층간절연층(41)이 노출되도록 CMP 방법으로 연마하여 제 2 비아홀(43) 및 제 1 트렌치(45) 내에 상변화막(47)을 형성한다. And, forming a phase change layer 47 is polished by a CMP method in a second via hole 43 and the first trench (45) such that the second interlayer insulating layer 41 to expose the phase change material.

계속해서, 제 2 층간절연층(41)의 제 1 트렌치(45)와 인접되는 부분을 포토리쏘그래피 방법으로 중간 깊이까지만 패터닝하여 제 2 트렌치(49)를 형성한다. Subsequently, a second moiety which is adjacent to the first trench 45, the interlayer insulating layer 41 by photolithography method and patterned until the intermediate depth to form a second trench (49).

도 2d를 참조하면, 제 2 트렌치(49) 내부 표면을 포함하는 제 2 층간절연층(41) 상에 상변화막(47)을 덮도록 Ta, TaN등의 베리어 금속을 증착하여 상부 전극(51)을 형성한다. Referring to Figure 2d, the second trench 49, the second interlayer insulating layer 41 onto a so as to cover the phase change layer 47 by depositing a barrier metal such as Ta, TaN upper electrode (51, including the inner surface ) to form.

계속해서, 상부 전극(51) 상에 제 2 트렌치(49)를 채우도록 구리를 증착한다. Subsequently, the copper is deposited to fill the second trench (49) on the upper electrode 51. 그리고, 증착된 구리를 상부 전극(51)이 노출되도록 CMP 방법으로 연마하여 제 2 트렌치(49) 내에 상부 배선(53)을 형성한다. And, to form the upper wiring 53 in the second trench 49 is polished by a CMP method so that the upper electrode 51 is exposed to the deposited copper. 이때, 상부 배선(53)은 제 2 트렌치(49)의 표면에 형성된 상부 전극(51)을 통해 상변화막(47)과 전기적으로 연결된다. In this case, the upper wiring 53 is electrically connected to the phase change layer 47 through the upper electrode 51 formed on the surface of the second trench (49).

상기에서 상부 배선(53)을 상부 전극(51)과 제 2 층간절연층(41) 상에 직접 접촉되게 형성하므로 층간절연층 수를 줄여 높이를 감소시킬 수 있을 뿐만 아니라 상부 배선(53)을 상부 전극(51)을 전기적으로 연결하기 위한 수단, 즉, 플러그를 형성하지 않으므로 공정 수가 감소한다. Since forming the upper wiring 53 in the in direct contact on the upper electrode 51 and the second interlayer insulating layer 41 as well as to reduce the height by reducing the number of inter-layer insulating layer above the upper wiring 53 It means for electrically connecting the electrode 51, that is, does not form a plug to reduce the number of steps. 그리고, 상부 배선(53)을 제 2 트렌치(49) 내에 채우고 CMP 방법으로 연마하여 형성하므로 구리로도 형성할 수 있으므로 전기적 특성이 향상된다. And, filling the upper wiring 53 in the second trench 49 is formed by polishing in a CMP method, so that it may be formed of copper, thereby improving the electrical properties.

도 2e를 참조하면, 상부 전극(51)을 포토리쏘그래피 방법으로 패터닝하여 상변화막(47)과 상부 배선(53) 사이를 전기적으로 연결하는 부분을 제외하고 제거한다. Referring to Figure 2e, except as part of an electrical connection between the upper electrode 51, photo lithography and patterning to our method phase change layer 47 and the upper wiring 53 and removed. 이때, 상부 전극(51)이 상변화막(47)을 덮어 노출되지 않도록 패터닝하여야 한다. At this point, it should be patterned so that the upper electrode 51 is not exposed to cover the phase change layer (47).

상술한 바와 같이 본 발명은 제 2 층간절연층에 하부 전극을 노출시키는 제 2 비아홀과 상기 제 2 비아홀을 포함하도록 형성된 제 1 트렌치에 상변화막을 형성하고, 다시, 제 2 층간절연층의 상변화막과 인접하는 부분에 제 2 트렌치를 형성하여 내부를 채우는 상부 배선과, 상기 상부 배선과 직접 접촉되어 상변화막을 전기적으로 연결하는 상부 전극을 형성한다. The present invention as described above, the phase change of the second via hole and the second film is formed a phase change in the first trench is formed to include the second via holes, again, the second insulating layer to expose the lower electrode on the second insulating layer forming a second trench in a portion adjacent to the membrane to be in direct contact with the upper wiring and the upper wiring is formed to fill the inside of the upper electrode electrically connected to a phase-change film. 즉, 상부 배선을 상부 전극과 동일한 제 2 층간절연층 상에 형성한다. In other words, to form the upper wiring on the same second inter-layer insulating layer and the upper electrode.

이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. The present inventors methods and apparatus been described with reference to the embodiments shown in the drawings for better understanding, which only, and other embodiments are possible variety of the modifications and equivalent Those of ordinary skill therefrom in the art that the exemplary it will be understood that point. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다. Therefore, the true technical protection scope of the invention as defined by the appended claims.

본 발명에 따르면 상부 배선을 상부 전극과 동일한 제 2 층간절연층 상에 직접 접촉되게 형성하므로 층간절연층 수를 줄여 높이를 감소시킬 수 있을 뿐만 아니라 상부 배선을 상부 전극을 전기적으로 연결하기 위한 플러그를 형성하지 않으므로 공정 수가 감소되며, 또한, 상부 배선을 구리로 형성하므로 전기적 특성이 향상되는 효과가 있다. According to the present invention, since the upper wiring is formed in direct contact on the same second inter-layer insulating layer and the upper electrode a plug for connecting the upper wiring as well as to reduce the height by reducing the number of inter-layer insulating layer to the top electrode is electrically It does not form, and reduce the number of steps, and also, forming an upper wiring with copper because there is an effect that improves the electrical properties.

Claims (7)

  1. 하부 배선이 형성된 기판 상에 제 1 층간절연층을 형성하고 상기 하부 배선을 노출시키는 제 1 비아홀을 형성하는 공정과, Forming a first interlayer insulating layer on the substrate is a lower wiring formed in the step of forming the first via hole exposing the lower interconnection and,
    상기 제 1 비아홀 내에 플러그를 형성하고 상기 제 1 층간절연층 상에 상기 플러그와 접촉되도록 하부전극을 형성하는 공정과, A step of forming on said first insulating plug and the first interlayer via hole in the first layer form a lower electrode in contact with the plug and,
    상기 제 1 층간절연층 상에 상기 하부 전극을 덮는 제 2 층간절연층을 형성하고 상기 하부 전극을 노출시키는 제 2 비아홀과 상기 제 2 비아홀을 포함하도록 중간 깊이까지만 패터닝한 제 1 트렌치를 형성하는 공정과, The first interlayer insulating step of forming a first trench patterned only intermediate depth forming a second insulating layer covering the lower electrode on the layer, and to include the second via holes and the second via hole exposing the lower electrode and,
    상기 제 1 트렌치 내에 상기 제 2 비아홀을 채워 상기 하부 전극과 접촉되는 상변화막을 형성하는 공정과, Filling said second via hole in the first trench and the step of forming the phase-change film that is in contact with the lower electrode,
    상기 제 2 층간절연층의 상기 제 1 트렌치와 인접되는 부분을 중간 깊이까지만 패터닝하여 제 2 트렌치를 형성하는 공정과, A step of the adjacent portions of the first trenches of the second interlayer insulating layer is patterned to form a second trench up to an intermediate depth and,
    상기 제 2 트렌치 표면을 포함하는 상기 제 2 층간절연층 상에 상기 상변화막과 접촉되게 상부 전극을 형성하는 공정과, On the second interlayer insulating layer including the second trench surface and the step of forming the upper electrode in contact with the phase change layer,
    상기 제 2 트렌치 내부를 채워 상기 상부 전극과 접촉되는 상부 배선을 형성하고 상기 상부 전극을 상기 상변화막과 상부 배선 사이를 전기적으로 연결하는 부분을 제외하고 패터닝하여 제거하는 공정을 포함하는 상변화 메모리소자의 제조방법. Phase change includes the step of the second filling the trench formed in the upper wiring in contact with the upper electrode and removed by patterning except for a portion for electrical connection between the phase change layer and the upper wiring of the upper electrode of memory method for manufacturing a device.
  2. 제 1항에 있어서 The method of claim 1, wherein
    상기 기판은 트랜지스터가 형성된 반도체기판 상에 형성된 절연층인 상변화 메모리소자의 제조방법. The substrate manufacturing method of a phase change memory element in the insulating layer formed on a semiconductor substrate on which a transistor is formed.
  3. 제 1 항에 있어서 The method of claim 1, wherein
    상기 상변화막을 상기 제 2 층간절연층 상에 상변화 물질을 증착하고 연마하여 형성하는 상변화 메모리소자의 제조방법. Method of manufacturing a phase change memory element formed by the first depositing a phase change material on the second interlayer insulating layer and polishing the phase-change film.
  4. 제 1항에 있어서 The method of claim 1, wherein
    상기 상변화막을 GeSb 2 Te 4 및 Ge 2 Sb 2 Te 5 중 어느 하나로 형성하는 상변화 메모리소자의 제조방법. Method of manufacturing a phase change memory element for forming the phase-change film by any one of GeSb 2 Te 4 and Ge 2 Sb 2 Te 5.
  5. 제 1항에 있어서 상기 상부 전극을 베리어 금속으로 형성하는 상변화 메모리소자의 제조방법. The method of claim 1 wherein the method for manufacturing a phase change memory element that forms the top electrode with a barrier metal.
  6. 제 1항에 있어서 The method of claim 1, wherein
    상기 상부 배선을 구리로 형성하는 상변화 메모리소자의 제조방법. Method of manufacturing a phase change memory element to form the upper wiring with copper.
  7. 제 6항에 있어서 The method of claim 6, wherein
    상기 상부 배선을 상기 상부 전극 상에 상기 제 2 트렌치를 채우도록 구리를 증착하고 연마하여 형성하는 상변화 메모리소자의 제조방법. Method of manufacturing a phase change memory element formed by the upper line the deposition of copper to fill the second trench on the upper electrode and polishing.
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