KR100792036B1 - Organic thin film transistor and manufacturing method thereof - Google Patents
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Abstract
Description
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 구조를 개략적으로 나타낸 도면.1 is a view schematically showing the structure of an organic thin film transistor according to an embodiment of the present invention.
도 2a 및 도 2b는 본 발명의 유기 박막 트랜지스터에서 활성층 안에 자발 형성된 Ni1 - XFeX 나노 입자들을 전자현미경으로 찍은 평면도 및 단면도.Figures 2a and 2b are formed spontaneous Ni 1 in the active layer in the organic thin film transistor of the present invention a top view and a cross-sectional view taken in the X Fe X nanoparticles with an electron microscope.
도 3은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 제조 공정을 개략적으로 나타낸 도면.3 is a schematic view illustrating a manufacturing process of an organic thin film transistor according to an exemplary embodiment of the present invention.
도 4는 도 3의 유기 박막 트랜지스터에서의 고분자 박막 안에 금속 나노 입자를 형성하는 일 예를 나타낸 제조 공정도.4 is a manufacturing process diagram illustrating an example of forming metal nanoparticles in a polymer thin film in the organic thin film transistor of FIG. 3.
도 5는 도 3의 유기 박막 트랜지스터에서의 활성층을 형성하는 일 예를 나타낸 제조 공정도.FIG. 5 is a manufacturing process diagram illustrating an example of forming an active layer in the organic thin film transistor of FIG. 3. FIG.
도 6은 도 3의 유기 박막 트랜지스터에서의 소스 전극 및 드레인 전극을 형성하는 일 예를 나타낸 제조 공정도.6 is a manufacturing process diagram illustrating an example of forming a source electrode and a drain electrode in the organic thin film transistor of FIG. 3.
도 7a 내지 도 7d는 본 발명에 따른 유기 박막 트랜지스터의 동작 원리를 설 명하기 위한 도면.7a to 7d are views for explaining the operating principle of the organic thin film transistor according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
110: 게이트 전극110: gate electrode
120 : 활성층 120: active layer
130 : 금속 나노 입자130: metal nanoparticles
140 : 소스 전극140: source electrode
150 : 드레인 전극150: drain electrode
본 발명은 유기 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 내부에 금속 나노 입자가 형성되어 있는 고분자 박막을 활성층으로 이용하는 유기 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to an organic thin film transistor and a method of manufacturing the same, and more particularly, to an organic thin film transistor using a polymer thin film having metal nanoparticles formed therein as an active layer, and a method of manufacturing the same.
유기 박막 트랜지스터(OTFT : Organic Thin Film Transistor)는 일반적으로 기판, 게이트 전극, 절연층, 소스 전극, 드레인 전극 및 활성층(혹은 채널층)을 포함하여 구성되며, 소스 전극 및 드레인 전극 상에 활성층이 형성되는 보텀 콘텍트(BC : Bottom Contact)형과 활성층 상에 소스 전극 및 드레인 전극이 형성되는 탑 콘택트(TC : Top Contact)형으로 나눌 수 있다.An organic thin film transistor (OTFT) generally includes a substrate, a gate electrode, an insulating layer, a source electrode, a drain electrode, and an active layer (or a channel layer), and an active layer is formed on the source electrode and the drain electrode. It can be divided into a bottom contact (BC: bottom contact) type and a top contact (TC: top contact) type in which a source electrode and a drain electrode are formed on the active layer.
최근 디스플레이의 대면적화, 저가격화 및 유연화의 요구에 의해 유기 박막 트랜지스터의 활성층으로 사용될 수 있는 유기 반도체 물질에 대한 연구가 활발히 진행되고 있다.Recently, research on organic semiconductor materials that can be used as active layers of organic thin film transistors has been actively conducted due to the large area, low cost, and flexibility of displays.
종래의 유기 박막 트랜지스터에 있어 활성층을 형성하는데 주로 사용되어 왔던 유기 반도체 물질로는 저분자 유기 물질 중 하나인 펜타센(Pentacene)이 있다. 그러나, 펜타센은 고가이며, 제조 공정 상의 재현성의 부족으로 인하여 소자의 상용화에 일정한 한계가 있다. 즉, 펜타센을 활성층으로 사용하는 유기 박막 트랜지스터는 금속과 절연층 간의 계면 문제(예를 들어, 결정 경계의 불규칙성) 등에 따른 영향으로 소자의 전하 이동도(mobility)가 달라지게 되므로, 동일한 제조 공정에 의하더라도 제작된 소자의 성능이 동일하지 않아 그 재현성이 낮은 문제점이 있었다.In the conventional organic thin film transistor, an organic semiconductor material that has been mainly used to form an active layer is pentacene, which is one of low molecular organic materials. However, pentacene is expensive and there is a certain limit to commercialization of the device due to the lack of reproducibility in the manufacturing process. That is, in the organic thin film transistor using pentacene as an active layer, the charge mobility of the device is changed due to an interface problem between the metal and the insulating layer (for example, irregularity of the crystal boundary), and thus the same manufacturing process. Even by the performance of the manufactured device is not the same, there was a problem that the reproducibility is low.
또한, 펜타센은 외부 환경(특히, 습기)에 민감하기 때문에 적절한 보호막을 형성해주지 않고 외부에 노출시키는 경우에는 쉽게 열화되는 문제점이 있다. 따라서, 펜타센의 열화를 막기 위해서는 여러 단계의 보호막을 형성해주어야 하는 제조 공정상의 번거로움이 있고, 이에 따라 제조 비용이 상승하는 문제점이 있다. 결국, 유기 박막 트랜지스터에 있어 활성층으로 사용되는 펜타센의 열화는 전체 소자의 성능에 악영향을 미치고, 소자의 수명을 단축시키는 결과를 초래하게 된다.In addition, pentacene is susceptible to external environment (particularly, moisture), so that it is easily deteriorated when exposed to the outside without forming an appropriate protective film. Therefore, in order to prevent the deterioration of pentacene, there is a problem in the manufacturing process that must form a protective film of various stages, and thus there is a problem in that the manufacturing cost increases. As a result, the deterioration of pentacene used as the active layer in the organic thin film transistor adversely affects the performance of the entire device and results in shortening the life of the device.
따라서, 본 발명은 전기적 및 화학적으로 안정된 폴리이미드를 활성층으로 사용함으로써, 외부 환경에 의한 영향을 최소화하여 고성능 및 장수명을 갖는 유기 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.Accordingly, the present invention is to provide an organic thin film transistor having a high performance and a long life by minimizing the influence of the external environment by using an electrically and chemically stable polyimide as an active layer, and a method of manufacturing the same.
또한, 본 발명은 가격이 저렴한 폴리이미드를 활성층으로 사용함으로써, 소자의 제조 비용을 절감할 수 있는 유기 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.In addition, the present invention is to provide an organic thin film transistor and a method for manufacturing the same, which can reduce the manufacturing cost of the device by using a low-cost polyimide as an active layer.
또한, 본 발명은 스핀 코팅과 열경화 공정의 간단한 제조 공정을 통해 내부에 금속 나노 입자가 형성된 활성층을 제작함으로써, 소자의 제조 공정을 간소화할 수 있는 유기 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.In addition, the present invention is to provide an organic thin film transistor and a method for manufacturing the same, which can simplify the manufacturing process of the device by manufacturing an active layer having metal nanoparticles formed therein through a simple manufacturing process of spin coating and thermosetting process. .
또한, 본 발명은 활성층 안에 자발 형성된 금속 나노 입자를 채널로 이용함으로써, 높은 캐리어 이동도를 가지는 유기 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.In addition, the present invention is to provide an organic thin film transistor having a high carrier mobility and a method of manufacturing the same by using metal nanoparticles spontaneously formed in the active layer as a channel.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다. Other objects of the present invention will be readily understood through the following description.
본 발명의 일 측면에 따르면, 게이트 전극; 게이트 전극 상에 위치하고, 내부에 금속 나노 입자가 분포된 활성층; 활성층의 일측 상에 위치하는 소스 전극; 및 활성층의 타측 상에 위치하는 드레인 전극을 포함하는 유기 박막 트랜지스터가 제공될 수 있다.According to an aspect of the invention, the gate electrode; An active layer disposed on the gate electrode and having metal nanoparticles distributed therein; A source electrode located on one side of the active layer; And a drain electrode positioned on the other side of the active layer.
여기서, 게이트 전극은 도핑된 실리콘(Si) 기판일 수 있고, 활성층은 폴리이 미드로 형성된 고분자 박막일 수 있다. 또한, 금속 나노 입자는 Ni1 - XFeX, 금(Au), 은(Ag), 철(Fe), 니켈(Ni) 및 코발트(Co) 중 어느 하나의 나노 입자일 수 있다.Here, the gate electrode may be a doped silicon (Si) substrate, and the active layer may be a polymer thin film formed of polyimide. In addition, the metal nanoparticles Ni 1 - may be any one of the nanoparticles of the X Fe X, gold (Au), silver (Ag), iron (Fe), nickel (Ni) and cobalt (Co).
여기서, 본 발명의 유기 박막 트랜지스터는 드레인 전극과 소스 전극 간에 인가되는 외부 전압에 따라 활성층에 분포된 금속 나노 입자 사이를 홉핑함에 의해 전자의 이동이 이루어진다.Herein, the organic thin film transistor of the present invention moves electrons by hopping between the metal nanoparticles distributed in the active layer according to an external voltage applied between the drain electrode and the source electrode.
본 발명의 다른 측면에 따르면, (a) 게이트 전극 상에 내부에 금속 나노 입자가 분포된 활성층을 형성하는 단계; 및 (b) 활성층의 일측 상에 소스 전극을 형성하고, 타측 상에 드레인 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조 방법이 제공될 수 있다.According to another aspect of the invention, (a) forming an active layer in which metal nanoparticles are distributed on the gate electrode; And (b) forming a source electrode on one side of the active layer, and forming a drain electrode on the other side thereof.
여기서, 단계 (a)는 (a1) 게이트 전극 상에 제1 고분자 박막을 형성하는 단계; (a2) 제1 고분자 박막 상에 금속 나노 입자를 형성할 금속 재료를 증착하는 단계; (a3) 증착된 금속 재료 상에 제2 고분자 박막을 형성하는 단계; 및 (a4) 제1 고분자 박막, 금속 나노 입자를 형성할 금속 재료, 제2 고분자 박막을 경화시켜 금속 나노 입자 및 제1 고분자 박막과 제2 고분자 박막이 합쳐진 하나의 고분자 박막을 형성하는 단계를 포함할 수 있다.Here, step (a) comprises the steps of (a1) forming a first polymer thin film on the gate electrode; (a2) depositing a metal material to form metal nanoparticles on the first polymer thin film; (a3) forming a second polymer thin film on the deposited metal material; And (a4) curing the first polymer thin film, the metal material to form the metal nanoparticles, and the second polymer thin film to form one polymer thin film in which the metal nanoparticles and the first polymer thin film and the second polymer thin film are combined. can do.
여기서, 활성층은 폴리이미드로 형성된 고분자 박막일 수 있고, 금속 나노 입자는 Ni1-XFeX, 금(Au), 은(Ag), 철(Fe), 니켈(Ni) 및 코발트(Co) 중 어느 하나의 나노 입자일 수 있다.Here, the active layer may be a polymer thin film formed of polyimide, the metal nanoparticles of Ni 1-X Fe X , gold (Au), silver (Ag), iron (Fe), nickel (Ni) and cobalt (Co) It may be any one nanoparticle.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 유기 박막 트랜지스터 및 그 제조 방법을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 그리고 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, an organic thin film transistor and a method of manufacturing the same according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings, wherein the same or corresponding components are denoted by the same reference numerals and overlapped therewith. The description will be omitted. In describing the present invention, when it is determined that the detailed description of the related well-known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 구조를 개략적으로 나타낸 도면이고, 도 2a 및 도 2b는 본 발명의 유기 박막 트랜지스터에서 활성층 안에 자발 형성된 Ni1-XFeX 나노 입자들을 전자현미경으로 찍은 평면도 및 단면도이다.1 is a view schematically showing the structure of an organic thin film transistor according to an exemplary embodiment of the present invention, Figures 2a and 2b are spontaneously formed Ni 1-X Fe X nanoparticles in the active layer in the organic thin film transistor of the present invention Top view and cross section taken with an electron microscope.
도 1을 참조하면, 본 발명에 따른 유기 박막 트랜지스터는 게이트 전극(110), 내부에 금속 나노 입자(130)가 형성되어 있는 활성층(120), 소스 전극(140) 및 드레인 전극(150)을 포함한다.Referring to FIG. 1, the organic thin film transistor according to the present invention includes a
게이트 전극(110)으로는 도핑(doping)된 실리콘(Si) 기판이 이용될 수 있다. 실리콘 기판에 불순물이 결합되어 소정의 농도로 도핑되면, 도핑된 실리콘 기판 자체가 전도성을 갖는 전극으로서의 기능을 할 수 있게 된다. 따라서, 본 발명에서는 종래의 유기 박막 트랜지스터와 달리 반도체 기판과 반도체 기판 상에 금속 재료 등을 이용하여 형성되는 게이트 전극을 각각 별도로 제작할 필요가 없다.A doped silicon (Si) substrate may be used as the
활성층(120)은 고분자 박막으로 형성되며, 내부에는 금속 나노 입자(130)가 분포되어 있다. 여기서, 활성층(120)을 형성하는 고분자 박막으로는 폴리이미드가 이용될 수 있고, 금속 나노 입자(130)는 Ni1-XFeX, 금(Au), 은(Ag), 철(Fe), 니켈(Ni) 및 코발트(Co) 중 어느 하나의 나노 입자일 수 있다.The
활성층(120) 안에 분포된 금속 산화물 나노 입자(130)의 일 예로서 도 2a 및 도 2b에는 Ni1-XFeX 나노 입자가 도시되고 있다. 도 2a 내지 도 2b에 도시된 바와 같이 Ni1-XFeX 나노 입자는 활성층(120) 안에 분산되어 균일하게 분포하고 있으며, 이러한 금속 나노 입자(130)는 본 발명의 유기 박막 트랜지스터에 인가되는 외부 전압에 따라 캐리어(carrier)의 이동을 위한 채널로서 역할한다(후술할 도 7a 내지 도 7d 참조).As an example of the
소스 전극(140)은 활성층(120)의 일측 상에 형성되고, 드레인 전극(150)은 활성층(120)의 다른 일측 상에 형성된다. 소스 전극(140) 및 드레인 전극(150)으로는 금속 재료를 포함한 다양한 전극 재료가 이용될 수 있다.The
도 3은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터의 제조 공정을 개략적으로 나타낸 도면이다.3 is a view schematically illustrating a manufacturing process of an organic thin film transistor according to an exemplary embodiment of the present invention.
도 3의 단계 (a)를 참조하면, 게이트 전극(110) 상에 내부에 금속 나노 입자(130)가 형성(분포)된 고분자 박막(120a)을 형성한다.Referring to step (a) of FIG. 3, the polymer
여기서, 고분자 박막(120a)은 폴리이미드 박막일 수 있다. 폴리이미드는 독특한 열적, 기계적, 유전적 특성 때문에 집적회로의 절연 중간층, 고밀도 연결소자 패키지를 포함한 여러 분야의 초정밀 전자 공업에서 광범위하게 사용되고 있으며, 좋은 절연 특성으로 인해 절연층으로서의 역할을 수행할 수 있다.Here, the polymer
따라서, 본 발명에 따른 유기 박막 트랜지스터에서는 종래의 유기 박막 트랜지스터에서와 달리 게이트 전극(110)과 활성층(120) 사이에 별도의 절연층을 구비할 필요가 없는 제조 공정 및 제조 비용 상의 이점이 있다. 또한, 전기적 및 화학적으로 안정된 폴리이미드 박막을 사용함으로써 외부 환경(예를 들어, 습기 등)에 의한 영향을 최소화하여 고성능 및 장수명을 가지는 유기 박막 트랜지스터를 제작할 수 있다.Therefore, in the organic thin film transistor according to the present invention, unlike the conventional organic thin film transistor, there is an advantage in the manufacturing process and manufacturing cost that does not require a separate insulating layer between the
고분자 박막(120a) 및 금속 나노 입자(130)의 형성 방법에 대해서는 이하 도 4에서 상세히 설명한다.A method of forming the polymer
도 3의 단계 (b)를 참조하면, 내부에 금속 나노 입자(130)가 형성된 고분자 박막(120a)이 형성된 후에는 고분자 박막(120a)의 일부를 식각함으로써 게이트 전극(110) 의 일부분 상에 활성층(120)을 형성한다.Referring to step (b) of FIG. 3, after the polymer
다만, 도 1 및 도 2를 통해 도시된 본 발명의 일 실시예에 따른 유기 박막 트랜지스터와는 달리 본 발명에 따른 활성층(120)은 게이트 전극(110)의 전면 상에 위치할 수도 있다. 이러한 경우에는 본 단계(도 3의 단계 (b))를 통한 고분자 박막(120a)의 일부 식각 공정은 생략될 수 있으며, 상술한 도 3의 단계 (a)를 통해 형성되는 고분자 박막(120a) 전체가 활성층(120)으로 이용될 수 있다.However, unlike the organic thin film transistor according to the exemplary embodiment of the present invention illustrated in FIGS. 1 and 2, the
이러한 고분자 박막(120a)의 일부 식각 공정에 의한 활성층(120)의 형성 방법에 대해서는 이하 도 5에서 상세히 설명한다.A method of forming the
도 3의 단계 (c)를 참조하면, 활성층(120) 상의 각각의 소정 위치에 소스 전극(140) 및 드레인 전극(150)을 형성한다. 소스 전극(140) 및 드레인 전극(150)의 형성 방법에 대해서는 이하 도 6에서 상세히 설명한다.Referring to step (c) of FIG. 3, the
도 4는 도 3의 유기 박막 트랜지스터에서의 고분자 박막 안에 금속 나노 입자를 형성하는 일 예를 나타낸 제조 공정도이다.4 is a manufacturing process diagram illustrating an example of forming metal nanoparticles in a polymer thin film of the organic thin film transistor of FIG. 3.
도 4의 단계 (a)를 참조하면, 게이트 전극(110) 상에 고분자 박막의 전구체 물질로 이루어진 박막(이하, 이를 제1 고분자 전구체 박막(121-1)이라 함)을 형성한다.Referring to step (a) of FIG. 4, a thin film made of a precursor material of a polymer thin film (hereinafter, referred to as a first polymer precursor thin film 121-1) is formed on the
보다 상세하게는 추후의 공정(도 4의 단계 (d))을 통해 최종적으로 형성하고자 하는 고분자 박막을 기준으로 하였을 때, 그 고분자 박막의 전구체 물질을 소정의 용매와 함께 스핀 코팅하는 등의 방법을 이용하여 게이트 전극(110) 상에 제1 고분자 전구체 박막(121-1)을 형성한다. 예를 들어, 최종 형성하고자 하는 고분자 박막(120a)이 폴리이미드 박막인 경우에는 엔-메틸-2-피롤리돈(NMP : N-Methyl-2-Pyrrolidone)을 용매로 하여 비페닐테트라카르복실릭 디안하이드라이드-피-페닐렌디아민(BPDA-PDA : Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine) 형의 폴리아믹산(이는 폴리이미드의 산성 전구체임)을 게이트 전극(110) 상에 스핀 코팅한다.More specifically, based on the polymer thin film to be finally formed through a subsequent process (step (d) of FIG. 4), a method such as spin coating a precursor material of the polymer thin film with a predetermined solvent, or the like The first polymer precursor thin film 121-1 is formed on the
도 4의 단계 (b)를 참조하면, 제1 고분자 전구체 박막(121-1)을 형성한 이후에는 열경화 공정을 통해 이를 경화시켜 제1 고분자 박막(120a-1)을 형성하고, 형성된 제1 고분자 박막(120a-1) 상에 금속 재료(123)를 증착한다.Referring to step (b) of FIG. 4, after the first polymer precursor thin film 121-1 is formed, the first polymer
먼저, 제1 고분자 박막(120a-1)을 형성하는 방법을 폴리이미드 박막의 형성의 경우를 일 예로 들어 설명한다. 먼저, 폴리아믹산의 스핀 코팅시 사용된 용매(즉, NMP)의 제거를 위해 135 ℃에서 30분 동안 열을 가하는 공정을 진행한다. 이를 통해 용매가 제거된 후에는 질소(N2) 환경 하에서 350 ℃에서 2시간 동안 열을 가하는 경화 공정을 진행함으로써 증착된 폴리아믹산이 경화되어 폴리이미드 박막을 형성하게 된다.First, a method of forming the first polymer
이후, 형성된 제1 고분자 박막(120a-1) 상에 증착되는 금속 재료(123)로는 Ni1-XFeX, 금(Au), 은(Ag), 철(Fe), 니켈(Ni), 코발트(Co) 등이 이용될 수 있으며, 이외에도 추후 설명할 활성층(120) 안에 금속 나노 입자(130)를 형성하여 전하의 이동이 가능한 채널(channel)로서 기능할 수 있는 물질이면 제한없이 이용될 수 있다. 또한, 금속 재료(123)의 증착 방법으로는 스퍼터링(sputtering) 증착법을 포함한 다양한 증착법이 이용될 수 있다. 증착되는 금속 재료(123)의 두께는 본 발명에 이용되는 고분자 박막(120a)의 두께 및 금속 나노 입자(130)를 형성할 금속 재료(123), 용매와 고분자 박막의 전구체 물질의 혼합 비율 및 경화 공정의 조건들에 따라 달라질 수 있으며, 바람직하게는 4 nm가 될 수 있다.Subsequently, the
도 4의 단계 (c)를 참조하면, 증착된 금속 재료(123) 상에 제2 고분자 전구체 박막(121-2)을 형성한다. 이때, 제2 고분자 전구체 박막(121-2)의 형성에는 도 4의 단계 (a)에서와 동일한 물질 및 방법이 이용될 수 있다.Referring to step (c) of FIG. 4, the second polymer precursor thin film 121-2 is formed on the deposited
도 4의 단계 (d)를 참조하면, 제2 고분자 전구체 박막(121-2)을 열경화시켜 제2 고분자 박막(120a-2)을 형성한다. 이때, 제2 고분자 박막(120a-2)의 형성에는 도 4의 단계 (b)에서와 동일한 방법이 이용될 수 있다.Referring to step (d) of FIG. 4, the second polymer precursor thin film 121-2 is thermally cured to form the second polymer
도 4의 단계 (e)를 참조하면, 게이트 전극(110) 상에 형성된 제1 고분자 박막(120a-1), 금속 재료(123) 및 제2 고분자 박막(120a-2)으로부터 내부에 금속 나노 입자(130)가 분포된 하나의 고분자 박막(120a)을 형성한다.Referring to step (e) of FIG. 4, metal nanoparticles are formed from the first polymer
고분자(120a)의 형성 과정은 다음과 같다. 도 4의 단계 (d)의 열경화 공정이 진행됨에 따라 금속 재료(123) 상에 형성된 제2 고분자 전구체 박막(121-2)은 제2 고분자 박막(120a-2)으로 경화되며, 이러한 열경화 공정 중에 제1 고분자 박막(120a-1)과 제2 고분자 박막(120-2)의 사이에 있는 금속 재료(123)는 금속 나노 입자(130)로 변환된다. 또한, 제1 고분자 박막(120a-1)과 제2 고분자 박막(120a-2)은 이러한 열경화 공정을 통해 하나로 합쳐짐으로써 내부에 금속 나노 입자(130)가 분포된 고분자 박막(120a)이 형성된다. 따라서, 도 4의 단계 (e)는 도 4의 단계 (d)와 반드시 구분되어 진행되는 것은 아니며, 다만 도 4에서는 고분자 박막(120a)의 형성 과정을 보다 명확히 나타내기 위하여 도 4의 단계 (d)와 단계 (e)를 별도로 도시하였다.The formation process of the
도 5는 도 3의 유기 박막 트랜지스터에서의 활성층을 형성하는 일 예를 나타낸 제조 공정도이다. 본 발명에 있어 활성층(120) 형성을 위한 고분자 박막(120a)의 일부 식각 공정은 반드시 이하에서 설명할 방법 및 단계에 한정되는 것은 아니며, 다양한 응용이 가능함은 물론이다.FIG. 5 is a manufacturing process diagram illustrating an example of forming an active layer in the organic thin film transistor of FIG. 3. In the present invention, the etching process of the polymer
도 5의 단계 (a)를 참조하면, 고분자 박막(120a) 상에 제1 포토레지스트(124) 및 제2 포토레지스트(125)를 순차적으로 증착한다.Referring to step (a) of FIG. 5, the
여기서, 제1 포토레지스트(124)와 제2 포토레지스트(125)는 식각 용액에 대하여 각각 다른 반응성을 가지는 것이 바람직하다. 즉, 제1 포토레지스트(124)와 제2 포토레지스트(125)는 각각 다른 식각 용액에 의해서만 식각될 수 있는 물질로 구성될 수 있다. 이는 고분자 박막(120a)의 일부 식각에 의해 게이트 전극(110)의 일부분 상에 위치하는 활성층(120)을 형성하기 위해서는 제1 포토레지스트(124) 및 제2 포토레지스트(125)가 식각되는 부분이 서로 상이해야 하기 때문이다. 이하, 설명의 편의를 위해 제1 포토레지스트(124)의 식각에 이용되는 식각 용액을 제1 식각 용액이라 하고, 제2 포토레지스트(125)의 식각에 이용되는 식각 용액을 제2 식각 용액이라 한다. 따라서, 제2 포토레지스트(125)는 제1 식각 용액에 의해서 식각되지 않고, 제1 포토레지스트(124)는 제2 식각 용액에 의해서 식각되지 않는다.Here, it is preferable that the
도 5의 단계 (b)를 참조하면, 제2 식각 용액을 이용하여 제2 포토레지스트(125)의 소정 부분을 식각한다. 여기서, 식각되는 제2 포토레지스트(125)의 소정 부분은 추후 게이트 전극(110) 상에 형성될 활성층(120)의 위치에 대응되는 부분인 것이 바람직하다.Referring to step (b) of FIG. 5, a predetermined portion of the
도 5의 단계 (c)를 참조하면, 제1 포토레지스트(124) 및 제2 포토레지스트(125) 상에 마스크 재료(126)를 증착한다. 마스크 재료(126)로는 추후 고분자 박막(120a)의 일부 식각 공정에 이용될 식각 가스 등에 비해 선택비(selectivity)가 높은 물질이면 제한없이 이용될 수 있다.Referring to step (c) of FIG. 5, a
도 5의 단계 (d)를 참조하면, 고분자 박막(120a) 상에 증착된 제1 포토레지스트(124), 제2 포토레지스트(125) 및 마스크 재료(126) 중 게이트 전극(110) 상에 활성층(130)이 형성될 위치에 대응되는 부분 상에 증착된 제1 포토레지스트(124) 및 마스크 재료(126)만을 남겨두고 나머지 모두를 제거한다.Referring to step (d) of FIG. 5, an active layer on the
이러한 제거 공정에는 예를 들어 다음과 같은 방법이 이용될 수 있다. 먼저, 제2 식각 용액을 이용하여 제2 포토레지스트(125)를 제거하고, 제2 포토레지스트(125)의 상부에 적층되어 있는 마스크 재료(126)를 리프트 오프(lift-off)한다. 리프트 오프는 포토레지스트 식각 용액에 웨이퍼(wafer)를 담그게 되면 포토레지스트가 제거되면서 포토레지스트의 상부에 적층되어 있던 물질도 함께 제거되는 방법이다. 이후, 제1 식각 용액을 이용하여 제1 포토레지스트(124)의 소정 부분을 식각한다. 여기서, 식각되는 제1 포토레지스트(124)의 소정 부분은 앞서 식각된 제2 포토레지스트(125)가 위치하던 부분에 대응되는 부분인 것이 바람직하다.For example, the following method may be used for this removal process. First, the
도 5의 단계 (e)를 참조하면, 고분자 박막(120a)의 소정 부분을 제거하고, 제1 포토레지스트(124) 및 마스크 재료(126)를 제거하여 게이트 전극(110) 상에 활성층(120)을 형성한다. 활성층(120)의 형성 방법은 다음과 같다.Referring to step (e) of FIG. 5, a portion of the polymer
먼저, 고분자 박막(120a)의 소정 부분(즉, 제1 포토레지스트(124) 및 마스크 재료(126)가 적층되어 있지 않은 부분)을 제거한다. 예를 들어, 형성된 고분자 박막(120a)이 폴리이미드 박막인 경우에는 산소(O2)와 결합시킨 고에너지의 플라즈마를 이용하여 폴리이미드 박막의 소정 부분을 분해하는 방법으로 제거할 수 있다. 이후, 고분자 박막(120a) 상에 위치하는 제1 포토레지스트(124) 및 마스크 재료(126)를 식각함으로써 게이트 전극(110)의 일부분 상에 위치하는 활성층(120)이 형성된다.First, a predetermined portion of the polymer
도 6은 도 3의 유기 박막 트랜지스터에서의 소스 전극 및 드레인 전극을 형성하는 일 예를 나타낸 제조 공정도이다.6 is a manufacturing process diagram illustrating an example of forming a source electrode and a drain electrode in the organic thin film transistor of FIG. 3.
도 6의 단계 (a)를 참조하면, 게이트 전극(110) 중 외부로 노출되어 있는 부분 및 활성층(120) 상에 제3 포토레지스트(127)를 증착한다.Referring to step (a) of FIG. 6, a
도 6의 단계 (b)를 참조하면, 증착된 제3 포토레지스트(127)의 소정 부분을 식각한다. 여기서, 식각되는 제3 포토레지스트(127)의 소정 부분은 추후 공정(도 6의 단계 (d))을 통해 형성될 소스 전극(140) 및 드레인 전극(150)의 위치에 대응되는 부분인 것이 바람직하다.Referring to step (b) of FIG. 6, a predetermined portion of the deposited
도 6의 단계 (c)를 참조하면, 활성층(120) 중 외부에 노출되어 있는 부분 및 제3 포토레지스트(127) 상에 전극 재료(145)를 증착한다. 여기서, 전극 재료(145)로는 소스 전극(140) 및 드레인 전극(150)으로 기능할 수 있는 물질이라면 제한없이 이용될 수 있다.Referring to step (c) of FIG. 6, the
도 6의 단계 (d)를 참조하면, 제3 포토레지스트(127) 및 제3 포토레지스트(127)의 상부에 적층된 전극 재료(145)를 제거하여 활성층(120) 상에 소스 전극(140) 및 드레인 전극(150)을 각각 형성한다. 이러한 제거 공정에는 예를 들어 먼저 제3 포토레지스트(127)를 식각한 후, 제3 포토레지스트(127)의 상부에 적층된 전극 재료(145)를 리프트 오프하는 방법이 이용될 수 있다.Referring to step (d) of FIG. 6, the
이하, 도 7a 내지 도 7d를 참조하여 본 발명에 따른 유기 박막 트랜지스터의 동작 원리를 설명한다.Hereinafter, the operating principle of the organic thin film transistor according to the present invention will be described with reference to FIGS. 7A to 7D.
도 7a는 외부 전압이 인가되지 않은 경우에 있어 본 발명에 따른 유기 박막 트랜지스터의 초기 동작 상태를 설명하기 위한 대역도이고, 도 7b는 게이트 전극과 소스 전극 간에 외부 전압(VGS)이 인가된 경우에 있어 본 발명에 따른 유기 박막 트랜지스터의 동작 상태를 설명하기 위한 대역도이고, 도 7c는 드레인 전극과 소스 전극 간에 외부 전압(VDS)이 인가된 경우에 있어 본 발명에 따른 유기 박막 트랜지스터의 동작 상태를 설명하기 위한 대역도이며, 도 7d는 VGS 및 VDS가 동시에 인가된 경우에 있어 본 발명에 따른 유기 박막 트랜지스터의 동작 상태를 설명하기 위한 대역도이다.7A is a band diagram illustrating an initial operating state of an organic thin film transistor according to the present invention when no external voltage is applied, and FIG. 7B is a case where an external voltage V GS is applied between a gate electrode and a source electrode. In FIG. 7C is a band diagram illustrating an operating state of an organic thin film transistor according to an exemplary embodiment of the present invention, and FIG. 7C illustrates an operation of the organic thin film transistor according to an exemplary embodiment when an external voltage V DS is applied between a drain electrode and a source electrode. FIG. 7D is a band diagram for describing an operating state of an organic thin film transistor according to the present invention when V GS and V DS are simultaneously applied.
여기서, 도 7a 내지 도 7d에 도시된 게이트 전극(110), 소스 전극(140) 및 드레인 전극(150)의 위치는 소자 동작 원리의 설명의 편의를 위해 각각의 상대적인 위치를 고려하여 나타낸 것에 불과하며, 대역도 상의 실제 위치와 반드시 일치하는 것은 아니다. 또한, 이하에서는 설명의 편의를 위해 도 7a 내지 도 7d에서 도시된 바와 같이 활성층(120) 안에 총 7개의 금속 나노 입자(130-1 내지 130-7)가 형성되어 있는 것으로 가정하기로 한다. 또한, 도 7b 내지 도 7d에서는 도면 식별의 편의를 위해 7개의 금속 나노 입자(130-1 내지 130-7) 및 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8) 각각에 대한 식별번호를 생략하여 도시하였다.Here, the positions of the
도 7a를 참조하면, 유기 박막 트랜지스터의 게이트 전극(110), 소스 전극(140) 및 드레인 전극(150)에는 어떠한 외부 전압도 인가되지 않고 있다. 이와 같이 소자에 외부 전압이 인가되지 않은 초기 상태에서의 활성층(120)의 내부에는 금속 나노 입자(130)가 일정한 간격으로 배열되어 있으며, 캐리어의 이동은 없는 것을 알 수 있다. 또한, 소자의 초기 상태에서 7개의 금속 나노 입자(130-1 내지 130-7) 사이의 활성층(120)에 의한 에너지 장벽(120-2 내지 120-7)은 일정한 두께를 가지면서 배열되고 있으며, 이는 소스 전극(140) 또는 드레인 전극(150)과의 계면에 형성된 활성층(120)에 의한 에너지 장벽(120-1 또는 120-8)보다 상대적으로 얇게 형성되고 있다.Referring to FIG. 7A, no external voltage is applied to the
도 7b를 참조하면, 유기 박막 트랜지스터의 게이트 전극(110)과 소스 전극(140) 간에는 외부 전압 VGS가 인가되고, 드레인 전극(150)과 소스 전극(140) 간은 접지(ground)되고 있다. 이때, 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8)은 외부 전압 VGS가 인가됨에 따라 형성된 전계(E)에 의한 영향으로 전계(E)의 방향을 따라 휘게 된다. 이와 같이 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8)이 휘게 되면, 전하가 느끼는 에너지 장벽의 두께가 외부 전압을 인가하지 않았을 때의 에너지 장벽의 두께보다 상대적으로 감소하게 된다. 즉, 외부 전압 VGS의 인가에 의해 캐리어가 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8)을 보 다 쉽게 터널링(tunneling)하여 금속 나노 입자(130)에 주입될 수 있는 환경이 조성된다.Referring to FIG. 7B, an external voltage V GS is applied between the
여기서, 터널링은 에너지가 작은 입자가 보다 높은 에너지 장벽을 양자 효과에 의해 투과하는 현상이다. 이는 고전 역학에서는 불가능한 현상이며, 오직 양자 역학으로만 설명할 수 있다. 터널링은 다이렉트 터널링(Direct tunneling)과 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 나눌 수 있다. 다이렉트 터널링은 터널링 장벽의 모양이 사각형 모양을 하고 있을 때 발생하는 터널링이며(즉, 외부 전계가 작을 때), 파울러-노드하임 터널링은 장벽에 가해지는 외부 전계가 강해짐에 따라 에너지 장벽의 모양이 사각형에서 삼각형으로 변화했을 때 발생하는 터널링이다. 특히, 파울러-노드하임 터널링은 물리적인 에너지 장벽의 두께는 변화하지 않지만, 입자가 느끼는 실질적인 에너지 장벽의 두께는 감소하기 때문에 발생하는 것으로 보다 많은 입자의 터널링이 일어난다. 따라서, 동일한 전계에서는 파울러-노드하임 터널링에 의한 전류가 다이렉트 터널링에 의한 전류보다 크다. 일반적으로 소자에서 일어나는 현상은 두 가지가 합쳐져서 발생하는데, 외부 전계가 작은 경우에는 다이렉트 터널링에 의해서, 외부 전계가 높아지면 파울러-노드하임 터널링에 의해서 입자가 주입된다.Here, tunneling is a phenomenon in which particles with low energy transmit a higher energy barrier by quantum effects. This is not possible in classical mechanics and can only be explained by quantum mechanics. Tunneling can be divided into direct tunneling and Fowler-Nordheim tunneling. Direct tunneling is tunneling that occurs when the tunneling barrier is rectangular in shape (ie, when the external electric field is small), and Fowler-Nordheim tunneling is rectangular when the energy barrier becomes stronger as the external electric field applied to the barrier becomes stronger. Tunneling that occurs when you change from to a triangle. In particular, Fowler-Nordheim tunneling occurs because the thickness of the physical energy barrier does not change, but because the thickness of the actual energy barrier felt by the particles decreases, resulting in more tunneling of the particles. Thus, in the same electric field, the current by Fowler-Nordheim tunneling is greater than the current by direct tunneling. In general, the phenomenon occurring in the device is a combination of the two, the particle is injected by direct tunneling when the external electric field is small, Fowler-nodeheim tunneling when the external electric field is high.
다만, 도 7b에서와 같이 게이트 전극(110)과 소스 전극(140) 간에 인가되는 외부 전압 VGS 만으로는 캐리어의 이동은 일어나지 않는다. 이는 본 발명에 따른 활성층(120)이 게이트 전극(110)과 소스 전극(140) 간의 캐리어의 이동을 막는 절연층으로서의 기능도 수행하기 때문이다.However, as shown in FIG. 7B, only the external voltage V GS applied between the
도 7c를 참조하면, 유기 박막 트랜지스터의 드레인 전극(150)과 소스 전극(140) 간에는 외부 전압 VDS가 인가되고, 게이트 전극(110)과 소스 전극(140) 간은 접지되고 있다. 외부 전압 VDS가 인가되면 캐리어(예를 들어, 전자(111))의 이동이 가능해진다. 즉, 인가된 전압 VDS에 의해 소스 전극(140)으로부터 전자(111)가 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8)을 뚫고 드레인 전극(150) 쪽으로 이동하게 된다.Referring to FIG. 7C, an external voltage V DS is applied between the
이때, 활성층(120) 안에 형성된 금속 나노 입자(130)는 전자(111)의 이동을 위한 채널(channel)로서 이용된다. 즉, 에너지 장벽(120-1 내지 120-8)을 터널링하는 전자(111)는 활성층(120) 내에 일정 간격으로 배열된 각각의 금속 나노 입자(130-1 내지 130-7)를 매개하여 그 사이를 홉핑(hopping)하는 방법으로 이동한다(도 7c의 X 참조). 이와 같은 이유로 본 발명의 유기 박막 트랜지스터는 캐리어의 이동 속도가 빨라서 종래의 유기 박막 트랜지스터보다 높은 캐리어 이동도 및 보다 좋은 전류-전압 특성을 가지게 된다.In this case, the
다만, 도 7c에서는 게이트 전극(110)과 소스 전극(140) 간에 인가된 외부 전압 VGS에 의해 전계(E)가 형성되는 도 7b에 비해 전자(111)가 느끼는 에너지 장벽의 두께가 두껍다. 따라서, 소스 전극(140) 측에 형성된 전자는 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8)을 쉽게 터널링하지 못하며, 금속 나노 입자(130)로 주입되는 전자(111)의 양이 아주 작아서 소스 전극(140)과 드레인 전극(150) 간에는 전류가 거의 흐르지 않게 된다.However, in FIG. 7C, the thickness of the energy barrier felt by the
도 7d를 참조하면, 유기 박막 트랜지스터의 드레인 전극(150)과 소스 전극(140) 간에는 외부 전압 VDS가 인가되고, 게이트 전극(110)과 소스 전극(140) 간에는 외부 전압 VGS가 인가되고 있다. 이와 같이 소자에 외부 전압 VDS 및 VGS가 동시에 인가되면, 형성된 전계(E)에 의해 전자(111)가 느끼는 활성층(120)에 의한 에너지 장벽(120-1 내지 120-8)의 두께가 상대적으로 작아지므로 보다 많은 전자(111)가 소스 전극(140)으로부터 금속 나노 입자(130)로 주입되게 된다. 따라서, 소스 전극(140)과 드레인 전극(150) 간을 흐르는 전류가 크게 증가한다. 이를 전자(111)의 터널링 효과의 측면에서 보면, 전계(E)가 강해짐에 따라 에너지 장벽의 모양이 사각형에서 삼각형으로 변화함으로써 전자(111)가 느끼는 실질적인 에너지 장벽의 두께는 감소하여 발생하는 Fowler-Nordheim 터널링의 양이 증가하는 것이라고 할 수 있다.Referring to FIG. 7D, an external voltage V DS is applied between the
상술한 바와 같이, 본 발명에 따른 유기 박막 트랜지스터는 활성층(120) 안에 형성된 금속 나노 입자(130)를 캐리어 이동을 위한 채널로서 이용하며, 인가되는 외부 전압에 따라 금속 나노 입자(130) 사이를 홉핑하는 방법으로 이동하는 캐리어에 의해 소자의 동작이 이루어진다. 이때, 캐리어 이동도(carrier mobility)는 소자에 인가되는 외부 전압의 크기, 활성층(120) 안에 형성된 금속 나노 입자(130)의 밀도 등에 의해 조절될 수 있으며, 이를 통해 소자의 성능을 최적화할 수 있다.As described above, the organic thin film transistor according to the present invention uses the
상술한 바와 같이, 본 발명에 따른 유기 박막 트랜지스터 및 그 제조 방법에 의하면, 전기적 및 화학적으로 안정된 폴리이미드를 활성층으로 사용함으로써, 외부 환경에 의한 영향을 최소화할 수 있고, 소자가 고성능 및 장수명을 가질 수 있는 효과가 있다.As described above, according to the organic thin film transistor and the manufacturing method thereof according to the present invention, by using an electrically and chemically stable polyimide as the active layer, it is possible to minimize the influence of the external environment, the device has a high performance and long life It can be effective.
또한, 본 발명은 가격이 저렴한 폴리이미드를 활성층으로 이용함으로써, 소자의 제조 비용을 절감할 수 있는 효과가 있다.In addition, the present invention has the effect of reducing the manufacturing cost of the device by using a low-cost polyimide as an active layer.
또한, 본 발명은 스핀 코팅과 열경화 공정의 간단한 제조 공정을 통해 내부에 금속 나노 입자가 형성된 활성층을 제작함으로써, 소자의 제조 공정을 간소화할 수 있는 효과가 있다.In addition, the present invention has the effect of simplifying the manufacturing process of the device by manufacturing an active layer having metal nanoparticles formed therein through a simple manufacturing process of spin coating and thermosetting process.
또한, 본 발명은 활성층 안에 자발 형성된 금속 나노 입자를 채널로 이용함으로써, 소자의 캐리어 이동도를 높일 수 있는 효과가 있다.In addition, the present invention has the effect of increasing the carrier mobility of the device by using the metal nanoparticles spontaneously formed in the active layer as a channel.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be readily understood that modifications and variations are possible.
Claims (9)
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KR1020060100873A KR100792036B1 (en) | 2006-10-17 | 2006-10-17 | Organic thin film transistor and manufacturing method thereof |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9111789B2 (en) | 2013-06-10 | 2015-08-18 | Samsung Display Co., Ltd. | Thin film transistor array panel |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020086870A (en) * | 1999-12-21 | 2002-11-20 | 플라스틱 로직 리미티드 | Solution processed devices |
JP2004048062A (en) * | 2003-09-29 | 2004-02-12 | Sharp Corp | Method for fabricating semiconductor nanocrystal and semiconductor memory device using the semiconductor nanocrystal |
KR20060008526A (en) * | 2004-07-21 | 2006-01-27 | 삼성에스디아이 주식회사 | Tft, and flat panel display device therewith |
KR20060059608A (en) * | 2004-11-29 | 2006-06-02 | 삼성에스디아이 주식회사 | Flat panel display |
KR20060087500A (en) * | 2003-08-04 | 2006-08-02 | 나노시스, 인크. | System and process for producing nanowire composites and electronic substrates therefrom |
-
2006
- 2006-10-17 KR KR1020060100873A patent/KR100792036B1/en not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020086870A (en) * | 1999-12-21 | 2002-11-20 | 플라스틱 로직 리미티드 | Solution processed devices |
KR20020089313A (en) * | 1999-12-21 | 2002-11-29 | 플라스틱 로직 리미티드 | Inkjet-fabricated intergrated circuits |
KR20060087500A (en) * | 2003-08-04 | 2006-08-02 | 나노시스, 인크. | System and process for producing nanowire composites and electronic substrates therefrom |
JP2004048062A (en) * | 2003-09-29 | 2004-02-12 | Sharp Corp | Method for fabricating semiconductor nanocrystal and semiconductor memory device using the semiconductor nanocrystal |
KR20060008526A (en) * | 2004-07-21 | 2006-01-27 | 삼성에스디아이 주식회사 | Tft, and flat panel display device therewith |
KR20060059608A (en) * | 2004-11-29 | 2006-06-02 | 삼성에스디아이 주식회사 | Flat panel display |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9111789B2 (en) | 2013-06-10 | 2015-08-18 | Samsung Display Co., Ltd. | Thin film transistor array panel |
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