KR100790752B1 - A wafer level device package having a seal line - Google Patents

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KR100790752B1
KR100790752B1 KR20070018207A KR20070018207A KR100790752B1 KR 100790752 B1 KR100790752 B1 KR 100790752B1 KR 20070018207 A KR20070018207 A KR 20070018207A KR 20070018207 A KR20070018207 A KR 20070018207A KR 100790752 B1 KR100790752 B1 KR 100790752B1
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KR
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Grant
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sealing
portion
substrate
device
characterized
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KR20070018207A
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가오
김태훈
박승욱
최석문
홍주표
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삼성전기주식회사
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
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    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer

Abstract

A wafer level device package having a seal line is provided to increase junction strength and sealing force between substrates by forming a sealing part at an outside of a circuit part and bonding a cap substrate including an external electrode. A device substrate(110) includes at least one circuit part(101). The device substrate includes a plurality of conductive bonding parts which are electrically connected to the circuit part. A sealing part(120) is formed continuously along an outer rim around the circuit part. A plurality of via connecting parts(134) are connected to a conductive bonding part which is arranged at the outside of the sealing part. A cap substrate is bonded with the device substrate through the sealing part and a conductive bonding part. The sealing part and the conductive bonding part are installed at a top surface of the device substrate on which the circuit part is loaded.

Description

실링라인을 갖는 웨이퍼 레벨 디바이스 패키지{A Wafer Level Device Package Having a Seal Line} Wafer-level device having a package sealing lines {A Wafer Level Device Package Having a Seal Line}

도 1은 종래기술에 따른 웨이퍼 레벨 디바이스 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a wafer-level package device according to the prior art.

도 2는 본 발명에 따른 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지를 도시한 단면도이다. Figure 2 is a cross-sectional view showing a wafer level package having a device sealing line according to the invention.

도 3은 도 2의 3-3 선에서 바라본 평면도이다. 3 is a plan view viewed from the line 3-3 of Figure 2;

도 4는 본 발명에 따른 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지의 다른 실시예를 도시한 단면도이다. Figure 4 is a cross-sectional view showing another embodiment of the device wafer level package having a sealing line according to the invention.

도 5는 본 발명에 따른 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지에 채용되는 비아 연결부를 도시한 것으로서, As a Figure 5 illustrates a via connecting portion employed in the chip scale package device having a sealing line according to the invention,

a)는 비아 연결부가 캡 기판의 모서리에 형성된 경우이고 a) is a case that the via connection part formed in the edge of the cap substrate

b)는 비아 연결부가 캡 기판의 외측변에 형성된 경우이며, b) is the case the via-connection portion formed on the outer sides of the cap substrate;

c)는 비아 연결부가 캡 기판의 몸체에 형성된 경우이다. c) refers to a case where the via-connection portion formed on the substrate of the cap body.

도 6(a)(b)(c)는 본 발명에 따른 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지의 공정 순서도이다. Figure 6 (a) (b) (c) is a flow chart of the wafer level package having a device sealing line according to the invention.

* 도면의 주요부분에 대한 부호의 설명 * * Description of the Related Art *

110 : 디바이스 기판 101 : 회로부 110: a device substrate 101: circuit

112 : 신호라인 114 : 전도성 본딩부 112: signal line 114, the conductive bonding part

120 : 실링부 130 : 캡 기판 120: sealed part 130: cap substrate

134 : 비아 연결부 135 : 외부전극 134: via-connection portion 135: outer electrode

본 발명은 웨이퍼 레벨 디바이스 패키지에 관한 것으로 보다 상세히는 기판간의 접합강도 및 기밀봉지력의 저하없이 부피를 줄여 보다 소형화할 수 있고, 배선의 설계 자유도를 향상시킬 수 있으며, 기밀봉지력을 보다 향상시킬 수 있는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지에 관한 것이다. The present invention is more directed to a chip scale device package of detail may be may be more compact by reducing the volume without lowering the bonding strength and the group-sealing strength between the substrate and improve the design flexibility of the wire, to further improve the groups seal strength It relates to a wafer level package having a device sealing line which can.

산업이 발달하고 사람들의 생활이 편리해지면서 전자 제품들이 많이 개발되고 있다. Industry development and people's lives more convenient As electronic products have been developed a lot. 이러한 전자 제품들에는 대부분 집적회로 장치들이 내장되어 있기 때문에 그 크기가 점차 소형화되고 있다. Such electronic products have become increasingly compact in size because it is built-in to the most integrated circuit devices. 때문에, 집적회로 장치의 소형화는 곧 전자 제품의 소형화로 이어진다. Therefore, downsizing of the integrated circuit device will soon lead to miniaturization of electronic products.

집적회로 장치를 소형화시키기 위하여 개발된 것이 웨이퍼 레벨로 디바이스를 패키징하는 웨이퍼 레벨 디바이스 패키지이다. The device is a chip scale package to package the device in a wafer-level development in order to reduce the size of the integrated circuit device.

이러한 웨이퍼 레벨 디바이스 패키지에서 패키징되는 핵심부품인 표면탄성파에 구비되는 IDT전극과 같이 습도와 같은 외부환경에 매우 민감한 경우, 이를 외부 환경과 차단하기 위해서 별도의 납땜 또는 용접과 같은 밀봉수단을 이용하여 외부환경과 완전히 차단하도록 밀폐하였다. If such a wafer level is very sensitive to the external environment such as humidity, such as IDT electrode which is provided on the core part of the SAW to be packaged in the device package, which was used for the sealing means, such as a separate soldering or welding in order to block the outside world outside and it sealed so as to completely shut off the environment.

미국등록특허 5448014호에는 핵심부품을 외부환경으로부터 보호하도록 실링하는 웨이퍼 레벨 디바이스 패키지가 개시되어 있다. Patent 5,448,014 U.S. discloses a device wafer level package for sealing to protect the core component from the external environment.

도 1에 도시한 바와 같이, 전자부품(13)을 갖는 상부기판(11)과, 복수개의 전도성 비아홀(19)을 형성한 하부기판(15)을 포함하고, 상기 전자부품(13)은 범프볼(13a)을 매개로 전도성 비아홀(19)과 전기적으로 연결되고, 상기 전도성 비아홀(19)은 외부전극(25)과 연결된다. One, the upper substrate 11, which includes a lower substrate 15, and the electronic component (13) forming a plurality of conductive via holes (19) having an electronic component 13 as shown in FIG. 1 is a bump ball (13a) to be electrically connected to the conductive via hole (19) as a medium, wherein the conductive via hole 19 is connected to the external electrodes 25.

상기 상부기판(11)의 하부면에 외측테두리에 형성되는 외벽(18)과 상기 하부기판(11)의 상부면 외측테두리에 형성되는 외벽(18)은 납땜(17)을 매개로 상하접합됨으로서, 상기 상부기판(11), 하부기판(15) 및 납땜(17)사이에 상기 전자부품(13)의 외측테두리를 따라 형성되는 실링라인에 의해서 전자부품(13)을 외부환경으로부터 차단하였다. The outer wall 18, which is an upper surface formed on the outer border of the outer wall 18 and the lower substrate 11 is formed on the outer rim on the lower surface of the upper substrate 11 by being vertically joined to mediate the solder (17), an electronic component 13 by the seal line between the upper substrate 11 and lower substrate 15 and the solder 17 formed along the outer edge of the electronic components 13 were cut off from the environment.

그러나, 상기한 구성의 패키지의 전제부피를 줄여 소형화하기 위해서, 상기 전자부품(13)을 에워싸는 실링라인의 폭을 줄여야만 하는데, 상기 납땜(17) 및 외벽(18)의 폭이 줄어드는 경우 실링라인에 의한 기밀봉지력을 저하시켜 전자부품에 대한 신뢰성을 저하시키는 한편, 상기 상,하부기판(11)(15)간의 접합강도를 저하시키는 문제점을 유발하였다. However, in order to reduce reduce the size of the premises by volume of a package of the above-described configuration, the width of the electronic component (13) to, to only reduce the width of the sealing line surrounding the solder 17 and the outer wall (18) decreases the sealing line lowering the sealing strength by the group of lowering the reliability of the electronic components other hand, and cause a problem of lowering the bonding strength between the upper and lower substrate 11 (15).

또한, 상기 전자부품으로부터 신호가 입출력되는 단자와 접속되는 외부전극의 위치가 상기 전자부품의 직하부에 해당되는 영역에 한정되기 때문에, 미도시된 메인기판에 패키지의 탑재시 배선의 자유도가 저하되는 문제점이 있었다. In addition, the position of the external electrode is connected to the terminal to which the signal output from the electronic component, since only in a region corresponding to the straight lower portion of the electronic part, a non-degree of freedom of the wiring when mounted in the package in the illustrated main plate decreases there was a problem.

그리고, 상기 상,하부기판사이에 배치되는 전자부품의 외측을 따라 구비되는 실링라인에 실링수단을 추가로 배치하여 기밀봉지력을 가일층 향상시키는데 한계가 있었다. In addition, the phase, further arranged in the sealing means in the sealing line which is provided along the outside of the electronic components is disposed between the lower substrate improves the group gailcheung sealing strength to sikineunde there is a limit.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 기판간의 접합강도 및 기밀봉지력의 저하없이 패키지를 보다 소형화할 수 있으며, 배선의 설계 자유도를 향상시킬 수 있는 한편, 실링수단을 추가하여 기밀봉지력을 보다 향상시킬 수 있는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지를 제공하고자 한다. The present invention further provides for that, in the objective can be can be more compact package without compromising bond strength and the group sealing strength between the substrate and improve the design freedom of the wiring other hand, sealing means for solving the above problems to the group-sealing strength and to provide a wafer level package having a device sealing line, which can be further improved.

상기와 같은 목적을 달성하기 위한 구체적인 수단으로서, 본 발명은 적어도 하나의 회로부를 탑재하고, 상기 회로부와 전기적으로 연결되는 복수개의 전도성 본딩부를 구비하는 디바이스 기판 ; Device having a specific means for achieving the above object, the present invention is equipped with at least parts of a single circuit, and the plurality of conductive bonding coupled to the electrical circuit and substrate; 상기 회로부를 중심으로 하여 그 외측테두리를 따라 연속하여 형성되어 상기 회로부를 에워싸는 실링부 ; Due to the center of the circuit portion is formed continuously along the outer edge sealing part surrounding the circuit part; 및 상기 실링부의 외측에 배치된 전도성 본딩부와 접속되는 비아 연결부를 복수개 구비하여 상기 실링부 및 전도성 본딩부를 매개로 상기 디바이스 기판과 접합되는 캡 기판; And the cap substrate and having a plurality of conductive bonding portion and the connection portion that is connected via disposed outside the sealing member which is bonded with the device substrate to the sealing portion and the bonding parts of conductive medium; 을 포함하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지를 제공한다. It provides a wafer level package having a device sealing line, including.

바람직하게, 상기 실링부와 전도성 본딩부는 상기 회로부가 탑재되는 상기 디바이스 기판의 상부면에 구비된다. Preferably, the sealing portion and the conductive bonding portion is provided in the upper surface of the device substrate on which the circuit is mounted.

바람직하게, 상기 실링부와 전도성 본딩부는 상기 회로부와 마주하는 상기 캡 기판의 하부면에 구비된다. Preferably, the sealing portion and the conductive bonding portion is provided on the lower surface of the cap substrate opposite to the circuit portion.

바람직하게, 상기 다바이스 기판과 캡 기판사이에는 수지재가 충진된다. Preferably, between the substrate and the cap substrate dabayiseu resin material it is filled.

바람직하게, 상기 캡 기판은 외부면에 상기 비아 연결부와 접속되는 외부전극을 구비한다. Preferably, the cap substrate is provided with external electrodes to be connected with the via connection to the outer surface.

바람직하게, 상기 비아 연결부는 상기 캡 기판의 각 모서리부에 일측으로 개구된 단면상으로 구비된다. Preferably, the via-connection portion is provided with a cross section opening into one side of each edge portion of the cap substrate.

바람직하게, 상기 비아 연결부는 상기 캡 기판의 외측변을 따라 일측으로 개구된 단면상으로 구비된다. Preferably, the via-connection portion is provided with a cross section opening to one side along the outer edge of the cap substrate.

바람직하게, 상기 비아 연결부는 상기 캡 기판의 몸체에 관통된 단면상으로 구비된다. Preferably, the via-connection portion is provided with a cross section through the body of the cap substrate.

바람직하게, 상기 실링부는 전기 전도성 물질 또는 비전도성 물질로 이루어진다. Preferably, the sealing portion is made of an electrically conductive material or non-conductive material.

더욱 바람직하게, 상기 실링부가 전기 전도성 물질로 이루어지는 경우, 상기 실링부와 신호라인사이에는 절연물질을 추가 구비한다. If more preferably, composed of the sealing portion electrically conductive material, and is provided with additional insulating material between the sealing portion and the signal line.

더욱 바람직하게, 상기 실링부는 상기 캡 기판에 형성되는 전도성 본딩부와 전기적으로 연결되는 전극패드로 사용된다. More preferably, the sealing portion is used as an electrode pad electrically connected to the conductive bonding portion is formed on the cap substrate.

바람직하게, 상기 회로부는 외부면에 패시베이션(passivation)을 추가 포함한다. Preferably, the circuit comprises an additional passivation (passivation) to the outer surface.

이하, 본 발명에 대하여 첨부된 도면에 따라서 보다 상세히 설명한다. It will now be described in more detail according to the accompanying drawings, with respect to the present invention.

도 2는 본 발명에 따른 웨이퍼 레벨 디바이스 패키지를 도시한 단면도이고, 도 3은 도 2의 3-3 선에서 바라본 평면도이다. 2 is a cross-sectional view showing a wafer-level package device according to the invention, Figure 3 is a plan view viewed from the line 3-3 of Figure 2;

본 발명의 웨이퍼 레벨 디바이스 패키지(100)는 도 2와 3에 도시한 바와 같이, 디바이스 기판(110), 실링부(120) 및 캡 기판(130)을 포함하여 구성된다. Chip scale package device 100 of the present invention is configured to include a device substrate 110, a sealing part 120 and the cap substrate 130. As shown in Figure 2 and 3.

상기 디바이스 기판(110)은 적어도 하나의 회로부(101)를 상부면에 탑재하는 웨이퍼 부재로 이루어지며, 이러한 기판의 상부면에는 상기 회로부(101)와 더불어 이와 신호라인(112)을 매개로 하여 전기적으로 연결되는 복수개의 전도성 본딩부(114)를 일정높이를 갖도록 구비한다. Made to the device substrate 110 includes at least one circuit section 101 in the wafer member with a top surface, the top surface of this substrate to the this signal line 112, with the circuit portion 101 to the intermediate electrical a plurality of conductive bonding portion 114 is connected to and provided to have a predetermined height.

여기서, 상기 회로부(101)는 패키지의 기능을 결정하는 핵심부품으로서 IDT 전극이 형성된 베어칩일 수도 있지만 이에 한정되는 것은 아니며, 패키지의 기능상 용도에 따라 반도체 칩이나 패턴회로로 구비될 수도 있다. Here, the circuit 101 but also chipil bear a key component in determining the functionality of the package is formed of IDT electrode is not limited to this, but according to the functional purpose of the package may be provided as a semiconductor chip or a circuit pattern.

또한, 상기 회로부(101)에는 외부환경으로부터 보호할 수 있도록 보호막인 패시베이션(passivation)(미도시)을 외부면에 추가 포함하는 것이 바람직하다. Further, the circuit portion 101, it is preferable that the protective film is a passivation (passivation) (not shown) to provide protection from the environment comprising adding to the outer surface.

상기 실링부(120)는 상기 회로부(101)의 외측에 일정간격을 두고 배치되고, 상기 회로부(101)를 중심으로 하여 그 외측테두리를 따라 연속하여 일정높이로 형성되어 상기 회로부(101)를 에워싸는 실링부재이다. The sealing portion 120 is formed with a predetermined height are continuously along its outer rim and arranged at predetermined intervals on the outer side of the circuit portion 101, as a center of the circuit portion 101 that surrounds the circuit unit (101) a sealing member.

이러한 실링부(120)와 상기 전도성 본딩부(114)와 더불어 상기 회로부(101)가 탑재되는 디바이스 기판(110)의 상부면에 스크린 프린트 또는 증착방식에 의해서 형성되거나 상기 회로부(101)와 마주하는 캡 기판(130)의 하부면에 스크린 프린 트 또는 증착방식에 의해서 형성될 수 있다. The sealing part 120 and the conductive bonding portion 114 and with the circuit portion 101 may be formed by screen printing or vapor deposition on the upper surface scheme of the device substrate 110 to be mounted facing the circuit part 101 to the lower surface of the cap substrate 130 may be formed by a screen print method or deposition.

여기서, 상기 실링부(120)는 상기 캡 기판(130)과의 접합시 이들사이의 간격을 일정크기로 유지할 수 있도록 전도성 본딩부(114)와 동일한 높이로 구비되는 것이 바람직하다. Here, it is the sealing portion 120 is preferably provided on the same level as the conductive bonding part 114 to maintain the gap to a predetermined size therebetween when joining of the cap and the substrate 130.

또한, 상기 실링라인을 구성하는 실링부(120)는 전기 전도성 물질로 이루어지거나 비전도성 물질로 이루어질 수 있으며, 이러한 실링부(120)가 전기 전도성 물질로 이루어지는 경우, 상기 실링부(120)와 신호라인(112)사이에는 절연물질을 구비하여 상기 실링부(120)로의 전기신호의 전도를 차단하는 것이 바람직하다. Further, the sealing part 120 is made or of an electrically conductive material may be formed of a non-conductive material, such a sealing portion, if 120 is made of electrically conductive material, the sealing part 120 and the signals constituting the sealing line between the line 112, it is preferable to block conduction of electrical signals to the sealing unit 120 by an insulating material.

그리고, 전도성 물질로 이루어지는 실링부(120)는 회로부(101)의 내부신호를 외부로 전송하고, 외부신호를 회로부(101)내로 전송하도록 상기 캡 기판(130)에 형성되는 전도성 본딩부(134)와 전기적으로 연결되는 전극패드로 사용될 수 있다. Then, the sealing part 120 has a conductive bonding portion 134 formed in the cap substrate 130 to transmit the external signal transmission, and the internal signals of the circuit unit 101 to the outside into the circuit section 101 made of a conductive material and it can be used as an electrode pad electrically connected to.

상기 캡 기판(130)은 상기 실링부(120)의 외측에 배치된 전도성 본딩부(114)와 접속되는 복수개의 비아 연결부(134)가 관통형성되는 기판부재이다. The cap substrate 130 is a substrate member to be a plurality of via-connection portion 134 to be connected with a conductive bonding portion 114 disposed outside of the sealing part 120 through formation.

이러한 캡 기판(130)은 상기 실링부(120) 및 전도성 본딩부(114)를 매개로 상기 디바이스 기판(110)과 접합됨으로서 상기 디바이스 기판(110)과 실링부(120)와의 사이에 상기 회로부(101)를 외부와 차단하는 밀폐공간을 형성하게 된다. The cap substrate 130 is the circuit between the said device substrate 110 and the bonding by being the device substrate 110 and the sealing portion 120 as a medium for the sealing part 120 and the conductive bonding portion 114 ( 101) to thereby form a closed space isolated from the outside to.

여기서, 상기 비아 연결부(134)는 펀칭방식에 의해서 관통형성되며,그 내부에는 전도성 물질이 채워지며, 이러한 비아 연결부(134)는 상기 캡 기판(130)의 외부면에 형성되는 외부전극(135)과 접속된다. Here, the via connection part 134 is formed through by a punching method, the inside becomes a conductive material filled in, such a via-connection portion 134 is an external electrode 135 formed on the outer surface of the cap substrate 130 It is connected with.

또한, 상기 디바이스 기판(110)과 캡 기판(130)사이에는 도 4에 도시한 바와 같이, 에폭시 수지와 같은 수지재(140)를 외측으로부터 내측으로 주입하여 충진함으로서 상기 실링부(120)의 외측에 2차 실링영역을 구비한다. Further, the outer side of the device substrate 110 and the cap substrate 130. As shown in Figure 4, between the sealing portion 120 by filling by injection inside a resin material 140 such as epoxy resin from the outside to be provided with the second sealing area.

이러한 경우, 상기 다바이스 기판(110)에 구비되는 회로부(110)에 대한 기밀봉지력을 가일층 향상시키고, 이로 인하여 제품에 대한 신뢰성을 향상시킬 수 있는 것이다. In this case, it is possible to improve a sealing force over the circuit group 110 is provided in the dabayiseu substrate 110 and gailcheung, which results improving the reliability of the product.

한편, 상기 캡 기판(130)에 구비되는 비아 연결부(134)는 도 5(a)에 도시한 바와 같이, 상기 캡 기판(130)의 각 모서리부에 일측으로 개구된 단면상으로 구비된다. On the other hand, the via-connection portion 134 provided on the cap substrate 130 is provided with a, a cross section with a side opening at each corner portion of the cap substrate 130, as shown in Fig. 5 (a).

이러한 비아 연결부(134)는 기판용 웨이퍼(W)상에 형성되는 가상의 절단라인(X,Y)이 서로 교차되는 곳에 적어도 하나 이상의 비아홀(V)을 형성하고, 이에 전도성 물질을 충진한 다음, 절단라인(X,Y)을 따라 기판용 웨이퍼(W)을 절단함으로서 구비할 수 있다. One such via-connection portion 134 forms the at least one via hole (V), where that cross each other cutting lines (X, Y) of the virtual formed on a wafer (W) for the substrate, thereby filling a conductive material and then, along the cutting lines (X, Y) may be provided by cutting the wafer (W) for the substrate.

또한, 상기 비아 연결부(134a)는 도 5(b)에 도시한 바와 같이, 상기 캡 기판(130)의 외측변을 따라 일측으로 개구된 단면상으로 구비된다. Further, the via connection part (134a) it is provided as a cross-sectionally open to one side, along the outer edge of the cap substrate 130, as shown in 5 (b) Fig.

이러한 비아 연결부(134a)는 기판용 웨이퍼(W)상에 형성되는 가상의 절단라인(X,Y)을 따라 적어도 하나 이상의 비아홀(V1)을 형성하고, 이에 전도성 물질을 충진한 다음, 절단라인(X,Y)을 따라 기판용 웨이퍼(W)을 절단함으로서 구비할 수 있다. These via-connection portion (134a) is one along the cutting lines (X, Y) of the virtual formed on a wafer (W) for the substrate, and at least forming at least one via hole (V1), this filling a conductive material, and then cutting line ( along the X, Y) may be provided by cutting the wafer (W) for the substrate.

그리고, 상기 비아 연결부(134b)는 도 5(c)에 도시한 바와 같이 상기 캡 기 판(130)의 몸체에 수직하게 관통된 단면상으로 구비된다. In addition, the via-connection portion (134b) is provided with a vertically penetrating the body of the cap plate group 130, the cross section as shown in 5 (c) FIG.

이러한 비아 연결부(134b)는 기판용 웨이퍼(W)상에 적어도 하나 이상의 비아홀(V2)을 형성하고, 이에 전도성 물질을 충진한 다음, 절단라인(X,Y)을 따라 기판용 웨이퍼(W)을 절단함으로서 구비할 수 있다. These via-connection portion (134b) is selected such that at least one forming at least one via hole (V2), thereby filling the conductive material, and then cutting lines (X, Y) a wafer (W) for a substrate according to the wafer (W) for the substrate It may be provided by cutting.

도 6(a)(b)(c)는 본 발명에 따른 실링라인을 갖는 웨이퍼 레벨 다바이스 패키지를 도시한 공정 순서도이다. Figure 6 (a) (b) (c) is a flow chart showing a wafer level package having a dabayiseu sealing line according to the invention.

도 6(a)에 도시한 바와 같이, 다바이스 기판(110)의 상부면에는 패키지의 용도에 따라 IDT 전극이 형성된 베어칩이나 반도체 칩 또는 패턴회로중 어느 하나로 이루어진 회로부(101)를 구비한다. As shown in Fig. 6 (a), and the upper surface of the dabayiseu substrate 110 is provided with a circuit unit 101 consisting of any one of a bare chip or a semiconductor chip or a circuit pattern IDT electrode formed in accordance with the purpose of the package.

그리고, 상기 회로부(101)가 구비된 디바이스 기판(110)의 상부면에는 상기 회로부(101)를 상기 회로부(101)를 중심으로 하여 그 외측테두리를 따라 연속하여 일정높이로 형성되어 상기 회로부(101)를 에워싸는 실링부(120)를 구비한다. In addition, the circuit portion 101, the top surface of the device substrate 110 is provided is formed to a predetermined height continuously along the outer rim to the circuit portion 101 in the center of the circuit portion 101, the circuit portion (101 ) and a sealing part 120 surrounding the.

이와 동시에, 상기 실링부(120)의 외측에는 상기 회로부(101)와 신호라인(112)을 매개로 전기적으로 연결되는 전도성 본딩부(112)를 구비한다. At the same time, the outer side of the sealing part 120 is provided with a conductive bonding portion 112 is electrically connected in the circuit 101 and the signal line 112 parameters.

이러한 실링부(120)와 신호라인(112)은 서로 동일한 높이로 형성되는 것이 바람직하다. The sealing part 120 and the signal line 112 is preferably formed at the same height with each other.

여기서, 상기 실링부(120)와 전도성 본딩부(114)는 상기 회로부(101)가 탑재되는 디바이스 기판(110)의 상부면에 스크린 프린트 또는 증착방식에 의해서 형성되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 디바이스 기판(130)과 접합되는 캡기판(130)의 하부면에 스크린 프린트 또는 증착방식에 의해 서 형성될 수 있다. Here, the sealing part 120 and the conductive bonding part 114 has been shown and described as formed by screen printing or vapor deposition on the upper surface scheme of the device substrate 110, which is equipped with the circuit part 101 is not limited thereto it can not be made up by a screen printing or a deposition method on a bottom surface of the device substrate 130 and the cap substrate 130 is bonded.

연속하여, 도 6(b)에 도시한 바와 같이, 상기 회로부(101), 전도성 본딩부(114) 및 실링부(120)가 상부면에 형성된 디바이스 기판(110)을 하부부품으로 하고, 비아 연결부(134)가 복수개 형성된 캡 기판(130)을 하부부품으로 하여 상하 적층한다. Subsequently, as shown in Fig. 6 (b), and the circuit portion 101, the conductive bonding portion 114 and the sealing portion a device substrate 110, 120 is formed in the top surface of the lower part, the via-connection portion the upper and lower laminated to the cap substrate 130 is (134) formed of a plurality of the lower part.

이러한 상태에서, 상기 디바이스 기판(110)과 캡 기판(130)을 잔도성 본딩부(114)와 실링부(120)를 매개로 하여 접합하게 되면, 상기 전도성 본딩부(114)의 상부단은 비아 연결부(134)와 대응하여 접촉하고 상기 비아 연결부(134)와 외부전극(135)이 접속되기 때문에 회로부(101)의 내부신호를 외부로 전송하고, 외부신호를 회로부(101)로 전송할 수 있는 것이다. In this state, the upper end of the device substrate 110 and the conductive glass of the cap substrate 130, the bonding portion 114 and the sealing part, when bonded to the 120, the medium of the conductive bonding portion 114 via is that since in correspondence with the connecting portion 134 to be contacted and the via connection part 134 and the external electrode 135 is connected to and sends an internal signal of the circuit 101 to the outside, to transfer external signals to circuit 101 .

또한, 상기 실링부(120)는 그 상부단이 상기 캡 기판(130)의 하부면에 접촉하여 접합되기 때문에, 상기 디바이스 기판(110)과 캡 기판(130)간의 접합시 상기 회로부(101)를 에워싸는 밀폐공간을 형성하게 된다. Further, since the sealing portion 120 to its upper end is in contact with the lower surface of the cap substrate 130 is bonded, the circuit 101 when the bonding between the device substrate 110 and the cap substrate 130 It surrounds to form a closed space.

그리고, 도 6(c)에 도시한 바와 같이, 상기 캡 기판(130)의 상부면으로 노출되는 전도성 본딩부(134)에 외부전극(135)을 형성하고 상기 디바이스 기판(110)과 캡 기판(130)을 사전에 설정된 절단선을 따라 절단하게 되면, 회로부(101)를 개별적으로 실링부(120)로 밀봉한 실링라인을 갖는 웨이퍼 레벨 패키지(100)를 제조완성하게 된다. And, Fig. 6 (c) which, forming the outer electrode 135, the conductive bonding portion 134 that is exposed to the upper surface of the cap substrate 130 and the device substrate 110, as illustrated in the cap substrate ( 130) when the cut along the cutting line is set in advance, is prepared to complete the circuit section 101 for individually sealing portion 120 of a wafer-level package (100 having a sealing line to the sealing).

본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다. While the invention has been shown and described with reference to specific embodiments, more than the in the art that there may be modifications and changes to which the present invention vary to the extent not departing from the spirit and aspect of the present invention is provided by the claims with it discovered that one of ordinary skill can readily be seen Here.

상술한 바와같은 본 발명에 의하면, 디바이스 기판에 구비되는 회로부의 외측에 이를 에워싸는 실링부를 형성하고, 실링부의 외측에 전도성 본딩부를 구비하며, 외부전극을 형성한 캡 기판을 구비하여 상하 접합함으로서, 실링부와 전도성 본딩부를 매개로 디바이스 기판과 캡 기판이 상하 접합되고, 전도성 본딩부의 내측에 회로부를 에워싸는 실링부를 형성하기 때문에, 기판간의 접합강도 및 기밀봉지력을 저하시키지 않으면서 패키지를 보다 소형화할 수 있는 것이다. According to the present invention as described above, form the surrounding them on the outside of the circuit section provided in the device substrate sealing and comprises an outer sealing portion conductive bonding portion, and provided with a cap substrate to form the outer electrode by the upper and lower bonding, sealing the device substrate and the cap substrate to the portion in the conductive bonding portion intermediate the upper and lower are joined, the conductive bonding portion because they form the inner parts of the sealing surrounding the circuit portion, can further miniaturize the standing package without degrading the bond strength and the group-sealing strength between the substrate that will.

또한, 전도성 본딩부와 접속되는 비아 연결부를 기판의 모서리부, 외측변이나 몸체에 다양한 배치형태로 구비할 수 있기 때문에, 배선의 설계 자유도를 보다 향상시킬 수 있다. Further, the via-connection portion to be connected to the conductive bonding part because it can be provided in various configurations to form the edge portion, the outer side or the body of the substrate, it is possible to further improve the degree of freedom in designing the wirings.

그리고, 디바이스 기판과 캡기판사이에 수지재를 추가하여 실링부의 외측을 2차 실링할 수 있기 때문에, 회로부를 외부환경과 차단하는 기밀봉지력을 보다 증대시켜 제품에 대한 신뢰성을 보다 향상킬 수 있는 효과가 얻어진다. Then, by adding the resin material between the device substrate and the cap substrate it is possible to seal the sealing portion outside the second, by increasing the period seal strength to the circuit block and the external environment than that kill improve the reliability of the product the effect is obtained.

Claims (12)

  1. 적어도 하나의 회로부를 탑재하고, 상기 회로부와 전기적으로 연결되는 복수개의 전도성 본딩부를 구비하는 디바이스 기판 ; A device substrate having a plurality of conductive bonding portion that is mounted at least one circuit portion, and electrically connected to the circuitry;
    상기 회로부를 중심으로 하여 그 외측테두리를 따라 연속하여 형성되어 상기 회로부를 에워싸는 실링부 ; Due to the center of the circuit portion is formed continuously along the outer edge sealing part surrounding the circuit part; And
    상기 실링부의 외측에 배치된 전도성 본딩부와 접속되는 비아 연결부를 복수개 구비하여 상기 실링부 및 전도성 본딩부를 매개로 상기 디바이스 기판과 접합되는 캡 기판; Cap having a plurality of conductive bonding portion and the connection portion that is connected via disposed outside the sealing member which is bonded with the device substrate to the sealing portion and the bonding parts of conductive medium comprising: a substrate; 을 포함하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. Chip scale package device having a sealing line including the.
  2. 제1항에 있어서, 상기 실링부와 전도성 본딩부는 상기 회로부가 탑재되는 상기 디바이스 기판의 상부면에 구비됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the sealing portion and the conductive portion bonded wafer level package having a device sealing line, characterized in that provided on the upper surface of the device substrate on which the circuit is mounted.
  3. 제1항에 있어서, 상기 실링부와 전도성 본딩부는 상기 회로부와 마주하는 상기 캡 기판의 하부면에 구비됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the sealing portion and the conductive portion bonded wafer level package having a device sealing line, characterized in that provided on the lower surface of the cap substrate opposite to the circuit portion.
  4. 제1항에 있어서, 상기 다바이스 기판과 캡 기판사이에는 수지재가 충진됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the device wafer level package having a sealing line, characterized in that the resin material is filled between the substrate and the cap substrate dabayiseu.
  5. 제1항에 있어서, 상기 캡 기판은 외부면에 상기 비아 연결부와 접속되는 외부전극을 구비함을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the cap substrate is a wafer level package having a device sealing line, which is characterized by having the external electrodes to be connected with the via connection to the outer surface.
  6. 제1항에 있어서, 상기 비아 연결부는 상기 캡 기판의 각 모서리부에 일측으로 개구된 단면상으로 구비됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the via connection is a wafer level package having a device sealing line, characterized in that provided in the end face an opening to one side of each edge portion of the cap substrate.
  7. 제1항에 있어서, 상기 비아 연결부는 상기 캡 기판의 외측변을 따라 일측으로 개구된 단면상으로 구비됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the via connection is a wafer level package having a device sealing line, characterized in that the outer edge of the cap having a substrate with an opening to one side along the cross section.
  8. 제1항에 있어서, 상기 비아 연결부는 상기 캡 기판의 몸체에 관통된 단면상으로 구비됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the via connection is a wafer level package having a device sealing line, characterized in that provided in the cross section through the body of the cap substrate.
  9. 제1항에 있어서, 상기 실링부는 전기 전도성 물질 또는 비전도성 물질로 이루어짐을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the sealing unit chip scale package device having a sealing line, characterized by made of an electrically conductive material or non-conductive material.
  10. 제9항에 있어서, 상기 실링부가 전기 전도성 물질로 이루어지는 경우, 상기 실링부와 신호라인사이에는 절연물질을 추가 구비함을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. 10. The method of claim 9, wherein the sealing portion, if made of electrically conductive material, the sealing portion and the signal line between the devices, the wafer-level package having a sealing line, characterized in that the more an insulating material.
  11. 제9항에 있어서, 상기 실링부가 전기 전도성 물질로 이루어지는 경우, 상기 실링부는 상기 캡 기판에 형성되는 전도성 본딩부와 전기적으로 연결되는 전극패드로 사용됨을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. 10. The method of claim 9, wherein when the sealing portion made of an electrically conductive material, the sealing portion wafer-level device package having a sealing line, characterized by used as an electrode pad that is connected to the conductive bonding portion and electrically formed in the cap substrate.
  12. 제1항에 있어서, 상기 회로부는 외부면에 패시베이션(passivation)을 추가 포함함을 특징으로 하는 실링라인을 갖는 웨이퍼 레벨 디바이스 패키지. The method of claim 1, wherein the circuitry device wafer level package having a sealing line, characterized in that further comprising a passivation (passivation) to the outer surface.
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