KR100786091B1 - LED having lateral structure and method for making the same - Google Patents

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Abstract

본 발명은 수평형 발광 소자에 관한 것으로, 특히, 발광 효율을 향상시킬 수 있는 수평형 발광 소자의 제조방법에 관한 것이다. The present invention may relate to the balanced light emitting device, and more particularly, to a method of manufacturing a horizontal type light emitting device capable of improving luminous efficiency. 이러한 본 발명은, 기판과; The present invention is a substrate; 상기 기판 위에 위치하며 개구면을 가지는 제1반도체층과; Disposed on the substrate and a first semiconductor layer having an open surface and; 상기 제1반도체층 위에 위치하는 발광층과; The light-emitting layer that is formed on the first semiconductor layer; 상기 발광층 위에 위치하는 제2반도체층과; A second semiconductor layer disposed on the light emitting layer and; 상기 제2반도체층 위에 위치하는 오믹전극층과; Ohmic electrode layer that is formed on the second semiconductor layer; 상기 제2반도체층 및 오믹전극층에 연결되어 형성되는 다수의 홈으로 이루어지는 광결정 패턴과; A photonic crystal pattern formed of a plurality of grooves formed connected to the second semiconductor layer and the ohmic electrode layer; 상기 제1반도체층의 개구면 및 오믹전극 위에 위치하는 금속 패드를 포함하여 구성되는 것이 바람직하다. It is configured to include a metal pad disposed on the opening surface and the ohmic electrode of the first semiconductor layer.
광결정, 패턴, 식각, 반도체, 산화물. Photonic crystal, pattern etching, semiconductor, oxide.

Description

수평형 발광 소자 및 그 제조방법 {LED having lateral structure and method for making the same} A horizontal light emitting device and a method of manufacturing {LED having lateral structure and method for making the same}

도 1은 종래의 발광 소자의 일례를 나타내는 단면도이다. 1 is a cross-sectional view showing an example of a conventional light emitting device.

도 2 및 도 3은 본 발명의 LED 구조 위에 형성된 유전체층을 식각하기 위한 마스크를 형성하는 단계를 나타내는 단면도이다. 2 and 3 are cross-sectional views illustrating a step of forming a mask for etching a dielectric layer formed on the LED structure of the present invention.

도 4는 본 발명의 마스크 위에 포토 레지스트를 형성하는 단계를 나타내는 단면도이다. Figure 4 is a cross-sectional view showing a step of forming a photoresist on the mask of the present invention.

도 5는 본 발명의 유전체층에 홀 패턴을 형성한 단계를 나타내는 단면도이다. Figure 5 is a cross-sectional view showing a step to form a hole pattern in the dielectric layer of the present invention.

도 6은 본 발명의 오믹전극과 p-형 반도체층 다수의 홈을 형성한 단계를 나타내는 단면도이다. Figure 6 is a cross-sectional view showing a step of forming an ohmic electrode and a plurality of grooves p- type semiconductor layer of the present invention.

도 7은 본 발명의 메사 식각한 단계를 나타내는 단면도이다. Figure 7 is a cross-sectional view of a one-step mesa etch of the present invention.

도 8은 본 발명의 수평형 발광 소자의 일 실시예를 나타내는 단면도이다. 8 is a cross-sectional view illustrating one embodiment of a horizontal type light emitting device of the present invention.

도 9는 본 발명의 유전체층을 식각하는 단계를 나타내는 개략도이다. Figure 9 is a schematic view showing the step of etching the dielectric layer of the present invention.

도 10은 본 발명의 광결정 구조를 나타내는 SEM 이미지이다. 10 is a SEM image showing a photonic crystal structure of the present invention.

도 11은 본 발명의 광결정 구조의 홈의 일례를 나타내는 단면도이다. Figure 11 is a section view showing an example of a groove of the photonic crystal structure of the present invention.

도 12는 본 발명의 광결정 구조의 홈의 다른 예를 나타내는 단면도이다. 12 is a cross-sectional view showing another example of the groove of the photonic crystal structure of the present invention.

도 13은 본 발명의 광결정 구조에 따른 광추출 효율의 향상을 나타내는 그래프이다. 13 is a graph showing the improvement of the light extraction efficiency according to a photonic crystal structure of the present invention.

도 14 내지 도 18은 본 발명의 광결정 구조의 다양한 예를 나타내는 평면도이다. 14 to 18 is a plan view showing a different example of the photonic crystal structure of the present invention.

<도면의 주요 부분에 대한 간단한 설명> <Brief Description of the Related Art>

10 : 기판 20 : 반도체층 10: substrate 20: semiconductor layer

21 : n-형 반도체층 22 : 발광층 21: n- type semiconductor layer 22: light-emitting layer

23 : p-형 반도체층 24 : 개구면 23: p- type semiconductor layer 24: opening surface

30 : 오믹전극 40 : 유전체층 30: ohmic electrode 40: dielectric layer

50 : 크롬 마스크 60 : 폴리머층 50: chrome mask 60: polymer layer

70, 71 : 포토 레지스트 80 : 광결정 구조 70, 71: photo resist 80: photonic crystal structure

100 : 챔버 110 : 코일 100: chamber 110: Coil

120 : RF 공급기 130 : 하부 전극 120: RF feeder 130: lower electrode

140 : 바이어스 전압 공급기 140: bias voltage supply

본 발명은 수평형 발광 소자에 관한 것으로, 특히, 발광 효율을 향상시킬 수 있는 수평형 발광 소자의 제조방법에 관한 것이다. The present invention may relate to the balanced light emitting device, and more particularly, to a method of manufacturing a horizontal type light emitting device capable of improving luminous efficiency.

현재 큰 밴드갭을 가진 질화물계 반도체를 이용하여 질화물계 반도체 성장 구조나 성장된 박막의 제작공정을 개선시켜 광변환 효율이 높은 발광 소자(LED: light emitting diode) 개발이 활발이 이루어지고 있다. Current nitride-based semiconductor using a nitride-based semiconductor grown structure or to improve the manufacturing process of the grown thin film with high light conversion efficiency light emitting device having a large band gap: there is actively developed (LED light emitting diode) is made.

이러한 LED의 광출력에 있어서 내부 양자 효율(Internal quantum efficiency)과 함께 광 추출 효율(extraction efficiency)은 고려해야할 중요한 요소이다. Internal quantum efficiency in the light output of this LED (Internal quantum efficiency) and light extraction efficiency with (extraction efficiency) is a significant factor to consider.

대부분의 LED에 있어서, 광 추출 효율은 제한이 되는데, 이는 반도체와 공기 사이의 면과 같은 계면(interface)에서 발생되는 내부의 반사에 기인한다. For most of the LED, the light extraction efficiency there is a limit, which results from the reflection of the inner generated at the interface (interface) such as a surface between the semiconductor and the air.

이러한 현상은 두 물질간의 굴절율 차이에 의한 스넬의 법칙(Snell's law: n 1 * sin q 1 = n 2 * sin q 2 )의 관계에 의하여, 계면에서 임계각(critical angle)보다 작게 입사되는 빛은 투과되고, 임계각보다 큰 빛은 반사되는 현상에서 기인하는 것이다. This phenomenon is Snell's law by the refractive index difference between two materials (Snell's law: n 1 * sin q 1 = n 2 * sin q 2) by the relationship, less than the critical angle (critical angle) at the interface that the incident light is transmitted through the and, greater than the critical angle the light is to be caused by the reflections.

이와 같은 LED의 광 추출 효율을 개선하는 방법은 다음과 같은 방법들이 있다. The method for improving the extraction efficiency of the LED is the same will be described in the following.

첫째로 LED 칩의 모양을 변형하여 칩 표면에 빛이 수직한 방향으로 입사하는 확률을 높이는 방법이 있으며, 칩을 반구형태의 모양으로 제작하는 것이 이론적으로 가장 최적이라고 알려져 있으나 제작이 어렵고 비용이 많이 든다는 단점이 있다. First, by modifying the shape of the LED chip and a method of increasing the probability of incidence as the light perpendicular to the chip surface, known as the most optimum in theory to produce a chip in the form of a hemispherical shape, but a lot of difficult and the manufacturing cost Stepping have drawbacks.

둘째로 반구형의 에폭시 돔(epoxy dome)을 이용하여 LED를 봉지(encapsulation)하는 방법이 있으며, 세번째 방법으로 LED 구조 내에서 광을 재 흡수하는 기존의 기판(substrate)을 투명 기판으로 변경하는 방법도 있다. Second, by using the epoxy dome (epoxy dome) of the semi-spherical, and a method for an LED sealing (encapsulation), how to modify an existing substrate (substrate) to re-absorb the light in the LED structure in the third method, the transparent substrate FIG. have.

이와 함께 미세 공동(microcavity) 혹은 공명 공동(resonant cavity) 구조를 가지는 LED를 제작하는 방법이 있는데, 이는 매우 정교한 성장 제어(growth control)가 요구되며 반도체로부터 공기중으로 빛이 효율적으로 추출되려면 LED의 발광 파장이 정확하게 공동 모드(cavity mode)와 일치하여야 하는 어려움이 있다. In addition, there is a method of manufacturing a micro-cavity (microcavity) or LED with the resonant cavity (resonant cavity) structure, which is very elaborate growth control (growth control) is required, and light emission of the LED to become air into the light is efficiently extracted from the semiconductor the exact wavelength, it is difficult to be consistent with common mode (cavity mode). 따라서 온도나 전류가 증가하면 발광 파장이 변화하여 광출력이 급격하게 감소하는 문제점이 있다. Therefore, when the temperature or current is increased, there is a problem that the light output is abruptly reduced as the emission wavelength changes.

최근에는 이러한 LED 칩의 발광표면에 광결정(photonic crystal) 구조와 같은 구조적인 형상을 형성하는 기술들이 보고되고 있으며, 이러한 기술은 LED 칩 상에서 광 추출 효율을 향상할 수 있는 기술로서, 상술한 칩 모양을 변형하는 기술과 에폭시 봉지(epoxy encapsulation) 방법과 기판 변경 등의 방법과 함께 적용할 수 있어서 광 추출 효율을 더욱 크게 개선할 수 있다. Recently, as a technique capable of, and techniques have been reported to form a structural shape, such as a photonic crystal (photonic crystal) structure in the light emitting surface of this LED chip, improving the extraction efficiency of these techniques on the LED chip, the above-described chip-shaped in an applicable method such as with the techniques and the epoxy encapsulation (epoxy encapsulation) to change how the substrate deformation can be further significantly improve the extraction efficiency.

이와 같은 광결정을 이용하는 방법은 기판으로 사용되는 사파이어를 식각하는 방법과 p-형 GaN층 표면을 거칠게 하는 방법보다 더욱 우수한 광추출 효율을 갖는다. A method using such a photonic crystal has a more excellent light extraction efficiency than a method for roughening a method for etching the sapphire and the p- type GaN layer surface is used as substrate.

이러한 광결정을 이용하는 대표적인 방법은 도 1에서 도시하는 바와 같이, 사파이어 기판(1) 위에 n-형 질화갈륨(GaN)층(2)과 활성층(발광층: 3) 및 p-형 질화갈륨(GaN)층(4)을 차례로 형성하고, 상기 n-형 GaN층(2)이 드러나도록 식각된 면에 n-형 전극(5)을, 그리고 상기 p-형 GaN층(4)에는 p-형 전극(6)을 형성한다. As a representative method is shown in Figure 1 using such a photonic crystal, n- type gallium nitride (GaN) layer 2 and the active layer on the sapphire substrate 1 (light-emitting layer 3) and p- type gallium nitride (GaN) layer (4) in order to form, and the n- type GaN layer 2, an n- type electrode 5 on the etched surface is exposed to, and in p- type electrode (6 the p- type GaN layer 4, a ) to form.

이후, 상술한 기본 구조에서 상단의 p-형 GaN층(4)을 일정한 주기의 패턴으 로 식각하여 광결정(7)을 형성하는 것이다. Then, to form a photonic crystal 7, the p- type GaN layer 4 is etched to the top of the pattern coming from a certain period in the above-described basic structure.

그러나, 이런 방법은 p-형 GaN층(4)의 본질적으로 낮은 전기적 특성과 얇은 박막 두께 및 식각에 의한 전기적 특성의 퇴화에 의해서 광추출 효율 개선이 제한된다. However, this method is limited to improve the extraction efficiency by the degradation of electrical characteristics due to the inherently low electrical properties and a thin film thickness and etching the p- type GaN layer (4).

다른 방법으로는 기판 위에 p-형 GaN층을 먼저 성장시키고 발광층을 성장시킨 후 상단에 n-형 GaN층을 성장시킨 구조를 사용하여 상단의 n-형 GaN층에 광결정 구조를 형성시키는 방법이다. Alternatively, a method of forming a photonic crystal structure in the n- type GaN layer on the top with the structure in which the n- type GaN layer is grown on top of, after growing the light emitting layer grown p- type GaN layer on the substrate first and.

그러나, p-형 GaN층의 본질적으로 낮은 전기적 전도성과 낮은 결정성 및 식각에 의한 전기적 특성 퇴화는 p-형 GaN층을 하단에 성장시키는 방법을 불가능하게 한다. However, electrical characteristics degradation due to the inherently low electrical conductivity and a low crystallinity and etching the p- type GaN layer is impossible to method of growing at the bottom of the p- type GaN layer.

또 다른 방법은 사파이어 기판 위에 n-형 GaN층을 성장하고, 이어 발광층을 성장하고 p-형 GaN층을 성장한 후, 다시 n-형 GaN층을 성장시키는 방법이 있다. Another method is a method of growing an n- type GaN layer on the sapphire substrate, followed by growing a light emitting layer, and the growth after growing the p- type GaN layer, n- type GaN layer again. 이는 p-GaN층과 n-층 GaN층 사이에서의 전기적 터널접합 특성을 이용하는 방법이다. This is a method using the electrical characteristics of the tunnel junction between a p-GaN layer and the n- GaN layer layer.

그러나, 이 방법 역시 p-형 GaN층의 낮은 전기적 특성으로 말미암아 접합부위에서 저항을 증가시켜서 결국 소자의 작동 전압을 증가시키는 문제점을 갖는다. This method, however, by also increasing the resistance on the p- type GaN layer because of the low electrical properties of the joint end has a problem of increasing the operating voltage of the device.

그 외의 다른 방법으로는 사파이어 기판 위에 n-형 GaN층, 발광층, p-형 GaN층을 차례로 성장시킨 후 반사층과 열방출 능력이 우수한 금속판을 접합시킨 후 적절한 방법으로 사파이어를 제거하고 노출된 n-형 GaN층에 식각공정을 통해서 광결정을 형성하는 방법이다. The other alternative is then n- type GaN layer, which was then growing a light emitting layer, the reflective layer and the p- type GaN layer bonded heat dissipation excellent metal plate on a sapphire substrate to remove the sapphire in a suitable manner and exposed n- type is a method of forming a photonic crystal through the etching process, the GaN layer.

그러나, 이러한 방법도 역시 접합된 박막층의 식각 공정 단계에서 금속판이 충분히 안정하지 못하여 식각공정이 어렵고 생산성이 낮은 문제점이 있었다. However, this method also had a well failure to sufficiently stabilize the metal plate in the etching process steps of the thin film layer bonding hard to the etching process with low productivity problem.

본 발명이 이루고자 하는 기술적 과제는, 수평형 발광 소자에 있어서, 발광 소자의 상측면에 효율적으로 광결정 구조를 형성하고, 반사막을 형성함으로써, 광추출 효율을 향상시킬 수 있는 수평형 발광 소자 및 그 제조방법을 제공하는 데 있다. The present invention is, horizontal in the light emitting element, by forming an effective form a photonic crystal structure, and a reflective film on a side surface of the light-emitting element, that can improve the extraction efficiency flat light-emitting device and its manufacturing to provide a method.

상기 기술적 과제를 이루기 위해, 본 발명은, 기판과; In order to achieve the above-mentioned technical problem, the present invention is a substrate; 상기 기판 위에 위치하며 개구면을 가지는 제1반도체층과; Disposed on the substrate and a first semiconductor layer having an open surface and; 상기 제1반도체층 위에 위치하는 발광층과; The light-emitting layer that is formed on the first semiconductor layer; 상기 발광층 위에 위치하는 제2반도체층과; A second semiconductor layer disposed on the light emitting layer and; 상기 제2반도체층 위에 위치하는 오믹전극층과; Ohmic electrode layer that is formed on the second semiconductor layer; 상기 제2반도체층 및 오믹전극층에 연결되어 형성되는 다수의 홈으로 이루어지는 광결정 패턴과; A photonic crystal pattern formed of a plurality of grooves formed connected to the second semiconductor layer and the ohmic electrode layer; 상기 제1반도체층의 개구면 및 오믹전극 위에 위치하는 금속 패드를 포함하여 구성되는 것이 바람직하다. It is configured to include a metal pad disposed on the opening surface and the ohmic electrode of the first semiconductor layer.

상기 광결정 패턴은, 상기 오믹전극을 관통하고, 상기 제2반도체층의 적어도 1/3 이상의 깊이로 형성하는 것이 바람직하다. The photonic crystal pattern, it is preferred to pass through the ohmic electrode, formed of at least one-third the depth of the second semiconductor layer.

상기 광결정 패턴은, 정방형, 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어진 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어지며 서로 반대방향을 향하는 복수의 사선형, 복수의 동심원형, 다각형, 사다리꼴, 및 방사형 중 어느 하나인 것이 바람직하다. The photonic crystal pattern, a square, a plurality of four linear, a plurality of pictures, at least two or more compartments separated linear, at least two or more blocks divided in opposite directions to towards the plurality of four linear, a plurality of concentric, polygonal, trapezoidal, and preferably at least one of a radial direction.

상기 기판의 하측면에 형성되는 반사막이 더 포함될 수 있으며, 상기 오믹전 극은, 상기 제2반도체층 전체를 덮는 투명전극일 수 있다. And a reflecting film formed on the lower surface of the substrate may further include, the five pole mikjeon may be, the second semiconductor layer covering the whole transparent electrode.

상기 광결정 패턴을 이루는 다수의 홈은, 상기 오믹전극에서 제2반도체층에 이를수록 폭이 점점 좁아질 수 있으며, 상기 제2반도체층 하단의 폭이 상기 오믹전극 상단의 폭의 50 내지 70%인 것이 바람직하다. A plurality of grooves constituting the photonic crystal pattern of the ohmic The first it to the second semiconductor layer in the electrode may be a narrower width, the second from 50 to 70% of the lower end of the semiconductor layer the width of the ohmic electrode top width it is desirable.

이때, 상기 오믹전극과 제2반도체층의 경계면에서 불연속면이 형성될 수 있다. In this case, it can be a discontinuous surface formed in an interface of the ohmic electrode and the second semiconductor layer.

상기 기술적 과제를 이루기 위한 다른 관점으로서, 본 발명은, 기판 상에 제1반도체층, 발광층, 및 제2반도체층을 성장시키는 단계와; Comprising: In another aspect for achieving the above-mentioned technical problem, the present invention, growing a first semiconductor layer, a light emitting layer, and a second semiconductor layer on the substrate; 상기 제2반도체층 상에 오믹전극을 형성하는 단계와; Forming an ohmic electrode on the second semiconductor layer; 상기 오믹전극 상에 유전체층을 형성하는 단계와; Forming a dielectric layer on the ohmic electrodes; 상기 유전체층에 다수의 홀을 형성하는 단계와; Forming a plurality of holes in said dielectric layer; 상기 다수의 홀이 형성된 유전체층 면을 식각하여, 상기 오믹전극 및 제2반도체층에 다수의 홈을 형성하는 단계와; Etching the dielectric layer if a number of the holes formed, and forming a plurality of grooves on the ohmic electrode and the second semiconductor layer; 상기 유전체층을 제거하는 단계와; Removing the dielectric layer; 상기 제1반도체층의 일부분이 개구되도록 식각하는 단계와; Etching so that the opening portion of the first semiconductor layer; 상기 개구된 제1반도체층 및 오믹전극 위에 금속 패드를 형성하는 단계를 포함하여 구성되는 것이 바람직하다. It is configured to include a first semiconductor layer of the first opening and forming a metal pad on the ohmic electrode is preferred.

상기 제1반도체층은 n-형 GaN 층이고, 제2반도체층은 p-형 GaN 층일 수 있다. The first semiconductor layer is an n- type GaN layer, the second semiconductor layer can be p- type GaN layer.

상기 유전체층은 산화물 또는 질화물이고, 상기 다수의 홀 또는 홈은 규칙적으로 형성되는 것이 바람직하다. The dielectric layer is an oxide or a nitride, it is preferred that the plurality of holes or grooves are regularly formed.

또한, 상기 다수의 홀 또는 다수의 홈을 형성하는 단계는, 건식 식각법을 이용하여 형성되며, 특히, RIE(reactive ion etching) 또는 ICP-RIE(inductively coupled plasm reactive ion etching)를 이용할 수 있다. Further, the step of forming a plurality of holes or a plurality of grooves is formed using a dry etching process, in particular, it may use a RIE (reactive ion etching) or ICP-RIE (inductively coupled plasm reactive ion etching).

이때, 상기 건식 식각법은 Ar, BCl 3 , Cl 2, CF 4 , CHF 3 , CH 4 , 및 O 2 중 적어도 어느 하나를 이용하는 것이 바람직하다. In this case, the dry etching method is preferred to use Ar, BCl 3, Cl 2, CF 4, CHF 3, CH 4, O and at least any one of two.

한편, 상기 유전체층에 다수의 홀을 형성하는 단계에서, 상기 다수의 홀은 상기 제2전극 형성 영역을 제외한 부분에 형성할 수 있다. On the other hand, in the step of forming a plurality of holes in the dielectric layer, a plurality of holes may be formed in the portion other than the second electrode formation region.

이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다. More specifically an embodiment of the present invention will be described with reference to the accompanying drawings as follows.

도 2에서 도시하는 바와 같이, 기판(10) 위에 화합물 반도체층(20)을 형성한다. Also to form a substrate 10, a compound semiconductor layer 20 on as shown in FIG. 이와 같은 반도체층(20)은 기판(10) 측으로부터 차례로, n-형 반도체층(21), 발광층(22), p-형 반도체층(23)의 순서로 이루어진다. The semiconductor layer 20 as is done in the order of the order from a substrate 10 side, n- type semiconductor layer 21, a light emitting layer (22), p- type semiconductor layer 23.

이때, 상기 n-형 반도체층(21), 발광층(22), p-형 반도체층(23)의 순서는 반대로 형성될 수도 있다. At this time, the order of the n- type semiconductor layer 21, a light emitting layer (22), p- type semiconductor layer 23 may be formed in reverse. 즉, 기판(10) 위로부터 p-형 반도체층(23), 발광층(22), n-형 반도체층(21)의 순서로 형성될 수도 있다. That is, the substrate (10) p- type semiconductor layer 23 from the top, the light emitting layer 22 may be formed in the order of the n- type semiconductor layer 21.

특히, 상기 반도체층(20)은 질화갈륨(GaN) 계열 반도체가 이용될 수 있으며, 이때, 상기 발광층(22)은 InGaN/GaN 양자우물(quantum well: QW) 구조를 이룰 수 있다. In particular, the semiconductor layer 20 is a gallium nitride (GaN) based semiconductor may be used, at this time, the light-emitting layer 22 is InGaN / GaN quantum well: can be achieved (quantum well QW) structure. 그 외에 AlGaN, AlInGaN 등의 물질도 발광층(22)으로 이용될 수 있음은 물론이다. In addition to that it can also be used as a material light-emitting layer 22, such as AlGaN, AlInGaN, of course. 이러한 발광층(22)에서는 전계를 인가하였을 때, 전자-정공 쌍의 결합에 의하여 빛이 발생하게 된다. The light-emitting layer (22) when applying an electric field, E-is the light generated by a combination of electron-hole pairs.

또한, 이러한 발광층(22)은 휘도 향상을 위하여 상술한 양자우물 구조(QW)가 복수로 형성되어 다중 양자우물(multi quantum well: MQW) 구조를 이룰 수 있다. In addition, this light-emitting layer 22 has a quantum well (QW) described above for the brightness enhancement is formed of a plurality of multiple quantum well: can form a (multi quantum well MQW) structure.

상기 반도체층(20) 위에는 오믹전극(30)이 형성된다. The ohmic electrode 30 is formed on the semiconductor layer 20. 이때, 이러한 오믹전극(30)은 p-형 전극이며, ITO(indium tin oxide)와 같은 투명 금속 산화물을 이용하여 형성할 수 있다. At this time, these ohmic electrode 30 is a p- type electrode, it can be formed by using a transparent metal oxide, such as ITO (indium tin oxide).

이러한 투명 금속 산화물을 이용한 오믹전극(30)은 빛의 방출을 방해하지 않으며, 전류 인가시, 인가된 전류가 p-형 반도체층(23)에서 고르게 퍼질 수 있도록 함으로써 발광효율을 향상시킬 수 있다. Ohmic electrode 30 with such a transparent metal oxide does not interfere with the emission of light, and the applied current when current is applied, to improve the luminous efficiency by making it possible to spread evenly on the p- type semiconductor layer 23.

상기 오믹전극(30) 위에는 오믹전극(30)과 p-형 반도체층(23)을 거칠게 하거나 광결정 패턴을 형성하기 위한 마스크로 작용할 수 있는 유전체층(40)을 형성한다. To form the ohmic electrode 30 and ohmic electrode 30 and the p- type semiconductor layer dielectric layer 40 which may serve as a mask for forming the rough, or the photonic crystal pattern 23 on top.

이러한 유전체층(40)은 산화물 또는 질화물을 이용할 수 있으며, 대표적인 예로, 실리콘 산화물(SiO 2 ) 또는 실리콘 질화물(SiN)이 이용될 수 있다. This dielectric layer 40 can be used an oxide or nitride, a typical example, a silicon oxide (SiO 2) or silicon nitride (SiN) may be used.

상기 유전체층(40)에 마스크 패턴을 형성하기 위해서는 마스크 패턴을 가지는 레지스트를 이용할 수 있고, 또한 크롬 마스크(50)를 이용할 수도 있다. In order to form the mask pattern on the dielectric layer 40 may be used a resist having a mask pattern, may also be used a chromium mask (50).

도 2에서는 크롬 마스크(50)를 이용한 실시예를 나타내며, 이러한 경우, 상기 유전체층(40) 위에 크롬(Cr) 마스크(50)와, 이 크롬 마스크(50)에 패턴을 형성하기 위한 폴리머층(60)이 추가로 형성될 수 있다. Figure 2, shows an embodiment using a chrome mask 50, in this case, the dielectric layer 40 over a chrome (Cr) layer of polymer (60 for forming a pattern on a mask 50, and this chrome mask 50 ) it may be formed additionally.

이때, 상기 폴리머층(60)에는 포토 리소그래피(photo-lithography), e-빔 리소그래피(e-beam lithography), 또는 나노 임프린트 리소그래피(nano imprint lithography) 등의 방법을 이용하여 패턴을 형성할 수 있다. In this case, the polymer layer 60 include photolithography (photo-lithography), by using a method such as e- beam lithography (e-beam lithography), or a nano-imprint lithography (nano imprint lithography) to form a pattern.

이와 같은 과정에 의하여 형성된 패턴을 이용하여 건식 식각법을 이용하여 도 3과 같이, 크롬 마스크(50)에 홀 패턴(51)을 형성한다. Thus, using a pattern formed by the same process to form a chrome mask hole patterns 51 to 50 as shown in Figure 3 using a dry etching method.

이러한 홀 패턴(51)의 형성은 RIE(reactive ion etching: 반응성 이온 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. The formation of such a hole pattern (51) has a RIE dry etching method, such as: (inductively coupled plasma reactive ion etching, inductively coupled plasma reactive ion etching) can be used (reactive ion etching, reactive ion etching) or ICP-RIE.

이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 이러한 홀 패턴(51)을 형성하기에 적합하다. The dry etching method and a wet etching method is different, and can be unidirectional etch suitable for forming such a hole pattern (51). 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홀 패턴(51)을 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홀(51)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다. In other words, the wet etching by anisotropic (isotropic) consists of a etched, over etching performed in all directions, alternatively a dry etching method is capable of etching is the depth direction is usually etched to form a hole pattern 51, the hole ( 51) can be formed in a desired pattern, size and spacing.

이때, 상기 RIE 또는 ICP-RIE법을 이용할 경우, 크롬 마스크(50)를 식각할 수 있는 에칭 가스로는 Cl 2 , O 2 등이 이용될 수 있다. At this time, when using the RIE or ICP-RIE method, etching gas capable of etching the chromium mask 50 can be used such as Cl 2, O 2.

또한, 습식 식각법을 이용하여 상기 크롬 마스크(50)를 식각하여 홀 패턴(51)을 형성할 수도 있다. In addition, by using the wet etching method to etch the chromium mask 50 can be formed a hole pattern (51).

그런 다음, 상기 폴리머층(60)을 제거한다. Then, to remove the polymer layer (60). 그리고, 도 4에서와 같이, 추후에 금속 패드(31, 32: 도 8 참고)가 형성될 부분에 포토 레지스트(70)를 형성할 수도 있다. And, as shown in FIG. 4, the metal pads in the future: may form a photo resist 70 to the portion to be formed (31, 32 refer to FIG. 8). 따라서, 광결정(80: 도 8 참고) 형성시, 금속 패드(31, 32)가 형성되는 부분에는 광결정(80)이 형성되지 않도록 할 수 있다. Therefore, the photonic crystal: it is possible to prevent, the photonic crystal 80 is formed a portion formed (see Fig. 8 to 80) in forming a metal pad (31, 32).

이후, 건식 식각법을 이용하여, 도 5에서와 같이, 상기 홀 패턴(51)이 형성된 크롬 마스크(50)를 마스크로 하여 상기 유전체층(40)을 식각하여, 이러한 홀 패턴(51)에 해당하는 다수의 홀(41)이 형성된다. Subsequently, using a dry etching process, as shown in Figure 5, with the chromium mask 50 has a hole pattern 51 formed as a mask by etching the dielectric layer 40, corresponding to this hole pattern (51) a plurality of holes 41 are formed.

이러한 다수의 홀(41)의 패턴은 상기 크롬 마스크(50)의 홀 패턴(51)과 동일하게 형성될 수 있고, 유전체층(40) 전체를 관통하여 형성된다. This pattern of a plurality of holes 41 may be formed in the same manner as the hole pattern 51 of the chrome mask 50, it is formed through the entire dielectric layer (40).

이때, 상기 유전체층(40)을 식각하는 경우, CF 4 , Ar, CHF 3 등의 에칭 가스를 이용하여 상기 RIE 또는 ICP-RIE법을 이용하여 식각할 수 있다. At this time, when etching the dielectric layer (40), CF 4, can be etched by using the RIE or ICP-RIE method using an etching gas such as Ar, CHF 3.

이러한 홀(41)이 형성된 유전체층(40)이 오믹전극(30) 위에 위치한 상태에서, 도 6에서 도시하는 바와 같이, 건식 식각법을 이용하여 상기 유전체층(40)을 보호막으로 하여 오믹전극(30)과 p-형 반도체층(23)을 식각하여 다수의 홈(31)을 형성한다. As these holes dielectric layer 40, 41 is formed is shown in Figure 6 in a state located over the ohmic electrode 30, by using a dry etching process to the dielectric layer 40, a protective film ohmic electrode 30 and by etching the p- type semiconductor layer 23 forms a plurality of grooves 31.

이때, 상기 다수의 홈(31)은 유전체층(40)에 형성된 홀(41)의 패턴과 동일한 패턴으로 형성된다. In this case, the plurality of grooves 31 are formed in the same pattern and the pattern of holes 41 formed in the dielectric layer 40.

이러한 오믹전극(30)과 p-형 반도체층(23)의 식각에는 상술한 RIE 또는 ICP-RIE법을 이용할 수 있으며, 이때, ITO(indium tin oxide)를 오믹전극(30)으로 이용할 경우, 에칭 가스는 CH 4 , Ar의 혼합 가스를 이용할 수 있고, p-형 반도체층(23)의 에칭 가스는 Ar, BCl 3 , Cl 2 중 적어도 어느 하나의 가스가 적절히 혼합된 가스 혼합물을 이용할 수 있다. In this ohmic electrode 30 and the p- type semiconductor layer 23, the etching can be used for the above-described RIE or ICP-RIE method of, at this time, the use of ITO (indium tin oxide) as an ohmic electrode 30, etching gas is CH 4, may be used a mixed gas of Ar, the etching gas of the p- type semiconductor layer 23 may use a Ar, BCl 3, Cl 2 of the at least one of the gas is suitably mixed gas mixture.

이후에는 상기 크롬 마스크(50)와 유전체층(40)을 제거하면, 도 7에서 도시 하는 바와 같이, 상기 오믹전극(30)과 p-형 반도체층(23)에 형성된 다수의 홈(31)은 광결정 패턴(80)을 형성하게 된다. After that, a plurality of grooves 31 formed on the chromium mask 50 and removing the dielectric layer 40, as shown in Figure 7, the ohmic electrode 30 and the p- type semiconductor layer 23 is a photonic crystal to form the pattern layer 80.

한편, 상술한 과정에 의하여 상기 유전체층(40)에 형성된 다수의 홀(41)을 불규칙적으로 형성함으로써, 상기 오믹전극(30)과 p-형 반도체층(23)에 형성된 홈(31)이 불규칙적으로 형성될 수도 있다. On the other hand, by the irregular form a plurality of holes 41 formed in the dielectric layer 40 by the above-described process, the grooves 31 formed on the ohmic electrode 30 and the p- type semiconductor layer 23 is irregular It may be formed. 이러한 불규칙적으로 형성된 홈(31)은 광이 추출되는 표면을 거칠게 하여 광 추출 효율을 향상시킬 수 있다. Groove 31 formed in this irregular can improve the light extraction efficiency by roughening the surface in which light is extracted.

그러나 바람직하게는 상기 홈(31) 패턴을 규칙적으로 형성하여 주기성을 가지게 함으로써, 오믹전극(30)과 p-형 반도체층(23)의 표면에 광결정 구조(80)를 형성하는 것이 바람직하다. Preferably, however it is preferable to form the photonic crystal structure 80 on the surface of the periodicity by making the formation of the groove 31 in a regular pattern, the ohmic electrode 30 and the p- type semiconductor layer 23.

이와 같이, 광결정 구조(80)가 형성된 상태에서, n-형 전극으로서 금속 패드(33: 도 8 참고)가 형성될 부분을 식각하는 메사 식각이 수행된다. Thus, the photonic crystal structure 80 is formed in the state, the metal pad as n- type electrode: a mesa etching to etch a region to be formed (see FIG. 33) is performed.

이때, 상기 메사 식각은 상기 홈(31)이 형성된 오믹전극(30)의 금속 패드가 형성될 부분 이외의 면적을 메사 식각을 위한 포토 레지스트층(71)을 형성한 후에, 건식 식각 또는 습식 식각을 통하여, 도 7과 같이, n-형 반도체층(21)이 드러나도록 개구면(24)이 형성되는 것이다. At this time, the mesa etching after forming the groove 31 is formed an ohmic electrode 30, a photoresist layer 71 for the area mesa-etching of the portion other than the to be formed in the metal pad, a dry etching process or a wet etching through, as shown in Figure 7, to which the opening surface 24 is formed in the n- type semiconductor layer 21 to expose.

이와 같이, 개구면(24)이 형성된 상태에서, 상기 포토 레지스트층(71)을 제거하고, 도 8과 같이, 상기 오믹전극(30)의 상측에 p-형 금속 패드(32)가 형성되고, 상기 개구면(24)에는 n-형 금속 패드(33)가 형성되어, LED 구조를 이루게 된다. In this way, the opening surface 24 in a state in which the formed, removing the photoresist layer 71, as shown in Figure 8, is formed with p- type metal pads 32 on the upper side of the ohmic electrode 30, the opening surface 24 is provided is formed in n- type metal pad 33, and is led to the LED structure.

이때, 상기 기판(10)의 하측에는 Al, Ag와 같은 거울면을 가지는 금속을 이 용하여 반사막(90)을 형성하여, 상기 발광층(22)에서 발생하는 빛이 반사되도록 할 수 있다. At this time, the lower side of the substrate 10 may be such that the light is to use a metal having a mirror surface such as Al, Ag forming the reflective film 90, generated by the light emitting layer 22 is reflected. 이러한 반사막(90)은 광추출 효율을 향상시킬 수 있다. The reflective film 90 can improve the light extraction efficiency.

이러한 반사막(90)은 반사도가 70% 이상인 재료를 이용할 수 있고, 알루미늄(Al), 니켈(Ni), 은(Ag) 등의 재료를 이용할 수 있으나, 이러한 예에 한정되지 않는다. This reflection film 90 may use a material having the reflectance of 70%, aluminum (Al), nickel (Ni), it is available, but a material such as (Ag), is not limited to this example.

또한, 이러한 반사막(90)의 두께는 10 내지 500nm의 두께로 형성할 수 있다. In addition, such a thickness of the reflection film 90 may be formed to a thickness of 10 to 500nm.

구체적인 예로서, 반사막(90)으로 알루미늄(Al)을 이용하여, e-beam evaporator로 300nm의 두께로 증착한 경우, 90% 이상의 반사도를 보이며, 미러와 같은 속성을 나타낸다. As a specific example, using aluminum (Al) as a reflective film 90, when deposited to a thickness of 300nm by e-beam evaporator, showed at least 90% reflectivity, shows a property such as a mirror.

이와 같이, 발광 소자의 표면에 광결정 구조(80)를 형성하고, 기판(10) 측에 반사막(90)을 형성하여 제작된 발광 소자의 경우에, 광자(photon)들이 기판(10)으로 흡수되지 않고 반사되며, 상술한 광결정 구조(80)에 의하여 더욱 향상된 광추출 효율을 얻을 수 있다. In this way, in the case of forming a photonic crystal structure 80 on the surface of the light emitting device, and produced by forming a reflecting film 90 on the side of the substrate 10, the light emitting element, a photon (photon) are not absorbed by the substrate 10, without reflection, and also ensures the better the extraction efficiency by the above-described photonic crystal structure (80).

도 9에서는 ICP-RIE를 이용하여 상기 도 4의 상태에서 유전체층(40)에 다수의 홀(41)을 형성하는 과정을 도시하고 있다. Figure 9 illustrates a process of forming a plurality of holes 41 in the dielectric layer 40 in the state of Figure 4 using the ICP-RIE. 이러한 방법은 상술한 오믹전극(30) 및 p-형 반도체층(23)에 홈(31)을 형성할 경우, 상기 크롬 마스크(50)에 홀 패턴(51)을 형성할 경우에 모두 적용될 수 있다. This method can be applied both in the case of forming a hole pattern (51) in the case of forming the groove 31 in the above-mentioned ohmic electrode 30 and the p- type semiconductor layer 23, the chrome mask 50 .

이러한 ICP-RIE 장치는 평면형, 솔레노이드형이 모두 사용될 수 있으며, 도 9에서는 평면형 ICP-RIE 장치를 도시하고 있다. The ICP-RIE apparatus is planar, and the solenoid type can be used both, Fig. 9 shows a flat type ICP-RIE apparatus. 그 구체적인 방법을 설명하면 다음과 같다. When you describe the specific methods as follows.

상기 ICP-RIE 장치는, 접지된 금속 실드(101)와, 이를 덮는 절연창(102)으로 이루어지는 챔버(100) 위에 구리 코일(110)이 위치하고, 전력이 RF 공급기(120)로부터 코일(110)에 가해진다. The ICP-RIE apparatus, and a grounded metal shield 101, located this copper coil (110) over the chamber (100) formed of an insulating window 102 covering the power coil 110 from the RF supply 120 It is applied to. 이때, 상기 RF 전력에 의해 절연창(102)을 절연하기 위해 적절한 각도에서 자기장이 형성되어야 한다. At this time, the magnetic field should be formed at the appropriate angle in order to insulate the insulating window 102 by the RF power.

이와 같은 챔버(100)의 하부 전극(130) 상에 홀 패턴(51)을 갖는 크롬 마스크(50)가 위치한 LED 구조를 위치시킨다. In the chromium mask 50 has a lower electrode 130, the hole pattern 51 in the same chamber 100 is located to position the LED structure. 상기 하부 전극(130)은 에칭이 이루어지도록 LED 구조를 편향시키는 바이어스 전압 공급기(140)와 연결된다. The lower electrode 130 is connected to a bias voltage supply 140 for biasing the LED structure so that the etching is done.

이러한 바이어스 전압 공급기(140)는 무선 주파수 전력 및 DC 바이어스 전압을 공급하는 것이 바람직하다. The bias voltage supply 140 is preferably a radio frequency power supply and a DC bias voltage.

이때, Ar, BCl 3 , Cl 2 중 적어도 어느 하나의 가스가 적절히 혼합된 가스 혼합물이 반응성 가스 포트(103)를 통해 챔버(100) 내로 유입되고, 이때 전자는 상측 포트(104)를 통해 챔버(100) 내로 주입된다. At this time, the chamber Ar, BCl 3, Cl are introduced into the chamber 100 is at least one of the gases is a well-mixed gaseous mixture of the two through a reactive gas port (103), wherein electrons through the upper port 104 ( It is injected into the 100).

이와 같이 주입된 전자는 코일(110)에 의해 생성된 전자기장에 의하여, 주입된 혼합 가스의 중성 입자와 충돌하여 플라즈마를 생성하는 이온과 중성 원자를 형성한다. The electron injection as described above by an electromagnetic field generated by the coil 110 to form ions and neutral atoms to produce plasma collide with neutral particles of the injected gaseous mixture.

이러한 플라즈마 내의 이온은 바이어스 전압 공급기(140)에 의해 전극(130)에 공급된 바이어스 전압에 의해 LED 구조를 향하여 가속되며, 상기 가속된 전자와 함께 크롬 마스크(50)에 형성된 홀 패턴(51)을 통과하여, 도 5에서와 같이, 유전체층(40)에 다수의 홀(41) 패턴을 형성한다. Ions in the plasma are accelerated toward the LED structure by the bias voltage supplied to the electrode 130 by the bias voltage supply 140, a hole pattern (51) formed on the chrome mask 50 with the accelerated electrons pass by, as shown in Figure 5, to form a plurality of holes (41) pattern on the dielectric layer 40. the

이때, 챔버(100) 내의 압력은 5 mTorr로 유지시키고, He 흐름을 이용할 수 있으며, 에칭 과정에서 챔버는 10℃로 쿨링하는 것이 바람직하다. At this time, the pressure in the chamber 100 was maintained at 5 mTorr, and can take advantage of a He flow, in the etching process, the chamber is preferably cooled to 10 ℃.

또한, 상기 RF 공급기(120)와 바이어스 전압 공급기(140)는 각각 33W, 230W의 전력을 이용할 수 있다. In addition, the RF supply 120 and a bias voltage supply 140 may utilize the power of each 33W, 230W.

도 10은 상기와 같은 과정에 의하여 p-반도체층(23)에 형성된 광결정 구조(80)의 SEM(scaning electron microscopy) 이미지를 나타내고 있다. 10 shows an SEM (scaning electron microscopy) image of the photonic crystal structure (80) formed in p- semiconductor layer 23 by a process as described above.

이러한 광결정 구조(80)를 이루는 다수의 홈(31)은 오믹전극(30)을 관통하고, p-형 반도체층(23)의 일부 깊이를 이루도록 형성되는데, 이때, 이러한 홈(31)은 완전히 수직한 형태로 이루어질 수 있으나, 도 11에서와 같이, 경사면을 이루며 형성될 수 있다. The plurality of grooves 31 forming the photonic crystal structure 80 is formed to fulfill a portion of the depth and penetration, p- type semiconductor layer 23, an ohmic electrode 30, at this time, such a groove 31 is perfectly vertical but may be of a form, may be as shown in Figure 11, the formation forms an inclined surface.

이때, 상기 p-형 반도체층(23) 하단의 폭이 상기 오믹전극(30) 상단의 폭의 50 내지 70%가 될 수 있다. At this time, there is of the p- type semiconductor layer 23 can be a bottom width of 50 to 70% of the width of the top of the ohmic electrode 30.

또한, 상기 오믹전극(30)과 p-형 반도체층(23)의 형성하는 과정에서, 도 12와 같이, 불연속면(34)이 형성될 수도 있다. Further, in the process of formation of the ohmic electrode 30 and the p- type semiconductor layer 23, as shown in Figure 12, it may be a discontinuous surface 34 formed.

이러한 광결정 구조(80)는 GaN의 굴절률(2.6)과 광이 추출되는 LED의 에폭시 렌즈 굴절률(1.5)과, 구동전압과의 관계 등을 고려할 때, 광결정 주기는 0.5 내지 1.7㎛, 그리고 광결정을 이루는 홈(31)의 직경은 대략 상기 주기의 0.3 내지 0.6배로 형성하는 것이 바람직하다. The photonic crystal structure 80 includes a refractive index of GaN (2.6), and when the light is extracted considering the epoxy lens refractive index (1.5) of an LED that is, a relation between the driving voltage and so on, the photonic crystal period is 0.5 to 1.7㎛, and forming a photonic crystal the diameter of the groove 31 is preferably formed of approximately 0.3 to 0.6 times the period.

도 13에서는 상기 광결정 구조(80)의 주기(Lattice constant)와, 이러한 광결정 구조(80)를 이용할 경우, 광추출 효율이 향상되는 현상을 그래프로 나타내고 있다. In Figure 13, when using the period (Lattice constant) and, this photonic crystal structure 80 of the photonic crystal structure 80, there is shown a developing the light extraction efficiency is improved in the graph.

도시하는 바와 같이, 대략, 광결정 구조(80)의 주기가 1200nm, 즉, 1.2㎛ 부근에서 상대적인 광추출 효율이 최대값을 가지는 것을 알 수 있다. As shown, it can be seen that a substantially, a period 1200nm, that is, relative light extraction efficiency of the photonic crystal structure near the 1.2㎛ 80 having the maximum value.

그러나, 그래프에서 도시하듯이, 광결정 구조(80)의 주기가 700nm일 경우나 1600nm에 이를 경우에도 상대적인 광추출 효율은 향상되는 것을 알 수 있다. However, as shown in the graph, relative to the extraction efficiency in this case or 1600nm when the period of the photonic crystal structure (80) 700nm can be seen that improved.

또한, 홈(31)의 깊이는, 상술한 바와 같이, 오믹전극(30)을 관통하고, 상기 p-형 반도체층(23)의 1/3 이상의 깊이로 형성하는 것이 바람직하다. The depth of the groove 31, it is desirable to penetrate the ohmic electrode 30, formed of more than one-third the depth of the p- type semiconductor layer 23, as described above.

이와 같은 광결정 구조(80)가 형성되면, 이러한 광결정 구조(80)에서는 굴절률의 배치가 주기적으로 이루어지게 된다. When such a photonic crystal structure 80 is formed, in such a photonic crystal structure (80) may be made of the arrangement of the refractive index periodically. 이때, 광결정 구조(80)의 주기(periodicity)가 방출되는 빛의 파장의 대략 절반 정도가 될 때, 주기적으로 굴절률(refractive index)이 변하는 광결정 격자에 의한 광자의 다중 산란에 의해 광금지대(photonic band gap)가 형성된다. In this case, the photonic crystal structure (80) period (periodicity) is when approximately half of the wavelength of light emitted, periodic refractive index (refractive index), two (photonic light prohibited by multiple scattering of photons by changing the photonic crystal lattice of to form the band gap).

이러한 광결정 구조(80)에서 빛은 일정한 방향으로 효과적으로 방출되는 속성을 갖는다. In such a photonic crystal structure 80, light has a property that is effectively emitted in a specific direction. 즉, 이와 같은 광금지대가 형성되므로, 발광되는 빛은 광결정 구조(80)를 이루는 홈(31)으로 유입되거나 통과되지 못하고, 이 홈(31) 이외의 부분을 통하여 추출되는 현상이 발생될 수 있다. That is, on the other, so such an optical forbidden consideration formed, emitted light may be a phenomenon that does not pass through, or flows into the groove 31 forming the photonic crystal structure 80, the extraction via a portion other than the groove 31 occurs .

상기와 같은 현상은 주기성을 갖는 다수의 홈(31)에 의하여 형성되는 광결정 구조(80)에서의 광자(photon)의 거동에 의하여 설명될 수 있다. Phenomenon as described above can be explained by the behavior of photon (photon) of the photonic crystal structure 80 is formed by a plurality of grooves 31 having a periodicity.

즉, 주기성을 갖는 다수의 홈(31)에 의하여 광결정 구조(80)에서는 유전상수(dielectric constant)가 주기적으로 변조되고, 이러한 광결정 구조(80)를 전파 하는 빛의 거동에 영향을 주게 된다. That is, the photonic crystal structure 80 by the plurality of grooves 31 having a periodicity and modulated by the dielectric constant (dielectric constant) periodically, and can affect the behavior of light propagating through such a photonic crystal structure (80).

특히, 광결정 구조(80)의 광금지대가 LED에서 방출하는 빛의 파장대역에 속하거나 포함되는 경우에, 이러한 LED의 광자는 LED에서 마치 전반사 현상에 의하여 반사되는 것과 같은 효과가 발생한다. In particular, in the case where in, or included in the wavelength band of light emitted from the LED light prohibit return of the photonic crystal structure (80), photons of these LED generates the same effect as reflected by the total reflection phenomenon as if the LED.

이러한 광금지대는 마치, 결정구조에서의 전자와 유사성을 가지며, 이러한 광금지대에 속하는 광자는 광결정 구조(80)내에서 자유로이 전파되지 못한다. The optical stand prohibited if, and has an electron affinity in the crystal structure, photons belonging to such an optical forbidden band does not freely propagated in the photonic crystal structure (80).

따라서, LED에서 방출되는 빛의 광자가 모두 광금지대에 속하게 한다면 모든 광자들은 전반사 현상과 유사하게 LED를 빠져나오게 되며, 결국 광추출 효율이 증가하게 되는 것이다. Thus, if all the photons of light emitted from the LED light belongs to ban all the photons it exited the LED is similar to the total internal reflection phenomenon, which will eventually increase the light extraction efficiency.

한편, 상술한 유전체층(40)에 형성되는 다수의 홀(41)의 패턴은 다양한 패턴으로 형성될 수 있는데, 예를 들어, 그 패턴이 정방형을 이루도록 형성할 수 있다. On the other hand, the pattern of the plurality of holes 41 formed in the above-described dielectric layer 40 may be formed in a variety of patterns, for example, it may be that the pattern is formed to a square. 또한, 도 14 내지 도 18에서 도시하는 바와 같이, 다양한 패턴으로 형성이 가능하다. As shown in FIGS. 14 to 18, it can be formed in various patterns.

즉, 도 14에서와 같이, 상기 다수의 홀(41)들이 발광 소자 패키지의 사선형으로 나열되도록 형성할 수 있고, 도 15에서와 같이, 상기 홀(41)들이 발광 소자 패키지의 다수로 구획된 면에서 사선을 이루도록 형성할 수 있다. That is, as shown in Figure 14, the plurality of holes 41 that may be formed so as to be arranged in four linear light emitting device package, as shown in Figure 15, said holes 41 are divided into a plurality of light emitting device package It can be formed to a scan line in the plane. 이때, 이러한 사선의 패턴들은 다른 구획의 사선 패턴들이 서로 만나지 않도록 할 수 있다. In this case, the pattern of slant may avoid seeing each other, they hatched pattern of the other compartments.

또한, 도 16 및 도 17에서와 같이, 이러한 다수의 홀(41)의 사선형 패턴이 복수의 구역에서 서로 만나도록 형성할 수도 있다. In addition, 16 and may, as shown in Figure 17, to form such a large number of four linear patterns of the holes 41 and meet each other at a plurality of areas. 도 16에서는 발광 소자가 두 개의 영역으로 구획된 상태에서 홀(41)이 각 구획의 경계면에서 서로 만나는 사선형 으로 배열된 패턴을 나타내고, 도 17에서는 네 개의 영역으로 구획된 서로 만나는 사선형 패턴을 도시하고 있다. 16 The use in a light-emitting device divided into two zones status holes 41 represents a pattern arranged in a linear four meet each other at the boundary of each section, 17 in the meeting partitioned into four areas with each other a linear pattern shows.

한편, 도 18에서 도시하는 바와 같이, 상기 다수의 홀(41)이 복수의 동심원형 또는 방사형 패턴을 이루도록 형성할 수도 있다. On the other hand, it is also possible to, the plurality of holes 41 is formed to a plurality of concentric circular or radial pattern as shown in Fig.

그 외에, 6각형, 8각형 등 다양한 다각형의 패턴, 사다리꼴 등으로 형성할 수도 있고, 부정형의 패턴도 가능하다. In addition, it is also possible to form a hexagonal, pattern of the various polygons such as octagonal, trapezoidal, etc., it is also possible to pattern the amorphous.

따라서, 상기 오믹전극(30)과 p-형 반도체층(23)에 형성되는 홈(31)의 패턴도 마찬가지로, 상기 도 14 내지 도 18와 같이, 상술한 바와 같은, 정방형, 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어진 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어지며 서로 반대방향을 향하는 복수의 사선형, 복수의 동심원형, 다각형, 사다리꼴, 및 방사형의 패턴 등으로 형성될 수 있다. Thus, as a pattern of grooves 31 formed on the ohmic electrode 30 and the p- type semiconductor layer 23, as shown in FIG 14 to FIG 18, a square, a plurality of four linear as described above, becomes at least divided into two or more compartments use a plurality of linear, at least two or more divided compartments can be formed in opposite directions toward the plurality of four linear, a plurality of concentric, polygonal, trapezoidal, and the pattern, such as a radial.

상기 실시예는 본 발명의 기술적 사상을 구체적으로 설명하기 위한 일례로서, 본 발명은 상기 실시예에 한정되지 않으며, 다양한 형태의 변형이 가능하고, 이러한 기술적 사상의 여러 실시 형태는 모두 본 발명의 보호범위에 속함은 당연하다. The embodiment is an example for a detailed description of a technical concept of the present invention, the invention is not limited to the above embodiment, it can be various types of modification, both the various embodiments of such a technical idea is protected according to the present invention belongs to the range is obvious.

이상과 같은 본 발명은 다음과 같은 효과가 있는 것이다. The present invention as described above will have the following effects.

첫째, 본 발명은 광결정 구조를 형성함에 있어서, 유전체층을 보호막으로 이용하여 건식 식각 공정을 통하여 형성되므로 보다 정밀한 구조의 광결정 구조를 형성할 수 있다. First, the present invention may form a photonic crystal structure of the fine structure than in forming a photonic crystal structure, by using the dielectric layer as a protective film is formed through a dry etching process.

둘때, 상기와 같이 형성된 광결정 구조에 의하여 LED의 광추출 효율을 향상시킬 수 있다. All should, it is possible to improve the light extraction efficiency of the LED by the photonic crystal structure formed as above.

셋째, 본 발명은 기판에 형성된 반사막에 의하여 발광층에서 발광되는 빛을 반사함으로써 광추출 효율을 향상시킬 수 있다. Third, the present invention can improve light extraction efficiency by reflecting the light emitted from the light emitting layer by a reflection film formed on the substrate.

Claims (12)

  1. 기판과; A substrate;
    상기 기판 위에 위치하며 개구면을 가지는 제1반도체층과; Disposed on the substrate and a first semiconductor layer having an open surface and;
    상기 제1반도체층 위에 위치하는 발광층과; The light-emitting layer that is formed on the first semiconductor layer;
    상기 발광층 위에 위치하는 제2반도체층과; A second semiconductor layer disposed on the light emitting layer and;
    상기 제2반도체층 위에 위치하는 오믹전극층과; Ohmic electrode layer that is formed on the second semiconductor layer;
    상기 제2반도체층 및 오믹전극층에 연결되어 형성되는 다수의 홈으로 이루어지는 광결정 패턴과; A photonic crystal pattern formed of a plurality of grooves formed connected to the second semiconductor layer and the ohmic electrode layer;
    상기 제1반도체층의 개구면 및 오믹전극 위에 위치하는 금속 패드를 포함하여 구성되는 것을 특징으로 하는 수평형 발광 소자. A horizontal light emitting device characterized in that comprises a metallic pad that is formed on the opening face and the ohmic electrode of the first semiconductor layer.
  2. 제 1항에 있어서, 상기 광결정 패턴은, 0.5 내지 1.7㎛의 주기를 갖는 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the horizontal type light emitting device comprising the period of the photonic crystal pattern is 0.5 to 1.7㎛.
  3. 제 2항에 있어서, 상기 광결정 패턴의 홈의 직경은, 상기 주기의 0.3 내지 0.6배에 해당하는 것을 특징으로 하는 수평형 발광 소자. The method of claim 2, wherein the groove diameter of the photonic crystal pattern is the horizontal type light emitting device characterized in that it corresponds to 0.3 to 0.6 times of the period.
  4. 제 1항에 있어서, 상기 광결정 패턴은, 상기 오믹전극을 관통하고, 상기 제2반도체층의 1/3 내지 전체 깊이로 형성된 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the photonic crystal pattern is the horizontal type light emitting device, characterized in that passing through the ohmic electrode, formed of one-third to the overall depth of the second semiconductor layer.
  5. 제 1항에 있어서, 상기 제2반도체층은, p-형 질화물 반도체층인 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the horizontal type light emitting device of the first, characterized in that the second semiconductor layer, p- type nitride semiconductor layer.
  6. 제 1항에 있어서, 상기 광결정 패턴은, 정방형, 복수의 사선형, 둘 내지 네 개의 구획이 나누어진 복수의 사선형, 둘 내지 네 개의 구획이 나누어지며 서로 반대방향을 향하는 복수의 사선형, 복수의 동심원형, 다각형, 사다리꼴, 및 방사형 중 어느 하나인 것을 특징으로 하는 수평형 발광 소자. 2. The method of claim 1, wherein a photonic crystal pattern, a square, a plurality of four linear, two to linear plurality of pictures is divided into four compartments, two to four compartments are divided from each other linear plurality of yarn in the opposite direction from, a plurality the concentric circle, the horizontal type light emitting device, characterized in that any one of a polygon, a trapezoid, and radial.
  7. 제 1항에 있어서, 상기 기판의 하측면에 형성되는 반사막을 더 포함하는 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the horizontal type light emitting device according to claim 1, further comprising a reflecting film formed on the lower surface of the substrate.
  8. 제 1항에 있어서, 상기 오믹전극은, 상기 제2반도체층 전체를 덮는 투명전극인 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the ohmic electrode is, the horizontal type light emitting device, characterized in that the second semiconductor layer covering the whole transparent electrode.
  9. 제 1항에 있어서, 상기 광결정 패턴을 이루는 다수의 홈은, 상기 오믹전극에서 제2반도체층에 이를수록 폭이 점점 좁아지는 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the plurality of grooves, the horizontal type light emitting device in the ohmic electrode that is characterized in that the narrower the width of recording it in the second semiconductor layer forming the photonic crystal pattern.
  10. 제 9항에 있어서, 상기 폭은, 상기 제2반도체층 하단의 폭이 상기 오믹전극 상단의 폭의 50 내지 70%인 것을 특징으로 하는 수평형 발광 소자. 10. The method of claim 9, wherein the width of said first number, characterized in that the width of the lower second semiconductor layer of 50 to 70% of the top of the ohmic electrode width balanced light-emitting device.
  11. 제 1항에 있어서, 상기 광결정 패턴을 이루는 다수의 홈은, 상기 오믹전극과 제2반도체층의 경계면에서 불연속면을 가지는 것을 특징으로 하는 수평형 발광 소자. The method of claim 1, wherein the plurality of grooves, the horizontal type light emitting device characterized by having a discontinuity at the interface of the ohmic electrode and the second semiconductor layer forming the photonic crystal pattern.
  12. 기판 상에 제1반도체층, 발광층, 및 제2반도체층을 성장시키는 단계와; Step of growing a first semiconductor layer, a light emitting layer, and a second semiconductor layer on the substrate;
    상기 제2반도체층 상에 오믹전극을 형성하는 단계와; Forming an ohmic electrode on the second semiconductor layer;
    상기 오믹전극 상에 유전체층을 형성하는 단계와; Forming a dielectric layer on the ohmic electrodes;
    상기 유전체층에 다수의 홀을 형성하는 단계와; Forming a plurality of holes in said dielectric layer;
    상기 다수의 홀이 형성된 유전체층 면을 식각하여, 상기 오믹전극 및 제2반도체층에 다수의 홈을 형성하는 단계와; Etching the dielectric layer if a number of the holes formed, and forming a plurality of grooves on the ohmic electrode and the second semiconductor layer;
    상기 유전체층을 제거하는 단계와; Removing the dielectric layer;
    상기 제1반도체층의 일부분이 개구되도록 식각하는 단계와; Etching so that the opening portion of the first semiconductor layer;
    상기 개구된 제1반도체층 및 오믹전극 위에 금속 패드를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 수평형 발광 소자의 제조방법. The method of the horizontal type light emitting device characterized in that comprises a step of forming a metal pad over the aperture of the first semiconductor layer and the ohmic electrode.
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