KR100781449B1 - Method of multiple charge ion implant - Google Patents

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Abstract

A multiple ion implantation process is provided to reduce lateral diffusion and to eliminate a diode leakage current by using As+ ion as a dopant and performing an ion implantation process two times using P+ ion as a dopant. A first ion implantation process is performed by using P+ ion as a dopant with ion implantation energy of 20 KeV to 40 KeV and a dopant dose of 4E13 to 8E13/cm^2. A second ion implantation process is performed by using As+ ion as a dopant with ion plantation energy of 20 KeV to 40 KeV and a dopant dose of 1E15 to 1.5E15/cm^2. A third ion implantation process is performed by using the P+ ion as a dopant with ion implantation energy of 6 Kev to 10 KeV and a dopant dose of 5E14 to 1.5E15/cm^2.

Description

다중 이온주입 공정{METHOD OF MULTIPLE CHARGE ION IMPLANT}[0001] METHOD OF MULTIPLE CHARGE ION IMPLANT [

도 1a 내지 도 1i는 종래의 CMOS 형의 반도체 소자의 제조방법에 대한 공정단면도, 1A to 1I are process cross-sectional views of a conventional CMOS type semiconductor device manufacturing method,

도 2는 이온주입공정에서 P+만을 도펀트로 한 경우의 접합면의 프로파일을 도시한 도.FIG. 2 is a view showing a profile of a junction surface when only P + is doped in an ion implantation process. FIG.

도 3은 본 발명에 의한 반도체 소자의 제조방법에서 반도체 기판 내에 이온을 주입하는 공정의 단면도.3 is a cross-sectional view of a step of implanting ions into a semiconductor substrate in a method of manufacturing a semiconductor device according to the present invention.

도 4는 본 발명에 의한 이온주입공정을 거친 경우의 접합면의 프로파일을 도시한 도.4 is a view showing a profile of a joint surface in the case where the ion implantation process according to the present invention is performed.

본 발명은 반도체 제조방법에 관한 것으로서, 특히 다중 이온 주입 공정을 포함하는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method, and more particularly, to a method of manufacturing a semiconductor device including multiple ion implantation processes.

일반적으로, 반도체 소자중 모스 트랜지스터는 필드 효과 트랜지스터의 일종으로서, 실리콘 반도체 기판 상에 게이트 산화막과 게이트 전극이 형성되며, 게이트 전극의 양측의 반도체 기판에는 소오스/드레인 영역이 형성된다. 또한, 소오스/ 드레인 영역의 안쪽에는 비교적 농도가 낮은 LDD(Lightly Doped Drain)영역이 형성된다. In general, a MOS transistor of a semiconductor device is a field effect transistor. A gate oxide film and a gate electrode are formed on a silicon semiconductor substrate, and a source / drain region is formed on a semiconductor substrate on both sides of the gate electrode. In addition, an LDD (lightly doped drain) region having a relatively low concentration is formed inside the source / drain region.

상기와 같은 MOS 트랜지스터는 채널의 종류에 따라 N-채널 MOS 트랜지스터와 P-채널 MOS 트랜지스터로 분리되며, 각 채널의 MOS 트랜지스터가 단일 반도체 기판에 형성되는 경우, 이를 CMOS 트랜지스터라 한다. The MOS transistor is divided into an N-channel MOS transistor and a P-channel MOS transistor according to the channel type, and when the MOS transistor of each channel is formed on a single semiconductor substrate, this is referred to as a CMOS transistor.

이하, 첨부된 도면을 참조하여 종래의 CMOS형 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다. Hereinafter, a method of manufacturing a conventional CMOS semiconductor device will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1i는 종래의 CMOS형의 반도체 소자의 제조방법에 대한 공정단면도이다. 1A to 1I are process cross-sectional views of a conventional CMOS type semiconductor device manufacturing method.

한편, 도 1a 내지 도 1i는 NMOS 영역 및 테스트 영역만을 나타낸 것으로, PMOS 영역은 상기 NMOS 영역과 동일한 공정으로 형성되므로 상기 PMOS 영역에 대한 도면은 생략하였다. 1A to 1I show only the NMOS region and the test region, and the PMOS region is formed in the same process as the NMOS region, so that the PMOS region is not shown.

먼저, 도 1a에 도시된 바와 같이, NMOS 영역, PMOS 영역, 비활성영역 및 테스트 영역으로 정의된 반도체 기판(10)을 준비하고, 상기 반도체 기판(10)의 전면에, 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(12)과 패드 질화막(14)을 순차적으로 형성한다.1A, a semiconductor substrate 10 defined as an NMOS region, a PMOS region, an inactive region, and a test region is prepared, and an isolation process ISO (ISO) is performed on the entire surface of the semiconductor substrate 10 The pad oxide film 12 and the pad nitride film 14 are sequentially formed.

이어서 도 1b에 도시된 바와 같이, 상기 패드 산화막(12)과 패드 질화막(14)을 포함한 상기 반도체 기판(10)의 전면에 포토레지스트를 증착한 후, 이를 포토 마스크를 이용한 노광공정을 실시하여 제 1 포토레지스트 패턴을 형성한다. 이어서, 상기 제 1 포토레지스트 패턴을 아이솔레이션 마스크로 이용한 STI공정을 실시 하여 상기 반도체기판(10)의 비활성영역에 소자 분리막(18)을 형성한다. Subsequently, as shown in FIG. 1B, a photoresist is deposited on the entire surface of the semiconductor substrate 10 including the pad oxide film 12 and the pad nitride film 14, and then an exposure process using a photomask is performed. 1 photoresist pattern is formed. Next, an STI process using the first photoresist pattern as an isolation mask is performed to form an isolation film 18 in an inactive region of the semiconductor substrate 10.

다음으로 도 1c에 도시된 바와 같이, 제 1 포토레지스트 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 제1 포토레지스트 패턴을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(14) 및 패드 산화막(12)을 순차적으로 제거한다. Next, as shown in FIG. 1C, a strip process for removing the first photoresist pattern is performed to remove the first photoresist pattern, followed by a predetermined cleaning process to form a pad nitride film 14 and a pad oxide film 12 ) Are sequentially removed.

이어서, 제 1 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 NMOS 영역에 웰 영역(20)을 선택적으로 형성한다.Then, a well ion implantation process using a first well ion implantation mask is performed to selectively form the well region 20 in the NMOS region of the semiconductor substrate 10. Then,

이후, 도면에 도시하지 않았지만, 제 2 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여, 상기 반도체 기판(10)의 PMOS영역에 웰 영역을 선택적으로 형성한다. 이렇게 함으로써, 상기 NMOS 영역의 웰 영역(20)은 P형 이온으로 도핑되고, 상기 PMOS 영역의 웰 영역은 N형 이온으로 도핑된다. Thereafter, a well ion implantation process using a second well ion implantation mask is performed to form a well region in the PMOS region of the semiconductor substrate 10, though not shown in the drawing. By doing so, the well region 20 of the NMOS region is doped with P-type ions, and the well region of the PMOS region is doped with N-type ions.

다음으로 도 1d에 도시된 바와 같이, 상기 웰 영역(20)이 형성된 반도체 기판(10)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(22)을 형성한다. Next, as shown in FIG. 1D, a gate oxide film 22 is formed by performing a thermal oxidation process or a rapid thermal process on the entire surface of the semiconductor substrate 10 on which the well region 20 is formed.

이어서, 상기 게이트 산화막(22)이 형성된 반도체 기판(10)의 전면에 게이트 전극(26)용 폴리실리콘층(24)을 형성한다.Next, a polysilicon layer 24 for the gate electrode 26 is formed on the entire surface of the semiconductor substrate 10 on which the gate oxide film 22 is formed.

이후 도1e에 도시된 바와 같이, 게이트 전극 패턴용 마스크를 이용한 포토 및 식각공정을 실시하여 상기 폴리실리콘층(24) 및 게이트 산화막(22)을 순차적으로 식각함으로써, 상기 NMOS 영역과 PMOS 영역에 각각 게이트 전극(26)을 형성함과 동시에, 상기 테스트 영역상에 더미 게이트 전극(99)을 형성한다. 여기서, 상기 더미 게이트 전극(99)은 다수개의 제 1 영역과 제 2 영역으로 정의되며, 각 제 2 영 역은 상기 제1영역 사이에 위치한다. Thereafter, as shown in FIG. 1E, the polysilicon layer 24 and the gate oxide film 22 are successively etched by performing a photo-etching process using a mask for a gate electrode pattern, thereby forming the NMOS region and the PMOS region A gate electrode 26 is formed and a dummy gate electrode 99 is formed on the test region. Here, the dummy gate electrode 99 is defined as a first region and a second region, and each second region is located between the first regions.

이어서, 제 2 포토레지스트 패턴을 마스크로 하여 PMOS 영역 및 상기 더미 게이트 전극(99)의 제 2 영역을 가리고, NMOS 영역의 활성영역 및 상기 더미 게이트 전극(99)의 제 1 영역에 선택적으로 N형 저농도 이온 주입 공정을 실시하여, 상기 NMOS 영역에 저농도 접합영역(28)을 형성하고, 상기 더미 게이트 전극(99)의 제 1영역을 N형 저농도 이온으로 도핑시킨다.Subsequently, the PMOS region and the second region of the dummy gate electrode 99 are covered with the second photoresist pattern as a mask, and an N-type impurity is selectively added to the active region of the NMOS region and the first region of the dummy gate electrode 99 A low concentration ion implantation process is performed to form a low concentration junction region 28 in the NMOS region and a first region of the dummy gate electrode 99 is doped with N type low concentration ions.

다음으로, 도1f에 도시된 바와 같이, 제 3 포토레지스트 패턴(PR3)을 마스크로 하여 NMOS 영역 및 더미 게이트 전극(99)의 제 2 영역을 가리고, PMOS 영역의 활성영역 및 상기 더미 게이트 전극(99)의 제 2영역에 선택적으로 P형 저농도 이온 주입 공정을 실시하여, 상기 PMOS 영역에 저농도 접합영역(28)을 형성하고, 상기 더미 게이트 전극(99)의 제 1 영역을 P형 저농도 이온으로 도핑시킨다.Next, as shown in FIG. 1F, the NMOS region and the second region of the dummy gate electrode 99 are covered with the third photoresist pattern PR3 as a mask, and the active region of the PMOS region and the dummy gate electrode Type low-concentration ion implantation process is selectively performed on the second region of the dummy gate electrode 99 to form the low concentration junction region 28 in the PMOS region, and the first region of the dummy gate electrode 99 is formed into the P- Doped.

이어서, 도 1g에 도시된 바와 같이, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 영역과 PMOS 영역의 게이트 전극(26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)를 형성한다. 1G, a predetermined deposition and etching process is sequentially performed to form LDD (Lightly Doped Drain) HLD (High Temperature Low Pressure Dielectric) for the side walls of the gate electrode 26 of the NMOS region and the PMOS region. Thereby forming the spacer 30.

이후, 제 4 포토레지스트 패턴(PR4)을 마스크로 하여 상기 PMOS 영역, 상기 더미 게이트 전극(99)의 제 2 영역을 가림과 아울러, 상기 스페이서(30)를 마스크로 하여 상기 NMOS 영역에 형성된 저농도 접합영역(28)의 일부를 가리고, 상기 NMOS 영역의 활성영역 및 상기 더미 게이트 전극(99)의 제 1 영역에 선택적으로 N형 고농도 이온 주입 공정을 실시하여, 상기 NMOS 영역에 고농도 접합영역(32)을 형성하고, 상기 더미 게이트 전극(99)의 제 1 영역을 N형 고농도 이온으로 도핑시킨다. Thereafter, the PMOS region and the second region of the dummy gate electrode 99 are covered with the fourth photoresist pattern PR4 as a mask, and the low concentration junction formed in the NMOS region using the spacer 30 as a mask The high concentration junction region 32 is formed in the NMOS region by selectively covering the active region of the NMOS region and the first region of the dummy gate electrode 99 with a high concentration ion implantation process, And the first region of the dummy gate electrode 99 is doped with N-type high concentration ions.

다음으로, 도 1h에 도시된 바와 같이, 제 5 포토레지스트 패턴(PR5)을 마스크로 하여 상기 NMOS영역, 상기 더미 게이트 전극(99)의 제 1 영역을 가림과 아울러, 스페이서를 마스크로 하여 상기 PMOS 영역에 형성된 저농도 접합영역의 일부를 가리고, 상기 PMOS 영역의 활성영역 및 상기 더미 게이트 전극(99)의 제 2 영역에 선택적으로 P형 고농도 이온 주입 공정을 실시하여, 상기 PMOS 영역에 고농도 접합영역을 형성하고, 상기 더미 게이트 전극(99)의 제 2 영역을 P형 고농도 이온으로 도핑시킨다.Next, as shown in FIG. 1H, the NMOS region and the first region of the dummy gate electrode 99 are covered with the fifth photoresist pattern PR5 as a mask, and the PMOS Concentration implantation process is selectively performed on the active region of the PMOS region and the second region of the dummy gate electrode 99 to form a high concentration junction region in the PMOS region And the second region of the dummy gate electrode 99 is doped with P-type high concentration ions.

이로써 상기 NMOS 영역의 게이트 전극(26)은 N형 고농도 이온으로 도핑되고 상기 PMOS 영역의 게이트 전극은 P형 고농도 이온으로 도핑된다.As a result, the gate electrode 26 of the NMOS region is doped with N-type high concentration ions and the gate electrode of the PMOS region is doped with P-type high concentration ions.

그리고, 각 NMOS 영역과 PMOS영역에는 저농도 접합영역과(28)과 고농도 접합영역(32)으로 이루어진 소오스/드레인 영역(34)이 형성된다. In each NMOS region and the PMOS region, a source / drain region 34 including a low concentration junction region 28 and a high concentration junction region 32 is formed.

또한, 상기 더미 게이트 전극(99)의 제 1 영역은 N형 고농도 이온으로 도핑되고, 제 2 영역은 P형 고농도 이온으로 도핑된다. Further, the first region of the dummy gate electrode 99 is doped with N-type high concentration ions and the second region is doped with P-type high concentration ions.

이어서, 도1i에 도시된 바와 같이, NMOS 영역과 PMOS 영역의 고농도 접합영역(32), 상기 게이트 전극(26), 및 더미 게이트 전극(99) 상에 살리사이드 층(36)을 형성한다. Then, a salicide layer 36 is formed on the high concentration junction region 32 of the NMOS region and the PMOS region, the gate electrode 26, and the dummy gate electrode 99, as shown in FIG. 1I.

그러나, 이와 같이 형성된 반도체 소자에는 다음과 같은 문제점이 있었다. NMOS 소오스/드레인을 형성하기 위해서, 기존에는 이온주입공정에서 31+ 인산을 사 용하고 있었다. 31P+ 의 경우 질량이 작기 때문에 열처리 과정에 의해서 쉽게 측면 확산이 일어나게 된다. 도 2는 이온주입공정에서 P+만을 도펀트로 한 경우의 접합면의 프로파일을 도시한 것이다. 도 2를 참조하면, 이온주입공정에서 P+만을 도펀트로 한 경우, 소오스(20)와 드레인(22)간의 정션(Junction) 및 정션 간의 거리(24)가 짧아서 서브 쓰레숄드 누설값이 크게 증가하게 되는 문제점이 있다. However, the semiconductor device thus formed has the following problems. In order to form the NMOS source / drain, 31 + phosphoric acid was used in the ion implantation process. In the case of 31P +, the side diffusion is easily caused by the heat treatment process because the mass is small. Fig. 2 shows a profile of a junction surface when only P + is used as a dopant in the ion implantation step. 2, when only P + is doped in the ion implantation process, the distance 24 between the junction and the junction between the source 20 and the drain 22 is short and the subthreshold leakage value is greatly increased There is a problem.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 측면 확산 현상 및 누설 전류를 감소시키기 위하여, 이온 주입 공정에 있어서 P+보다 무거운 AS+이온을 도펀트로 사용하고, P+ 이온을 도펀트로 하여 이온 주입 과정을 2회 진행하는 이온주입 공정을 포함하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems of the prior art described above. In order to reduce the side diffusion phenomenon and the leakage current, the present invention uses AS + ions heavier than P + as a dopant in the ion implantation process, And a method of manufacturing a semiconductor device including an ion implantation process in which the process is performed twice.

상기의 기술적 과제를 이루기 위한, 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판내에 이온을 주입하는 방법에 있어서, P+ 이온을 도펀트로 하여 제 1 이온주입 공정을 진행하는 단계, As+ 이온을 도펀트로 하여 제 2 이온주입 공정을 진행하는 단계, P+ 이온을 도펀트로 하여 제 3 이온주입 공정을 진행하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of implanting ions into a semiconductor substrate, the method comprising the steps of: performing a first ion implantation process using P + ions as a dopant; A second ion implantation process, and a third ion implantation process using P + ions as a dopant.

바람직하게는 제 1 이온주입 공정은 20KeV ~ 40KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 4E13 ~ 8E13 /cm

Figure 112006063280212-pat00001
범위인 것을 특징으로 한다. Preferably, the first ion implantation process proceeds with an ion implantation energy in the range of 20 KeV to 40 KeV, and the dose amount of the dopant is 4E13 to 8E13 / cm
Figure 112006063280212-pat00001
. ≪ / RTI >

바람직하게는 제 2 이온주입 공정은 20KeV ~ 40KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 1E15 ~ 3E15 /cm

Figure 112006063280212-pat00002
범위인 것을 특징으로 한다.Preferably, the second ion implantation process proceeds with an ion implantation energy in the range of 20 KeV to 40 KeV, and the dose of the dopant is in the range of 1E15 to 3E15 / cm
Figure 112006063280212-pat00002
. ≪ / RTI >

바람직하게는 제 3 이온주입 공정은 6KeV ~ 10KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 5E14 ~ 1.5E15 /cm

Figure 112006063280212-pat00003
범위인 것을 특징으로 한다. 이하, 본 발명에 의한 반도체 소자의 제조방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.Preferably, the third ion implantation process proceeds with an ion implantation energy in the range of 6 KeV to 10 KeV, and the dose amount of the dopant is 5E14 to 1.5E15 / cm
Figure 112006063280212-pat00003
. ≪ / RTI > Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 의한 반도체 소자의 제조방법에서 반도체 기판 내에 이온을 주입하는 공정의 단면도이다. 도 3을 참조하면, 웰 영역(20)이 형성된 반도체 기판(10)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(22)을 형성한다. 이서서, 상기 게이트 산화막(22)이 형성된 반도체기판(10)의 전면에 게이트 전극(26)용 폴리실리콘층(24)을 형성한다. 이어서 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 영역의 게이트전극(26)의 측변에 LDD, HLD용 스페이서(30)를 형성한다. 다음으로 본 발명에 의한 이온주입 과정을 거쳐서 NMOS영역에 저농도 접합영역(28)과 고농도 접합영역(32)으로 이루어진 소오스/드레인 영역(34)이 형성된다. 3 is a cross-sectional view of a step of implanting ions into a semiconductor substrate in the method of manufacturing a semiconductor device according to the present invention. Referring to FIG. 3, a gate oxide film 22 is formed by performing a thermal oxidation process or a rapid thermal annealing process on the entire surface of the semiconductor substrate 10 on which the well region 20 is formed. The polysilicon layer 24 for the gate electrode 26 is formed on the entire surface of the semiconductor substrate 10 on which the gate oxide film 22 is formed. Subsequently, predetermined deposition and etching processes are sequentially performed to form LDD and HLD spacers 30 on the sides of the gate electrode 26 in the NMOS region. Next, a source / drain region 34 including a low concentration junction region 28 and a high concentration junction region 32 is formed in the NMOS region through the ion implantation process according to the present invention.

이때 이온주입 과정은 다음과 같은 3단계과정을 거친다. 먼저, P+ 이온을 도펀트로 하여 제 1 이온주입 공정을 진행한다. 이때, 제 1 이온주입 공정은 20KeV ~ 40KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 4E13 ~ 8E13 /cm

Figure 112006063280212-pat00004
범위로 하는 것이 바람직하다. 도펀트를 반도체 기판으로 주입하는 것은 이온 주입 공정에 의한다. 이온 주입에서, 목적하는 성분을 포함하는 공급 물질은 이온 소스로 도입되고, 에너지는 공급 물질을 이온화하기 위해 도입되어, 도펀트 성부을 포함하는 이온을 생성한다. 가속용 전기장은 양으로 하전된 이온을 추출하고 가속화하여 이온빔을 생성하기 위해 제공된다. 이어 질량분석은 주입될 종을 선별하기 위해 사용되고, 이온빔은 반도체 기판으로 향한다. 가속용 전기장은 상기 이온이 표적물을 투과하도록 하는 이온 운동 에너지를 제공한다. 에너지 및 이온의 질량은 표적물 내로의 이들의 투과 깊이를 결정하되, 보다 높은 에너지 및 보다 낮은 질량 이온은 이들의 보다 큰 속도로 인해 표적물을 보다 깊이 투과하게 한다. 이온 주입 시스템은 표적물에서 이온빔 에너지, 이온빔 질량, 이온빔 전류 및 이온 투여량과 같은 주입 공정에서의 중요한 변수를 조심스럽게 조절하기 위해 구축되었다. 추가로, 빔각 분산(이온이 기판과 충돌하였을 때의 각의 변화) 및 빔 공간 균일성 및 정도는 또한 반도체 디바이스 수 율을 보전하기 위해 조절되어야 한다. At this time, the ion implantation process is performed in the following three steps. First, the first ion implantation process is performed using P + ion as a dopant. At this time, the first ion implantation process proceeds at an ion implantation energy in the range of 20 KeV to 40 KeV, and the dose amount of the dopant is 4E13 to 8E13 / cm
Figure 112006063280212-pat00004
. The implantation of the dopant into the semiconductor substrate is by an ion implantation process. In ion implantation, the feedstock comprising the desired component is introduced into the ion source, and the energy is introduced to ionize the feedstock to produce ions containing the dopant. The electric field for acceleration is provided for extracting and accelerating positively charged ions to generate an ion beam. Mass analysis is then used to select the species to be implanted, and the ion beam is directed to the semiconductor substrate. The electric field for acceleration provides ion kinetic energy that allows the ions to pass through the target. The mass of the energy and ions determines their penetration depth into the target while higher energy and lower mass ions cause the target to penetrate deeper due to their greater velocity. The ion implantation system is constructed to carefully control critical variables in the implant process, such as ion beam energy, ion beam mass, ion beam current, and ion dose in the target. In addition, the beam angle variance (change in angle when ions hit the substrate) and beam space uniformity and degree must also be adjusted to conserve the semiconductor device yield.

그 다음으로, As+ 이온을 도펀트로 하여 제 2 이온주입 공정을 진행한다. 이때, 제 2 이온주입 공정은 20KeV ~ 40KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 1E15 ~ 3E15 /cm

Figure 112006063280212-pat00005
범위인 것이 바람직하다. 이 경우, 질량이 75인 Arseni(As)를 사용하므로 측면 확산을 감소시킬 수 있다.Next, the second ion implantation process is performed using As + ions as a dopant. At this time, the second ion implantation process proceeds with an ion implantation energy in the range of 20 KeV to 40 KeV, and the dosage of the dopant is 1E15 to 3E15 / cm
Figure 112006063280212-pat00005
. In this case, the side diffusion can be reduced by using Arseni (As) with a mass of 75.

끝으로, P+ 이온을 도펀트로 하여 제 3 이온주입 공정을 진행한다. 이때, 상기 제 3 이온주입 공정은 6KeV ~ 10KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 5E14 ~ 1.5E15 /cm

Figure 112006063280212-pat00006
범위인 것이 바람직하다. 2 단계에 걸친 P+ 이온 주입 공정을 사용함으로써, 프로파일을 변화를 통하여 As만을 사용할 때 생길 수 있는 누설 전류(diode leakage)를 제거할 수 있다.Finally, the third ion implantation process is performed using P + ion as a dopant. At this time, the third ion implantation process proceeds with an ion implantation energy in the range of 6 KeV to 10 KeV, and the dose amount of the dopant is 5E14 to 1.5E15 / cm
Figure 112006063280212-pat00006
. By using the P + ion implantation process in two steps, it is possible to eliminate the diode leakage that may occur when only the As is used through the profile change.

도 4는 본 발명에 의한 이온주입공정을 거친 경우의 접합면의 프로파일을 도시한 도이다. 도 4를 참조하면, 소오스(40)와 드레인(42)간의 정션(Junction) 및 정션 간의 거리(44)가 짧아서 누설 전류 특성이 5.2E-8 A/

Figure 112006063280212-pat00007
m에서 2.03E-9 A/
Figure 112006063280212-pat00008
m 으로 감소되었음을 알 수 있다. 또한 측면 확산 거리도 줄어 들었음을 알 수 있다.4 is a view showing a profile of a joint surface in the case where the ion implantation process according to the present invention is performed. 4, when the distance 44 between junctions and junctions between the source 40 and the drain 42 is short and the leakage current characteristic is 5.2 A-8 A /
Figure 112006063280212-pat00007
m to 2.03E-9 A /
Figure 112006063280212-pat00008
m, respectively. It can be seen that the lateral diffusion distance is also reduced.

이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. I will understand that. Accordingly, the true scope of the present invention should be determined by the appended claims.

본 발명에 따르면, 이온 주입 공정에 있어서 P+보다 무거운 AS+이온을 도펀트로 사용함으로써 측면 확산을 감소시킬 수 있고, P+ 이온을 도펀트로 하여 이온 주입 과정을 2회 진행함으로써, As+ 이온만을 도펀트로 사용한 경우에 발생할 수 있는 누설 전류(diode leakage)를 제거할 수 있는 효과가 있다. According to the present invention, side diffusion can be reduced by using AS + ions heavier than P + ions in the ion implantation process, and the ion implantation process is performed twice using P + ions as dopants, so that only As + ions are used as dopants The diode leakage can be eliminated.

Claims (4)

반도체 기판내에 이온을 주입하는 방법에 있어서,A method of implanting ions into a semiconductor substrate, P+ 이온을 도펀트로 하여 제 1 이온주입 공정을 진행하는 단계;Conducting a first ion implantation process using P + ions as a dopant; As+ 이온을 도펀트로 하여 제 2 이온주입 공정을 진행하는 단계; 및Conducting a second ion implantation process using As + ions as a dopant; And P+ 이온을 도펀트로 하여 제 3 이온주입 공정을 진행하는 단계 A step of performing a third ion implantation process using P + ion as a dopant 를 포함하는 반도체 소자의 제조방법. Wherein the semiconductor device is a semiconductor device. 제 1항에 있어서, The method according to claim 1, 상기 제 1 이온주입 공정은The first ion implantation process 20KeV ~ 40KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 4E13 ~ 8E13 /cm
Figure 112006063280212-pat00009
범위인 것을 특징으로 하는 The ion implantation energy is in the range of 20 KeV to 40 KeV, and the dosage of the dopant is 4E13 to 8E13 / cm
Figure 112006063280212-pat00009
≪ / RTI > 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device. 제 1항에 있어서, The method according to claim 1, 상기 제 2 이온주입 공정은The second ion implantation process 20KeV ~ 40KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 1E15 ~ 3E15 /cm
Figure 112006063280212-pat00010
범위인 것을 특징으로 하는 The ion implantation energy is in the range of 20 KeV to 40 KeV, and the dosage of the dopant is 1E15 to 3E15 / cm
Figure 112006063280212-pat00010
≪ / RTI > 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device. 제 1항에 있어서, The method according to claim 1, 상기 제 3 이온주입 공정은The third ion implantation process 6KeV ~ 10KeV 범위의 이온주입에너지로 진행하고, 상기 도펀트의 도즈량은 5E14 ~ 1.5E15 /cm
Figure 112006063280212-pat00011
범위인 것을 특징으로 하는 The ion implantation energy is in the range of 6 KeV to 10 KeV, and the dosage of the dopant is 5E14 to 1.5E15 / cm
Figure 112006063280212-pat00011
≪ / RTI > 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR19980026243A (en) * 1996-10-08 1998-07-15 김광호 High-voltage semiconductor device with a double diffusion drain (DDD) structure
US6500739B1 (en) 2001-06-14 2002-12-31 Taiwan Semiconductor Manufacturing Company Formation of an indium retrograde profile via antimony ion implantation to improve NMOS short channel effect

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