KR100778756B1

KR100778756B1 - Deglitch Circuit for driving Unit Current Cell of Current Steering DAC

Info

Publication number: KR100778756B1
Application number: KR1020050017707A
Authority: KR
Inventors: 장영수; 배현희
Original assignee: 엘지전자 주식회사
Priority date: 2005-03-03
Filing date: 2005-03-03
Publication date: 2007-11-27
Also published as: KR20060098551A

Abstract

본 발명은 커런트 스티어링 DAC의 단위 커런트 셀을 구동하기 위한 디글리치 회로에 있어서, 상기 디글리치 회로의 입력단에 구비되어, 입력단의 스위치의 온/오프에 따른 발생되는 챠지를 흡수하는 더미 스위치를 포함함을 특징으로 한다.The present invention relates to a diglitch circuit for driving a unit current cell of a current steering DAC, comprising a dummy switch provided at an input end of the diglitch circuit and absorbing a charge generated when a switch of an input end is turned on or off. It is characterized by.

또한, 본 발명에서는 상기 디글리치 회로의 출력단에 버퍼부를 더 포함함을 특징으로 한다.In addition, the present invention is characterized in that it further comprises a buffer unit at the output terminal of the deglitch circuit.

상기 더미 스위치는 캐패시터 또는 모스트랜지스터로 구현할 수 있다.The dummy switch may be implemented as a capacitor or a MOS transistor.

이상에서와 같이, 본 발명은 커런트 스티어링(Current steering) 구조의 DAC에서 커런트 셀(Current Cell)을 구동할 때, 스위치(Switch)의 온/오프(On/Off)로 발생하는 글리치 에너지(Glitch Energy)를 효과적으로 최소화하여 출력단에서 발생하는 글리치 에러(Glitch Error)를 줄여 DAC 출력의 선형성, 디퍼런셜 비 선형성(Differential Non-Linearity), 신호대잡음비(Signal-to-Noise Ratio)를 개선 시킬 수 있다. As described above, the present invention, when driving the current cell (Current cell) in the DAC of the current steering (Current steering) structure, the glitch energy (Glitch Energy) generated by the On / Off of the switch (Switch) By effectively minimizing the Glitch Error at the output stage, DAC output linearity, differential non-linearity, and signal-to-noise ratio can be improved.

커런트 스티어링 DAC, 디글리치, 더미 스위치 Current Steering DAC, De-Glitch, Dummy Switch

Description

Deglitch circuit for driving the unit current cell of the current steering DAC {Deglitch Circuit for driving Unit Current Cell of Current Steering DAC}

도 1은 일반적인 커런트 스티어링 DAC의 구조를 나타내는 도면이다.1 is a diagram illustrating a structure of a general current steering DAC.

도 2는 종래의 일실시예에 따른 디글리치회로도이다.2 is a diglyc circuit diagram according to a conventional embodiment.

도 3은 종래의 다른 일실시예에 따른 디글리치회로도이다.3 is a deglich circuit diagram according to another exemplary embodiment of the related art.

도 4는 종래의 또 다른 일실시예에 따른 디글리치회로도이다.4 is a diglych circuit diagram according to another exemplary embodiment of the related art.

도 5는 본 발명의 일실시예에 따른 디글리치회로도이다.5 is a deglitch circuit diagram according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

610, 620 : 더미 스위치 710, 720 : 버퍼부610, 620: dummy switch 710, 720: buffer unit

M41, M42 : 피모스트랜지스터 M43 ~ M46 : 엔모스트랜지스터M41, M42: PMOS transistors M43 ~ M46: NMOS transistors

NOT5 ~ NOT8 : 인버터NOT5 ~ NOT8: Inverter

본 발명은 커런트 스티어링 DAC의 단위 커런트 셀을 구동하기 위한 디글리치 회로에 관한 것으로, 특히 본 발명은 Very high-speed Digital Subscriber Line (VDSL), Wireless Local Area Network (WLAN), Cellular Base Station 및 Global System for Mobile communication(GSM) 등과 같은 고속 통신 시스템 응용에 필요한 DAC에 적용 가능한 글리치 에너지(glitch energy)를 최소화시킬수 있는 디글리치 회로에 관한 것이다.The present invention relates to a deglitch circuit for driving a unit current cell of a current steering DAC. In particular, the present invention relates to a very high-speed digital subscriber line (VDSL), a wireless local area network (WLAN), a cellular base station, and a global system. The present invention relates to a deglitch circuit capable of minimizing glitch energy applicable to DACs required for high-speed communication system applications such as for mobile communication (GSM).

최근에 개발되고 있는 통신 시스템 및 고속 영상 신호 처리 시스템은 디지탈 회로와 아날로그 회로를 하나의 칩, 즉 시스템 온 칩(System-on-a-Chip : SoC)으로 구현하는 추세에 있다. 결과적으로 이러한 시스템에 필수적인 인터페이스로 사용되는 데이터 변환기는 점점 더 중요한 블럭으로 자리잡아가고 있다. Recently developed communication systems and high-speed video signal processing systems have tended to implement digital circuits and analog circuits as one chip, a system-on-a-chip (SoC). As a result, data translators, which are used as an essential interface for these systems, are becoming more and more important blocks.

실제 시스템 응용사례 중의 하나로, 고성능의 VDSL, WLAN, GSM 등에는 칩 내부에 고속 고해상도의 디지털-아날로그 컨버터(Digital-to-Analog Converter : DAC)가 필수적으로 요구되고 있다. 회로 구현의 측면에서 볼 때, 회로의 소형화, 경량화, 저전력화, 그리고 아날로그와 디지탈 기능을 같은 소자 내에 구현하는 혼성 모드 시스템의 응용이 점증하는 추세를 고려하면 고집적 디지탈 회로 설계용 CMOS 공정을 사용한 DAC의 개발은 필수적이다. 이러한 고속 고해상도 CMOS DAC의 대부분은 동작 속도 및 선형성에서 장점을 갖는 커런트 스티어링(Current Steering) 구현되는 경향이 있으나 공정 변수의 변화, 전류원의 부정합 및 고속 동작 시 출력 단에 발생하는 glitch 등에 의해 DAC의 동작성능이 저하될 수 있다.As one of the practical system applications, high-performance VDSL, WLAN, and GSM require a high-speed, high-resolution digital-to-analog converter (DAC) inside the chip. In terms of circuit implementation, DACs using CMOS processes for high-density digital circuit design, considering the increasing trend of circuit miniaturization, lighter weight, lower power, and the application of mixed-mode systems that combine analog and digital functions in the same device. Development is essential. Most of these high-resolution high-resolution CMOS DACs tend to implement current steering, which has advantages in operating speed and linearity.However, the DAC operates due to changes in process variables, mismatch of current sources, and glitch generated at the output stage during high-speed operation. Performance may be degraded.

여러 발표된 논문과 특허 원문에서 많이 접할 수 있는 가장 전형적인 형태의 커런트 스티어링 디지털 아날로그 컨버트(Current Steering DAC)의 구조는 도 1에 도시된 바와 같다. The structure of the current steering digital analog converter (Current Steering DAC) of the most typical form that can be found in many published papers and patent texts is shown in FIG.

즉, 도 1을 참조하여 일반적인 커런트 스티어링 디지털 아나로그 컨버터(Digital to Analog Convert : DAC)의 구조에 간략히 살펴보면, 디지털 입력(Digital input)이 들어와 버퍼 및 래치(buffer & latch)(100)단을 통해 서로 동기화 된 후, 일부는 로우 디코더(300) 및 컬럼 디코더(200)를 통해 단위 커런트 셀 매트릭스(unit current cell matrix)(500)로, 나머지는 바이너리 웨이티드 어레이(binary weighted array)(400)로 들어가 아날로그(analog)신호를 바뀌어 전류(커런트 : current)가 출력으로 나오게 되어있다. In other words, referring to FIG. 1, the structure of a general current steering digital analog converter (DAC) will be briefly described. A digital input enters through a buffer & latch 100 stage. After being synchronized with each other, some are in unit current cell matrix 500 through row decoder 300 and column decoder 200, and others are in binary weighted array 400. In turn, the analog signal is changed to output the current (current) to the output.

상기와 같은 커런트 스티어링 디지털 아나로그 컨버터 구조는 단위 커런트 셀(unit current cell)의 부정합에 의한 에러(error)와 단위 커런트 셀(unit current cell)을 구동하기 위한 구동(Driving)회로의 스위치(switch)의 온/오프(on/off) 동작에 의해 글리치 에너지(glitch energy)가 발생하는 단점이 있다. The current steering digital analog converter structure as described above has a switch of a driving circuit for driving an error due to a mismatch of a unit current cell and a unit current cell. There is a disadvantage in that glitch energy is generated by the on / off operation of.

도 2는 상기와 같은 글리치 에너지(glitch energy)를 줄이기 위한 디글리치 회로도이다.FIG. 2 is a diglitch circuit diagram for reducing such glitch energy.

도 2를 참조하여, 종래의 디글리치 회로의 구성을 살펴보면, Referring to Figure 2, looking at the configuration of a conventional deglitch circuit,

그 소스단자는 전원전압(VDD)과 연결되는 피모스 트랜지스터(M11); 그 드레인 단자는 상기 피모스 트랜지스터(M11)의 드레인단자와 연결되고, 그 게이트 단자에는 부입력신호(INN)가 입력되는 엔모스 트랜지스터(M12); 그 드레인 단자는 상기 피모스 트랜지스터(M12)의 소스단자와 연결되고, 그 게이트 단자에는 클럭신호가 입력되며, 그 소스단자는 접지전압(VSS)과 연결되는 엔모스 트랜지스터(M13); 그 소스단자는 전원전압(VDD)와 연결되는 피모스 트랜지스터(M14); 그 드레인 단자는 상기 피모스 트랜지스터(M14)의 드레인단자와 연결되고, 그 게이트 단자에는 정입력신호(INP)가 입력되는 엔모스 트랜지스터(M15); 그 드레인 단자는 상기 피모스 트랜지스터(M15)의 소스단자와 연결되고, 그 게이트 단자에는 클럭신호가 입력되며, 그 소스단자는 접지전압(VSS)과 연결되는 엔피모스 트랜지스터(M16)를 포함하여 구성된다.The source terminal of the PMOS transistor M11 is connected to the power supply voltage (VDD); An NMOS transistor M12 having a drain terminal connected to a drain terminal of the PMOS transistor M11 and having a negative input signal INN input to the gate terminal thereof; An NMOS transistor M13 having a drain terminal connected to a source terminal of the PMOS transistor M12, a clock signal input to the gate terminal thereof, and a source signal thereof connected to a ground voltage VSS; A source terminal thereof having a PMOS transistor M14 connected to a power supply voltage VDD; An NMOS transistor M15 having a drain terminal connected to a drain terminal of the PMOS transistor M14, and having a positive input signal INP input to the gate terminal thereof; The drain terminal is connected to the source terminal of the PMOS transistor M15, a clock signal is input to the gate terminal thereof, and the source terminal includes an N-MOS transistor M16 connected to the ground voltage VSS. do.

또한, 상기에서 두 출력단자(OUTN)(OUTP)는 피모스 트랜지스터(M11) 및 피모스 트랜지스터(M14)의 드레인단자와 연결되며, 버퍼로서 인버터(NOT1)(NOT2)가 각각 연결된다.In addition, the two output terminals OUTN OUTP are connected to the drain terminals of the PMOS transistor M11 and the PMOS transistor M14, and the inverters NOT1 and NOT2 are respectively connected as buffers.

그 동작원리는, 클럭신호(CLK)가 '1'이고, 엔모스트랜지스터(M12) 및 엔모스트랜지스터(M15)의 게이트 단자에 '1'과 '0'이 각각 입력되면 엔모스트랜지스터 M13 및 M16은 온(ON)되어 엔모스트랜지스터 M12은 온(ON)되지만, 엔모스트랜지스터 M15는 오프(OFF)되어 출력단자 OUTN 및 OUTP에 출력되는 신호는 각가 '1' 과 '0'이 된다.The operation principle is that when the clock signal CLK is '1' and '1' and '0' are input to the gate terminals of the NMOS transistor M12 and the NMOS transistor M15, respectively, the NMOS transistors M13 and M16. Is turned on so that the NMOS transistor M12 is ON, but the NMOS transistor M15 is OFF so that the signals output to the output terminals OUTN and OUTP become '1' and '0'.

그러나, 상기와 같은 디글리치 회로에서는 게이트단자와 INP와 INN가 입력된 모스 스위치(M12)(M15)가 온/오프할 때 출력 단으로 챠지(charge)가 흘러 결과적으로 글리치(glitch)가 발생된다.However, in the diglyc circuit as described above, when the gate terminal and the Morse switch M12 (M15) to which INP and INN are input are turned on / off, a charge flows to the output terminal, resulting in glitch. .

이를 개선하기 위한 회로도가 도 3에 나타나 있다. 여기서는 도 3의 구성은 생략하기로 한다.A circuit diagram for improving this is shown in FIG. The configuration of FIG. 3 will be omitted here.

도 3에 도시된 디글리치 회로의 동작 원리를 살펴보면, 엔모스 트랜지스터 M21, M24, M28 및 M30의 게이트단자에 인가되는 클럭신호(CLK)가 '1'이고, 엔모스 트랜지스터 M21, M24 및 엔모스 트랜지스터 M28, M30의 소스단자에 인가되는 입력신호가 각각 '1' 및 '0'일 때, 트랜지스터 M21, M24, M28, M30은 온(ON)이 되고, 이에 따라 트랜지스터 M22 및 M29는 오프(OFF)되고, 트랜지스터 M25, M27은 온(ON)된다. 이에 따라 트랜지스터 M23은 오프(OFF)되고, M26은 온(ON)되어 출력단자 OUTP에는 '0'이 출력되고, 출력단자 OUTN에는 '1'이 출력된다.Referring to the operating principle of the diglyc circuit shown in FIG. 3, the clock signal CLK applied to the gate terminals of the NMOS transistors M21, M24, M28, and M30 is '1', and the NMOS transistors M21, M24, and NMOS When the input signals applied to the source terminals of the transistors M28 and M30 are '1' and '0', the transistors M21, M24, M28, and M30 are turned ON, and thus the transistors M22 and M29 are turned OFF. Transistors M25 and M27 are turned ON. Accordingly, transistor M23 is turned off, M26 is turned on, and '0' is output to output terminal OUTP, and '1' is output to output terminal OUTN.

상기와 같이, 도 3에서는 각 입력 단에 PMOS 트랜지스터를 교차하여 출력이 거의 동시에 나올 수 있게 개선하여 각 출력의 시간차에 의한 글리치(glitch)를 줄일 수 있게 설계되었다. 이러한 방법으로 스위치(switch)가 챠징(charging), 디스챠징(discharging)하는데 걸리는 시간을 거의 같게 하였다. As described above, in FIG. 3, the output is almost simultaneously generated by crossing the PMOS transistors at each input terminal, thereby reducing the glitch due to the time difference of each output. In this way, the switch takes about the same time it takes for charging and discharging.

그러나, 상기와 같은 디글리치 회로는 여전히 입력단에 연결된 NMOS 스위치의 온/오프시 챠지가 발생되었다.However, such deglitch circuits still generate charge when the NMOS switch connected to the input terminal is turned on / off.

도 4는 상기 도 3의 디글리치 회로를 좀더 보완한 회로도이다.FIG. 4 is a circuit diagram further supplementing the deglitch circuit of FIG. 3.

즉, 도 4에 도시된 바와 같이, 디글리치회로는 도 3의 디글리치회로의 입력단에 인버터(NOT3)(NOT4)를 피드백(feedback)으로 연결하여 입력단에 연결된 NMOS 스위치의 온/오프시 발생하는 클럭 피드쓰루우(clock feedthrough)를 효과적으로 감쇄하였다. 하지만, 이러한 회로는 부가적인 회로를 필요로 하여 면적과 파워를 증가시키는 단점이 있다. That is, as shown in FIG. 4, the diglitch circuit is generated when the NMOS switch connected to the input terminal is turned on / off by connecting an inverter NOT3 (NOT4) to the input terminal of the diglitch circuit of FIG. 3 as a feedback. Clock feedthrough was effectively attenuated. However, such a circuit requires an additional circuit, which increases the area and power.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 그 목적은 단위 커런트 셀 매트릭스의 단위 커런트 셀을 구동하기 위한 구동회로를 수정하여 각 입력에 대하여 출력이 동시에 발생하여 각 입력의 시간차에 의한 출력의 시간차로 생기는 글리치 에너지(glitch energy)와 입력단 스위치(switch)의 온/오프(on/off)시 발생하는 클럭 피드쓰루우(clock feedthrough)로 인한 챠지(charge)의 주입으로 출력에 영향을 주어 글리치가 생기는 현상을 최소화 할 수 있는 디글리치 회로를 구현하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to modify a driving circuit for driving a unit current cell of a unit current cell matrix so that an output is generated for each input at the same time. The output is affected by the injection of charge due to the glitch energy caused by the time difference of the output and the clock feedthrough that occurs when the input stage switch is turned on / off. The purpose is to implement a diglyc circuit that can minimize the occurrence of glitch.

상기와 같은 목적을 이루기 위해 본 발명은 커런트 스티어링 DAC의 단위 커런트 셀을 구동하기 위한 디글리치 회로에 있어서, 상기 디글리치 회로의 입력단에 구비되어, 입력단의 스위치의 온/오프에 따른 발생되는 챠지를 흡수하는 더미 스위치를 포함함을 특징으로 한다.In order to achieve the above object, the present invention provides a deglitch circuit for driving a unit current cell of a current steering DAC, which is provided at an input terminal of the deglitch circuit and generates a charge generated by switching on / off a switch of the input terminal. And a dummy switch for absorbing.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하고자 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5를 참조하여, 본 발명에 따른 커런트 스티어링 DAC의 단위 커런트 셀을 구동하기 위한 디글리치 회로의 구성을 살펴보면, 정입력신호(INP)가 소스단자와 연결되고, 정클럭신호(CLK)가 게이트단자에 연결되는 제 1 엔모스 트랜지스터(M43); 부클럭신호(

)가 게이트단자에 연결되고, 소스단자와 드레인 단자가 공통접속되어 상기 제 1 엔모스 트랜지스터(M43)의 드레인단자와 연결되는 제 1 더미 스위치부(M44)(610); 그 게이트단자는 상기 제 1 더미 스위치부(M44)의 소스단자와 연결되고, 그 소스단자는 접지전압(VSS)과 연결되는 제 2 엔모스 트랜지스터(M45); 부입력신호(INN)가 소스단자와 연결되고, 정클럭신호(CLK)가 게이트단자에 연결되는 제 3 엔모스 트랜지스터(M48); 부클럭신호(

)가 게이트단자에 연결되고, 소스단자와 드레인 단자가 공통접속되어 상기 제 3 엔모스 트랜지스터(M43)의 드레인단자와 연결되는 제 2 더미 스위치부(M47)(620); 그 게이트단자는 상기 제 2 더미 스위치부(M47)의 소스단자와 연결되고, 그 소스단자는 접지전압(VSS)과 연결되는 제 4 엔모스 트랜지스터(M46); 그 소스단자가 전원전압(VDD)과 연결되고, 그 게이트단자가 상기 제 4 엔모스 트랜지스터(M46)의 드레인단자와 연결되고, 그 드레인단자가 상기 제 2 엔모스 트랜지스터(M45)의 드레인단자와 연결되는 데 1 피모스 트랜지스터(M41); 및 그 소스단자가 전원전압(VDD)과 연결되고, 그 게이트단자가 상기 제 2 엔모스 트랜지스터(M45)의 드레인단자와 연결되고, 그 드레인단자가 상기 제 4 엔모스 트랜지스터(M46)의 드레인단자와 연결되는 데 1 피모스 트랜지스터(M42) 를 포함한다.Referring to FIG. 5, referring to a configuration of a deglitch circuit for driving a unit current cell of a current steering DAC according to the present invention, a positive input signal INP is connected to a source terminal, and a positive clock signal CLK is gated. A first NMOS transistor M43 connected to a terminal; Second Clock Signal (

A first dummy switch unit (M44) (610) connected to a gate terminal, and a source terminal and a drain terminal connected in common to each other and connected to a drain terminal of the first NMOS transistor (M43); A second NMOS transistor M45 having a gate terminal thereof connected to a source terminal of the first dummy switch unit M44 and a source terminal thereof being connected to a ground voltage VSS; A third NMOS transistor M48 having a negative input signal INN connected to a source terminal and a positive clock signal CLK connected to a gate terminal; Second Clock Signal (

A second dummy switch unit (M47) (620) connected to a gate terminal and having a common terminal connected to a source terminal and a drain terminal, and connected to a drain terminal of the third NMOS transistor (M43); A fourth NMOS transistor M46 having a gate terminal thereof connected to a source terminal of the second dummy switch unit M47 and a source terminal thereof connected to a ground voltage VSS; The source terminal thereof is connected to the power supply voltage VDD, the gate terminal thereof is connected to the drain terminal of the fourth NMOS transistor M46, and the drain terminal thereof is connected to the drain terminal of the second NMOS transistor M45. 1 PMOS transistor M41 to be connected; And a source terminal thereof is connected to a power supply voltage VDD, a gate terminal thereof is connected to a drain terminal of the second NMOS transistor M45, and a drain terminal thereof is a drain terminal of the fourth NMOS transistor M46. And one PMOS transistor M42.

상기에서 출력신호(OUTN)는 제 2엔모스 트랜지스터(M45)의 드레인단자와 제 1 피모스 트랜지스터(M41)의 드레인단자의 공통접속된다. 또한, 출력신호(OUTP)는 제 4엔모스 트랜지스터(M46)의 드레인단자와 제 2 피모스 트랜지스터(M42)의 드레인단자의 공통접속된다.The output signal OUTN is connected in common with the drain terminal of the second NMOS transistor M45 and the drain terminal of the first PMOS transistor M41. The output signal OUTP is commonly connected to the drain terminal of the fourth NMOS transistor M46 and the drain terminal of the second PMOS transistor M42.

또한, 본 발명에서는 상기 두 출력단(OUTN)(OUTP)에는 버퍼부(710)(720)가 더 구비되며, 상기 버퍼부(710)(720)는 2n개 또는 2n-1개의 인버터로 구현시킬 수 있다.Also, in the present invention, the two output terminals OUTN OUTP may further include buffer units 710 and 720, and the buffer units 710 and 720 may be implemented by 2n or 2n-1 inverters. have.

본 발명의 일실시예에서는 상기 버퍼부(710)(720)가 2개의 인버터(NOT5)(NOT6)로 이루어진다.In an embodiment of the present invention, the buffer units 710 and 720 include two inverters NOT5 and NOT6.

상기 버퍼부(710)(720)는 제 2엔모스 트랜지스터 및 제 4엔모스 트랜지스터가 온/오프(ON/OFF) 될 때 발생하는 챠지(Charge)를 흡수한다.The buffer units 710 and 720 absorb a charge generated when the second NMOS transistor and the fourth NMOS transistor are turned on / off.

상기 더미 스위치부(610)(620)는 상기와 같이 모스트랜지스터(MOSFET)로 구현시킬 수도 있고, 캐패시터(Capacitor)를 이용하여 구현시킬 수도 있다.The dummy switch units 610 and 620 may be implemented with a MOSFET as described above, or may be implemented using a capacitor.

또한, 상기 더미 스위치부(610)(620)는 상기 제 1 엔모스 트랜지스터(M43) 및 제 3 엔모스 트랜지스터(M48)가 온(ON)에서 오프(OFF)될 때 생기는 챠지를 흡수하기도 한다.In addition, the dummy switch units 610 and 620 may absorb a charge generated when the first NMOS transistor M43 and the third NMOS transistor M48 are turned off.

다음으로, 도 5를 참조하여 본 발명에 따른 디글리치 회로의 동작원리를 살펴보기로 한다.Next, the operation principle of the diglych circuit according to the present invention will be described with reference to FIG. 5.

먼저, 본 발명에서는 클럭신호(CLK)에 '1'이 인가되고, 두 입력신호 INP 및 INN에 각각 '1'과 '0'이 입력되면, 제 1 엔모스트랜스트(M43) 및 제 3엔모스 트랜지스터(M48)이 온(ON)된다. First, in the present invention, '1' is applied to the clock signal CLK, and '1' and '0' are input to the two input signals INP and INN, respectively. The MOS transistor M48 is turned ON.

그러면, 제 2 엔모스 트랜지스터(M45)의 게이트단자에는 '1'이 전달되어 온(ON)되고, 또한 제 3 엔모스 트랜지스터(M46)의 게이트단자에는 '0'이 전달되어 오프(OFF)된다. Then, '1' is transmitted to the gate terminal of the second NMOS transistor M45 and is turned on, and '0' is transmitted to the gate terminal of the third NMOS transistor M46 to be turned off. .

이에 따라, 출력단자 OUTN은 'VSS'가 전달되며, 제 2 피모스 트랜지스터(M42)는 온(ON)된다. 그러면, 출력단자 OUTP는 'VDD'가 전달되며, 제 1 피모스 트랜지스터(M41)는 오프(OFF)된다. Accordingly, 'VSS' is transmitted to the output terminal OUTN, and the second PMOS transistor M42 is turned on. Then, 'VDD' is transmitted to the output terminal OUTP, and the first PMOS transistor M41 is turned off.

상기와 같이, 본 발명에서는 버퍼부와 더미 스위치를 구현시킴으로써 글리치 에너를 최소화할수 있다.As described above, the glitch energy can be minimized by implementing the buffer unit and the dummy switch.

상기와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, with reference to the preferred embodiment of the present invention, those skilled in the art will be variously modified and modified within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. It will be appreciated that it can be changed.

이상에서와 같이, 본 발명은 커런트 스티어링(current steering) 구조의 DAC에서 커런트 셀(current cell)을 구동할 때, 스위치(switch)의 온/오프(on/off)로 발생하는 글리치 에너지(glitch energy)를 효과적으로 최소화하여 출력단에서 발생하는 글리치 에러(glitch error)를 줄여 DAC 출력의 선형성, 디퍼런셜 비 선형성(differential non-linearity), 신호대잡음비(signal-to-noise ratio)를 개선 시킬 수 있다. As described above, the present invention, when driving the current cell (current cell) in the DAC of the current steering structure, the glitch energy generated by the on (off) of the switch (switch) By effectively minimizing), it can reduce the glitch error at the output stage to improve the linearity, differential non-linearity and signal-to-noise ratio of the DAC output.

또한, 본 발명에 적용된 디글리치 회로는 고성능의 VDSL, WLAN, GSM 등의 칩 내부에 고속 고해상도의 커런트 스티어링 DAC에 적용하여 상기에서 언급한 성능의 향상 효과를 볼 수 있다.In addition, the deglitch circuit applied to the present invention can be applied to a high speed and high resolution current steering DAC inside a chip such as a high-performance VDSL, WLAN, GSM, etc., and the above-described performance improvement effect can be seen.

Claims

In the deglitch circuit for driving the unit current cell of the current steering DAC,

A dummy switch provided at an input end of the diglych circuit and absorbing a charge generated when the switch of the input end is turned on and off;

A de-glitch circuit for driving the unit current cell of the current steering DAC, characterized in that it comprises a buffer portion at the output of the de-glitch circuit.

delete

The deglitch circuit for driving the unit current cell of the current steering DAC according to claim 1, wherein the buffer unit comprises 2n inverters.

The deglitch circuit for driving the unit current cell of the current steering DAC according to claim 1, wherein the dummy switch is implemented as a capacitor.

The deglitch circuit for driving the unit current cell of the current steering DAC according to claim 1, wherein the dummy switch is implemented by a MOS transistor.