KR100774111B1 - 병렬 간섭 제거 프로세서를 포함하는 기지국 - Google Patents

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루센트 테크놀러지스 인크
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    • H04B1/123—Neutralising, balancing, or compensation arrangements using adaptive balancing or compensation means
    • H04B1/126—Neutralising, balancing, or compensation arrangements using adaptive balancing or compensation means having multiple inputs, e.g. auxiliary antenna for receiving interfering signal

Abstract

기지국 시스템은 복수의 기존의 신호 프로세서에 접속된 제거 프로세서를 포함한다. 제거기의 제어하에, 신호 프로세서는 기지국 안테나에 의해 수신된 신호들 내에서 사용자 신호들을 획득한다. 제어기는 제거 프로세서를 제어하여 획득된 사용자 신호들에 관하여 제거 동작을 수행한다. 제거 프로세서는 제 1 내지 제 n 필터 스테이지들을 포함한다. 각 필터 스테이지는 동일하게 동작한다. 필터 스테이지는 병렬로 그에 공급된 신호들로부터 상기 획득된 사용자 신호를, 그 획득된 사용자 신호 내 심볼에 대해 제어기의 제어하에 추정함으로써 얻는다. 제거 프로세서는 각 필터 스테이지에 결합된 제거 스테이지를 또한 포함한다. 각 제거 스테이지는 각 연관된 필터 스테이지로부터 출력된 상기 얻어진 사용자 신호들을, 기지국 안테나에 의해 수신된 신호들로부터 병렬로 제거한다. 제거 스테이지로부터 출력된 결과로 나온 잔여 신호는 다음 필터 스테이지로 공급되고, 제 1 필터 스테이지에 공급된 신호는 기지국 안테나에 의해 수신된 신호이다. 제거 스테이지는 수신된 상기 얻어진 사용자 신호를, 수신 신호에 대해 동시에 상기 수신 신호로부터 제거한다.
제거기, 기지국, 필터, 역확산, 필터 블록

Description

병렬 간섭 제거 프로세서를 포함하는 기지국{Base station system including parallel interference cancellation processor}
도 1은 종래의 병렬 상호 간섭 제거구성에 대한 개략적인 블록도.
도 2는 종래의 병렬 상호 간섭 제거구성에 대한 제 n 스테이지의 개략적인 블록도.
도 3은 본 발명의 일 실시예에 따라 기지국 처리시스템의 일부의 개략 블록도.
도 4는 도 3에 도시한 PCC(200)의 개략적인 블록도.
도 5는 도 4에 도시한 필터 블록(214)의 개략적인 블록도.
발명의 분야
본 발명은 일반적으로 부호분할 다중접속(CDMA) 통신 시스템들에 관한 것으로, 특히 CDMA 통신 시스템을 위한 간섭 제거(cacellation)의 개선된 방법에 관한 것이다.
관련 기술의 설명
다중접속 통신기술들은 이동전화들 등 복수의 사용자들이 동시에 한 수신기 혹은 기지국과 통신함에 있어 동일한 경로, 예를 들면 무선채널을 공유할 수 있게 한다. 다중접속 기술의 예는 채널의 상이한 주파수 대역들에 상이한 사용자가 할당되는 주파수 분할 다중접속(FDMA), 채널의 중첩되지 않는 시간슬롯들에 상이한 사용자가 할당되는 시분할 다중접속(TDMA), 및 부호부할 다중접속(CDMA)를 포함한다. CDMA에서, 상이한 사용자들에, 보통 의사랜덤 잡음(PN)부호라고 하는 것으로 송신전에 각각의 기저대 신호에 곱하는데 사용되는 높은 대역폭 비트스트림인 고유 확산부호가 할당된다. 기저대 신호를 확산부호로 곱하게 되면 신호의 대역폭이 확산이득으로 알려진 인자만큼 증가하여 채널에 걸쳐 기지대 신호가 확산된다.
기지국에서 각각의 사용자 신호를 수신하였을 때, 이 신호는 제어기의 제어 하에 복수의 처리부 중 하나에 의해 분리되어 복호된다. 제어기는 사용자 신호를 분리 및 복호하게 각각의 처리부에 명령한다. 각각의 처리부는 먼저 총 수신된 신호에 원하는 사용자 확산부호의 공액복소수를 곱하여 사용자 신호를 분리 및 복호한다. 이것은 수신된 신호에서 원하는 사용자 확산부호를 제거, 혹은 원하는 신호를 이의 원래의 대역폭으로 역확산하고 그 외의 다른 사용자의 신호들에 대해선 높은 대역폭 잡음처럼 보이게 한다. 역확산된 신호와 다른 사용자 송신비트에 기인한 상호 간섭, 즉 다중접속 상호 간섭을 함께 사용하여 원하는 사용자 송신비트를 복호하고 상호 간섭은 부가 잡음으로서 간주하는 것이다. 기지국에서의 수신 질은 다중접속 상호 간섭을 잡음으로서 다루기보다는 원하는 사용자 신호를 복호하기 전에 수신 신호로부터 제거한다면 개선될 수 있다.
이러한 목적을 위하여, 상호 간섭 제거(IC) 기술은 다른 사용자들에 기인한 상호 간섭을 추정하고 원하는 사용자 신호를 복호하기에 앞서 수신 신호에서 그 추정된 상호 간섭을 감함으로써 CDMA 수신기에서 다중접속 상호 간섭을 줄이기 위해 채용된다. 복수의 스테이지(stage) 혹은 병렬 상호 간섭 제거기(PIC)는 보통 서로 동일한 많은 연쇄된 스테이지들로 구성된다. 수신 신호 전체는 모든 사용자들의 송신 신호들에 대해 임시 결정하는 제 1 스테이지로 보내진다. 특정 사용자 신호에 대해 임시결정하는 동안, 모든 다른 사용자 신호들은 잡음으로서 간주된다. 각각의 사용자에 대해, 모든 다른 사용자들의 임시결정을 재확산하고 결합함으로써 상호 간섭 추정을 구한다. 이어서 수신 신호에서 상호 간섭 추정을 감하여 그 사용자에 대한 "명확한 신호(clearer signal)"를 형성하고, 이를 다음 상호 간섭 제거 스테이지로 보낸다. 다음 스테이지는 각 사용자에 대한 명확한 신호들을 사용하여 다시 추정하고 상호 간섭을 감한다. 이것은 통상 2개 내지 4개의 스테이지인 어떤 원하는 스테이지의 수만큼 반복한다. 최종 스테이지로부터 출력 신호들은 기존의 CDMA 디코더에 의해 사용되어 심볼결정을 행한다. 즉 수신 신호 내에 어떤 심볼들이 있었는지 결정한다.
각각의 이동전화에서, 사용자 신호의 비트들은 예를 들면 확산에 앞서 예를 들면 이진 위상 시프트 키잉(BPSK) 신호 혹은 M-ary 직교 신호(IS-95 북미 CDMA 표준과 같이)로서 변조될 수 있다. BPSK 변조에 의해, 사용자의 기저대 신호는 비트가 0인지 혹은 1인지에 따라 +1 혹은 -1값을 취한다. M-ary 직교변조에 의해서는 일군의 log2 M비트는 각각의 월시부호가 -1 혹은 +1을 취하는 M 비트를 갖는 이 M 월시 부호 중 하나에 맵핑된다. 예를 들면, IS-95 CDMA 표준의 업링크에서 M=64이므로, 각각의 월시 부호가 64비트인 64 월시 부호 중 하나로 6비트가 변조된다. 모든 M부호는 서로 직교한다. 역확산 후에 BPSK 변조된 신호를 복호함에 있어서는 비트 간격에 걸쳐 적분하고 그 결과를 하드리미트(hardliming)하는 것을 포함한다. M-ary 직교변조에 있어서, 복호는 역확산된 신호를 모든 M개의 가능한 월시 부호화의 상관을 계산하고 이들 중 가장 강한 것을 결정함으로써 행해진다.
도 1 및 도 2는 심볼 파형으로서 월시-아다마르 함수로 M-ary 직교 변조를 사용한 IS-95와 같은 CDMA 시스템용의 종래의 병렬 상호 간섭 제거(PIC) 구성을 도시한 것이다. 도 1은 N 스테이지 PIC(100)의 일반적인 구조를 개략적으로 도시한 것이다. 캐리어를 수신 신호로부터 제거하여 복소 기저대 수신 신호(r)을 얻는데, 이것은 K개의 동시 전화 혹은 사용자로부터 수신된 모든 신호와 이에 잡음이 더해진 것의 합이다.
PIC(100)의 각 스테이지(102, 104, 106)의 출력은 모든 사용자의 수신 신호의 한 세트의 추정 u1,n, u2,n,..., uk,n이며, 여기서 소문자 n은 어떤 스테이지 번호를 나타내는데 사용되고 소문자 k는 어떤 사용자의 번호를 나타내는데 사용된다. 도 2에 도시한 바와 같이, 신호(uk,n-1)는 사용자 k의 수신 신호와 이에 간섭성분이 더해진 것으로 구성되는 것으로, 이 신호는 제 n 스테이지에서 사용자 k의 수신 신호를 재구성하는데 사용한다. M-ary 직교 CDMA 신호에 대해 코히런트 혹은 논-코히런트한 k개의 종래의 디코더(108, 110, 112) 중 하나는 M 월시 함수 혹은 심볼 중 어느 것이 제 k 사용자에 의해 송신되었는지를 결정하는데 사용된다. 이 디코더는 입력된 신호에 제 k 사용자 PN부호의 공액 복소수를 곱함으로써 역확산 동작을 수행한다.
M-ary 디코더들(108, 110, 112) 다음엔 월시 부호 발생기(114, 116, 118)이 이어지고 이것은 대응하는 심볼 파형을 생성함으로써 단일 심볼 파형을 사용해 각 심볼 파형을 재구성하게 한다. 제 k 사용자에 대해 재구성된 심볼 파형은 이에 제 k 사용자 PN부호이 곱해져 재확산되고, 재구성된 사용자 k의 기저대 수신 신호를 얻기 위해서 복소 값의 채널 추정 ak로 스케일된다. 제 k 사용자에 대해서, 이와 같이 하여 재구성된 모든 다른 사용자들로부터 상호 간섭하는 신호들은 전체 수신 신호(r)로부터 감해져 uk,n를 생성한다. 제 n 스테이지에서 심볼결정이 충분히 정확하다면, uk,n는 uk,n-1보단 낮은 간섭성분을 가질 것이다. 일반적으로 제 n 스테이지에서 감소된 간섭량은 그 스테이지에서 심볼결정 정확성에 의존할 것이다.
수신된 기저대 신호(r)는 제 1 스테이지의 모든 입력들에 주어진다. 제 n 스테이지의 출력은 각 사용자마다 최종의 심볼 결정을 행하기 위해서 전술한 것과 같은 기존의 M-ary 디코더(120, 122, 124)에 의해 사용된다.
그러나, PIC(100) 내 각 스테이지에 의해 수행된 동작은 수신 신호 내 다음 심볼 수신 전에 완료되어야 함을 알아야 한다. 결국, PIC(100)를 구현하는 프로세서의 처리 속도는 극히 빨라야 한다. 그러므로 비용이 비싸다. 이러한 메모리에 대한 필요성이 도 2의 직접 하드웨어로 구현된 것을 사용하여 제거되었다해도, 결과로 나온 극히 복잡한 회로는 지나치게 높은 전력소비를 갖게 될 것이다.
발명의 요약
본 발명에 따른 기지국 시스템은 복수의 종래의 신호 프로세서들에 접속된 제거 프로세서를 포함한다. 제어기의 제어하에, 신호 프로세서는 기지국 안테나에 의해 수신된 신호들 내 사용자 신호들을 얻는다. 또한 제어기의 제어 하에서, 제거 프로세서는 획득된 사용자 신호들에 관하여 제거 동작을 수행한다.
제거 프로세서는 제 1 내지 제 n 필터 스테이지들을 포함한다. 각 필터 스테이지는 동일하게 동작한다. 제 1 스테이지는 병렬로 그에 공급된 신호들로부터 상기 획득된 사용자 신호를, 그 획득된 사용자 신호 내 심볼에 대해 추정함으로써 얻는다. 제거 스테이지는 각 필터 스테이지에 결합되고, 이 결합된 필터 스테이지로부터 출력된 얻어진 사용자 신호를, 지기국 안테나에 의해 수신된 신호들로부터 병렬로 제거한다. 제거 스테이지로부터 출력된 결과로 나온 잔여 신호는 다음 필터 스테이지로 공급되고, 제 1 필터 스테이지에 공급된 신호는 기지국 안테나에 의해 수신된 신호이다. 더구나, 제거 스테이지는 수신된 상기 얻어진 사용자 신호를, 수신 신호에 대해 동시에 상기 수신 신호로부터 제거한다.
제거 프로세서의 구성으로, 종래의 신호 프로세서를 기지국 시스템에서 사용할 수 있다. 또한, 제거 프로세서를 병렬로 필터링 및 제거하기 때문에, 프로세서는 극히 고속이고 비싼 프로세서일 필요가 없으며 극히 고속이고 비싼 메모리를 사용할 필요가 없다.
본 발명은 아래의 상세한 설명과 첨부된 도면으로 부터 더욱 잘 이해될 것이며, 도면의 유사한 참조 번호는 다양한 도면에서의 대응하는 부분을 지시한다.
양호한 실시예들의 상세한 설명
도 3은 본 발명의 일 실시예에 따른 기지국 처리 시스템의 일부의 개략적인 블록도이다. 도시된 바와 같이, 제 1, 제 2 및 제 3 수신 안테나 쌍(α, β, γ)은 병렬 제거 칩(PCC)에 접속된다. 제 1 내지 제 k 신호 처리 칩(SPC)(202-1 내지 202-k)은 PCC(200)에 접속되며, 제어기(204)는 PCC(200) 및 제 1 내지 제 k SPC(202-1 내지 202-k)의 각각에 접속된다.
제 1 내지 제 k SPC(202-1 내지 202-k)는 사용자 신호를 획득, 분리 및 복호하는 임의의 공지의 신호 프로세서이다. 구체적으로, 제어기(204)는 서비스되는 사용자 수에 따라 제어 신호를 선택적으로 발생시켜 제 1 내지 제 k SPC(202-1 내지 202-k)에 공급한다. 제어 신호는 SPC(202)에 탐색 창, 탐색 창의 타이밍, 및 사용자 신호를 식별하는 고유 확산 부호를 제공한다. 탐색 창의 타이밍은 SPC(202)가 식별된 사용자 신호를 언제 탐색할 것인지를 나타내며, 탐색 창은 탐색을 얼마 동안 수행할지를 나타낸다.
제어 신호를 수신하는 SPC(202)은 수신된 제어 신호에서 식별된 사용자 신호를 탐색 창 및 탐색 창 타이밍에 기초하여 찾는다. 탐색결과는 SPC(200)에 의해 제어기(204)로 보내지며, 제어기는 SPC(202)가 사용자 신호를 찾았는지 여부를 결정한다. 발견하였다면, 제어기(204)는 SPC(202)에 사용자 신호의 타이밍을 보낸다. 이어서 SPC(202)는 고정되어 사용자 신호를 획득하고 복호동작을 수행할 것이다.
제어기(204)는 각각의 획득된 사용자 신호 및 이에 대한 타이밍 정보를 식별하는 PCC(200)에 제어 신호를 공급한다. 특정 사용자 신호에 대한 이 정보를 수신하기에 앞서, PCC(200)는 변경되지 않은 제 1, 제 2 및 제 3 안테나 쌍(α, β, γ)에 의해 수신된 신호들을 제 1 내지 제 k SPC(202-1 내지 202-k)로 보낸다. PCC(200)는 수신된 신호에 대해서 획득된 사용자 신호 각각에 관하여 병렬 제거동작을 수행하고, 결과로 나온 신호를 제 1 내지 제 k SPC(202-1 내지 202-k) 각각에 공급한다. PCC(200)의 동작을 도 4-5를 참조하여 이하 상세히 기술한다.
도 4는 도 3에 도시한 PCC(200)의 개략적인 블록도를 도시한 것이다. 도시한 바와 같이, PCC(200)는 제 1 내지 제 n 제거 스테이지(208-1 내지 208n)에 각각 접속된 제 1 내지 제 n 필터 스테이지(206-1 내지 206-n)을 포함한다. 도 4는 제 2 내지 제 n 필터 스테이지(206-2 내지 206-n)가 앞 스테이지의 필터 스테이지(206)으로부터의 출력을 수신하는 것을 보이고 있다. 이 출력 및 잇따른 필터 스테이지(206)에 의한 그 출력의 사용에 대해서 도 5를 참조하여 상세히 기술한다.
PCC(200)은 직렬로 접속된 제 1 내지 제 n 메모리 스테이지(212-2 내지 212-n)을 또한 포함한다. 제 1 필터 스테이지(206-1) 및 제 1 메모리 스테이지(212-1)은 제 1, 제 2, 제 3 안테나 쌍(α, β, γ)을 통해 신호를 수신하고, 제 1 내지 제 n 제거 스테이지(208-1 내지 208-n)은 제 1 내지 제 n 메모리 스테이지(212-1 내지 212-n)의 출력을 각각 수신한다. 제 1 내지 제 n 메모리 스테이지(212-1 내지 212-n) 각각은 각 안테나에 연관된 선입선출(FIFO) 메모리부(220)를 포함한다.
도시된 바와 같이, 각각의 제 1 내지 제 n 필터 스테이지(206-1 내지 206-n)는 병렬로 접속된 제 1 내지 제 k 번째 필터 블록(214-1 내지 214-k)을 포함하며, 제 1 내지 제 n 제거 스테이지(208-1 내지 208-n) 각각은 직렬로 접속된 제 1 내지 제 k 제거 블록(216-1 내지 216-k)을 포함한다. 각 필터 스테이지(206)의 제 1 내지 제 k 번째 필터 블록(214-1 내지 214-k) 및 각 제거 스테이지(208)의 제 1 내지 제 k 제거 블록(216-1 내지 216-k)은 각각 제 1 내지 제 k SPC(202-1 내지 202-k)에 연관된다.
각 제거 스테이지(208) 내 제거 블록(216)은 동일한 구조를 갖는다. 그러므로, 간략하게 하기 위해서, 제 1 제거 스테이지(208-1) 내 제 k 제거 블록(216-k)의 구조만을 기술한다. 도시된 바와 같이, 제 k 제거 블록(216-k)은 각 안테나에 결합되고 제 1 메모리 스테이지(212-1)에서 동일 안테나에 결합된 FIFO(220)의 출력을 수신하는 지연(222)을 포함한다. 감산기(224)는 각 지연(222)에 접속되어 있으며, 따라서 제 1, 제 2, 제 3 안테나 쌍(α, β, γ) 각각에 결합된다. 감산기(224)는 감산기(224)와 동일한 안테나에 연관된 신호를 제 k 필터 블록(214-k)으로부터 수신하고 이 신호를 그에 접속된 지연(222)으로부터 감한다.
도시된 바와 같이, 제 1 내지 제(k-1) 제거 블록(216-1 내지 216-(k-1)) 각각 내의 지연(222)은 제 2 내지 제 k 제거 블록(216-2 내지 216-k) 각각 내의 관련 감산기(224)에 각각 접속된다. 그리고, 제 2 내지 제 n 필터 스테이지(206-2 내지 206-n)은 제 1 내지 제 n-1 제거 스테이지(208-1 내지 208-(n-1)) 내 제 1 제거 블록(216-1)으로부터 출력된 신호들을 수신한다.
PCC(200)는 가산기 스테이지를 형성하는 제 1 내지 제 k 가산기 블록(210-1 내지 210-k)을 부가적으로 포함한다. 제 1 내지 제 k 가산기 블록(210-1 내지 210-k) 각각은 제 n 필터 스테이지(206-n) 내의 제 1 내지 제 k 번째 필터 블록(206-1 내지 206-k)의 각각의 출력과 제 n 제거 스테이지(208-n) 내의 제 1 제거 블록(216-1)의 출력을 수신한다.
가산기 블록(210)들은 동일한 구조를 갖는다. 그러므로, 간략화를 위해, 제 k 가산기 블록(210-k)의 구조만을 기술한다. 도시된 바와 같이, 제 k 가산기 블록(210-k)은 각 안테나에 결합된 가산기(226)를 포함한다. 각 가산기(226)는 동일한 안테나에 연관된 출력 신호를, 제 n 필터 스테이지(206-n) 내의 제 k 필터 블록(214-k)으로부터 수신하며, 동일 안테나에 연관된 신호를, 제 n 제거 스테이지(208-n) 내 제 1 제거 블록(216-1)으로부터 수신한다.
다음에, PCC(200)의 동작을 도 4-5를 참조하여 기술한다. 제어기(204)는 SPC(202)에 의해 처리되는 사용자 신호의 식별정보 및 타이밍을 SPC(202)에 결합된 제 1 필터 스테이지(206) 내의 필터 블록(214)에 공급한다. 따라서, 예를 들면 각 필터 스테이지(206) 내의 제 1 필터 블록(214-1)은 제 1 SPC(202-1)와 동일한 식별 및 타이밍 정보를 수신한다.
각 필터 스테이지(206) 내의 제 1 블록(214)은 동일한 구조 및 동작을 가지며, 이에 대해 이하 상세히 기술한다. 그러나, 간략하게, 필터 블록(214)는 그에 공급된 신호들로부터 식별된 사용자 신호 내의 심볼들을 추정하고, 추정된 심볼로부터 식별된 사용자 신호를 재구성하고, 얻어진 사용자 신호를 관련 제거 블록(216)으로 출력한다.
각각의 메모리 스테이지(212)은 제 1, 제 2 및 제 3 안테나 쌍(α, β, γ)에 의해 수신된 신호들을 필터 블록(214)의 처리 시간에 관련된 양만큼 지연시킨다. 제 k 필터 블록(214-k)에 의한 처리는 시간에 맞추어져 수행되며 제 k 제거 블록(216-k)의 지연(222)은 제 k 제거 블록(216-k)의 감산기(224)가 수신된 신호들과 이 수신된 신호들에 대해 동시에 제 k 필터 블록(214-k)으로부터 얻어진 사용자 신호를 수신하도록 메모리 스테이지(212)로부터 그 수신된 신호들을 지연시킨다. 제거 결과는 감산기(224)로부터 제 (k-1) 제거 블록(216-(k-1))의 지연(222)에 출력된다.
마찬가지로, 잇따른 제 (k-1) 내지 제 1 제거 블록(216-(k-1) 내지 216-1) 내 감산기(224)들은 제 (k-1) 내지 제 1 필터 블록(216-(k-1) 내지 216-1)으로부터 얻어진 사용자 신호들을 수신된 신호들에 대해 동시에 제거한다. 제 1 제거 블록(216-1)의 감산기(224)의 출력은 얻어진 사용자 신호가 제거된 잔여 신호이다. 획득되지 않은 사용자 신호들은 각각의 SPC(202)에 의해 획득될 때까지 잔여 신호 내에 남아 있게 될 것이다.
전술한 바로부터, 제거 블록(216)은 제거 동작을 병렬로 수행한다는 것을 알 것이다. 그리고, 주어진 처리시간에, 각각의 제거 블록(216)은 수신된 신호들에 관하여 시간적으로 상이한 때에, 얻어진 사용자 신호를 그 수신된 신호들로부터 제거한다. 그러나, 각각의 필터 블록의 처리 타이밍, 즉 메모리부(212)의 길이와 지연(222)의 지연은 제거 블록(216)의 감산기(224)가 얻어진 사용자 신호 및 앞 제거 블록(216)(혹은 제 k 제거 블록(216)의 경우, 메모리 스테이지(212))으로부터의 출력을 수신하도록 설정됨으로써 제거는 수신된 신호들에 관하여 시간적으로 동시에 일어나게 된다.
제 n 필터 스테이지(206-n)의 제 1 내지 제 k 번째 필터 블록(214-1 내지 214-k)는 얻어진 사용자 신호를 미리 결정된 시간 기간만큼 지연시키는 지연부(도시되지 않음)를 포함한다. 미리 결정된 시간 기간은 제 1 내지 제 k 가산기 블록(210-1 내지 210-k)이 제 n 제거 스테이지(208-n)의 제 1 제거 블록(216-1)으로부터 잔여 신호를 수신하는 시간과 수신 신호에 관하여 시간적으로 동일한 시간에, 제 1 내지 제 k 가산기 블록(210-1 내지 210-k)이 제 1 내지 제 k 블록(214-1 내지 214-k)의 지연부로부터, 얻어진 사용자 신호들을 수신하게 설정된다. 제 1 내지 제 k 가산기 블록(210-1 내지 210-k) 내 가산기(226)는 수신 신호들을 합하여 제 1 내지 제 k SPC(202-1 내지 202-k) 각각에 공급되는 신호들을 발생한다. 제 1 내지 제 k SPC(202-1 내지 202-k)는 제 1 내지 제 k 가산기 블록(210-1 내지 210-k)에 의해 발생된 신호들과 제 1, 제 2, 제 3 안테나 쌍(α, β, γ)에 의해 수신된 신호들 사이를 구별할 수 없고 그럴 필요도 없다는 것을 알아야 한다.
다음에, 필터 블록(214)의 구조 및 동작을 도 5를 참조하여 기술한다. 도 5에 도시한 바와 같이, 제 1 내지 제m 핑거(finger) 통계치 발생기(FSG) 블록(300-1 내지 300-m)은 제 1, 제 2 및 제 3 안테나 쌍(α, β, γ)으로부터 신호를 수신한다. 핑거 통계치 발생기(300)의 개수 m은 필터 블록(214)에 의해 처리되는 핑거 수에 대응하며, 시스템 설계자가 고른 설계제약이다. 도 5의 구성은 제 1 필터 스테이지(206-1)의 제 1 내지 제 k 번째 필터 블록(214-1 내지 214-k)에 적용됨을 알 것이다. 이 구성은 제 1 내지 제m FSG 블록(300-1 내지 300-m)이 제 1, 제 2, 제 3 안테나 쌍(α, β, γ)에 관련된 잔여 신호들을 수신하는 것을 제외하고, 제 2-제 n 필터 스테이지(206-2 내지 206-n) 내의 필터 블록(214)에 적용한다.
심볼 발생기(302)는 제 1 내지 제 m FSG 블록(300-1 내지 300-m)에 접속되며 앞 스테이지의 필터 스테이지(206) 내 동일 필터 블록(214)으로부터 심볼 추정, 및 선택적으로 채널 추정을 수신한다. 제 1 내지 제m 재구성 블록(304-1 내지 304-m)은 심볼 발생기(302)의 출력을 수신한다. 결합기(306)는 제 1 내지 제m 재구성 블록(304-1 내지 304-m)의 출력을 수신하고 재구성된 신호들을 발생한다.
각각의 FSG 블록(300)의 구조는 동일하다. 도 5에 도시한 바와 같이, 각각의 FSG 블록(300)은 제 1, 제 2, 제 3 안테나 쌍(α, β, γ)(혹은 이에 관련된 잔여 신호)으로부터의 신호와 제어기(204)로부터의 제어 신호를 수신하는 선택기(308)를 포함한다. 역확산기(310)는 선택기(308)의 출력과 제어기(204)로부터의 제어 신호를 수신하며, 핑거 통계치 결정기(312)는 역확산기(310)의 출력을 수신한다. 선택적으로, 파일럿 신호 추출기(314)는 역확산기(310)의 출력을 수신한다.
각각의 재구성 블록(304)의 구조는 동일하다. 도 5에 도시한 바와 같이, 각각의 재구성 블록은 제어기(204)로부터 제어 신호를 수신하는 의사 랜덤 잡음(PN) 발생기(316), 및 PN 시퀀스 발생기(316)에 접속된 심볼 파형 발생기(318)를 포함한다. 심볼 파형 발생기(318)는 심볼 추정기(302)로부터의 출력을 수신한다. 그리고, 선택적으로, 곱셈기(318)는 심볼파형 발생기(318)로부터의 출력과 심볼 추정기(302)로부터의 출력을 수신한다. 심볼 파형 발생기(318), 혹은 곱셈기(320)로부터 출력은 결합기(306)에 공급된다.
필터 블록(214)의 동작을 상세히 기술한다. 전술한 바와 같이, 제어기(240)로부터 각각의 필터 블록(214)에 의해 수신된 제어 신호는 필터 블록(214)이 얻을 사용자 신호를 식별한다. 사용자 신호를 식별하는 제어 신호 내 정보는 제 1, 제 2, 제 3 안테나 쌍(α, β, γ) 중 하나로부터의 신호를 선택하도록 선택기(308)에 명령한다. 이 식별 정보 내 고유 확산 부호를 사용하여, 역확산기(310)는 선택된 신호를 고유 확산 부호의 공액 복소수로 곱하여 선택 신호를 역확산한다.
핑거 통계치 결정기(312)는 역확산된 선택 신호로부터 핑거 통계치를 결정한다. 예를 들면, 핑거 통계치 결정기(312)는 고속 아다마르 변환을 수행하여, 선택된 역확산한 신호와 가능한 심볼값간에 복소 값의 상관을 계산한다. 상관결과는 심볼 추정기(302)로 보내진다.
선택적으로, FSG(300)는 선택된 역확산된 신호로부터 파일럿 신호를 분리하여 파일럿 신호를 심볼 추정기(302)로 출력하는 파일럿 신호 분리기(314)를 포함한다.
심볼 추정기(302)는 각각의 FSG(300)으로부터 상관 결과를 사용하여 제어 신호에 의해 식별된 사용자 신호 내 심볼들을 추정한다. 구체적으로, 특정한 가능한 심볼에 대해 FSG(300)로부터의 각 상관 결과를 제곱하고 동일한 가능한 심볼에 대해 다른 FSG(300)로부터의 제곱된 상관결과들에 더하여 그 가능한 심볼에 대한 상관 합을 생성한다. 따라서, 심볼 추정기(302)는 상관결과를 생성하였던 가능한 심볼값 각각에 연관된 상관 합을 생성한다. 이전 심볼 추정기(302)로부터 상관 합은 동일 심볼에 대해 현재의 심볼 추정기(302)에서 상관 합에 더해진다. 심볼 추정기(302)는 추정된 심볼로서, 최대 상관 합에 연관된 심볼을 출력한다.
핑거 통계치를 발생하는 방법 및 사용자 신호의 심볼들을 추정하는 방법은 전술한 방법들로 한정되지 않는다는 것을 알아야 한다. 대신, 임의의 공지의 방법을 사용할 수도 있을 것이다.
예를 들면, 대안 실시예에서, 심볼 추정기(302)는 물리적인 채널에 의해 야기된 왜곡의 추정인 채널 추정에 기초하여 사용자 신호 내 심볼을 추정한다. 대안 실시예에서, FSG(300)는 전술한 파일럿 신호 추출기(314)를 포함한다. 파일럿 신호 추출기(314)로부터 파일럿 신호들을 사용하여, 심볼 추정기(302)는 채널 추정을 발생하고, 채널 추정에 기초하여 심볼 추정을 발생한다. A METHOD OF CHANNEL ESTIMATION AND COMPENSATION BASED THEREON 명칭의 미국출원 09/296,654호 및 ITERATIVE CHANNEL ESTIMATION IN THE PRESENCE OF PILOT CHANNELS AND COMPENSATION BASED THEREON 명칭의 미국출원 09/296,409 호는 채널 추정을 사용하여 심볼 추정을 발생하는 방법을 개시하고 있다.
재구성 블록(304) 내 PN 시퀀스 발생기(316)는 제어기(204)로부터 제어 신호에 기초하여, 사용자 신호에 대한 고유 확산부호를 그에 접속된 심볼 파형 발생기(318)에 출력한다. 제 1 내지 제m 재구성 블록(304-1 내지 304-m) 내의 각각의 심볼 파형 발생기(318)는 고유 확산부호 외에 심볼 추정을 수신하고 심볼 추정으로부터 심볼 파형과 고유 확산부호를 생성한다. 예를 들면, 심볼파형 발생기(318)는 아다마르 월시 변환을 수행한다.
전술한 대안 실시예에서, 심볼 파형 발생기(318)로부터 심볼 파형은 심볼 추정기(302)로부터 채널 추정과 곱셈기(320)에 의해 곱해지고, 결과로 나온 파형은 결합기(306)로 보내진다. 아니면, 심볼 파형이 결합기(306)로 보내진다. 결합기(306)는 동일 안테나로부터 도출된 재구성 블록(304)으로부터의 심볼 파형들을 합하고 결과로 하는 합을 제어기(204)로부터 제어 신호 내 식별정보에 기초하여 그 안테나에 결합된 출력라인(305)을 통해 출력한다.
제거 프로세서의 구성으로, 종래의 신호 프로세서도 기지국 시스템에서 사용될 수 있다. 또한, 제거 프로세서는 병렬로 필터링 및 제거하기 때문에, 프로세서는 극히 고속의 비싼 프로세서일 필요가 없고 극히 고속이며 비싼 메모리를 사용할 필요가 없다.

Claims (33)

  1. 기지국 시스템에 있어서,
    처리될 각 사용자 신호에 대한 획득 데이터를 발생하며, 처리될 상기 사용자 신호들에 대한 제어 정보를 발생하는 제어기로서, 상기 획득 데이터는 처리될 사용자 신호를 식별하는 식별정보와 처리될 상기 사용자 신호에 대한 타이밍 정보를 포함하며, 상기 제어 정보는 처리될 상기 사용자 신호들 중 적어도 하나에 대한 상기 획득 데이터를 포함하는, 상기 제어기,
    복수의 신호 프로세서들로서, 각각의 신호 프로세서는 그에 의해 수신된 상기 획득 데이터에 기초하여 입력 신호들로부터 사용자 신호를 획득하고, 상기 획득된 사용자 신호 내의 심볼들을 추정하는, 상기 복수의 신호 프로세서들, 및
    복수의 수신된 신호들을 수신하고 상기 입력 신호들을 생성하기 위해 상기 제어 정보에 기초하여 선택된 수신된 신호들에 제거 동작을 수행하는 제거 프로세서를 포함하는, 기지국 시스템.
  2. 제 1 항에 있어서,
    처리될 사용자 신호에 대해서 상기 제어기는,
    처리될 상기 사용자 신호에 관한 초기 정보로서, 처리될 상기 사용자 신호에 대한 상기 식별정보, 탐색 창 및 상기 탐색 창의 타이밍을 포함하는 상기 초기 정보를 상기 신호 프로세스들 중 선택된 프로세서에 공급하며;
    상기 선택된 신호 프로세서로부터 탐색 결과들을 수신하고;
    상기 선택된 신호 프로세서가 처리될 상기 사용자 신호를 찾았는지 여부를 결정하며;
    처리될 상기 사용자 신호를 찾았으면 상기 선택된 신호 프로세서에 대한 상기 획득 데이터를 발생시키며,
    상기 선택된 신호 프로세서는, 상기 초기 정보를 기초로 처리될 상기 사용자 신호를 탐색하고, 상기 탐색 결과들을 상기 제어기에 보내는, 기지국 시스템.
  3. 제 1 항에 있어서,
    상기 제거 프로세서는 병렬로 상기 제어 정보 내에서 식별된 사용자 신호들을 얻기 위해 상기 수신 신호들을 필터링하며, 상기 제거동작을 수행하기 위해 상기 얻어진 사용자 신호들을 사용하는, 기지국 시스템.
  4. 제 3 항에 있어서,
    상기 제거 프로세서는 잔여 신호들(residual signals)을 발생하기 위해 상기 수신 신호들로부터 상기 얻어진 사용자 신호들의 각각을 병렬로 제거하는, 기지국 시스템.
  5. 제 4 항에 있어서,
    상기 제거 프로세서는 지연기들을 포함하며 상기 얻어진 사용자 신호들이 상기 수신 신호들에 대해 실질적으로 동시에 상기 수신 신호들로부터 제거되도록 상기 필터링을 수행하는, 기지국 시스템.
  6. 제 4 항에 있어서,
    상기 잔여 신호들은 상기 입력 신호들을 발생하기 위해 상기 얻어진 신호들 중의 신호들에 더해지는, 기지국 시스템.
  7. 제 1 항에 있어서,
    상기 제거 프로세서는:
    상기 제어 정보 내에서 식별된 사용자 신호들을 병렬로 얻기 위해 여기에 공급되는 신호들을 필터링하는 N(1보다 큰 정수)개의 필터 스테이지들; 및
    잔여 신호들을 발생하기 위해 상기 수신된 신호들로부터 상기 얻어진 사용자 신호들을 제거하는, 상기 N 개의 필터 스테이지들의 각각과 연관된 제거 스테이지를 포함하며,
    상기 N 개의 필터 스테이지들의 제 1 번째 필터 스테이지에는 상기 수신 신호들이 공급되고, 상기 N 개의 필터 스테이지들의 잇따르는 필터 스테이지들은 상기 N 개의 필터 스테이지들의 이전 필터 스테이지와 연관된 상기 제거 스테이지로부터의 상기 잔여 신호 출력을 수신하는, 기지국 시스템.
  8. 제 7 항에 있어서,
    상기 제거 프로세서는 상기 N 개의 필터 스테이지들 중 제 N 번째 필터 스테이지와 연관된 상기 제거 스테이지로부터의 상기 잔여 신호들 출력을 상기 제 N 번째 필터 스테이지로부터의 상기 얻어진 사용자 신호들 출력에 더하는 가산기 스테이지를 더 포함하는, 기지국 시스템.
  9. 제 7 항에 있어서,
    상기 N 개의 필터 스테이지들의 각각은 상기 공급 신호들로부터 각각의 상기 얻어진 사용자 신호들 내의 심볼들을 추정하고, 상기 추정된 심볼들로부터 각각의 상기 얻어진 사용자 신호들을 발생하는, 기지국 시스템.
  10. 제거 프로세서에 있어서,
    필터 스테이지 의해 수신된 제어 정보 내에서 식별된 사용자 신호들을 병렬로 얻기 위해 상기 필터 스테이지에 공급되는 신호들을 필터링하는 N(1보다 큰 정수) 개의 필터 스테이지들로서, 상기 제어 정보는 적어도 하나의 사용자 신호에 대한 획득 데이터를 포함하며, 각각의 상기 획득 데이터는 처리될 사용자 신호를 식별하는 식별 정보와 처리될 상기 사용자 신호에 대한 타이밍 정보를 포함하는, 상기 N 개의 필터 스테이지들,
    잔여 신호들을 발생하기 위해 상기 수신 신호들로부터 상기 얻어진 사용자 신호들을 제거하는, 상기 N 개의 필터 스테이지들 각각과 연관된 제거 스테이지,
    상기 수신 신호들이 공급되는 상기 N 개의 필터 스테이지들의 제 1 필터 스테이지와, 상기 N 개의 필터 스테이지들의 이전 필터 스테이지와 연관된 상기 제거 스테이지로부터의 상기 잔여 신호 출력을 수신하는 상기 N 개의 필터 스테이지들의 잇따르는 필터 스테이지들,
    각각의 상기 N 개의 필터 스테이지들에 포함되는 제 1 내지 제 k 번째 필터 블록들로서, 상기 제어 정보 내의 각각의 상기 획득 데이터는 상기 제 1 내지 제 k 번째 필터 블록들 중 하나에 의해 수신되며, 각각의 상기 제 1 내지 제 k 번째 필터 블록들은 그에 의해 수신된 상기 획득 데이터에 의해 식별된 사용자 신호를 상기 얻어진 사용자 신호로서 발생하기 위해 상기 공급된 신호들을 필터링하는, 상기 제 1 내지 제 k 번째 필터 블록들, 및
    제 1 내지 제 k 번째 지연 블록들 및 제 1 내지 제 k 번째 제거기들을 포함하는 각각의 제거 스테이지로서, 상기 제 1 번째 지연 블록은 상기 수신 신호를 제 1 미리 결정된 시간만큼 지연시키며, 제 2 내지 제 k 번째 지연 블록들은 상기 제 1 내지 제 (k-1) 번째 제거기들의 출력을 상기 제 1 미리 결정된 시간만큼 지연시키며, 상기 제 1 내지 제 k 번째 제거기들은 상기 제 1 내지 제 k 번째 지연 블록들의 출력으로부터 상기 제 1 내지 제 k 번째 필터 블록들에 의한 상기 얻어진 신호들 출력을 각각 제거하는, 상기 각각의 제거 스테이지를 포함하는, 제거 프로세서.
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