KR100773767B1 - Probe Assembly - Google Patents

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KR100773767B1
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needle point
semiconductor wafer
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유타까 미나토
아키히사 아카히라
히데히로 키요후지
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가부시키가이샤 니혼 마이크로닉스
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Abstract

거의 원형인 반도체 웨이퍼 상에서 서로 직교하는 방향으로 정렬하여 연속적으로 형성된 다수의 반도체칩 영역의 전기적 검사에 이용되며, 상기 각 반도체칩 영역의 전기 접속부에 접촉 가능한 다수의 프로브가 형성된 프로브 기판을 구비하는 프로브 조립체. In alignment in a direction perpendicular to each other on a generally circular semiconductor wafer is used a plurality of electrical inspection of the semiconductor chip regions formed continuously, the probe having a plurality of probe substrates probe is formed to be brought into contact with the electrical contact of each of the semiconductor die regions assembly. 일정한 수의 반도체칩 영역을 포함하는 소정의 사각형 칩 영역 군에 대응하여 프로브 기판 면 상에서 서로 직교하는 XY방향에, 다수의 프로브 군의 침선이 배치된다. In the XY direction corresponding to a predetermined rectangular region group chip comprising a semiconductor chip area of ​​a certain number of orthogonal to each other on the probe substrate surface, a number of the needle point of a probe group is disposed. 이 프로브 군의 침선의 배치영역은 X방향 및 Y방향의 어느 방향으로나 비연속적으로 형성된다. Arrangement region of the needle point of a probe group is provided discontinuously in either direction of the X and Y directions. X방향 또는 Y방향의 어느 한 방향으로의 상기 반도체 웨이퍼와의 상대적인 이동에 의해, 상기 반도체 웨이퍼 상의 모든 칩 영역 군의 전기적 검사가 가능해진다. By the relative movement of the semiconductor wafer in either direction of the X direction or the Y direction, the electrical inspection of all the chip area groups on the semiconductor wafer becomes possible.

Description

프로브 조립체{Probe Assembly} Probe assembly Probe Assembly {}

기술분야 Art

본 발명은 반도체 웨이퍼 상에 형성된 다수의 집적회로(이하, 간단히 IC라고 칭한다.)와 같은 전기회로의 전기적 검사에 이용하는데 적합한 프로브 조립체에 관한 것이다. The present invention relates to a probe assembly suitable for use in conducting electrical inspection of an electric circuit, such as a plurality of integrated circuits (referred to hereinafter simply IC.) Formed on a semiconductor wafer.

배경기술 BACKGROUND

종래의 이러한 종류의 프로브 조립체는 프로브 기판과 상기 프로브 기판으로부터 돌출된 다수의 프로브를 가지며, 프로브 선단을 반도체 웨이퍼 상에 형성된 각각의 IC칩 영역의 전기적 접속단자에 접촉시킴으로써, 전기적 검사를 위한 테스터와 각 IC가 전기적으로 접속된다. By conventional This type of probe assembly has a plurality of the probes projecting from the probe base and the probe substrate, contacting the probe tip for each of the electrical connection terminals of an IC chip region formed on a semiconductor wafer, a tester for electrically testing and each IC are electrically connected to each other. 이 테스터의 능력으로는 반도체 웨이퍼 상의 모든 IC의 일괄 측정에 대응할 수 없다. The ability of the tester can not respond to the bulk measurement of all IC on the semiconductor wafer.

그렇기 때문에, 테스터의 능력에 따라, 반도체 웨이퍼 상의 다수의 IC를 선형(linear)의 다수 영역으로 구획하고, 이 구획된 영역에 대응한 선형의 프로브 군(群, group)을 프로브 기판에 배치한 프로브 조립체를 이용하여 반도체 웨이퍼 상의 구획된 영역 마다 테스트를 반복하는 것이 제안되며(예를 들면, 특허문헌 1 참조), 혹은 반도체 웨이퍼 상의 다수의 IC를 블록 형상의 다수의 영역으로 구획하 고, 이 구획된 영역에 대응하여 다수의 프로브를 2차원적으로 배치한 프로브 조립체를 이용하여 반도체 웨이퍼 상의 구획된 영역 마다 테스트를 반복하는 것이 제안되어 있다(예를 들어, 특허문헌 2 참조). As such, one according to the ability of a tester, defining a plurality of IC on the semiconductor wafer into multiple regions of linear (linear), and a linear probe group (群, group) corresponding to the divided area disposed on the probe substrate probe It proposed to use an assembly of repeating the test for each divided area on the semiconductor wafer, and (for example, Patent Document 1)., or to partition a plurality of IC into a plurality of areas of the block-form on the semiconductor wafer and, a compartment is the region corresponding to the use of a probe assembly disposed a plurality of probes in a two-dimensional manner is proposed to repeat the test for each divided area on the semiconductor wafer (for example, see Patent Document 2). 또한, 반도체 웨이퍼 상의 다수의 칩 영역의 검사대상 영역을 인접하지 않도록 하나 걸러 선택하는 방법이 제안되어 있다(예를 들어, 특허문헌 3 참조). Also, a method for selecting a filter so as not to close the plurality of inspection object areas of the chip area on the semiconductor wafer has been proposed (for example, see Patent Document 3).

그런데, 이러한 인접하지 않는 검사대상 영역을 전기적으로 하나 걸러 선택하는 방법을 사용해도, 그 검사에 사용되는 프로브 조립체는 선택 영역에 관계가 없으며, 가로 세로 방향으로 대응하여 연속적이고 밀집되게 프로브가 배치된 것이 사용되고 있다. However, the may be used a method for electrically every other select those that are not adjacent to the inspection object area, it is not related to the probe assembly is a selection, which is used in the test, be continuous and dense in response to horizontal and vertical direction the probe is placed it has been used.

또한 최근 테스터의 능력 향상에 의해, 한 장의 반도체 웨이퍼 상에 형성된 모든 IC에 대응하는 수의 프로브를 갖는 프로브 조립체를 이용하여, 이른바 일괄측정검사를 행하는 것이 가능하다. In addition, by improving the ability of recent tester, using a probe assembly having a number of probes corresponding to all the IC formed on a single semiconductor wafer, it is possible to perform so-called batch test measurement. 그러나, 그러한 경우, 프로브 기판에는 한 장의 반도체 웨이퍼 상에 형성되는 모든 IC에 대한 검사를 위한 전기적 접속단자에 대응한 매우 대다수의 프로브를 IC의 배치 패턴인 가로 세로 방향에 대응하여 연속적이고 밀집되게 형성할 필요가 있다. However, forming such a case, the probe substrate has to be continuous and dense correspondingly to so the majority of the probes corresponding to the electrical connection terminal for testing, for all the IC formed on a single semiconductor wafer in the arrangement pattern of the IC horizontal and vertical directions Needs to be. 그렇기 때문에, 프로브 조립체의 용이한 제조는 곤란해진다. As such, it is difficult is easy manufacture of the probe assembly.

특허문헌 1: 일본특허공개공보 평7-235572호 Patent Document 1: Japanese Patent Laid-Open Publication No. Hei 7-235572 No.

특허문헌 2: 일본특허공개공보 평11-121553호 Patent Document 2: Japanese Patent Laid-Open Publication No. Hei 11-121553

특허문헌 3: 일본특허공개공보 제2003-297887호 Patent Document 3: Japanese Laid-Open Patent Application No. 2003-297887 No.

발명의 개시 Disclosure of the Invention

발명이 해결하고자 하는 과제 Problems to be Solved by the Invention

본 발명의 목적은, 보다 다수의 IC를 동시적으로 그리고 제조가 비교적 용이한 프로브 조립체를 제공하는데 있다. An object of the present invention is to provide a plurality of the IC than simultaneously, and probe assembly manufactured by a comparatively easy.

또한, 본 발명의 다른 목적은, 상기 목적에 더하여, 각각의 프로브를 효율적으로 사용할 수 있는 프로브 조립체를 제공하는데 있다. It is another object of the present invention, in addition to the above object, there is provided a probe assembly that can be used for each probe efficiently.

과제를 해결하기 위한 수단 Means for Solving the Problems

본 발명에 따른 프로브 조립체는 거의 원형인 반도체 웨이퍼 상에서 서로 직교하는 방향으로 정렬하여 연속적으로 형성된 다수의 반도체칩 영역의 전기적 검사에 이용되며, 상기 각각의 반도체칩 영역의 전기 접속부에 접촉 가능한 다수의 프로브가 형성된 프로브 기판을 구비하는 프로브 조립체로서, 상기 프로브 기판은 상기 반도체 웨이퍼를 덮기 위해 충분한 크기를 가지며, 일정한 수의 반도체칩 영역을 포함하는 소정의 사각형 칩 영역 군에 대응하여 프로브 기판의 한 쪽 면의 서로 직교하는 XY방향에 다수의 프로브 군의 침선이 배치되고, 상기 프로브 군의 침선의 배치영역이 상기 X방향 및 Y방향의 어느 방향으로나 비연속적으로 형성되어 있으며, X방향 또는 Y방향의 어느 하나의 방향으로의 상기 반도체 웨이퍼와의 상대적인 이동에 의해, 상기 Probe assembly according to the invention is substantially circular and in alignment in a direction orthogonal to each other used in electrical inspection of a plurality of semiconductor chips formed continuously to the area on the semiconductor wafer, a plurality of probes to be brought into contact with the electrical contact of each of the semiconductor die regions a probe assembly including a probe substrate is formed, wherein the probe substrate is one side of the probe base plate corresponding to a predetermined rectangular chip region group that has a sufficient size to cover the semiconductor wafer, a semiconductor chip area of ​​a certain number of of the plurality of the needle point of a probe group is arranged on the XY directions perpendicular to each other, and the arrangement region of the needle point of the probe group any direction are formed discontinuously in the X direction and a Y direction, X direction or the one in the Y direction by the relative movement of the semiconductor wafer in a single direction, wherein 반도체 웨이퍼 상의 모든 칩 영역 군의 전기적 검사를 가능하게 하는 것을 특징으로 한다. It characterized in that it allows electrical inspection of all the chip regions on the semiconductor wafer group.

침선의 배치영역을 반도체 웨이퍼 상의 모든 반도체칩 영역 즉 IC에 대응하 도록 형성하면, 검사대상 영역인 IC의 모든 형성 영역에 대응하여, 프로브 기판에는 그 X방향 및 Y방향으로 연속하여 고밀도로 프로브를 배치할 필요가 있다. When forming the deployment area of ​​the needle point to and corresponding to all of the semiconductor die area that is IC on the semiconductor wafer, corresponding to all the forming regions of the IC inspection object area, the probe substrate is continuously in the X direction and the Y direction the probe at a high density there needs to be placed. 그렇기 때문에, 이러한 연속적 배치에서는 프로브의 XY 방향으로의 정교한 고밀도 배치에 대한 기술이 필요하게 되기 때문에, 용이한 제조는 곤란해진다. For this reason, in such a continuous arrangement, since the required technology for sophisticated high-density arrangement of the XY direction of the probe, it is easy to manufacture is difficult.

이에 반해서, 본 발명에 의하면, 프로브 기판의 침선의 배치영역은 X방향 및 Y방향의 어느 방향으로나 비연속적으로 형성되기 때문에, 상기 XY방향으로의 연속적 배치에 동일한 반도체 웨이퍼의 검사대상 영역 내에 침선의 배치영역을 분산시킬 수 있으며, 종래의 연속적 배치와 비교하여 프로브의 형성 공정이 용이해진다. On the other hand, the needle point in accordance with the present invention, the arrangement region of the needle point of a probe substrate are formed discontinuously in either direction of the X and Y directions, the inspection target region of the same semiconductor wafer to continuously disposed to said XY direction It can be dispersed, and the placement area, as compared to the conventional continuous arrangement facilitates the process of forming the probe. 게다가, X방향 또는 Y방향의 어느 한 방향으로의 상기 반도체 웨이퍼와의 상대적인 이동에 의해, 상기 반도체 웨이퍼 상의 모든 칩 영역 군의 전기적 검사가 가능해지기 때문에, 일괄 검사에 비해 검사 효율의 막대한 저하를 초래하지 않으며, 제조가 용이한 프로브 조립체가 제공된다. Further, by relative movement of the semiconductor wafer in either direction of the X direction or the Y direction, since electrical inspection of all the chip area groups on the semiconductor wafer are possible, resulting in a significant reduction in the inspection efficiency compared to the batch test does not, the probe assembly is provided which is easy to manufacture.

게다가, 가능한 적은 측정 횟수로 한 장의 반도체 웨이퍼에 대한 검사를 행하면서 다수의 프로브를 효율적으로 사용하기 위해서는 다음과 같은 프로브 침선의 배치가 바람직하다. In addition, while performing the tests on a single semiconductor wafer with a small number of measurements available, the following arrangement of the needle point of the probe is preferred to use a plurality of probes efficiently.

즉, 예를 들어, 상기 Y방향으로의 이동을 수반하여 전기적 검사가 반복될 때, Y방향을 따른 상기 반도체 웨이퍼의 각 열에 있어서의 이동방향과 반대측의 가장 상류측에 위치하는 사각형 칩 영역에 대응하는 프로브 기판의 영역에는, 각각 프로브 군의 침선의 배치영역을 형성하고, 또한 상기 프로브 기판에는, 열 마다 일정한 수의 사각형 칩 영역에 대응하는 상기 침선의 배치영역과 상기 침선이 배치되 지 않은 비배치영역이 이동방향으로 동일한 패턴으로 반복되도록, 비배치영역과 배치영역을 형성하는 것이 바람직하다. That is, for example, corresponding to the moving direction and the square chip area, which is located on the upstream side of the opposite side in each column in time to involve the movement in the Y direction in which the electrical inspection repeated, the semiconductor wafer along the Y direction, in the area of ​​the probe substrate, respectively, and form a needle point placement area of ​​the probe group and, furthermore, the probe substrate, and that have not been disposed non-arranged area, and the needle point of the needle point corresponding to the square chip area of ​​the certain number for each column such that the placement area by repeating the same pattern in the movement direction, it is preferable to form the non-arranged area, and the placement area.

이에 따라, 비배치영역의 수에 대응한 반복 횟수에 의해 모든 측정영역을 측정할 수 있으며, 칩 영역으로부터 벗어나서 측정에 기여하지 않는 프로브의 수가 적은 프로브 조립체가 얻어진다. In this way, by the number of repetitions corresponding to the number of the non-arranged area can measure all the measurement region, a number of small probe assembly which does not contribute to the measurement probe can be obtained from outside the chip area.

예를 들어, 상기 열 마다, 하나의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 배치영역과 두 개의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 비배치영역을 Y방향으로 서로 교대로 배열할 수 있다. For example, each of the columns, can be arranged in one of the arrangement of the needle point corresponding to the square chip area group region and two said non-arranged area of ​​the needle point corresponding to the square chip area groups with each other alternately in the Y-direction have. 이 배열에 의하면, Y방향으로 하나의 상기 사각형 칩 영역 군만큼 옮겨진 총 2회에 걸친 측정에 의해, 한 장의 반도체 웨이퍼 상의 모든 측정영역의 검사가 가능해진다. According to this arrangement, by one of the squares of 2 measurements over the transferred chip area by the group in the Y-direction, it is possible to check all the measurement areas on a single semiconductor wafer.

또한, 예를 들어, 상기 열 마다, 하나의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 배치영역과 3개의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 비배치영역을 Y방향으로 서로 교대로 배열할 수 있다. Also, for example, each of the columns, the arrangement of one of the placement of the needle point corresponding to the square chip area group region and three the non-arranged area of ​​the needle point corresponding to the square chip area groups with each other alternately in the Y-direction can do. 이 배열에 의하면, Y방향으로 하나의 상기 사각형 칩 영역 군만큼 옮겨진 총 3회에 걸친 측정에 의해, 한 장의 반도체 웨이퍼 상의 모든 측정영역의 검사가 가능해진다. According to this arrangement, by one of the square chip area, measured over a total of three times as long as the group moved in the Y direction, it is possible to check all the measurement areas on a single semiconductor wafer.

상기 프로브 군의 침선의 상기 배치영역 및 비배치영역의 패턴은 Y방향을 따른 중심선에 대해 비대칭이 되도록 해도 좋다. Pattern of the placement area and the non-arranged area of ​​the needle point of the probe group may be such that the asymmetry for the center line along the Y direction.

발명의 효과 Effects of the Invention

본 발명에 의하면, 상술한 바와 같이, 프로브 기판은 피검사체인 반도체 웨 이퍼를 덮는데 충분한 크기를 가지며, 이 프로브 기판의 침선의 배치영역은 X방향 및 Y방향의 어느 방향으로나 비연속적으로 형성되기 때문에, 반도체 웨이퍼의 검사대상 영역 내에 침선의 배치영역을 분산시킬 수 있으며, 이에 따라 프로브의 형성 공정을 용이하게 할 수 있고, 더욱이 X방향 또는 Y방향의 어느 한 방향으로의 상기 반도체 웨이퍼와의 상대적인 이동에 의해, 상기 반도체 웨이퍼 상의 모든 칩 영역 군의 전기적 검사가 가능해지기 때문에, 테스트 효율을 향상시킬 수 있을 뿐만 아니라 제조가 용이한 프로브 조립체가 제공된다. According to the present invention, it is described above, the probe substrate under test chain having a sufficient size to cover the semiconductor wafer, the placement area of ​​the needle point of the probe base plate is formed in a ratio in either direction of the X direction and the Y direction sequentially as described above Accordingly, and in the inspection target region of a semiconductor wafer can be dispersed in the arrangement region of the needle point, so that it is possible to facilitate the process of forming the probe, and further relative with the semiconductor wafer in one direction of the X direction or Y direction by the movement, since the electrical inspection of all the chip regions on the semiconductor wafer group it is enabled, a probe assembly which is easy to manufacture is provided, as well as to improve the test efficiency.

또한, 본 발명에 의하면, 가능한 적은 측정 횟수로 한 장의 반도체 웨이퍼의 검사를 행하면서 다수의 프로브를 효율적으로 사용할 수 있는 프로브 조립체가 제공된다. According to the present invention, a plurality of probe assembly that can be efficiently used for the probe is provided with a single row the inspection of the semiconductor wafer with a small number of measurements available.

도면의 간단한 설명 Brief Description of the Drawings

도1은 본 발명에 따른 프로브 조립체의 프로브 군의 침선의 배열을 나타낸 저면도이다. Figure 1 is a bottom view showing a needle point of a probe array of the group of the probe assembly of the present invention.

도2는 본 발명에 따른 프로브 조립체의 정면도이다. 2 is a front view of the probe assembly of the present invention.

도3은 도1 및 도2에 나타낸 프로브 조립체에 의해 전기적 검사를 받는 반도체 웨이퍼 상의 각 칩 영역의 테스트 영역을 나타낸 윗면도이다. Figure 3 is a top view illustrating a test area of ​​each chip area on the semiconductor wafer to receive electrical inspection by the probe assembly shown in FIGS.

도4는 본 발명에 따른 다른 프로브 조립체의 프로브 군의 침선의 배치 예에 대응한 반도체 웨이퍼 상의 각 칩 영역의 테스트 영역을 나타낸 도3과 동일한 도면이다. Figure 4 is a view similar to Figure 3 illustrating a test area of ​​each chip area on the semiconductor wafer corresponding to the arrangement example of a needle point of a probe group of another probe assembly according to the invention.

도5는 본 발명에 따른 또 다른 프로브 조립체의 프로브 군의 침선의 배치 예에 대응한 반도체 웨이퍼 상의 각 칩 영역의 테스트 영역을 나타낸 도3과 동일한 도면이다. 5 is a view similar to Figure 3 illustrating a test area of ​​each chip area on the semiconductor wafer corresponding to the arrangement example of a needle point of a probe group of another probe assembly according to the invention.

*주요 부호에 대한 설명* * A description of the key code *

10: 프로브 조립체 12: 배선 기판 10: probe assembly 12: circuit board

14: 프로브 기판 16: 프로브 14: probe base 16: probe

20: 반도체 웨이퍼 α: 배치영역 20: semiconductor wafer α: placement area

발명을 실시하기 위한 최선의 형태 Best Mode for Carrying Out the Invention

본 발명에 따른 프로브 조립체(10)가 도1 및 도2에 나타나 있다. The probe assembly 10 in accordance with the present invention is shown in Figs. 도1은 프로브 조립체(10)를 아래쪽에서 본 저면도이며, 도2는 프로브 조립체(10)의 정면도이다. 1 is a bottom view from the bottom of the probe assembly 10, Fig. 2 is a front view of the probe assembly 10.

프로브 조립체(10)는 도1 및 도2에 나타낸 바와 같이, 전체에 원형의 배선 기판(12)과, 이 배선 기판의 아랫면에 설치된 프로브 기판(14)을 구비하며, 이 프로브 기판(14)에 다수의 프로브(16)(도2 참조)가 지지되어 있다. The probe assembly 10, the probe substrate 14, and the whole having the circuit board 12, a probe base 14 provided on the lower surface of the circuit board of the circle as shown in Figs. 1 and 2 a plurality of probes 16 (see Fig. 2) is supported.

배선 기판(12)은 예를 들면 유리 섬유로 보강된 에폭시 수지와 같은 전기절연재료로 이루어진 절연판에 배선 회로(도시 생략)가 결집되어 형성된다. Wiring substrate 12, for example to form the wiring circuit (not shown) in insulating plate made of an electrically insulating material is mobilized, such as epoxy resin reinforced with glass fiber. 배선 기판(12)의 윗면에는 테스터(도시 생략)에 대한 접속단자인 테스터 랜드(18)(도1 참조)가 고리모양으로 배열되어 있다. Top is the tester land 18, the connection terminal of the tester (not shown) of the wiring board 12 (see Fig. 1) are arranged in a ring shape. 또한 배선 기판(12)의 아랫면에는 도시하지 않았으나, 상기 배선 회로를 거쳐 대응하는 상기 테스터 랜드가 접속되는 접속패드가 형성된다. In addition, although not shown, the lower surface of the wiring substrate 12, a connection pad to which the tester is connected to the corresponding land through the wiring circuit is formed.

프로브 기판(14)은 종래에 널리 알려져 있는 바와 같이, 상기 프로브 기판에 형성된 도시하지 않은 내부 배선 회로를 거쳐, 그 아랫면에 설치된 각 프로브(16)를 각각에 대응하는 배선 기판(12)의 상기 접속패드에 접속한다. Probe substrate 14 is the connection of the wiring board 12 corresponding to each probe 16 through the internal wiring circuit, not shown, provided on the lower surface is formed on the probe substrate, as is well known in the prior art for each It is connected to the pad. 따라서, 각 프로브(16)는 대응하는 상기 접속패드 및 상기 접속패드에 대응하는 각 테스터 랜드(18)를 거쳐 상기 테스터에 접속된다. Thus, each probe 16 is via the respective tester lands 18 corresponding to the connection pads and the connection pad corresponding to the connection to the tester.

프로브 조립체(10)는 도2에 나타낸 바와 같이, 반도체 웨이퍼(20)에 형성된 다수의 IC칩 영역(도3 참조)의 전기적 검사를 위해 이용되며, 각 IC칩 영역은 검사 후에 서로 분리되고, 다수의 IC칩이 형성된다. As shown in the probe assembly 10 in FIG. 2, is used for the electrical inspection of the semiconductor wafer a plurality of IC chip regions (see Fig. 3) formed at the 20, each IC chip regions are separated from one another after the test, a number of the IC chip is formed. 이 다수의 IC칩 영역의 전기적 검사를 위해, 각 IC칩 영역의 접속패드에 각각의 프로브(16)가 접속되며, 이에 따라 상기 테스터와 이 테스터에 의해 검사를 받는 피검사체인 반도체 웨이퍼(20)가 서로 전기적으로 접속된다. For conducting electrical inspection of a plurality of IC chip regions, and each of the probes 16 connected to the connection pad of the IC chip area, whereby the inspection subject a semiconductor wafer (20) that receives the test by the tester with the tester in accordance with They are electrically connected to each other.

도3에 나타낸 바와 같이, 반도체 웨이퍼(20) 상에는 IC칩 영역이 형성되어 있다. As shown in Fig. 3, on the semiconductor wafer 20 has the IC chip area is formed. 각 IC칩 영역은 도3 상에서 서로 직각인 X방향 및 Y방향으로 정렬하여, 반도체 웨이퍼(20)의 원형 영역 내에서 연속적으로 균일하게 형성되어 있다. Each IC chip area is aligned to one another at right angles to the X direction and the Y direction, it is continuously formed uniformly in a circular area of ​​the semiconductor wafer 20 on FIG. 도3에는 각 IC칩 영역을 가리키기 위해, 편의 상, 반도체 웨이퍼(20) 면 위에서 X방향을 따라 a∼r열이라고 표시되고, 또한 마찬가지로, 반도체 웨이퍼(20) 면 위에서 X방향에 직각인 Y방향을 따라 1'∼32'행이라고 표시된다. 3 has to indicate the area of ​​each IC chip, and labeled for convenience, a~r column in the X direction on the semiconductor wafer 20 side, and similarly, the semiconductor wafer 20 perpendicular to the X direction on the plane Y along the direction indicated as 1'~32 "row.

도시의 예에서는, 각 행렬로 지정되는 각 IC칩 영역이 각 IC칩에 대응하지만, XY방향으로 서로 인접하는 다수의 IC칩 군에 의해 사각형의 각 IC칩 영역을 구 성할 수 있다. In the illustrated example, corresponding to the respective IC chips, each IC chip area is assigned to each matrix, but by a plurality of IC chip group adjacent to each other in the XY direction can be configured for each IC chip area of ​​the rectangle.

이 반도체 웨이퍼(20) 상의 각 IC칩 영역, 즉 IC칩의 검사에 이용되는 프로브 조립체(10)의 프로브 기판(14)은 반도체 웨이퍼(20)의 표면을 덥도록 상기 반도체 웨이퍼의 직경에 거의 동일한 직경을 가지며, 이 프로브 기판(14)에는 상술한 다수의 프로브(16)가 설치되어 있다. Each IC chip area, that is, the probe substrate 14 of the probe assembly 10 used in the inspection of IC chips on the semiconductor wafer 20 is almost equal to the diameter of the semiconductor wafer so as to warm the surface of the semiconductor wafer 20 It has a diameter, the probe base 14 is provided with a plurality of probe 16 described above. 도1에는 각각의 프로브(16) 군의 침선의 배치영역이 XY방향을 따라 배열되어 있다. Figure 1 shows the layout of each area of ​​the needle point of a probe group 16 are arranged in the XY direction.

도1에 나타낸 프로브 기판(14)의 아랫면과 도3에 나타낸 반도체 웨이퍼(20)의 표면은 검사 시에는 서로 마주보도록 배치되기 때문에, 각각의 X방향은 좌우가 뒤바뀌는 거울면 대칭 관계에 있다. Since also the probe substrate 14, the surface is disposed to face each other, the inspection of the semiconductor wafer 20 shown in Fig. 3 and the lower surface of Fig. 1, each of the X direction is in the mirror surface symmetrical relation is influenced garbled. 프로브 조립체(10)는 검사 시에 반도체 웨이퍼(20)에 대해 Y방향으로 이동된다. Probe assembly 10 is moved at the time of inspection in the Y direction relative to the semiconductor wafer 20. 이 이동은 상대 이동이기 때문에, 프로브 조립체(10)의 Y방향으로의 이동 대신에 반도체 웨이퍼(20)를 역 방향(-Y방향)으로 이동시킬 수 있다. This movement can be moved by the relative movement since the probe assembly 10 instead of moving the semiconductor wafer 20 is the reverse direction (-Y direction) in the Y direction.

프로브(16)의 침선이 위치하는 영역, 즉 프로브(16) 군의 침선의 배치영역은 도1에 무늬가 없는 사각형 영역 α로 표시되어 있다. Area in which the needle point of a probe (16) location, that is disposed in the region of the needle point probe group 16 is shown as a rectangular area α not the pattern in FIG. 도1에는 무늬가 없는 사각형 영역으로 표시되는 프로브(16) 군의 모든 배치영역 중, 대표적으로 그 하나의 영역에만 부호 α가 표시되어 있으며, 다른 배치영역의 참조 부호 α는 도면의 간소화를 위해 생략되어 있다. 1 has a sign α is shown to all the placement area by one, typically one zone of the group probe 16 is represented by a rectangular area with no pattern, reference numeral α of another arrangement region is omitted for simplification of the drawing It is.

도1과 도3과의 비교에서 명백히 알 수 있듯이, 프로브(16) 군의 배치영역 α는 반도체 웨이퍼(20) 상의 각 IC 영역의 형성 영역에 대응하여 프로브 기판(14)의 전역에 분산되어 형성된다. 1 and FIG. As is apparent from comparison of the 3, the placement area of ​​the probe 16, the group α is dispersed in the entire area of ​​the probe substrate 14 in correspondence with the formation region of each IC area on the semiconductor wafer 20 to form do. 게다가, 반도체 웨이퍼(20) 상의 IC 영역인데도 불구하 고 프로브(16)가 배치되어 있지 않은, 즉 프로브(16)의 침선이 배치되어 있지 않은 다수의 비배치영역이 프로브 기판(14) 상에 분산되어 형성된다. In addition, that despite even though IC area on the semiconductor wafer 20, the probe 16 is not disposed, that is, a plurality of non-arranged area, the needle point is not yet known arrangement of the probe (16) distributed on the probe substrate 14 It is formed. 그 때문에, 배치영역 α는 X방향 및 Y방향의 어느 방향으로나 비연속적으로 형성된다. Therefore, the arrangement region α is formed of a non-continuous in either direction of the X and Y directions.

도1에 나타낸 예에서는 프로브 기판(14) 상의 중앙의 h, i, j열에 주목하면, 도3에 나타낸 반도체 웨이퍼(20)의 h, i, j열의 제1'행에 대응하는 제1행, 즉 그들 열에서 프로브 조립체(10)의 이동방향과 반대측의 가장 상류측에 위치하는 영역인 제1행에 배치영역 α가 형성되어 있다. In the example shown in Fig. 1 Probe when attention is paid center on the substrate (14), h, i, j column, the first row corresponding to the first "row h, i, j columns of the semiconductor wafer 20 shown in Figure 3, that is, α is formed in the arrangement region of the first row area, which is located in the movement direction and the upstream side of the opposite side of the probe assembly 10 in their columns. 그러나, 제2행 및 제3행은 비배치영역이다. However, the second row and the third row is a non-arranged area. 이하, 프로브 기판(14)의 h, i, j열에서는 제4행 이하에서 이 배치영역 α 및 비배치영역의 반복 패턴이 Y방향으로 계속된다. Hereinafter, the h, i, j columns of the probe substrate 14, the repeated pattern of the arrangement region α and the non-placement area below the fourth line is continued in the Y direction.

또한 프로브 기판(14)의 그 h, i, j열의 양측의 f, g열 및 k, l열에서는 반도체 웨이퍼(20)의 f, g열 및 k, l열의 제2'행에 대응하는 제2행, 즉 그들 열의 상기 이동방향과 반대측의 가장 상류측에 위치하는 영역인 제2행에 배치영역 α가 형성되어 있다. Also that h, i, a j-th column on both sides f, g column, and k, the l column 2 corresponding to f, g column, and k, l column, the second "row of the semiconductor wafer 20 of the probe base plate 14 line, that is, the arrangement area α is formed on the second line regions located in their heat the upstream side of the movement direction and the opposite side. 이하, 프로브 기판(14)의 f, g열 및 k, l열에서는 마찬가지로 하나의 배치영역α 및 두개의 비배치영역의 반복패턴이 Y방향으로 계속된다. The f, g and k columns, l column below, the probe substrate 14 is arranged, like a region α and two non-repeated pattern of the placement area is continued in the Y direction.

게다가, f, g열의 바깥쪽 e열, 그리고 그것의 더 바깥쪽의 d열, c열, b열 및 a열에서는 그들 열의 상기 이동방향과 반대측의 가장 상류측에 위치하는 영역인 제3행, 제5행, 제6행, 제8행 및 제11행의 각각에 배치영역 α가 형성되고, 마찬가지로 한 개의 배치영역 α 및 두개의 비배치영역의 반복 패턴이 Y방향으로 계속된다. Furthermore, f, g column outside e heat, and its more d heat outside, c columns, b columns and a column in the line-in area which is located on the most upstream side in the direction of movement opposite to their column 3, the first five rows, disposed on the line 6, respectively, of the eighth row and the 11th row region α is formed on the one arrangement region α and two non-repeated pattern of the regions is arranged in the Y-direction is continued. 또한, k, l열의 바깥쪽의 m열, n열, o열, p열 및 q열에 대해서도 그들 열의 상기한 이동방향과 반대측의 가장 상류측에 위치하는 영역인 제3행, 제4행, 제5행, 제7행 및 제10행의 각각에 배치영역 α가 형성되며, 상기한 바와 같이, 하나의 배치영역 α 및 두개의 비배치영역의 반복패턴이 Y방향으로 이어진다. Further, k, l of heat outside of the m columns, n columns, o column, p columns and q columns about their column above the moving direction and the area which is located upstream from the third row on the opposite side, the fourth row, the line 5, the seventh row and is formed with a placement area α in each of the rows 10, as shown, one of the arrangement regions α and the two leads to the Y-direction of the non-repeated pattern region disposed as described above. r열에서는 단일 배치영역 α가 제16행에만 형성되어 있다. The column r is an α single deployment area formed only on the 16th line.

그 결과, 도1로부터 명백히 알 수 있듯이, h, i, j열의 제1행 및 제31행을 제외한 각 행렬에서 프로브 기판(14) 위의 프로브(16) 군의 배치영역 α는, X방향 및 Y방향에서 비연속적으로 형성되어 있다. As a result, FIG. As is apparent from the 1, h, i, j column first row and the arrangement region of the group probe 16 above the probe substrate 14 in each of the matrix except for the 31 line α is, X direction and in the Y direction it is formed in a non-continuous.

상기한 프로브 조립체(10)의 검사에서는 우선, 프로브 기판(14) 상의 h, i, j열의 제1행의 프로브(16) 군의 침선이 반도체 웨이퍼(20)의 h, i, j열의 제1' 행의 IC칩 영역의 상기 각 접속패드에 대응하고, 또한 그 양측의 f, g열 및 k, l열의 프로브(16) 군의 침선이 반도체 웨이퍼(20)의 f, g열 및 k, l열의 제2'행의 IC칩 영역의 상기 각 접속 패드에 대응하도록, 프로브 조립체(10)가 반도체 웨이퍼(20) 상에 배치되며, 상기 반도체 웨이퍼(20)를 향해 강하한다. Inspection of the probe assembly 10, first, h on the probe board (14), i, j h of the semiconductor wafer 20, the needle point of the column, the group 1 the probe 16 of the row, i, j column first 'above the line IC chip area corresponding to each of the connection pads and also that both sides of f, g column, and k, l heat probe 16 groups the needle point of the semiconductor wafer 20 in the f, g column, and k, l of the and a probe assembly 10 so as to correspond to each connecting pad of the IC chip area of ​​the second row, a column disposed on a semiconductor wafer (20), descends towards the semiconductor wafer 20. 이 강하에 의해, 프로브 조립체(10)의 각 프로브(16) 군은 도3에 있어서 왼쪽이 올라간 사선이 그어진 IC칩 영역의 상기 각각의 접속패드에 접속된다. With this descent, the probe of each probe 16, the group of the assembly 10 is connected to the connection pad of each of said IC chip area is oblique ascending to the left drawn in Fig. 이에 따라, 제1회째 검사에서는, 프로브 조립체(10) 위의 모든 프로브(16) 군을 사용하여 왼쪽이 올라간 사선이 그어진 IC칩 영역의 전기검사가 행해진다. Thus, the first in the first time scan, the probe assembly 10, all of the probes 16, the electrical inspection of the group using a diagonal drawn raised the left IC chip area above is performed.

제1회째 검사 후, 프로브 조립체(10)는 반도체 웨이퍼(20)로부터 위쪽으로 분리되고, 그 분리된 위치에서, Y방향으로 하나의 IC영역만큼 이동된다. The first time after the test, the probe assembly 10 is separated upward from the semiconductor wafer 20, from the separated position is moved by one of the IC areas in the Y direction. 이 2회째 검사를 위한 이동에 의해, 예컨대, 프로브 기판(14) 상의 h, i, j열의 제1행의 프 로브(16) 군의 침선은 반도체 웨이퍼(20)의 h, i, j열의 제2'행의 IC칩 영역의 상기 각 접속패드에 대응하고, 또한 그 양측의 f, g열 및 k, l열의 프로브(16) 군의 침선은 반도체 웨이퍼(20)의 f, g열 및 k, I열의 제3'행의 IC칩 영역의 상기 각 접속패드에 대응한다. By the movement for the second time scan, for example, the probe substrate 14 on h, i, j column needle point of a probe 16, the group of the first row is h, i, j columns of the semiconductor wafer 20, the 2, the IC chip area of ​​the row corresponding to each of the connection pads, and further that f, g column, and k, l the needle point of the group of heat probes 16 of the two sides f, g heat of the semiconductor wafer 20, and k, I column 3, and corresponds to each of the connection pads of an IC chip region of the line.

따라서, 제2회째 검사를 위해, 프로브 조립체(10)가 반도체 웨이퍼(20)를 향해 강하하면, 이 강하에 의해, 프로브 기판(14)의 각 프로브(16) 군은 도3에 오른쪽이 올라간 사선이 그어진 IC칩 영역의 상기 각 접속패드에 접속된다. Thus, for the second scan, the probe assembly 10 is when descending toward the semiconductor wafer 20, each probe 16, the group of the probe substrate 14 by a drop in the scan line rises from the right in Fig. 3 It is drawn is connected to each connecting pad of the IC chip area. 이에 따라, 제2회째의 검사에서는 m열 30행, c열 27행, d열 29행 및 e열 30행에 배치된 프로브(16) 군을 제외한 프로브 기판(14) 상의 프로브(16) 군을 사용해서 오른쪽이 올라간 사선이 그어진 IC칩 영역의 전기검사가 행해진다. In this way, the probe 16 groups on the second probe substrate 14, excluding the probe 16, the group disposed in the m column 30 lines, c column line 27, d column line 29 and e columns 30 rows in the test of the electrical scan of the scan line drawn from the right raised IC chip area by use is performed.

제2회째의 검사 후, 프로브 조립체(10)는 반도체 웨이퍼(20)로부터 위쪽으로 분리되고, 제3회째의 검사를 위해 한 개의 IC 영역만큼 Y방향으로 이동된다. After examination of the second time, the probe assembly 10 is separated upward from the semiconductor wafer 20, it is moved in the Y direction by one IC area for inspection at the third cycle. 이 3회째 검사를 위한 이동에 의해 프로브 조립체(10)의 h, i, j열의 제1행의 프로브(16) 군의 침선은 반도체 웨이퍼(20)의 h, i, j열의 제3'행의 IC칩 영역의 상기 각 접속패드에 대응하고, 또한 그 양쪽의 f, g열 및 k, l열의 프로브(16) 군의 침선은 반도체 웨이퍼(20)의 f, g열 및 k, l열의 제4'행의 IC칩 영역의 상기 각 접속 패드에 대응한다. A h, i, j column needle point of the group 1, the probe 16 of the line of the probe assembly 10 by a third movement for test is a third "line h, i, j columns of the semiconductor wafer 20 a fourth said IC chip area corresponding to each of the connection pads, and further, both of the f, g column, and k, l heat probe needle point of the 16 groups are f, g column, and k, l columns of the semiconductor wafer 20 'correspond to the respective connecting pad of the row of IC chip area.

따라서, 제3회째의 검사를 위해, 프로브 조립체(10)가 반도체 웨이퍼(20)를 향해 강하하면, 이 강하에 의해, 프로브 기판(14) 상의 각 프로브(16) 군은 도3에 가로 방향의 평행선을 그은 IC칩 영역의 상기 각 접속패드에 접속된다. Thus, for examination of the third cycle, the probe assembly 10 is when descending toward the semiconductor wafer 20, by the drop, each probe 16 groups on the probe substrate 14 in the horizontal direction in Fig. 3 the area of ​​the IC chip drawn parallel lines is connected to each connecting pad. 이에 따라, 제3회째의 검사에서는 프로브 조립체(10)의 제2회째의 검사에서 사용하지 않은 프로브(16) 군을 제외하고, 게다가 h, i, j열 31행, n열 28행, p열 25행, q열 22행 및 r열 16행에 배치된 프로브(16) 군을 제외한 다른 프로브(16) 군을 사용하여, 가로방향 평행선을 그은 IC칩 영역의 전기검사가 행해진다. In this way, the of the third test, except for the second scan to the probe 16, the group that is used in the probe assembly 10, yet h, i, j column 31 lines, n column line 28, p columns the electric inspection of the line 25, column 22, line q and column r by using a different probe 16 groups, except for the probe 16, the group disposed on the line 16, IC chip drawn in the transverse direction parallel to the area is performed.

그 결과 제1회째의 검사에서는 일부 프로브(16) 군의 불사용을 초래하지 않으며, 모든 프로브(16)가 효율적으로 사용된다. As a result, the inspection of the first time does not result in non-use of part of the probe 16 is the group, all the probe 16 is used efficiently. 또한, 2회째 및 3회째의 검사에서는 모든 프로브(16) 군이 이용되는 것은 아니지만, 그 대다수의 프로브(16) 군이 효율적으로 사용된다. In the test for the second time and the third is a group all of the probes 16 to be used, but the majority of the probe 16, the group is used effectively. 이들 제3회의 검사에서, 반도체 웨이퍼(20) 상의 모든 IC칩 영역의 전기검사가 가능해지기 때문에, 효율적인 검사가 가능해진다. In these first three tests, since electrical inspection of all IC chip areas on the semiconductor wafer 20 it is possible, it is possible to efficiently check.

또한, 비효율적으로 사용되는 프로브(16) 군의 개수를 절감시킴으로써, 사용하지 않는 프로브(16)가 IC칩 영역의 상기 접속패드 이외의 부분에 접촉하는 것에 따른 접촉부의 손상 및 프로브(16) 자체의 손상을 절감시킬 수 있으며, 이에 따라 프로브(16)의 수명이 증가하기 때문에 프로브 조립체(10)의 내구성이 향상된다. In addition, the by reducing the number of probe 16 groups are used inefficiently, damage to the contact portion according to the that the probe 16 is not used in contact with a portion other than the connection pads of the IC chip region and the probe 16 itself and it can reduce the damage, so that the durability of the probe assembly 10, because the life of the probe 16 is increased is improved.

또한, 프로브 기판(14) 상에 프로브(16) 군이 X방향 및 Y방향의 양 방향으로 연속적으로 형성되지 않기 때문에, 고밀도로 연속하여 프로브(16)를 배치하거나, 혹은 그 침선을 배치할 필요 없이 프로브 조립체(10)의 제조를 비교적 용이하고 염가로 행할 수 있다. Furthermore, since the probe base probe (16) on the 14 groups it is not formed continuously in the positive direction of the X and Y directions, in succession at a high density to be placed, or placing the needle point of a probe (16) It can be carried out without the production of the probe assembly 10 in a relatively easy and low cost.

도1의 프로브 조립체(10)는, 각 열에서 프로브(16) 군이 배치된 하나의 침선의 배치영역 α와 두 개의 비배치영역을 Y방향으로 동일패턴으로 반복하여 배치한 예를 나타냈다. Probe assembly 10 of Figure 1 is shown an example layout repeatedly arrangement region α and two non-arranged areas of a needle point of a probe 16, the group disposed in each column in the same pattern in the Y direction. 이것 대신에, 프로브 조립체(10)의 프로브 기판(14) 상에 대한 프 로브(16) 군의 배치에 대하여 각 열에서 프로브(16) 군이 배치되는 침선의 배치영역 α와 비배치영역과의 배치 패턴을 적절하게 변경할 수 있다. Instead of this, with the probe 16, the group disposed probe 16 disposed in the needle point region α is the group are disposed and a non-arrangement in each column with respect to the area of ​​on the probe substrate 14 of the probe assembly 10 the arrangement pattern can be appropriately changed.

예를 들면, 프로브 기판(14) 상의 프로브(16) 군의 배치에서, X방향으로의 행 배치의 형태는 도1에 나타낸 예와 동일하게 하며, 각 열 마다 하나의 침선의 배치영역 α와, 세 개의 비배치영역을 Y방향으로 반복하여 배치해도 좋다. For example, the probe base plate 14 on the probe 16 in place of the group of lines arranged in the X direction form and as in the example shown in Figure 1, the arrangement of a needle point at each thermal zone α and, It may be arranged to repeat the three non-arranged areas in the Y direction.

상기 배치에 의하면, 도4에 나타낸 바와 같이, 제1회째의 검사에서 왼쪽이 올라간 사선이 그어진 IC칩 영역이 전기검사를 받고, 제2회째 검사에서 오른쪽이 올라간 사선이 그어진 IC칩 영역이 전기검사를 받으며, 제3회째 검사에서 무늬가 없는 IC칩 영역이 전기검사를 받고, 마지막 제4회째 검사에서 가로 평행선이 그어진 IC칩 영역이 전기검사를 받는다. According to the arrangement, Fig. 4, a check drawn the oblique ascending to the left IC chips in the region of the first time receiving an electrical inspection, the first second test drawn the diagonal right side is raised IC chip from the area of ​​Electrical inspection, as shown in to receive, the received third test the electrical inspection IC chip area without a pattern in the last 4 th scan horizontal parallel lines are subjected to electrical tests drawn from the IC chip area.

이 경우의 프로브 기판(14) 상의 프로브(16) 군의 침선의 배치영역 α는, 제1회째 검사대상이 되는 왼쪽이 올라간 사선이 그어진 IC칩 영역에 대응한다. In this case, the probe placement area α of the needle point of the 16 groups on the probe substrate 14, and the first time corresponding to the test target is the IC chip area is drawn on the left oblique ascending to be. 이 배치 예에 의하면, 도1에 나타낸 예에 비해, 사용하지 않는 프로브(16) 군의 개수가 약간 증가하고, 또한 검사 횟수가 1회 증가하지만, 비배치영역이 증가하기 때문에 제조를 보다 용이하게 행할 수 있다는 점에서 유리하다. According to this arrangement example, FIG increase the example, the number of not probe 16 groups that are used than shown in FIG. 1 slightly, and also easier to manufacture because the increased number of inspections is increased once, but the non-arranged area, is advantageous in that it can perform.

한편, 프로브 기판(14) 상의 프로브(16) 군의 배치에서 X방향으로의 행 배치의 형태는 도1에 나타낸 예와 동일하게 하고, 각 열 마다 하나의 침선의 배치영역 α와 한 개의 비배치영역을 Y방향으로 반복하여 배치할 수 있다. On the other hand, the probe substrate 14, probe 16, the group disposed in the form of rows arranged in the X direction and in the same manner as the example shown in Figure 1, the arrangement region α and one non-placement of a needle point at each column of the on It can be arranged to repeat region in the Y direction.

이 배치 예를 이용한 프로브 조립체(10)에 의하면, 도5에 나타낸 바와 같이 제1회째 검사에서 왼쪽이 올라간 사선이 그어진 IC칩 영역이 전기검사를 받으며, 제2회째 검사에서 오른쪽이 올라간 사선이 그어진 IC칩 영역이 전기검사를 받고, 이 2회의 검사로 반도체 웨이퍼(20) 상의 모든 IC칩 영역의 전기검사가 종료된다. According to the probe assembly 10 using an arrangement such as FIG receive the first-th test is a drawn IC chip area, electrical inspection scan line rises from the left, as shown in FIG. 5, the first scan line on the right rises in the second test drawn IC chip area is under the electric inspection, the second electrical test on all IC chip areas on the semiconductor wafer 20 to the conference inspection is ended. 게다가 이 경우의 프로브 기판(14) 상의 프로브(16) 군의 침선 배치영역 α는, 제1회째의 검사대상이 되는 왼쪽이 올라간 사선이 그어진 IC칩 영역에 대응하고, 제2회째의 검사대상이 되는 오른쪽이 올라간 사선이 IC칩 영역과 대응하기 때문에, 양 검사에서 일부 프로브(16) 군의 불사용을 초래하지 않고 모든 프로브(16)를 효율적으로 사용할 수 있다. In addition, the probe 16, the group needle point placement area of ​​the α on the probe substrate 14 in this case, the scan line on the left is the examination target of the first time rises corresponding to a drawn IC chip region, and the inspection object in the second the since the oblique ascending to the right, which corresponds to the IC chip area, it is possible to efficiently use all of the probes (16) without causing the non-use of part of the probe 16 in both test groups.

따라서, 일부 사용하지 않는 프로브(16)가 IC칩 영역의 상기 접속패드 이외의 부분에 접촉하는 것에 의한 접촉부의 손상 및 프로브(16) 자체의 손상이 발생하지 않으며, 프로브(16)의 수명을 증가시키고, 프로브 조립체(10)의 내구성이 향상된다. Thus, without damage, and the probe 16 is damaged itself in the contact portion due to a part that does not use the probe 16 is in contact with a portion other than the connection pads of the IC chip area does not occur, increases the life of the probe (16) and, the durability of the probe assembly 10 is improved.

본 발명에 따른 프로브 기판(14)의 프로브(16)의 배치에서는 프로브 기판(14) 상의 X방향의 열의 수는 반도체 웨이퍼(20) 상의 칩 영역의 그것과 일치한다. In place of the probe 16 of the probe substrate 14 in accordance with the present invention the number of columns in the X direction on the probe substrate 14 corresponds to that of the chip area on the semiconductor wafer 20.

상기한 어느 예에 있어서나, 프로브 기판(14) 상의 각 열에서 프로브 배치영역 α는 Y방향으로 연속하지 않으나, 비배치영역 간에 필요에 따라 다수의 프로브 배치영역 α를 연속적으로 배치할 수 있다. Probe arrangement region α in each of the columns or on the probe substrate 14 in which the above-described example may be, but not continuous in the Y-direction, continuously arranged in a plurality of probe placement area α as required between the non-arranged area. 이 경우, 각 열에서의 연속하는 프로브 배치영역 α의 수를 N(상기한 예에서는 프로브 배치영역 α는 Y방향에 연속하지 않으므로, 어떤 경우든 N의 값은 「1」이다)으로 하고, 연속하는 비배치영역의 수를 M으로 하며, 반도체 웨이퍼(20) 상의 대응하는 열의 칩 영역의 수를 W로 하면, 이 W를 N과 M의 합으로 나눴을 때의 몫을 바탕으로, 그 열에 존재하는 N개의 배치영역 α로 이루어진 연속영역의 수가 결정된다. In this case, the number of the batch to continuous probe region α N in each column (in the above example, probe placement area α is therefore not continuous in the Y-direction, the value of either case, N is a "1") and a continuous ratio and the number of the disposed area M that, if the number of the corresponding column of the chip area on the semiconductor wafer 20 to the W, the W based on a quotient when the divided by the sum of N and M, present in that column the number of the continuous area of ​​N α configuration area that is determined. 즉, 기본적으로 W/(N+M)가 나누어질 때, 그 열에는 W/(N+M)개의 연속영역으로서 각각이 N개로 이루어진 프로브 배치영역 α가 존재하고, 나머지가 나올 때 그 열에는 (W/(N+M))의 몫+1개의 연속영역으로서 각각이 N개로 이루어진 프로브 배치영역 α가 존재하도록, 이 N개의 배치영역 α로 이루어진 연속영역의 수가 결정된다. That is, by default, when the dividing is W / (N + M), the column W / (N + M) probe arrangement region α, each consisting of dogs N present as a single continuous area, and when the rest out the column is, determines the number of the continuous area consisting of the N placement area α (W / (N + M)) the probe configuration area α is made to be present as each of N pieces cut +1 consecutive areas.

산업상의 이용가능성 Used industrial potential

본 발명은 상기 실시 예에 한정되지 않으며, 그 취지를 벗어나지 않는 한, 각종 변경이 가능하다. The present invention is not limited to the above embodiment, it is possible by various changes without departing from the spirit. 예를 들면, 반도체 웨이퍼(20) 상의 IC칩 영역의 대칭적 배치에 대응하여, 프로브 기판(14)의 Y방향의 직경에 대해 좌우 대칭으로 프로브(16) 군의 배치영역 α 및 비배치영역을 배치할 수 있다. For example, in response to the symmetrical arrangement of the IC chip area on the semiconductor wafer 20, the arrangement region α and the non-arranged area of ​​the probe 16, the group in the left-right symmetric with respect to the diameter in the Y direction of the probe substrate 14 It can be placed. 또한, 각 행에서의 배치영역 α의 X방향으로의 연속 개수는 적절히 선택할 수 있다. In addition, the continuous number of the X-direction of the arrangement region α in each row may be selected appropriately.

Claims (5)

  1. 거의 원형인 반도체 웨이퍼 상에서 서로 직교하는 방향으로 정렬하여 연속적으로 형성된 다수의 반도체칩 영역의 전기적 검사에 이용되고, 상기 각 반도체칩 영역의 전기 접속부에 접촉 가능한 다수의 프로브가 형성된 프로브 기판을 갖춘 프로브 조립체로서, 상기 프로브 기판은 상기 반도체 웨이퍼를 덮기에 충분한 크기를 가지며, 일정한 수의 반도체칩 영역을 포함하는 소정의 사각형 칩 영역 군에 대응하여 프로브 기판의 한 쪽 면의 서로 직교하는 XY방향에 다수의 프로브 군의 침선이 배치되고, 상기 프로브 군의 침선의 배치영역이 상기 X방향 및 Y방향의 어느 방향으로나 비연속적으로 형성되어 있으며, X방향 또는 Y방향의 어느 한 방향으로의 상기 반도체 웨이퍼의 상대적인 이동에 의해, 상기 반도체 웨이퍼 상의 모든 칩 영역 군의 전기적 검사 Substantially with the number of being used in electrical inspection of the semiconductor chip regions, a plurality of probe substrates is formed of a probe to be brought into contact with the electrical contact of each of the semiconductor die regions are formed in a row in alignment in the direction perpendicular to each other on the circular semiconductor wafer probe assembly as the probe substrate is a number in the XY direction, which has a sufficient size to cover the semiconductor wafer, perpendicular to the one surface of the probe substrate to each other corresponding to a predetermined rectangular chip area group comprising a semiconductor chip area of ​​a certain number of the needle point of a probe group are arranged, relative to the semiconductor wafer in the arrangement region of the needle point of the probe group in either direction of is formed in a non either direction of the X and Y directions continuously, the X-direction or Y-direction by the mobile, electrical inspection of all the chip regions on the semiconductor wafer group 가능하게 하는 것을 특징으로 하는 프로브 조립체. Probe assembly, characterized in that to enable.
  2. 제1항에 있어서, 상기 Y방향으로의 이동을 수반하여 전기적 검사가 반복될 때, Y방향을 따른 상기 반도체 웨이퍼의 각 열에 있어서의 이동 방향과 반대측의 가장 상류측에 위치하는 사각형 칩 영역에 대응하는 프로브 기판의 영역에는 각각 프로브 군의 침선의 배치영역이 형성되며, 또한 상기 프로브 기판에는 열 마다 일정한 수의 사각형 칩 영역에 대응하는 상기 침선의 배치영역과 상기 침선이 배치되지 않는 비배치영역이 이동방향으로 동일 패턴의 반복에 의해 형성되는 것을 특징 으로 하는 프로브 조립체. According to claim 1, corresponding to the moving direction and the square chip area, which is located on the upstream side of the opposite side in each column in time to involve the movement in the Y direction in which the electrical inspection repeated, the semiconductor wafer along the Y direction, the arrangement region of the needle point of each probe group region of the probe base plate is formed to, and the placement area and the non-arranged area, the needle point is not placed on the needle point corresponding to the square chip area of ​​the certain number for each column, the probe substrate the probe assembly being formed by the repetition of the same pattern in the movement direction.
  3. 제2항에 있어서, 상기 열 마다 하나의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 배치영역과 두 개의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 비배치영역이 Y방향으로 서로 교대로 배열되는 것을 특징으로 하는 프로브 조립체. The method of claim 2 wherein each of said one column of the non-arranged area of ​​the needle point corresponding to two of said rectangular chip area group and the arrangement region of the needle point corresponding to the square chip area groups are arranged in each other alternately in the Y-direction probe assembly according to claim.
  4. 제2항에 있어서, 상기 열 마다 하나의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 배치영역과 세 개의 상기 사각형 칩 영역 군에 대응하는 침선의 상기 비배치영역이 Y방향으로 서로 교대로 배열되는 것을 특징으로 하는 프로브 조립체. The method of claim 2 wherein each of said one column of the non-arranged area of ​​the needle point corresponding to the arrangement region and three the square chip area, the group of needle point corresponding to the square chip area groups are arranged in each other alternately in the Y-direction probe assembly according to claim.
  5. 제2항에 있어서, 상기 프로브 군의 침선의 상기 배치영역 및 비배치영역의 패턴은 Y방향에 따른 중심선에 대해 비대칭인 것을 특징으로 하는 프로브 조립체. The method of claim 2, wherein the probe assembly, characterized in that the pattern is asymmetrical about the center line of the Y direction of the placement area and the non-arranged area of ​​the needle point of the probe group.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20040018164A (en) * 2002-08-21 2004-03-02 로레알 A dispenser device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040014211A (en) * 2002-08-09 2004-02-14 니혼 덴시자이료 가부시키가이샤 Probe card
KR20040018164A (en) * 2002-08-21 2004-03-02 로레알 A dispenser device

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