KR100773207B1 - 정보 처리 장치 및 정보 처리 방법 - Google Patents

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요시유키 오노
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 자율적으로 전력 공급을 제어 가능한 정보 처리 장치에서, 한층 개선된 저 소비 전력화를 실현하는 것이다.
정보 처리 장치(1)는, 각 기능부에 전력을 공급하지 않는 상태를 기본으로 하여, 동작이 필요한 경우에만 전력을 공급하여 처리를 행하게 한다. 또한, 동작이 필요하게 된 경우에, 기록 모드로 CPU(20)가 동작함으로써, 다른 기능부에서 처리가 행하여지고 있더라도, 필요한 동작에 관계되는 명령의 발행이 종료하는 것에 대응하여 CPU(20)의 동작이 종료한다. 따라서, 소비 전력이 큰 CPU(20)의 동작 시간을 더 단축할 수 있기 때문에, 종래의 저소비 전력화 기술을 적용한 정보 처리 장치에 비하여, 한층 개선된 저소비 전력화를 실현할 수 있다.

Description

정보 처리 장치 및 정보 처리 방법{INFORMATION PROCESSING APPARATUS AND INFORMATION PROCESSING METHOD}
도 1은 본 발명에 관한 정보 처리 장치(1)의 외관 구성을 도시하는 도면이다.
도 2는 정보 처리 장치(1)의 내부 구성을 도시하는 기능 블록도이다.
도 3은 각종 API의 모드에 따른 동작 내용을 도시하는 도면이다.
도 4는 CPU(20)가 기록 모드에 의해서 명령을 발행하는 경우의 동작예를 도시하는 플로우 차트이다.
도 5는 도 4에 도시하는 플로우 차트에 대응하는 메모리 맵의 천이도이다.
도 6은 정보 처리 장치(1)에서, 각 기능부에 전원을 투입하는 경우의 전원 투입 시퀀스를 도시하는 타이밍 차트이다.
도 7은 정보 처리 장치(1)가 실행하는 시스템 제어 처리를 도시하는 플로우 차트이다.
도 8은 시스템 제어 처리에서의 표시 화면예를 도시하는 도면이다.
도 9는 본 발명과 종래의 저소비 전력화 기술의 경우에 관하여, 처리 실행 시의 각 기능부의 동작 상태를 비교하여 도시하는 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 정보 처리 장치 2 : 본체
3 : 디스플레이 4 : 페이지 되돌림 버튼,
5 : 페이지 넘김 버튼 6 : 일람 표시 버튼,
7 : 결정 버튼 8 : 통신 커넥터
9 : 메모리 카드 슬롯 10 : 파워 매니지먼트 회로
20 : CPU 30 : ROM
40 : NVRAM 50 : RAM
60 : GA 70 : 디스플레이 컨트롤러
80 : 메모리 카드 컨트롤러 90 : 통신 컨트롤러
100 : 버스
본 발명은, 장치 내부에서의 전력 공급을 자율적으로 제어 가능한 정보 처리 장치 및 그 정보 처리 방법에 관한 것이다.
최근, 컴퓨터 시스템 기술 분야에서는, 처리를 행하지 않고 있는 경우에 장치 내부에서의 전력 공급을 정지하고, 장치에 대한 입력 조작이 행하여진 경우 등, 처리의 필요가 발생한 경우에, 즉각적으로 전력 공급을 재개함으로써, 대기 시의 소비 전력을 삭감하는 전력 제어 기술이 개발되고 있다.
예를 들어, PDA(Personal Digital Assistant) 등의 휴대형 기기에서는, 일정 시간동안 조작이 행하여지지 않은 경우, CPU가 저주파수로 동작하는 동시에, 주변 회로에 대한 전력 공급을 정지하는 저소비전력 모드로 자동적으로 이행하고, 조작이 행하여진 경우에, 통상의 상태로 복귀하여 처리를 행함으로써, 대기 시의 소비 전력의 삭감을 도모하는 것이 알려져 있다.
또한, 디바이스가 사용되지 않는 경우에 전력 공급을 정지하는 전력 절감화 방법에 관한 기술이, 특허문헌 1에 기재되어 있다.
〈특허문헌 1〉일본국 특개 2004-206530호 공보
그러나, 특허문헌 1에 기재된 기술을 포함하여, 종래 기술에서는, 조작이 행하여지는 것 등에 의해 처리의 필요가 발생한 경우, 명령의 발행을 행하는 CPU 등의 제어부는, 처리가 종료할 때까지 항상 동작할 필요가 있었다.
그리고, 일반적으로 CPU 등의 제어부는 소비 전력이 크기 때문에, 기기가 일단 동작을 개시한 후에 소비 전력을 삭감하는 것은 곤란하였다.
본 발명의 과제는, 자율적으로 전력 공급을 제어 가능한 정보 처리 장치에서, 한층 개선된 저소비전력화를 실현하는 것이다.
이상의 과제를 해결하기 위해서, 본 발명은, 장치를 구성하는 각 기능부에서의 전력 공급을 자율적으로 제어하는 정보 처리 장치로서, 각 기능부(예를 들어, 도 2에 도시하는 각 기능부)에 대한 전력 공급을 제어하는 매니지먼트부(예를 들어, 도 2의 파워 매니지먼트 회로(10))와, 자장치(自裝置)에서 동작의 필요가 발생한 경우에, 상기 동작에 관계되는 명령의 발행을 행하는 실행 제어부(예를 들어, 도 2의 CPU(20))와, 상기 실행 제어부에 의해서 발행된 명령이 기록되는 명령 기록부(예를 들어, 도 2의 NVRAM(40))를 포함하고, 상기 매니지먼트부는, 상기 실행 제어부가 명령의 발행을 종료하는 것에 대응하여, 상기 실행 제어부에 대한 전력 공급을 정지하는 동시에, 상기 실행 제어부에 의해서 발행된 명령에 관계되는 상기 기능부에 전력 공급을 개시하고, 상기 기능부는, 상기 명령 기록부에 기록된 명령을 실행하는 것을 특징으로 한다.
이러한 구성에 의해, 정보 처리 장치에서 동작이 필요해진 경우에, 다른 기능부에서 처리가 행하여지고 있더라도, 필요한 동작에 관계되는 명령의 발행이 종료하는 것에 대응하여 실행 제어부의 동작이 종료한다.
따라서, 소비 전력이 큰 CPU 등을 포함하는 실행 제어부의 동작 시간을 더 단축할 수 있기 때문에, 종래의 저소비 전력화 기술을 적용한 정보 처리 장치에 비하여, 한층 개선된 저소비 전력화를 실현할 수 있다.
또한, 상기 명령 기록부는, 기록된 정보를 불휘발적으로 유지하는 불휘발성 메모리에 의해서 구성되어 있는 것을 특징으로 하고 있다.
이러한 구성에 의해, 실행 제어부가 동작을 정지한 후, 발행된 명령을 저소비 전력으로 유지할 수 있다.
또한, 상기 실행 제어부는, 장착된 기본 소프트웨어의 어플리케이션 프로그램 인터페이스에 대하여, 발행된 명령이 상기 명령 기록부에 기록되는 기록 모드와, 발행된 명령이 상기 기능부에서 순차 실행되는 API 모드에 대응하는 동작 중 어느 하나를, 지정에 따라서 전환하여 실행하는 것을 특징으로 하고 있다.
이러한 구성에 의해, 동작을 지시하기 위한 어플리케이션 프로그램 인터페이스를 변경하지 않고, 모드를 전환하는 것만으로, 보다 저소비 전력인 기록 모드로 이행할 수 있다.
따라서, 어플리케이션 프로그램 또는 유저에게 있어서, 사용이 용이한 장치로 할 수 있게 된다.
또한, 상기 매니지먼트부는, 상기 실행 제어부에 의해서 발행된 명령에 관계되는 상기 기능부에 전력 공급을 행하는 경우에, 상기 기능부에 전력 공급을 개시하고, 전력 공급이 안정된 후, 상기 기능부에 클록을 공급하고, 또한 상기 기능부에 대하여 동작의 가부를 나타내는 리셋 신호를 동작이 허가되어 있음을 나타내는 상태(예를 들어, 하이 레벨 상태)로 변경하고, 이어서 상기 처리의 실행을 지시하는 제어 신호를 상기 기능부에 입력하는 전원 투입 시퀀스를 실행하고, 상기 기능부는, 상기 매니지먼트부에 의해서, 동작이 허가되어 있음을 나타내는 상태로 상기 리셋 신호가 변경된 후, 상기 기능부에서 처리의 실행이 가능한 상태가 되었음을 나타내는 READY 신호를 송신하는 READY 신호 송신 수단을 구비하고, 상기 매니지먼트부는, 상기 전원 투입 시퀀스에서, 상기 실행 제어부에 의해서 발행된 명령에 관계되는 상기 기능부에 관한 상기 리셋 신호를, 동작이 허가되어 있음을 나타내는 상태로 변경한 후, 상기 기능부에 구비된 상기 READY 신호 송신 수단으로부터 READY 신호를 수신하는 것에 대응하여, 상기 제어 신호를 상기 기능부에 입력하는 동시에, 처리의 종료에 대응하여, 상기 기능부에서의 전력 공급을 정지하는 것을 특징으로 하고 있다.
이러한 구성에 의해, 정보 처리 장치에서는, 각 기능부에 전력을 공급하지 않는 상태를 기본으로 하고, 동작이 필요한 경우에만 전력을 공급하여 처리를 행하게 한다. 그리고, 이 때, 전력의 공급, 클록의 공급 및 리셋의 해제를 거치는 전원 투입 시퀀스가 실행됨과 동시에, 전원 투입 시퀀스에서는, 각 기능부에서 동작이 가능한 경우에, READY 신호가 출력된다.
따라서, 각 기능부에서 전원이 절단된 상태를 기본으로 하고, 입력 조작 등에 대응하여 전원 투입이 반복되는 경우이더라도, 전원 투입으로부터 처리 개시까지의 대기 시간을 단축할 수 있어, 보다 신속하게 처리를 행하는 것이 가능해진다.
또한, 상기 매니지먼트부는, 상기 실행 제어부를 포함하는 각 기능부에 대하여 전력을 공급하지 않는 상태를 기본 상태로 하고, 어느 하나의 상기 기능부에서의 처리의 필요가 발생한 경우에, 상기 실행 제어부에 대하여 상기 전원 투입 시퀀스를 실행하고, 처리의 실행이 가능해진 상기 실행 제어부가 다른 상기 기능부에 지시를 주는 경우에, 그 대상이 되는 상기 기능부에 대하여 상기 전원 투입 시퀀스를 실행하는 것을 특징으로 한다.
이러한 구성에 의해, 전력이 공급되어 있지 않은 실행 제어부에 전원을 투입한 후, 그 실행 제어부가 처리의 실현에 필요한 기능부에 대하여 적절한 타이밍으로 전원 투입 및 전력의 공급 정지를 행할 수 있어, 보다 효율적인 처리를 행하는 것이 가능해진다.
소정의 상기 기능부로 이루어지고, 전력 공급을 행할 때의 제어 단위가 되는 파워 매니지먼트 도메인이 복수 구성되고, 상기 매니지먼트부는, 소정의 기능부에 서의 처리의 필요가 발생한 경우에, 상기 기능부를 포함하는 파워 매니지먼트 도메인마다 전력을 공급하는 것을 특징으로 하고 있다.
이러한 구성에 의해, 처리를 실행하는 데에 있어서, 동시에 동작할 가능성이 높은 기능부 또는 일련의 처리를 행하는 기능부 등, 기능적으로 밀접한 관계를 가지는 기능부를 일괄하여 실행 가능한 상태로 할 수 있기 때문에, 각각의 기능부에 순차적으로 전원 투입 시퀀스를 실행하는 경우에 비하여, 보다 신속하게 처리를 행할 수 있게 된다.
또한, 본 발명은, 장치를 구성하는 각 기능부에서의 전력 공급을 자율적으로 제어하는 정보 처리 장치에서의 정보 처리 방법으로서, 자장치에서 동작의 필요가 발생한 경우에, 상기 동작에 관계되는 명령의 발행을 행하는 동시에, 발행된 명령을 기록해두고, 상기 명령의 발행을 종료하는 것에 대응하여 명령의 발행을 행하는 기능부에 대한 전력 공급을 정지시키는 동시에, 상기 발행된 명령에 관계되는 상기 기능부에 전력 공급을 개시하여, 상기 기능부에서, 상기 기록된 명령을 실행하는 것을 특징으로 한다.
이와 같이, 본 발명에 의하면, 자율적으로 전력 공급을 제어 가능한 정보 처리 장치에서, 한층 개선된 저소비 전력화를 실현하는 것이 가능해진다.
이하, 도면을 참조하여 본 발명에 관한 정보 처리 장치의 실시형태를 설명한다. 우선, 구성을 설명한다.
도 1은, 본 발명에 관한 정보 처리 장치(1)의 외관 구성을 도시하는 도면이 다.
또한, 본 실시형태에서는, 정보 처리 장치(1)가 전자 북의 컨텐츠를 열람하기 위한 전자 북 리더로서 구성된 경우에 관해서 설명한다.
도 1에서, 정보 처리 장치(1)는, 본체(2)와, 디스플레이(3)와, 페이지 되돌림 버튼(4)과, 페이지 넘김 버튼(5)과, 일람 표시 버튼(6)과, 결정 버튼(7)와, 통신 커넥터(8)와, 메모리 카드 슬롯(9)을 포함하여 구성된다.
본체(2)는, 정보 처리 장치(1)를 구성하는 각종 기능부를 구비하고 있고, 전면에는, 디스플레이(3)와, 페이지 되돌림 버튼(4)과, 페이지 넘김 버튼(5)과, 일람 표시 버튼(6)과, 결정 버튼(7)을 구비하고, 좌측면에는, 통신 커넥터(8)와, 메모리 카드 슬롯(9)을 구비하고 있다. 또한, 본체(2)는, 내부에 후술하는 CPU(20) 또는 디스플레이 컨트롤러(70)와 같은 각종 기능을 실현하기 위한 장치를 구비하고 있다.
디스플레이(3)는, 예를 들어 A4 사이즈의 고 화소 밀도(다(多) 픽셀)인 표시 장치에 의해서 구성되고, 디스플레이 컨트롤러(70)의 제어에 따라서, 소정 화소로 화소 데이터를 표시한다.
또한, 디스플레이(3)는, 기억성의 표시 장치(전원을 절단하더라도 표시 화면이 유지되는 표시 장치)이다. 그 때문에, 표시 화면의 상태를 유지하기 위해서는 전력이 불필요해지기 때문에, 정보 처리 장치(1)를 보다 저소비전력화할 수 있다.
또, 디스플레이(3)로서, 예를 들어, 전기 영동(泳動) 디스플레이, 콜레스테릭(cholesteric) 액정 디스플레이, 대전 토너를 이용한 디스플레이, 트위스트 볼을 이용한 디스플레이 또는 일렉트로 디포지션 디스플레이 등이 채용 가능하다.
페이지 되돌림 버튼(4)은, 현재 표시되어 있는 페이지를 되돌리기 위한 버튼이고, 페이지 넘김 버튼(5)은, 현재 표시되어 있는 페이지를 앞으로 넘기기 위한 버튼이다.
일람 표시 버튼(6)은, 메모리 카드에 기억되어 있는 컨텐츠에 포함되는 페이지를 일람 표시시키기 위한 버튼이다. 또한, 메모리 카드에 기억되어 있는 컨텐츠에는, 일람 표시용 페이지로서, 각 페이지의 화면이 축소된 데이터(이하, 「축소 화면 데이터」라고 한다)가 기억되어 있다.
결정 버튼(7)은, 유저가 전면 표시시키는 페이지를 선택하기 위한 버튼이다.
이들 페이지 되돌림 버튼(4), 페이지 넘김 버튼(5), 일람 표시 버튼(6) 및 결정 버튼(7)의 누름 신호는, 후술하는 파워 매니지먼트 회로(10)를 통하여, CPU(20)에 입력된다.
통신 커넥터(8)는, USB(Universal Serial Bus) 케이블을 접속하기 위한 커넥터이고, 접속된 통신 케이블을 통하여, 정보의 송수신 또는 전력 공급을 받는 것이 가능해진다.
메모리 카드 슬롯(9)은, 메모리 카드를 읽고 쓰기 위한 인터페이스이고, 전자 북의 컨텐츠를 기억한 메모리 카드가 장착됨으로써, 그 메모리 카드에 기억된 컨텐츠를 판독하는 것이 가능해진다.
다음으로, 정보 처리 장치(1)의 내부 구성에 관해서 설명한다.
도 2는, 정보 처리 장치(1)의 내부 구성을 도시하는 기능 블록도이다.
도 2에서, 정보 처리 장치(1)는, 파워 매니지먼트 회로(10)와, CPU(20)와, ROM(Read 0nly Memory)(30)과, NVRAM(40)과, RAM(50)과, 그래픽 액셀레이터(이하, 「GA」라고 한다)(60)와, 디스플레이 컨트롤러(70)와, 메모리 카드 컨트롤러(80)와, 통신 컨트롤러(90)를 포함하여 구성된다. 또, 파워 매니지먼트 회로(10)를 제외한 이들 각 기능부는 버스(100)에 의해서 접속되고, 파워 매니지먼트 회로(10)는, CPU(20)와 직접 접속되어 있다. 또한, 파워 매니지먼트 회로(10)는, 파워 매니지먼트 도메인(후술) 각각과, 전력 공급을 행하기 위한 급전 라인에 의해서 접속되어 있다. 또한, 파워 매니지먼트 회로(10)는, 각 기능부와 클록 제어선, 리셋 신호선 및 READY 신호선에 의해서 접속되어 있다.
정보 처리 장치(1)에서의 각 기능부는, 전력 공급에 관한 복수의 그룹을 구성하고 있기 때문에, 먼저, 이 그룹(이하, 「파워 매니지먼트 도메인」이라고 한다)에 관해서 설명한다.
본 발명에 관한 정보 처리 장치(1)는, 각 기능부에 전력을 공급하지 않는 상태를 기본으로 하고, 동작이 필요한 경우에만 전력을 공급하여 처리를 행하고, 처리 종료 후에는, 다시 전력 공급을 정지하는 전력 제어를 행하는 것이다.
이 때, 입력된 명령에 따른 처리를 실행함에 있어서, 동시에 동작할 가능성이 높은 기능부 또는 일련의 처리를 행하는 기능부 등, 기능적으로 밀접한 관계를 가지는 기능부를 동일한 파워 매니지먼트 도메인으로서 전력 공급을 행하는 것으로 하여, 다른 파워 매니지먼트 도메인과는 독립적으로 전력 공급을 제어한다.
이와 같이, 기능적으로 밀접한 관계를 가지는 기능부를 동일한 파워 매니지 먼트 도메인으로서 전력 제어를 행함으로써, 각 기능부 각각을 대상으로 하여 전력 제어를 행함으로써, 회로 규모 및 제어의 용이성이라는 면에서 유리해진다.
도 2에 도시하는 기능 구성에서는, 상술의 관점에서, CPU(20)를 포함하는 CPU 도메인, ROM(30)및 NVRAM(40)을 포함하는 불휘발성 도메인, RAM(50)를 포함하는 휘발성 도메인, GA(60), 디스플레이 컨트롤러(70) 및 디스플레이(3)를 포함하는 묘화(描畵) 도메인, 메모리 카드 컨트롤러(80)를 포함하는 메모리 카드 도메인, 통신 컨트롤러(90)를 포함하는 통신 도메인이 형성되어 있고, 이들 각 도메인을 단위로 하여, 파워 매니지먼트 회로(10)가 급전을 제어한다.
계속해서, 도 2에 도시하는 각 기능부에 관해서 설명한다.
파워 매니지먼트 회로(10)는, 도시하지 않는 배터리로부터 공급된 전력을 받아, 소정의 파워 매니지먼트 도메인에 전력을 공급한다.
구체적으로는, 파워 매니지먼트 회로(10)는, 페이지 되돌림 버튼(4), 페이지 넘김 버튼(5), 일람 표시 버튼(6) 또는 결정 버튼(7)의 누름 신호나, 통신 커넥터(8)에서의 통신 케이블의 접속 또는 메모리 카드 슬롯(9)에서의 메모리 카드의 접속을 검출하는 신호를 받은 경우, 전력 공급이 정지되어 있는 CPU(20)에 대하여 전력을 공급한다. 그리고, 파워 매니지먼트 회로(10)는, 전력 공급이 재개되어, 동작 상태에 있는 CPU(20)에 대하여, 발생한 이벤트, 즉, 어느 버튼의 누름 신호가 입력되었는가, 또는, 통신 케이블의 접속이 검출되었는가, 또는, 메모리 카드의 접속이 검출되었는가 중의 어느 하나를 나타내는 신호(이하, 「이벤트 통지 신호」라고 한다)를 송신한다.
또한, 파워 매니지먼트 회로(10)는, 버튼이 눌러지는 것 등에 의해서, 어느 하나의 파워 매니지먼트 도메인에 대한 전력 공급의 필요가 발생하면, 그 파워 매니지먼트 도메인에 대하여 전력을 공급하고, 파워 매니지먼트 도메인에 대한 전력 공급의 필요가 없어지면, 그 파워 매니지먼트 도메인에 대한 전력 공급을 정지한다.
여기서, 파워 매니지먼트 회로(10)는, 각 기능부에서의 처리의 필요가 발생한 경우에, 우선, 그 기능부를 포함하는 파워 매니지먼트 도메인에 전력을 공급하고, 이어서 클록을 공급하고, 또한, 리셋 신호의 해제를 행한 후에, 그 기능부에 처리의 실행을 지시하는 제어 신호를 출력한다. 각 기능부에 처리의 실행을 지시하는 제어 신호를 출력하는 방법으로는, 상술한 파워 매니지먼트 회로(10)에 의해서 출력하는 방법 외에, CPU(20)가 이벤트 통지 신호의 수신에 대응하여 출력하는 방법을 채용하는 것도 가능하다.
이 때, 파워 매니지먼트 회로(10)는, 전력 공급 개시 후, 전력 레벨이 안정될 때까지의 소정 시간(Ta)을 기다린 후에 클록의 공급을 시작한다.
또한, 파워 매니지먼트 회로(10)는, 클록의 공급 개시 후, 클록의 상태가 안될 때까지의 소정 시간(Tb)을 기다린 후에 리셋을 해제한다. 또, 리셋 신호는, 음논리로 구성되어, 로우 레벨인 경우에는, 리셋이 걸려 동작을 허가하지 않는 상태를 나타내고, 하이 레벨인 경우에는, 리셋이 해제되어 동작을 허가하는 상태를 나타낸다.
또한, 파워 매니지먼트 회로(10)는, 리셋 해제 후, 원칙적으로, 각 기능부의 초기화가 종료하기까지의 소정 시간(Tc)을 기다린 후에, 제어 신호를 출력하는 것이지만, 후술하는 바와 같이, 각 기능부에서 예정보다 빠른 시기에 동작 가능한 상태가 되어, 처리의 실행에 대하여 준비가 완료되었음을 나타내는 READY 신호를 수신한 경우에는, READY 신호의 수신에 대응하여, 제어 신호를 출력한다.
또, 파워 매니지먼트 회로(10)는, 예를 들어 저 클록으로 동작하는 소형 FPGA(Field Programmable Gate Array) 등, CPU(20)보다 소비 전력이 낮은 하드웨어에 의해서 구성하는 것이 가능하다. 이러한 구성으로 함으로써, 파워 매니지먼트 회로(10)에만 전력을 상시 공급해두면, 일반적으로 소비 전력이 큰 CPU(20)에 대하여 전력을 상시 공급해둘 필요가 없어진다.
CPU(20)는, 정보 처리 장치(1) 전체를 제어하는 것으로, ROM(30)에 기억된 각종 프로그램을 독출하여 실행한다. 예를 들어, CPU(20)는, 파워 매니지먼트 회로(10)를 통해 입력되는 각종 신호에 대응하여, 후술하는 정보 처리 장치(1)의 시스템 제어 처리에서의 각종 처리를 위한 프로그램을 ROM(30)로부터 독출하여 실행한다.
이 때, CPU(20)는, OS(Operating System)의 API(Application Program Interface)를 호출함으로써, 시스템 제어 처리에서의 각종 명령을 실행한다. 그리고, CPU(20)는, 각종 처리 결과를 NVRAM(40)또는 RAM(50)의 소정 영역에 격납한다.
여기서, 정보 처리 장치(1)에 장착되는 OS의 API에서는, 저소비전력으로 동작하기 위한 기록 모드와, 통상의 전력 공급에 의해 동작하는 API 모드가 준비되어 있고, 각 명령은, 이들 모드에 대응하는 동작이 정의되어 있다. CPU(20)는, 선택 되어 있는 모드에 따라서, 각 API에 대응하는 동작을 행한다.
도 3은, 각종 API의 모드에 따른 동작 내용을 도시하는 도면이다.
도 3에서, API로서 “RecStart”, “RecEnd”, “InitScreen”, “DrawLine”, “GPUHalt”, “GPUStart”, “CPUHalt”, “GPUPowerOn”의 동작이 정의되어 있다.
“RecStart”는, 기록 모드로 천이하기 위한 API이고, NVRAM(40)의 어드레스(BufferAdress)를 인수로 한다. API 모드에서 “RecStart”가 실행되면, CPU(20)는, 정보 처리 장치(1)의 상태를 기록 모드로 천이시키고, NVRAM(40)의 어드레스(BufferAdress)를 지정한 상태가 된다. 또한, 기록 모드에서는, “RecStart”는 사용되지 않는다.
“RecEnd”는, 기록 모드를 종료하고, API 모드로 천이하기 위한 API이다. 또, API 모드에서는, “RecEnd”은 사용되지 않는다.
“InitScreen”은, 스크린(디스플레이(3))의 초기화를 위한 API이다. API 모드에서 “InitScreen”이 실행되면, CPU(20)는, 스크린(디스플레이(3))의 초기화를 행한다. 또한, 기록 모드에서 “InitScreen”이 실행되면, CPU(20)는, 스크린의 초기화를 행하는 명령 코드(여기에서는 “0x01”로 한다)를 NVRAM(40)에 기록한다.
“DrawLine”은, 직선을 묘화하기 위한 API이고, 직선의 시점(始点)의 x, y좌표(StartX, StartY) 및 직선의 종점의 x, y좌표(EndX, EndY)를 인수로 한다. API 모드에서 “DrawLine”이 실행되면, CPU(20)는, 스크린상의 좌표(StartX, StartY)와 좌표(EndX, EndY)를 연결하는 직선을 묘화한다. 또한, 기록 모드에서 “DrawLine”이 실행되면, CPU(20)는, 스크린상의 좌표(StartX, StartY)와 좌표(EndX, EndY)를 연결하는 직선을 묘화하는 명령 코드(여기서는 “Ox02, StartX, StartY, EndX, EndY”로 한다)를 NVRAM(40)에 기록한다.
“GPUHalt”는, 묘화 도메인에 대한 전력 공급을 정지하기 위한 API이다. API 모드에서, “GPUHalt”가 실행되면, CPU(20)는, 묘화 도메인을 구성하는 각 부의 동작을 정지하고, 묘화 도메인에 대한 전력 공급을 정지한다. 또한, 기록 모드에서 “GPUHalt”가 실행되면, CPU(20)는, 묘화 도메인을 구성하는 각 부의 동작을 정지하고, 묘화 도메인에 대한 전력 공급을 정지하는 명령 코드(여기서는 “0xFF”로 한다)를 NVRAM(40)에 기록한다.
“GPUStart”는, GA(60)에 명령의 해석 및 실행을 개시시키는 API이다. API 모드에서, “GPUStart”가 실행되면, CPU(20)는, GA(60)에 대하여, NVRAM(40)에 기록된 명령 코드의 해석 및 실행을 지시한다. 이 때 실행되는 명령 코드는, CPU(20)에 의해서 NVRAM(40)의 소정 어드레스(BufferAdress)를 선두로 하는 영역에 순서대로 기록되어 있다. 또한, 기록 모드에서는, “GPUStart”는 사용되지 않는다.
“CPUHalt”는, CPU 도메인에 대한 전력 공급을 정지하기 위한 API 이다. API 모드에서, “CPUHalt”가 실행되면, CPU(20)는, CPU(20)에서의 동작을 정지하고, CPU 도메인에 대한 전력 공급을 정지한다. 또, 기록 모드에서는, “CPUHalt”은 사용되지 않는다.
“GPUPowerOn”는, 묘화 도메인에 대한 전력 공급을 개시하기 위한 API이다. API 모드에서, “GPUPowerOn”이 실행되면, CPU(20)는, 묘화 도메인에 대한 전력 공급을 개시한다.
또, API의 종류로는 도 3에 도시하는 것에 한정되지 않고, 필요한 동작에 관해서는 다양한 API에 대하여, 기록 모드 및 API 모드에 대응하는 동작을 정의해두는 것이 가능하다.
도 2로 돌아가, ROM(30)는, 예를 들어 플래시 ROM 등의 불휘발성 메모리에 의해서 구성되고, ROM(30)에는, 오퍼레이팅 시스템 프로그램(OS) 및 전자 북의 뷰어 등의 어플리케이션 프로그램이 기억되어 있다.
NVRAM(40)는, FRAM(Ferroelectric Random Access Memory) 또는 MRAM(Magnetoresistive Random Access Memory) 등의 불휘발성의 메모리에 의해서 구성되고, 예를 들어 전자 북의 컨텐츠가 열람되고 있는 경우라면, 열람 중인 페이지 번호와 같이, 정보 처리 장치(1)의 전원이 절단된 경우에도 보존해둘 필요가 있는 데이터가 기억된다.
또, NVRAM(40)는, 상술과 같이, 전원에 의한 백업이 불필요한 불휘발성 메모리로 구성하는 것이 가능하다는 것 이외에, SRAM 등, 휘발성의 메모리를 전용 전원으로 백업함으로써, 유사한 불휘발성 메모리로 하는 구성도 채용 가능하다.
RAM(50)는, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 또는 SDRAM(Synchronous DRAM)과 같은 휘발성의 메모리에 의해서 구성되고, CPU(20)가 처리를 실행할 때에 워크 에어리어를 형성하는 동시에, 그 처 리 결과를 기억한다.
GA(60)는, CPU(20)의 명령에 따라서, API 모드 또는 기록 모드에 대응한 동작을 행하고, 디스플레이(3)에 표시하는 화상의 묘화 처리를 고속으로 행하는 하드웨어이다. 구체적으로는, GA(60)는, CPU(20)로부터 입력된 벡터 도형을 래스터 도형으로 전개하는 것과 같은 처리를 행한다. 그리고, GA(60)는, 묘화 처리를 행한 도형을 디스플레이(3)에 묘화하기 위한 묘화 데이터로서 디스플레이 컨트롤러(70)에 출력한다. 이 때, GA(60)는, 직접 디스플레이 컨트롤러(70)에 묘화 데이터를 보낼 수 있지만, RAM(50)이나 NVRAM(40)에 일단 묘화 데이터를 격납한 후에 보내는 것도 가능하다. 이 경우, RAM(50)이나 NVRAM(40)에 격납된 묘화 데이터를 나중에 재이용하는 것이 가능해진다.
디스플레이 컨트롤러(70)는, 디스플레이(3)를 직접 제어하여, GA(60)로부터 입력된 묘화 데이터를 디스플레이(3)에 표시시킨다.
구체적으로는, 디스플레이 컨트롤러(70)는, GA(60)로부터 입력된 묘화 데이터를 참조하여, 디스플레이(3)의 X드라이버 및 Y드라이버를 구동함으로써, 묘화 대상인 래스터 도형을 디스플레이(3)에 표시시킨다.
메모리 카드 컨트롤러(80)는, 메모리 카드 슬롯(9)에 구비되는 인터페이스 회로이고, CPU(20)의 지시에 따라서, 메모리 카드에 기록된 데이터의 읽고 쓰기를 행한다.
통신 컨트롤러(90)는, 통신 커넥터(8)에 구비되는 인터페이스 회로이고, CPU(20)의 지시에 따라, 통신 케이블을 통한 정보의 송수신을 행한다.
여기서, 도 2에 도시하는 각 기능부는, 파워 매니지먼트 회로(10)에 의해서 리셋이 해제된 후, 내부 상태를 초기화하는 초기화 순서 회로(비 도시)를 구비하고 있다. 구체적으로는, 이 초기화 순서 회로는, 리셋 신호선의 전압 레벨이 로우 레벨로부터 하이 레벨로 변화하면, 각 기능부의 내부에서 정보를 유지하고 있는 레지스터에 디폴트값을 세트하고, 외부 인터페이스를 가지고 있는 경우에는, 소정의 순서에 따라 초기화 신호를 송신한다. 그 후, 처리의 실행이 가능한 상태가 확립되었음을 나타내는 READY 신호를 READY 신호선을 통하여 파워 매니지먼트 회로(10)에 송신한다.
다음으로, 동작을 설명한다.
본 실시형태에서의 정보 처리 장치(1)는, 상술한 구성 하에서, 입력 조작이 행하여진 경우 등, 동작이 필요한 경우에만 전원이 투입되고, 필요한 동작이 종료하면, 다시 전원이 절단된 상태가 된다. 그리고, 전원이 투입되는 경우에, 소정의 전원 투입 시퀀스를 거쳐, 각 기능부에서의 처리로 이행한다. 또한, 이와 같이 전원이 투입되는 경우, 입력 조작의 내용에 따라서, 동작시킬 필요가 있는 파워 매니지먼트 도메인에만 전력이 공급된다. 그리고, 각 기능부에 동작을 행하게 할 때에도, CPU(20)가 기록 모드에 의한 명령의 발행을 행함으로써, 소비 전력이 큰 CPU(20)의 동작 시간을 가능한 한 단축한다. 이들 동작에 의해, 정보 처리 장치(1)에서는, 불필요한 소비 전력의 발생을 방지할 수 있어, 종래에 비하여, 한층 개선된 저소비전력화를 도모하는 것이 가능해진다.
우선, CPU(20)가, 동작의 필요가 발생한 기능부에 대하여 기록 모드에 의한 명령의 발행을 행하는 경우의 동작에 관해서 설명한다. 또, 여기서는, CPU(20)가 GA(60)에 대한 묘화 명령을 발행하는 경우를 예로 들어 설명한다.
도 4는, CPU(20)가 기록 모드에 의해서 명령을 발행할 때의 동작예를 도시하는 플로우 차트이다. 또한, 도 5는, 도 4에 도시하는 플로우 차트에 대응하는 메모리 맵의 천이도이다.
도 4에서, 기록 모드에 의한 동작을 행하는 경우, CPU(20)는, NVRAM(40)의 기억 영역을 확보하기 위한 API를 호출한다(단계 P1). 이 API가 호출되면, 확보된 기억 영역(이하, 「명령 버퍼」라고 한다)의 선두 어드레스(BufferAdress)가 반송된다.
다음으로, CPU(20)는, 명령 버퍼의 선두 어드레스를 인수로서 지정하고, 기록 모드를 개시하는 API(RecStart)를 호출한다(단계 P2). 이에 의해, 정보 처리 장치(1)의 상태는 기록 모드로 이행한다.
계속해서, CPU(20)는, 스크린의 초기화를 행하기 위한 API(InitScreen)을 호출하고, 스크린의 초기화 명령을 명령 버퍼의 선두 영역에 기록한다(단계 P3).
또한, CPU(20)는, 직선을 묘화하기 위한 API(DrawLine)을 호출하고, 직선을 묘화하기 위한 명령을, 명령 버퍼의 선두 영역에 이어지는 제2 영역에 기록한다(단계 P4).
또, 단계 P3 및 단계 P4에 나타내는 동작은 일례로서 나타낸 것이고, 일반적으로, 단계 P3, P4에는, 스크린에 묘화하는 내용에 따른 묘화 명령의 기록 동작이 삽입된다.
그리고, CPU(20)는, 직선의 묘화 후에 GA(60)를 포함하는 묘화 도메인에 대한 전력 공급을 정지하기 위한 API(GPUHalt)를 호출하여, 묘화 도메인을 정지하기 위한 명령을, 명령 버퍼의 제2 영역에 이어지는 제3 영역에 기록한다(단계 P5).
그러면, CPU(20)는, 기록 모드를 종료하기 위한 API(RecEnd)를 호출하여, 기록 모드에서 API 모드로 이행한다(단계 P6).
이어서, CPU(20)는, 묘화 도메인에 대한 전력 공급을 개시하기 위한 API(GPUPowerOn)를 호출하여, GA(60)를 포함하는 묘화 도메인에 대한 전력 공급을 개시한다(단계 P7).
이어서, CPU(20)는, GA(60)에 명령의 해석 및 실행을 개시시키는 API(GPUStart)를 호출하여, GA(60)에 명령의 해석 및 실행의 개시를 지시한다(단계 P8).
여기서, 현재 처리를 행하고 있는 묘화 명령에 관해서는, CPU(20)는 동작할 필요가 없어지기 때문에, CPU(20)는, 묘화 도메인에서의 처리의 종료를 기다리지 않고, CPU 도메인에 대한 전력 공급을 정지하기 위한 API(CPUHalt)를 호출하여, CPU(20)의 동작을 정지하는 동시에, CPU 도메인에 대한 전력 공급을 정지시킨다(단계 P9).
그리고, 명령의 발행에 관한 동작은 종료하고, 묘화 도메인에서의 처리가 행하여진다.
이러한 순서에 의하면, 정보 처리 장치(1)에서 동작의 필요가 발생함으로써, CPU(20)가 명령을 발행하고, 각 기능부가 처리를 행하는 프로세스에서도, 소비 전 력이 큰 CPU(20)의 동작 시간을 가능한 한 단축할 수 있으며, 또한, 예를 들어 GA(60)와 같이 소비 전력이 큰 기능부에서의 동작시간도 단축할 수 있기 때문에, 정보 처리 장치(1)를 종래에 비하여 매우 저소비 전력인 것으로 할 수 있다.
다음으로, 정보 처리 장치(1)에서의 전원 투입 시퀀스에 관해서 설명한다.
도 6은, 정보 처리 장치(1)에서, 각 기능부에 전원을 투입하는 경우의 전원 투입 시퀀스를 도시하는 타이밍 차트이다.
또, 여기에서는, 전원이 투입되는 기능부가 GA(60)인 경우를 예로 들어 설명한다.
도 6에서, 파워 매니지먼트 회로(10)가 GA(60)에서의 처리가 필요하다고 판정한 경우, 시간(Tw)을 대기한 후, 우선, 묘화 도메인에 전력을 공급한다(시각(t1)). 또, 이 때의 대기 시간(Tw)은, 돌입 전류의 집중을 방지하기 위해서 설정된 타이밍 파라미터이다.
그리고, 파워 매니지먼트 회로(10)는, 전력 레벨이 안정된 상태가 되기까지의 시간(시간(Ta))을 대기한 후, 묘화 도메인에 포함되는 각 기능부에 대하여, 클록의 공급을 개시한다(시각(t2)).
이어서, 파워 매니지먼트 회로(10)는, 클록 신호가 안정된 상태가 되기까지의 시간(시간(Tb))을 대기한 후, GA(60)에 대한 리셋을 해제한다(시각(t3)).
그러면, 파워 매니지먼트 회로(10)는, 각 기능부의 초기화 순서에 걸리는 시간(시간(Tc))을 대기하는 상태로 이행한다.
여기서, GA(60)는, 시각(t3)에서 리셋이 해제되고, 내부 상태의 초기화가 종 료한 경우에, 파워 매니지먼트 회로(10)에 READY 신호를 송신한다(시각(t4)). 파워 매니지먼트 회로(10)가 READY 신호를 수신한 시각(t4)이, GA(60)의 사용 가능점이 된다.
그러면, 파워 매니지먼트 회로(10)가 GA(60)로부터 READY 신호를 수신하는 것에 대응하여, GA(60)에 처리의 실행을 지시하는 제어 신호가 출력된다.
또, 상술한 대기 시간(Tc) 동안에 READY 신호를 수신하지 않은 경우, 파워 매니지먼트 회로(10)는, 대기 시간(Tc)의 경과를 기다려, GA(60)에 제어 신호를 출력한다.
계속해서, 상술한 기록 모드에 의한 동작 및 전원 투입 시퀀스의 구체적인 적용 장면이 되는 시스템 제어 처리에 관해서 설명한다.
도 7은, 정보 처리 장치(1)가 실행하는 시스템 제어 처리를 도시하는 플로우 차트이다.
또한, 도 8은, 시스템 제어 처리에서의 표시 화면예를 도시하는 도면이다. 이하, 도 8에 도시하는 표시 화면을 적절히 참조하면서, 시스템 제어 처리에 관해서 설명한다.
도 7에서, 유저에 의해서, 어느 하나의 버튼에 대한 조작, 통신 케이블의 접속 또는 메모리 카드의 접속이 행하여지면(단계 S1), 파워 매니지먼트 회로(10)는, CPU 도메인, 불휘발성 도메인 및 휘발성 도메인에 전력을 공급한다(단계 S2). 이 때, CPU 도메인, 불휘발성 도메인 및 휘발성 도메인의 각 부에 포함되는 기능부 각각에서, 도 6에 도시하는 전원 투입 시퀀스가 실행된다.
그러면, CPU(20)는, ROM(30)에 기억된 OS 및 어플리케이션 프로그램의 실행을 개시하는 동시에, RAM(50)의 소정 영역을 워크 메모리로서 확보한다(단계 S3).
다음으로, CPU(20)는, 파워 매니지먼트 회로(10)로부터 이벤트 통지 신호를 취득하여(단계 S4), 발생한 이벤트의 내용을 판정한다(단계 S5).
단계 S5에서, 발생한 이벤트가 어느 하나의 버튼에 대한 입력 조작이라고 판정한 경우, CPU(20)는, 입력 조작된 버튼의 종별을 판정한다(단계 S6).
단계 S6에서, 페이지 되돌림 버튼(4)이 입력 조작되었다고 판정한 경우, CPU(20)는, NVRAM(40)으로부터 현재 열람 중인 페이지 번호를 취득하고(단계 S7), 그 페이지 번호로부터 “1”을 빼서 현재 열람 중인 페이지를 1페이지 되돌린다(단계 S8).
또한, 단계 S6에서, 페이지 넘김 버튼(5)이 입력 조작되었다고 판정한 경우, CPU(20)는, NVRAM(40)으로부터 현재 열람 중인 페이지 번호를 취득하고(단계 S9), 그 페이지 번호에 “1”을 가산하여 현재 열람 중인 페이지를 1페이지 앞으로 넘긴다(단계 S10).
단계 S8 및 단계 S10 후, 파워 매니지먼트 회로(10)는, 메모리 카드 도메인에 전력을 공급하고(단계 S11), 새로이 현재 열람 중인 페이지가 된 페이지의 데이터를 메모리 카드로부터 판독한다(단계 S12). 단계 S11에서는, 메모리 카드 도메인에 포함되는 메모리 카드 컨트롤러(80)에서, 도 6에 도시하는 전원 투입 시퀀스가 실행된다.
그리고, 파워 매니지먼트 회로(10)는, 메모리 카드 도메인에 대한 전력 공급 을 정지하고(단계 S13), 기록 모드에의 이행 처리(도 4의 단계 P1, P2에 도시하는 명령 버퍼의 확보 및 기록 모드를 개시하는 API의 호출)를 실행한다(단계 S14). 이 때, 묘화 도메인에 포함되는 기능부 각각에서, 도 6에 도시하는 전원 투입 시퀀스가 실행된다.
그러면, CPU(20)는, 현재 열람 중인 페이지를 기록 모드로 묘화하는 처리(도 4의 단계 P3∼P5에 도시하는 스크린의 초기화 명령, 각종 묘화 명령 및 묘화 도메인의 정지 명령을 명령 버퍼에 기록하는 처리)를 실행한다(단계 Sl5).
이어서, CPU(20)는, 기록 모드로부터 API 모드로 복귀하는 처리(도 4의 단계 P6에 도시하는 기록 모드를 종료하는 API의 호출)를 실행한다(단계 S16).
계속해서, 파워 매니지먼트 회로(10)는, 묘화 도메인에 묘화를 행하게 하는 처리(도 4의 단계 P7, P8에 도시하는 묘화 도메인에 대한 전력 공급 및 묘화 명령의 해석·실행)를 실행한다(단계 S17). 이에 따라, 현재 열람 중인 페이지가 표시된다(도 8(a) 참조).
그 후, 파워 매니지먼트 회로(10)는, CPU 도메인 및 휘발성 도메인에 대한 전력 공급을 정지하는 처리(도 4의 단계 P9에 도시하는 CPU(20)에 대한 전력 공급을 정지하는 처리)를 실행한다(단계 S18). 또, 단계 S18에서, NVRAM(40)에 기억된 데이터는, 전력 공급 정지 후에도 유지된다.
또, 여기서는, 기록 모드에 의한 동작에 관련되는 부분으로서, 페이지 되돌림 버튼(4) 또는 페이지 되돌림 버튼(5)이 눌러진 경우의 동작에 관해서 설명하였지만, 단계5에서 버튼을 누르는 것 이외의 이벤트가 발생하였다고 판정한 경우나, 단계 S6에서, 다른 버튼이 눌러졌다고 판정한 경우에는, 그에 대응하는 동작이 행하여진다.
예를 들어, 단계 S6에서 일람 표시 버튼(6)이 입력 조작되었다고 판정한 경우, CPU(20)는, 메모리 카드 도메인 및 묘화 도메인에 전력을 공급하여, 일람 표시용의 축소화면 데이터를 판독하여 축소화면 데이터를 일람 표시(도 8(b) 참조)시키고, 표시하는 페이지 선택용 커서를 현재 열람 중인 페이지에 표시시킨다(도 8(c)참조).
또한, 단계 S5에서, 통신 케이블이 접속되었다고 판정한 경우, 묘화 도메인에 전력이 공급되고, CPU(20)는, 통신 케이블로부터 데이터를 수신 중이라는 뜻의 표시(도 8(d) 참조)를 행하게 하는 동시에, 통신 케이블로부터의 데이터의 수신이 종료되면, 데이터의 수신이 종료되었다는 뜻의 표시(도 8(e) 참조)를 행하게 한다.
이상과 같이, 본 실시형태에 관한 정보 처리 장치(1)는, 각 기능부에 전력을 공급하지 않는 상태를 기본으로 하고, 동작이 필요한 경우에만 전력을 공급하여 처리를 행하게 한다. 또한, 동작이 필요해진 경우에, 기록 모드로 CPU(20)가 동작함으로써, 도 9에 도시하는 것과 같이, 다른 기능부에서 처리가 행하여지고 있더라도, 필요한 동작에 관계되는 명령의 발행이 종료하는 것에 대응하여 CPU(20)의 동작이 종료한다.
따라서, 소비 전력이 큰 CPU(20)의 동작시간을 더 단축할 수 있기 때문에, 종래의 저소비 전력화 기술을 적용한 정보 처리 장치에 비하여, 한층 개선된 저소 비 전력화를 실현할 수 있다.
또한, 동작이 필요한 기능부에 전력을 공급할 때, 전력의 공급, 클록의 공급 및 리셋 신호의 해제를 거치는 전원 투입 시퀀스가 실행됨과 동시에, 전원 투입 시퀀스에서는, 각 기능부에서 동작이 가능해진 경우에, READY 신호가 출력된다.
따라서, 정보 처리 장치(1)의 각 부에서 전원이 절단된 상태를 기본으로 하고, 입력 조작 등에 대응하여 전원 투입이 반복되는 경우이더라도, 전원 투입으로부터 처리 개시까지의 대기 시간을 단축할 수 있어, 보다 신속하게 처리를 행하는 것이 가능해진다.
이러한 효과에 의해서, 특히, 누설 전류가 문제가 되는 CPU(20)에 대해서도, 전력을 공급하지 않는 상태를 기본으로 할 수 있기 때문에, 정보 처리 장치(1)를 매우 저소비 전력인 장치로 하는 것이 가능해진다.
또한, 정보 처리 장치(1)는, 파워 매니지먼트 도메인을 단위로 하여 전력 공급을 행하기 때문에, 각 기능부 각각을 대상으로 하여 전력 제어를 행하는 것보다, 회로 규모 및 제어의 용이성의 면에서 유리해진다. 또한, 각각의 파워 매니지먼트 도메인에 포함되는 각 기능부에서, 동시에 전원 투입 시퀀스가 실행되기 때문에, 동작의 필요가 발생한 기능부마다 순차 전원 투입 시퀀스를 실행하는 것보다, 처리를 신속하게 행하는 것이 가능해진다.
즉, 자율적으로 전력 공급을 제어 가능한 정보 처리 장치에서, 한층 개선된 저소비 전력화를 실현하는 것이 가능해진다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 장치를 구성하는 각 기능부에서의 전력 공급을 자율적으로 제어하는 정보 처리 장치로서,
    각 기능부에 대한 전력 공급을 제어하는 매니지먼트부와,
    자장치(自裝置)에서 동작의 필요가 발생한 경우에, 상기 동작에 관계되는 명령의 발행을 행하는 실행 제어부와,
    상기 실행 제어부에 의해서 발행된 명령이 기록되는 명령 기록부를 포함하고,
    상기 매니지먼트부는, 상기 실행 제어부가 명령의 발행을 종료하는 것에 대응하여, 상기 실행 제어부로의 전력 공급을 정지하는 동시에, 상기 실행 제어부에 의해서 발행된 명령에 관계되는 상기 기능부에 전력 공급을 개시하고, 상기 기능부는, 상기 명령 기록부에 기록된 명령을 실행하고,
    상기 명령 기록부는, 기록된 정보를 불휘발적으로 유지하는 불휘발성 메모리에 의해서 구성되며,
    상기 실행 제어부는, 장착된 기본 소프트웨어의 어플리케이션 프로그램 인터페이스에 대하여, 발행된 명령이 상기 명령 기록부에 기록되는 기록 모드와, 발행된 명령이 상기 기능부에서 순차 실행되는 API 모드에 대응하는 동작 중 어느 하나를, 지정에 따라서 전환하여 실행하는 것을 특징으로 하는 정보 처리 장치.
  4. 제3항에 있어서, 상기 매니지먼트부는, 상기 실행 제어부에 의해서 발행된 명령에 관계되는 상기 기능부에 전력 공급을 행할 때에, 상기 기능부에 전력 공급을 개시하고, 전력 공급이 안정된 후, 상기 기능부에 클록을 공급하고, 또한 상기 기능부에 대하여 동작의 가부를 나타내는 리셋 신호를 동작이 허가되어 있음을 나타내는 상태로 변경하고, 이어서 상기 처리의 실행을 지시하는 제어 신호를 상기 기능부에 입력하는 전원 투입 시퀀스를 실행하고,
    상기 기능부는, 상기 매니지먼트부에 의해서, 동작이 허가되어 있음을 나타내는 상태로 상기 리셋 신호가 변경된 후, 상기 기능부에서 처리의 실행이 가능한 상태가 되었음을 나타내는 READY 신호를 송신하는 READY 신호 송신 수단을 구비하고,
    상기 매니지먼트부는, 상기 전원 투입 시퀀스에서, 상기 실행 제어부에 의해서 발행된 명령에 관계되는 상기 기능부에 관한 상기 리셋 신호를, 동작이 허가되어 있음을 나타내는 상태로 변경한 후, 상기 기능부에 구비된 상기 READY 신호 송신 수단으로부터 READY 신호를 수신하는 것에 대응하여, 상기 제어 신호를 상기 기능부에 입력하는 동시에, 처리의 종료에 대응하여, 상기 기능부에서의 전력 공급을 정지하는 것을 특징으로 하는 정보 처리 장치.
  5. 제4항에 있어서, 상기 매니지먼트부는, 상기 실행 제어부를 포함하는 각 기능부에 대하여 전력을 공급하지 않는 상태를 기본 상태로 하고, 어느 하나의 상기 기능부에서의 처리의 필요가 발생한 경우에, 상기 실행 제어부에 대하여 상기 전원 투입 시퀀스를 실행하고, 처리의 실행이 가능해진 상기 실행 제어부가 다른 상기 기능부에 지시를 주는 경우에, 그 대상이 되는 상기 기능부에 대하여 상기 전원 투입 시퀀스를 실행하는 것을 특징으로 하는 정보 처리 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 소정의 상기 기능부로 이루어지고, 전력 공급을 행할 때의 제어 단위가 되는 파워 매니지먼트 도메인이 복수 구성되고,
    상기 매니지먼트부는, 소정의 기능부에서의 처리의 필요가 발생한 경우에, 상기 기능부를 포함하는 파워 매니지먼트 도메인마다 전력을 공급하는 것을 특징으로 하는 정보 처리 장치.
  7. 장치를 구성하는 각 기능부에서의 전력 공급을 자율적으로 제어하는 정보 처리 장치에서의 정보 처리 방법으로서,
    자장치에서 동작의 필요가 발생한 경우에, 상기 동작에 관계되는 명령의 발행을 행하는 동시에, 발행된 명령을 기록해두고,
    상기 명령의 발행을 종료하는 것에 대응하여 명령의 발행을 행하는 기능부로의 전력 공급을 정지시키는 동시에, 상기 발행된 명령에 관계되는 기능부에 전력 공급을 개시하고, 상기 기능부에서, 상기 기록된 명령을 실행하고,
    기록된 정보를 불휘발적으로 유지하고,
    장착된 기본 소프트웨어의 어플리케이션 프로그램 인터페이스에 대하여, 발행된 명령이 기록되는 기록 모드와, 발행된 명령이 순차 실행되는 API 모드에 대응하는 동작 중 어느 하나를, 지정에 따라서 전환하여 실행하는 것을 특징으로 하는 정보 처리 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006293657A (ja) * 2005-04-11 2006-10-26 Murata Mach Ltd 電子機器
FR2916873B1 (fr) * 2007-05-29 2009-09-18 Schneider Electric Ind Sas Dispositif de controle de communication entre un module et un bus de transmission
DE102008049714A1 (de) * 2008-09-30 2010-04-01 Siemens Enterprise Communications Gmbh & Co. Kg Verfahren und Anordnung zum Betreiben eines elektronischen Systems
US8643539B2 (en) * 2008-11-19 2014-02-04 Nokomis, Inc. Advance manufacturing monitoring and diagnostic tool
KR102433736B1 (ko) 2012-01-23 2022-08-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6297182B2 (ja) * 2017-02-10 2018-03-20 東芝メモリ株式会社 情報処理装置および表示制御装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990073440A (ko) * 1999-07-13 1999-10-05 최건 이동형컴퓨터시스템에서메모리의소비전력을절감하는방법과장치
KR20010073673A (ko) * 2000-01-19 2001-08-01 구자홍 휴대용 컴퓨터에서의 기능별 선택 구동장치 및 방법
JP2004362457A (ja) 2003-06-06 2004-12-24 Ricoh Co Ltd 電源制御回路、電源装置、インクジェットプリンタ、画像形成装置および電源制御方法
KR20050000228A (ko) * 2003-06-23 2005-01-03 삼성전자주식회사 컴퓨터 시스템 및 그 ｃｐｕ 전력 제어방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04211819A (ja) * 1990-03-23 1992-08-03 Matsushita Electric Ind Co Ltd 情報処理装置
US6782483B2 (en) 1990-03-23 2004-08-24 Matsushita Electric Industrial Co., Ltd. Data processing apparatus
DE69123770T2 (de) 1990-03-23 1997-06-19 Matsushita Electric Ind Co Ltd Hand-Datenverarbeitungsgerät mit reduziertem Leistungsverbrauch
JPH04290109A (ja) * 1991-03-19 1992-10-14 Matsushita Electric Ind Co Ltd 情報処理装置
US6343363B1 (en) * 1994-09-22 2002-01-29 National Semiconductor Corporation Method of invoking a low power mode in a computer system using a halt instruction
US5452401A (en) * 1992-03-31 1995-09-19 Seiko Epson Corporation Selective power-down for high performance CPU/system
US5438681A (en) * 1993-08-24 1995-08-01 Mensch, Jr.; William D. Topography for CMOS microcomputer
US5560023A (en) * 1994-09-07 1996-09-24 International Business Machines Corporation Automatic backup system for advanced power management
US6219796B1 (en) * 1997-12-23 2001-04-17 Texas Instruments Incorporated Power reduction for processors by software control of functional units
JP3609608B2 (ja) * 1998-03-17 2005-01-12 株式会社リコー 電源装置
JP3857052B2 (ja) * 1998-07-02 2006-12-13 株式会社ルネサステクノロジ マイクロプロセッサ
JP2000112585A (ja) * 1998-10-02 2000-04-21 Toshiba Corp システムｌｓｉ及びパワーマネジメント方法
JP3148190B2 (ja) * 1998-11-24 2001-03-19 日本電気株式会社 Ｐｃ（パーソナルコンピュータ）カード
US6345362B1 (en) * 1999-04-06 2002-02-05 International Business Machines Corporation Managing Vt for reduced power using a status table
JP2000315127A (ja) * 1999-04-30 2000-11-14 Fuji Xerox Co Ltd ドキュメントビューワ装置
JP4383641B2 (ja) * 2000-08-31 2009-12-16 株式会社東芝 表示制御装置およびコンピュータシステム並びにパワーマネージメント方法
US6802014B1 (en) * 2000-10-26 2004-10-05 Apple Computer, Inc. Method and apparatus for managing power in computer systems
JP2002268778A (ja) * 2001-03-14 2002-09-20 Toshiba Corp 情報処理装置
JP4307763B2 (ja) * 2001-06-22 2009-08-05 株式会社ルネサステクノロジ 画像処理システム及びカーナビゲーションシステム
JP2003036169A (ja) * 2001-07-25 2003-02-07 Nec Software Tohoku Ltd 複数の小規模プロセッサによって並列処理を行なうシングルチップマイクロプロセッサ
US20030079152A1 (en) * 2001-08-14 2003-04-24 Triece Joseph W. Microprocessor with multiple low power modes and emulation apparatus for said microprocessor
JP3675394B2 (ja) * 2001-11-30 2005-07-27 ソニー株式会社 通信デバイス
TW594466B (en) 2002-06-10 2004-06-21 Micro Star Int Co Ltd Power management method for microprocessor
JP4517274B2 (ja) 2002-12-26 2010-08-04 ソニー株式会社 情報処理装置及び情報処理装置における電力供給方法
JP2004295193A (ja) 2003-03-25 2004-10-21 Seiko Epson Corp 情報処理装置、情報処理装置の制御方法及びプログラム
US7137021B2 (en) * 2003-05-15 2006-11-14 International Business Machines Corporation Power saving in FPU with gated power based on opcodes and data

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990073440A (ko) * 1999-07-13 1999-10-05 최건 이동형컴퓨터시스템에서메모리의소비전력을절감하는방법과장치
KR20010073673A (ko) * 2000-01-19 2001-08-01 구자홍 휴대용 컴퓨터에서의 기능별 선택 구동장치 및 방법
JP2004362457A (ja) 2003-06-06 2004-12-24 Ricoh Co Ltd 電源制御回路、電源装置、インクジェットプリンタ、画像形成装置および電源制御方法
KR20050000228A (ko) * 2003-06-23 2005-01-03 삼성전자주식회사 컴퓨터 시스템 및 그 ｃｐｕ 전력 제어방법

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