KR100757663B1 - Flat panel display and driving method thereof - Google Patents

Flat panel display and driving method thereof Download PDF

Info

Publication number
KR100757663B1
KR100757663B1 KR1020050121183A KR20050121183A KR100757663B1 KR 100757663 B1 KR100757663 B1 KR 100757663B1 KR 1020050121183 A KR1020050121183 A KR 1020050121183A KR 20050121183 A KR20050121183 A KR 20050121183A KR 100757663 B1 KR100757663 B1 KR 100757663B1
Authority
KR
South Korea
Prior art keywords
signal
response
timing controller
gray
gradation
Prior art date
Application number
KR1020050121183A
Other languages
Korean (ko)
Other versions
KR20070060944A (en
Inventor
오순택
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050121183A priority Critical patent/KR100757663B1/en
Publication of KR20070060944A publication Critical patent/KR20070060944A/en
Application granted granted Critical
Publication of KR100757663B1 publication Critical patent/KR100757663B1/en

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/04Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using circuits for interfacing with colour displays
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/027Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/021Power management, e.g. power saving

Abstract

본 발명은 전력 소모를 최소화할 수 있는 패널 표시장치 및 그 구동방법을 제공하기 위한 것으로, 이를 위해 본 발명은 패널과, N비트(bit)(여기서, N은 정수)의 입력 데이터를 입력받아 2N 개의 제어신호를 출력하는 타이밍 컨트롤러와, 상기 타이밍 컨트롤러로부터 출력되는 제어신호에 응답하여 계조전압을 출력하는 계조부와, 상기 타이밍 컨트롤러로부터 출력되는 수평 동기신호와 데이터 신호에 응답하여 상기 계조부로부터 출력된 상기 계조전압으로 상기 패널을 구동시키는 소스 드라이버를 포함하는 플랫 패널 표시장치를 제공한다. The present invention provides a panel display device and a driving method thereof that can minimize power consumption. To this end, the present invention provides a panel and input data of N bits (where N is an integer). A timing controller for outputting N control signals, a gradation unit for outputting a gradation voltage in response to a control signal output from the timing controller, and a gradation unit in response to a horizontal synchronization signal and a data signal output from the timing controller; Provided is a flat panel display including a source driver for driving the panel with the output gray level voltage.

LCD, 플랫 패널, 구동회로, 타이밍 컨트롤러, 계조부, 소스 드라이버, 게이트 드라이버, 수평 동기신호, 수직 동기신호, 그레이 앰프 LCD, flat panel, drive circuit, timing controller, gradation part, source driver, gate driver, horizontal sync signal, vertical sync signal, gray amplifier

Description

플랫 패널 표시장치 및 그 구동방법{FLAT PANEL DISPLAY AND DRIVING METHOD THEREOF}Flat Panel Display and Driving Method {FLAT PANEL DISPLAY AND DRIVING METHOD THEREOF}

도 1은 종래기술에 따른 플랫 패널 표시장치의 구성을 도시한 블럭도.1 is a block diagram showing the configuration of a flat panel display device according to the prior art.

도 2는 도 1에 도시된 플랫 패널 표시장치의 제어신호를 도시한 파형도.FIG. 2 is a waveform diagram illustrating a control signal of the flat panel display shown in FIG. 1.

도 3은 본 발명의 실시예에 따른 플랫 패널 표시장치의 구성을 도시한 블럭도.3 is a block diagram showing a configuration of a flat panel display device according to an embodiment of the present invention.

도 4는 도 3에 도시된 타이밍 컨트롤러의 상세 구성도.4 is a detailed configuration diagram of the timing controller shown in FIG. 3.

도 5는 도 4에 도시된 타이밍 컨트롤러의 제어신호를 도시한 파형도.FIG. 5 is a waveform diagram showing a control signal of the timing controller shown in FIG. 4; FIG.

도 6은 도 3에 도시된 플랫 패널 표시장치의 제어신호를 도시한 파형도.FIG. 6 is a waveform diagram illustrating a control signal of the flat panel display shown in FIG. 3.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10, 110 : 패널10, 110: Panel

20, 120 : 소스 드라이버20, 120: source driver

30, 130 : 게이트 드라이버30, 130: Gate driver

40, 140 : 계조부40, 140: gradation unit

50, 150 : 타이밍 컨트롤러50, 150: Timing Controller

본 발명은 반도체 설계 기술에 관한 것으로, 특히 플랫 패널(flat panel), 더욱 상세하게는 TFT(Thin Film Transistor) 패널 표시장치 및 그 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly to a flat panel, more particularly a thin film transistor (TFT) panel display and a driving method thereof.

최근에는 휴대폰, 휴대용 멀티미디어 플레이어(Portable Multi-media Player; PMP), 디지털 카메라(digital camera) 등과 같이 휴대용 디지털 기기가 늘어나면서 각 기기들의 전력(power) 소모가 매우 중요한 이슈로 대두되고 있다. 그리고, 이는 휴대용 디지털 기기의 정보창인 표시 장치, 예컨대 LCD(Liquid Crystal Display)를 구동하는 구동 칩(drive IC)에 있어서도 전력 소모의 감소가 요구되고 있다. Recently, as the number of portable digital devices such as mobile phones, portable multi-media players (PMPs), digital cameras, and the like has increased, power consumption of each device has become a very important issue. In addition, it is required to reduce power consumption even in a display device which is an information window of a portable digital device, such as a drive IC for driving a liquid crystal display (LCD).

도 1은 종래기술에 따른 TFT 패널 표시장치의 구성을 도시한 블럭도(block diagram)이다. 1 is a block diagram showing the configuration of a TFT panel display device according to the prior art.

도 1을 참조하면, 종래기술에 따른 표시장치는 패널(10)과, 패널(10)을 구동시키기 위한 소스 및 게이트 드라이버(source and gate driver)(20, 30)와, 소스 드라이버(20)로 계조전압을 공급하여 소스 드라이버(20)의 동작을 제어하는 계조부(40)와, 계조부(40)의 동작을 제어하는 타이밍 컨트롤러(timing controller)(50)를 구비한다. Referring to FIG. 1, a display device according to the related art may include a panel 10, source and gate drivers 20 and 30 for driving the panel 10, and a source driver 20. A gradation unit 40 for controlling the operation of the source driver 20 by supplying the gradation voltage and a timing controller 50 for controlling the operation of the gradation unit 40 are provided.

타이밍 컨트롤러(50)는 예컨대, 6비트(bit)(DIN[5:0]) 입력 데이터를 입력받아 순차적으로 연산처리하여 수평 동기신호(HSYNC)와 입력 데이터 신호 및 소스 드라이버 제어신호를 소스 드라이버(20)로 출력한다. 또한, 수직 동기신호(VSYNC)와, 게이트 드라이버 제어신호를 게이트 드라이버(30)로 출력한다. 또한, 1비트의 그레이 앰프(gray amp) 제어신호를 계조부(40)로 출력한다.The timing controller 50 receives, for example, 6 bits (DIN [5: 0]) input data and sequentially calculates and processes the horizontal synchronization signal HSYNC, the input data signal, and the source driver control signal. 20) The vertical synchronizing signal VSYNC and the gate driver control signal are output to the gate driver 30. Further, a gray bit control signal of 1 bit is output to the gray scale unit 40.

계조부(40)는 타이밍 컨트롤러(50)의 1비트 제어신호에 의해 64개의 그레이 앰프(미도시)가 동작하여 64개의 계조전압을 생성하여 소스 드라이버(20)로 출력한다. The grayscale unit 40 operates 64 gray amplifiers (not shown) by the 1-bit control signal of the timing controller 50 to generate 64 grayscale voltages and output them to the source driver 20.

소스 드라이버(20)는 타이밍 컨트롤러(50)로부터 수평 동기신호(HSYNC)와 64개의 데이터 신호를 입력받고, 6비트의 데이터 신호에 응답하여 계조부(40)로부터 출력되는 64개의 계조전압 중 어느 하나를 선택하여 패널(10)의 데이터 라인(data line)으로 출력한다. The source driver 20 receives the horizontal synchronization signal HSYNC and 64 data signals from the timing controller 50, and any one of 64 gray voltages output from the gray scale unit 40 in response to a 6-bit data signal. Select and output the data line to the data line of the panel 10.

게이트 드라이버(30)는 타이밍 컨트롤러(50)로부터 수직 동기신호(VSYNC)와 게이트 드라이버 제어신호를 입력받아 데이터 라인으로 전달된 계조전압을 TFT를 통해 해당 셀(cell)로 전달한다. The gate driver 30 receives the vertical synchronizing signal VSYNC and the gate driver control signal from the timing controller 50 and transfers the gray voltage transferred to the data line to the corresponding cell through the TFT.

패널(10)은 데이터 라인과 게이트 라인의 교차점에 셀이 배열된 셀 어레이로 이루어진다. The panel 10 includes a cell array in which cells are arranged at intersections of data lines and gate lines.

이러한 구성을 갖는 종래기술에 따른 표시장치의 동작특성을 도 2를 참조하여 설명한다. Operation characteristics of the display device according to the related art having such a configuration will be described with reference to FIG. 2.

도 2를 참조하면, 계조부(40)는 타이밍 컨트롤러(50)로부터 출력되는 그레이 앰프 제어신호(AMPcs)에 응답하여 수직 동기신호(VSYNC) 주기 내에서 프론트 포치(front porch) 및 백 포치(back porch) 구간을 제외한 구간 동안 계조전압을 생성하여 출력한다. 소스 드라이버(20)는 타이밍 컨트롤러(50)로부터 입력된 수평 동기신호(HSYNC) 구간 동안 데이터 신호와 소스 드라이버 제어신호에 응답하여 계조부(40)로부터 전달된 계조전압을 이용하여 패널(10)의 데이터 라인으로 전송한다. 게이트 드라이버(30)는 타이밍 컨트롤러(50)로부터 출력되는 수직 동기신호(VSYNC)와 게이트 드라이버 제어신호에 응답하여 데이터 라인으로 전달된 계조전압을 게이트 라인(gate line)으로 전달한다. 이로써, 패널(10)이 구동된다. Referring to FIG. 2, the gray scale 40 may receive a front porch and a back porch in the vertical sync signal VSYNC period in response to the gray amplifier control signal AMPcs output from the timing controller 50. The gray scale voltage is generated and output during the period except the porch). The source driver 20 uses the gray voltage transmitted from the gray scale unit 40 in response to the data signal and the source driver control signal during the horizontal synchronizing signal HSYNC period inputted from the timing controller 50, to control the panel 10. Transfer to the data line. The gate driver 30 transfers a gray voltage transferred to the data line to the gate line in response to the vertical synchronization signal VSYNC and the gate driver control signal output from the timing controller 50. As a result, the panel 10 is driven.

그러나, 종래기술에 따른 표시장치에서는 수직 동기신호(VSYNC) 주기 내에서 프론트 포치(front porch) 및 백 포치(back porch) 구간을 제외한 구간 동안 타이밍 컨트롤러(50)로부터 입력되는 1비트의 그레이 앰프 제어신호(AMPcs)에 의해 계조부(40)를 구성하는 모든 그레이 앰프가 동작되도록 구성되기 때문에 전력 소모가 크다. However, in the display device according to the related art, one-bit gray amplifier control input from the timing controller 50 during the section except the front porch and back porch sections within the vertical sync signal VSYNC period. Since all gray amplifiers constituting the grayscale unit 40 are operated by the signal AMPcs, power consumption is large.

일반적으로, 디스플레이되는 모든 영상 데이터가 화이트(white)이거나, 블랙(black)인 경우 1개의 그레이 앰프, 예컨대 제1 레벨(level)을 갖는 계조전압을 출력하는 첫 번째 그레이 앰프 또는 제64 레벨을 갖는 계조전압을 출력하는 64번째 그레이 앰프만을 동작시키면 된다. 그러나, 전술한 바와 같이, 종래기술에 따른 표시장치에서는 계조부(40)를 구성하는 모든 그레이 앰프를 동작시키기 때문에 전력 소모가 크다. In general, when all the image data displayed is white or black, one gray amplifier, for example, the first gray amplifier having a gray level having a first level or the first gray amplifier having a 64th level Only the 64th gray amplifier which outputs the gradation voltage needs to be operated. However, as described above, in the display device according to the related art, power consumption is large because all gray amplifiers constituting the gray scale unit 40 are operated.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 전력 소모를 최소화할 수 있는 패널 표시장치 및 그 구동방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a panel display device and a driving method thereof capable of minimizing power consumption.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 패널과, N비트(여기서, N은 정수)의 입력 데이터를 입력받아 2N 개의 제어신호를 출력하는 타이밍 컨트롤러와, 상기 타이밍 컨트롤러로부터 출력되는 제어신호에 응답하여 계조전압을 출력하는 계조부와, 상기 타이밍 컨트롤러로부터 출력되는 수평 동기신호와 데이터 신호에 응답하여 상기 계조부로부터 출력된 상기 계조전압으로 상기 패널을 구동시키는 소스 드라이버를 포함하는 플랫 패널 표시장치를 제공한다. According to an aspect of the present invention, there is provided a panel, a timing controller for receiving input data of N bits (where N is an integer) and outputting 2 N control signals, and outputting from the timing controller. A gradation unit for outputting a gradation voltage in response to a control signal, and a source driver for driving the panel with the gradation voltage output from the gradation unit in response to a horizontal synchronization signal and a data signal output from the timing controller; Provides a flat panel display.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 패널과, N비트(여기서, N은 정수)의 입력 데이터를 입력받아 제어신호를 출력하는 타이밍 컨트롤러와, 상기 제어신호에 응답하여 계조전압을 출력하는 계조부와, 상기 타이밍 컨트롤러로부터 입력되는 수평 동기신호, 상기 입력 데이터 및 상기 제어신호에 응답하여 상기 계조전압을 이용하여 상기 패널을 구동시키는 소스 드라이버로 이루어진 플랫 패널 표시장치의 구동방법에 있어서, 상기 수평 동기신호 구간 동안 상기 N비트의 입력 데이터를 입력받아 2N개의 상기 제어신호를 생성하는 단계와, 상기 2N 개의 제어신호에 응답하여 서로 독립적으로 상기 계조부의 그레이 앰프를 동작시켜 상기 계조전압을 생성하는 단계와, 상기 계조전압을 이용하여 상기 패널을 구동시키는 단계를 포함하는 플랫 패널 표시장치의 구동방법을 제공한다. According to another aspect of the present invention, there is provided a panel, a timing controller for receiving input data of N bits (where N is an integer) and outputting a control signal, and in response to the control signal. Driving of a flat panel display device comprising a gradation unit for outputting a gradation voltage, and a source driver for driving the panel using the gradation voltage in response to a horizontal synchronizing signal input from the timing controller, the input data, and the control signal. The method may further include generating 2 N control signals by receiving the N bits of input data during the horizontal synchronization signal period, and independently operating the gray amplifier of the grayscale unit in response to the 2 N control signals. Generating the gray voltage, and driving the panel using the gray voltage. It provides a method of driving a flat panel display device also.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, parts denoted by the same reference numerals throughout the specification represent the same elements performing the same function.

실시예Example

도 3은 본 발명의 실시예에 따른 플랫 패널 표시장치의 구성을 도시한 블럭도이다. 3 is a block diagram illustrating a configuration of a flat panel display device according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 플랫 패널 표시장치는 2N개의 그레이 앰프 제어신호(GAMPcs)를 출력하여 계조부(140)에 구성된 각 그레이 앰프(미도시)를 독립적으로 제어하는 타이밍 컨트롤러(150)를 포함한다. 여기서, 'N'은 정수로서, 입력 데이터(DIN)의 비트 수를 가리키며, 예컨대 입력 데이터(DIN)가 6비트인 경우 그레이 앰프 제어신호(GAMPcs)는 26개, 즉 164개가 된다. 각 그레이 앰프 제어신호(GAMPcs)는 독립적으로 계조부(140)를 구성하는 각각의 그레이 앰프를 구 동시킨다. Referring to FIG. 3, the flat panel display according to the exemplary embodiment of the present invention outputs 2 N gray amplifier control signals GAMPcs to independently control each gray amplifier (not shown) configured in the gray scale unit 140. Timing controller 150. Here, 'N' is an integer and indicates the number of bits of the input data DIN. For example, when the input data DIN is 6 bits, the gray amplifier control signals GAMPcs are 2 6 , that is, 164. Each gray amplifier control signal GAMPcs independently drives each gray amplifier constituting the gray scale unit 140.

도 4는 일례로 타이밍 컨트롤러(150)의 구성을 설명하기 위하여 도시한 구성도이다. 4 is a diagram illustrating the configuration of the timing controller 150 as an example.

도 4를 참조하면, 타이밍 컨트롤러(150)는 입력 데이터(DIN)를 디코딩(decoding)하여 출력하는 디코더(decoder)(151)와, 디코더(151)의 출력신호에 응답하여 입력신호(D)를 출력하는 제1 래치(latch)(LATCH1)와, 수평 동기신호(HSYNC)에 응답하여 제1 래치(LATCH1)의 출력신호를 그레이 앰프 제어신호(GAMPcs)로 출력하는 제2 래치(LATCH2)을 포함한다. 또한, 제1 래치(LATCH1)는 수평 동기신호(HSYNC)가 일정 지연값으로 지연된 지연 수평 동기신호(DHSYNC)에 의해 리셋(reset)되어 출력신호를 '0'으로 리셋시켜 제2 래치(LTHCH2)로 출력한다. 지연 수평 동기신호(DHSYNC)의 파형도가 도 5에 도시되어 있다. Referring to FIG. 4, the timing controller 150 generates a decoder 151 for decoding and outputting the input data DIN, and outputs the input signal D in response to the output signal of the decoder 151. A first latch LATCH1 for outputting and a second latch LATCH2 for outputting the output signal of the first latch LATCH1 as a gray amplifier control signal GAMPcs in response to the horizontal synchronizing signal HSYNC. do. In addition, the first latch LATCH1 is reset by the delayed horizontal synchronization signal DHSYNC in which the horizontal synchronization signal HSYNC is delayed to a predetermined delay value, thereby resetting the output signal to '0' to thereby reset the second latch LTHCH2. Will output The waveform diagram of the delay horizontal synchronization signal DHSYNC is shown in FIG.

이러한 구성을 갖는 타이밍 컨트롤러(150)의 동작특성을 도 6을 참조하여 설명하면 다음과 같다. An operation characteristic of the timing controller 150 having such a configuration will be described below with reference to FIG. 6.

입력 데이터(DIN)가 6비트([5:0])인 경우, 디코더(151)는 6비트의 입력 데이터(DIN)를 디코딩하여 64개의 출력 데이터(DOUT1~DOUT64)를 각각 출력한다. 제1 래치(LATCH1)는 디코더(151)로부터 출력된 출력 데이터(DOUT1~DOUT64)에 응답하여 입력 신호(D)를 그대로 출력신호로 출력한다. 이때, 입력 신호(D)는 항상 하이레벨(HIGH level; '1')이기 때문에 '1'이 출력된다. 제2 래치(LATCH2)는 수평 동기신호(HSYNC)의 로우레벨(LOW level; '0')에 응답하여 제1 래치(LATCH1)의 출력신호를 그레이 앰프 제어신호(GAMPcs)로 출력한다. 즉, 디코더(151)의 출력 데이터 (DOUT1~DOUT64)에 각각 대응되는 64개의 그레이 앰프 제어신호(GAMPcs1~GAMPcs63)를 출력한다. 한편, 제1 래치(LATCH1)은 지연 수평 동기신호(DHSYNC)에 의해 리셋되어 출력신호를 로우레벨로 리셋시킨다. 제2 래치(LATCH2)는 수평 동기신호(HSYNC)가 로우레벨이 들어 올 때까지 이전 제어신호(GAMPcs1~GAMPcs64)를 유지하게 된다. When the input data DIN is 6 bits ([5: 0]), the decoder 151 decodes the 6-bit input data DIN and outputs 64 output data DOUT1 to DOUT64, respectively. The first latch LATCH1 outputs the input signal D as an output signal in response to the output data DOUT1 to DOUT64 output from the decoder 151. At this time, since the input signal D is always at a high level '1', '1' is output. The second latch LATCH2 outputs the output signal of the first latch LATCH1 as a gray amplifier control signal GAMPcs in response to a low level '0' of the horizontal synchronization signal HSYNC. That is, 64 gray amplifier control signals GAMPcs1 to GAMPcs63 respectively corresponding to the output data DOUT1 to DOUT64 of the decoder 151 are output. On the other hand, the first latch LATCH1 is reset by the delay horizontal synchronizing signal DHSYNC to reset the output signal to a low level. The second latch LATCH2 maintains the previous control signals GAMPcs1 to GAMPcs64 until the horizontal synchronization signal HSYNC enters a low level.

상기와 같은 동작으로 수평 동기신호(HSYNC)의 한 주기 동안 입력 데이터(DIN)를 분석하여 64개의 그레이 앰프 제어신호(GAMPcs)를 생성하여 계조부(140)로 출력한다. In the above-described operation, the input data DIN is analyzed during one period of the horizontal synchronization signal HSYNC to generate 64 gray amplifier control signals GAMPcs and output them to the gray scale unit 140.

이러한 구성을 갖는 본 발명의 표시장치의 동작특성을 도 6을 참조하여 설명한다. Operation characteristics of the display device of the present invention having such a configuration will be described with reference to FIG.

도 6을 참조하면, 타이밍 컨트롤러(150)는 수평 동기신호(HSYNC)의 한 주기 동안 입력되는 N개의 입력 데이터(DIN)를 분석하여 입력 데이터(DIN)에 응답하여 2N 개의 그레이 앰프 제어신호(GAMPcs)를 생성하여 출력한다. 계조부(140)는 타이밍 컨트롤러(150)로부터 출력되는 2N개의 그레이 앰프 제어신호(AMPcs)에 응답하여 수직 동기신호(VSYNC) 주기 내에서 프론트 포치(front porch) 및 백 포치(back porch) 구간을 제외한 구간 동안 입력 데이터(DIN)에 대응하는 계조전압을 생성하여 출력한다. 소스 드라이버(120)는 타이밍 컨트롤러(150)로부터 입력된 수평 동기신호(HSYNC) 구간 동안 데이터 신호에 응답하여 계조부(140)로부터 전달된 계조전압을 이용하여 패널(110)의 데이터 라인으로 전송한다. 게이트 드라이버(130)는 타 이밍 컨트롤러(150)로부터 출력되는 수직 동기신호(VSYNC)에 응답하여 데이터 라인으로 전달된 계조전압을 게이트 라인(gate line)으로 전달한다. 이로써, 패널(110)이 구동된다. Referring to FIG. 6, the timing controller 150 analyzes N input data DIN inputted during one period of the horizontal synchronizing signal HSYNC and responds to the 2 N gray amplifier control signals in response to the input data DIN. Create and print GAMPcs). The gray scale 140 is a front porch and a back porch section within the vertical sync signal VSYNC period in response to the 2 N gray amplifier control signals AMPcs output from the timing controller 150. The grayscale voltage corresponding to the input data DIN is generated and output during the interval except for. The source driver 120 transmits to the data line of the panel 110 by using the gray voltage transmitted from the gray scale 140 in response to the data signal during the horizontal sync signal HSYNC period input from the timing controller 150. . The gate driver 130 transfers the gray voltage transferred to the data line to the gate line in response to the vertical sync signal VSYNC output from the timing controller 150. As a result, the panel 110 is driven.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 계조부를 구성하는 복수의 그레이 앰프를 동시에 모두 한번에 구동시키는 것이 아니라, 입력 데이터에 응답하여 선택적으로 선택된 그레이 앰프만을 동작시킴으로써 전력 소모를 최소화할 수 있다. As described above, according to the present invention, power consumption can be minimized by operating only the gray amplifier selectively selected in response to the input data, instead of simultaneously driving the plurality of gray amplifiers constituting the gradation unit all at once.

또한, 본 발명은 수평 동기신호로 계조부를 구성하는 그레이 앰프의 동작을 제어함으로써 수직 동기신호를 이용한 그레이 앰프 동작 제어 스킴(scheme)보다 전력 소모를 감소시킬 수 있다.In addition, the present invention can reduce the power consumption than the gray amplifier operation control scheme using the vertical synchronization signal by controlling the operation of the gray amplifier constituting the gradation unit with the horizontal synchronization signal.

Claims (6)

패널;panel; N비트(여기서, N은 정수)의 입력 데이터를 입력받아 2N 개의 제어신호를 출력하는 타이밍 컨트롤러;A timing controller that receives input data of N bits (where N is an integer) and outputs 2 N control signals; 상기 타이밍 컨트롤러로부터 출력되는 제어신호에 응답하여 계조전압을 출력하는 계조부; 및A gradation unit outputting a gradation voltage in response to a control signal output from the timing controller; And 상기 타이밍 컨트롤러로부터 출력되는 수평 동기신호와 데이터 신호에 응답하여 상기 계조부로부터 출력된 상기 계조전압으로 상기 패널을 구동시키는 소스 드라이버를 포함하되, And a source driver configured to drive the panel with the gray voltage output from the gray scale part in response to a horizontal sync signal and a data signal output from the timing controller. 상기 계조부는 상기 2N 개의 제어신호에 응답하여 독립적으로 동작하는 2N 개의 그레이 앰프로 구성된 플랫 패널 표시장치.The gradation portion a flat panel display device consisting of 2 N of gray amplifiers that operate independently in response to a control of the N 2 signal. 제 1 항에 있어서, The method of claim 1, 상기 타이밍 컨트롤러는, The timing controller, 상기 입력 데이터를 디코딩하는 디코더;A decoder for decoding the input data; 상기 디코더의 출력신호에 응답하여 입력 신호를 출력하는 제1 래치; 및A first latch outputting an input signal in response to an output signal of the decoder; And 상기 제1 래치의 출력신호를 입력받아 상기 수평 동기신호에 응답하여 상기 제어신호를 출력하는 제2 래치A second latch receiving the output signal of the first latch and outputting the control signal in response to the horizontal synchronization signal 을 포함하는 플랫 패널 표시장치.Flat panel display comprising a. 제 2 항에 있어서, The method of claim 2, 상기 제1 래치는 상기 수평 동기신호의 지연신호에 의해 리셋되는 플랫 패널 표시장치.And the first latch is reset by a delay signal of the horizontal synchronization signal. 제 2 항 또는 제 3 항에 있어서, The method of claim 2 or 3, 상기 제2 래치는 상기 수평 동기신호의 폴링 에지에 응답하여 상기 제어신호를 출력하는 플랫 패널 표시장치.And the second latch outputs the control signal in response to a falling edge of the horizontal synchronization signal. 삭제delete 패널과, N비트(여기서, N은 정수)의 입력 데이터를 입력받아 제어신호를 출력하는 타이밍 컨트롤러와, 상기 제어신호에 응답하여 계조전압을 출력하는 계조부와, 상기 타이밍 컨트롤러로부터 입력되는 수평 동기신호에 응답하여 상기 계조전압을 이용하여 상기 패널을 구동시키는 소스 드라이버로 이루어진 플랫 패널 표시장치의 구동방법에 있어서, A timing controller that receives a panel, input data of N bits (where N is an integer), and outputs a control signal, a gradation unit that outputs a gradation voltage in response to the control signal, and a horizontal synchronization input from the timing controller A driving method of a flat panel display device comprising a source driver for driving the panel using the gray scale voltage in response to a signal. 상기 수평 동기신호 구간 동안 상기 N비트의 입력 데이터를 입력받아 2N개의 상기 제어신호를 생성하는 단계; Generating 2 N control signals by receiving the N bits of input data during the horizontal synchronization signal period; 상기 2N개의 제어신호에 응답하여 서로 독립적으로 상기 계조부의 2N 개의 그레이 앰프를 동작시켜 상기 계조전압을 생성하는 단계; 및Generating the gradation voltage by operating 2 N gray amplifiers of the gradation unit independently of each other in response to the 2 N control signals; And 상기 계조전압을 이용하여 상기 패널을 구동시키는 단계Driving the panel using the gray voltage; 를 포함하는 플랫 패널 표시장치의 구동방법.Driving method of a flat panel display device comprising a.
KR1020050121183A 2005-12-09 2005-12-09 Flat panel display and driving method thereof KR100757663B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050121183A KR100757663B1 (en) 2005-12-09 2005-12-09 Flat panel display and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050121183A KR100757663B1 (en) 2005-12-09 2005-12-09 Flat panel display and driving method thereof

Publications (2)

Publication Number Publication Date
KR20070060944A KR20070060944A (en) 2007-06-13
KR100757663B1 true KR100757663B1 (en) 2007-09-10

Family

ID=38356890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050121183A KR100757663B1 (en) 2005-12-09 2005-12-09 Flat panel display and driving method thereof

Country Status (1)

Country Link
KR (1) KR100757663B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050060221A (en) * 2003-12-16 2005-06-22 엘지.필립스 엘시디 주식회사 Apparatus for driving liquid crystal display
KR20050115039A (en) * 2004-06-03 2005-12-07 삼성에스디아이 주식회사 Liquid crystal display and driving method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050060221A (en) * 2003-12-16 2005-06-22 엘지.필립스 엘시디 주식회사 Apparatus for driving liquid crystal display
KR20050115039A (en) * 2004-06-03 2005-12-07 삼성에스디아이 주식회사 Liquid crystal display and driving method thereof

Also Published As

Publication number Publication date
KR20070060944A (en) 2007-06-13

Similar Documents

Publication Publication Date Title
JP4939847B2 (en) Flat panel display device and operation method thereof
KR101126487B1 (en) Mehtod and apparatus for driving data of liquid crystal display
US20060193002A1 (en) Drive circuit chip and display device
KR101650779B1 (en) Single-chip display-driving circuit, display device and display system having the same
US8040362B2 (en) Driving device and related output enable signal transformation device in an LCD device
KR20150127500A (en) Source driver and Display device comprising thereof
EP1437708A1 (en) LEVEL CONVERSION CIRCUIT&amp;comma; DISPLAY APPARATUS&amp;comma; AND CELLULAR TERMINAL APPARATUS
JP2011039205A (en) Timing controller, image display device, and reset signal output method
KR20180002678A (en) Source driver and liquid crystal display device
JP2007010894A (en) Driving circuit and display device
TW200629207A (en) Liquid crystal display and driving method thereof
KR100760935B1 (en) Circuit for driving data in a liquid crystal display device
KR102170087B1 (en) Driving Circuit And Display Device Including The Same
KR100757663B1 (en) Flat panel display and driving method thereof
JP2010039208A (en) Gate line drive circuit
KR102066135B1 (en) Liquid crystal display device and driving method thereof
KR20110070159A (en) Driving circuit for display device
US8723896B2 (en) Driver IC, panel driving system, and panel driving method
JP6398240B2 (en) Display driver, electro-optical device, and electronic device
KR100764049B1 (en) Gate line driving device and driving method for thin film transistor liquid crystal display
KR20090071083A (en) Data operating circuit for liquid crystal display device
KR101212157B1 (en) Data driving circuit, apparatus and method for driving of flat panel display device using the same
KR101213924B1 (en) Liquid crystal display device and method for driving the same
TW200717390A (en) Display driving apparatus and method for controlling output gray voltage level
KR20150027650A (en) Driving circuit of display device and method for driving the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 12