KR100755124B1 - Method for forming gate to improve characteristics of goi in semiconductor devices - Google Patents

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Abstract

A method for forming a gate in a semiconductor is provided to prevent generation of a void in an edge of a gate poly by forming a sidewall of the gate poly using an Al2O3 layer. A gate poly(404) is formed on a silicon substrate(400) with an isolation film, and then a poly oxide layer(406) is applied on the gate poly. A gate oxide layer(402) formed on an edge of the gate poly is subjected to wet etching in the process of cleaning the poly oxide layer. An Al2O3 layer(408) is formed as a sidewall of the gate poly through atomic layer deposition, and then the gate poly is applied with an oxide layer(410) to form a gate.

Description

ＧＯＩ 특성을 개선하는 반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE TO IMPROVE CHARACTERISTICS OF GOI IN SEMICONDUCTOR DEVICES }TECHNICAL FIELD OF THE INVENTION A gate formation method of a semiconductor device that improves the BOH characteristics TECHNICAL FIELD

도 1a 내지 도 1b는 종래 반도체 소자의 게이트 형성 공정 수순도,1A to 1B are flowcharts illustrating a gate forming process of a conventional semiconductor device;

도 2는 종래 게이트 에지부로의 포지티브 이온 충격에 의한 게이트 산화막 열화 예시도,2 is a diagram illustrating a gate oxide film deterioration due to a positive ion bombardment to a conventional gate edge portion.

도 3은 종래 폴리 핑거 패턴에서의 게이트 누설전류 그래프,3 is a gate leakage current graph in a conventional poly finger pattern,

도 4a 내지 도 4c는 본 발명의 실시 예에 따른 GOI 특성을 개선하는 반도체 소자의 게이트 형성 공정 수순도.4A to 4C are flowcharts illustrating a gate forming process of a semiconductor device for improving GOI characteristics according to an embodiment of the inventive concept.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

400 : 실리콘 기판 402 : 게이트 산화막400: silicon substrate 402: gate oxide film

404 : 게이트 폴리 406 : 폴리 산화막404: gate poly 406: poly oxide film

408 : Al2O3막 410 : CVD 산화막408 Al 2 O 3 film 410 CVD oxide film

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 GOI(Gate Oxide Integrity) 특성을 개선하는 반도체 소자의 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate of a semiconductor device, and more particularly, to a method of forming a gate of a semiconductor device for improving a gate oxide integrity (GOI) characteristic.

통상적으로, GOI는 반도체 소자의 게이트 산화막의 품질정도를 말하는 것으로 반도체 소자의 집적화가 가속화됨에 따라 소자의 크기가 크기 점점 작아지면서 GOI 특성 강화가 매우 중요한 사안으로 대두되고 있다.In general, GOI refers to the quality of the gate oxide film of a semiconductor device, and as the integration of semiconductor devices is accelerated, the size of the device becomes smaller and smaller, and the enhancement of GOI characteristics is a very important issue.

도 1a 내지 도 1b는 종래 반도체 소자의 게이트 형성 공정 수순도를 도시한 것으로, 위 도 1a 내지 도 1b를 참조하여 종래 게이트 형성 공정을 살펴보면, 도 1에서 보여지는 바와 같이 먼저 소자 분리막(101)이 형성된 실리콘 기판(100)상에 게이트 산화막(gate oxide)(102) 및 게이트 폴리(104)를 형성한 후, 게이트 폴리에 폴리 산화막(poly oxide)(106)을 도포시킨다. 이어 도 1b에서 보여지는 바와 같이 CVD(Chemical Vapor Deposition) 방식으로 게이트 폴리(gate poly)(104)와 실리콘 기판 전면에 산화막(108)을 도포시킨 후, 게이트 양측면의 활성 영역상에 소오스/드레인을 위한 불순물을 주입하여 반도체 소자를 형성하게 된다.1A to 1B illustrate a gate forming process flow chart of a conventional semiconductor device. Referring to FIG. 1A to FIG. 1B, a conventional gate forming process will be described with reference to FIGS. 1A to 1B. After the gate oxide 102 and the gate poly 104 are formed on the formed silicon substrate 100, a poly oxide 106 is coated on the gate poly. Subsequently, as shown in FIG. 1B, the gate poly 104 and the oxide film 108 are applied to the entire surface of the silicon substrate by a chemical vapor deposition (CVD) method, and then the source / drain is formed on the active regions on both sides of the gate. Injecting impurities to form a semiconductor device.

그러나, 위와 같은 종래 게이트 형성공정에서는 도 2에서 보여지는 바와 같이, 게이트 에지(gate edge)부의 포지티브 이온 충격(positive ion bombardment)(200)에 의한 게이트 산화막(102)의 열화와, 게이트 에지부(107) 게이트 산화막(102)의 열화로 인한 불순물의 침투 또는 오염물의 확산으로 GOI 특성이 열화되는 문제점이 있었다.However, in the above conventional gate forming process, as shown in FIG. 2, the gate oxide film 102 is deteriorated by the positive ion bombardment 200 of the gate edge and the gate edge portion ( 107) There is a problem that GOI characteristics are deteriorated due to infiltration of impurities or diffusion of contaminants due to deterioration of the gate oxide layer 102.

도 3은 폴리 핑거(poly finger) GOI 패턴에서의 I-V 특성을 도시한 그래프로, 폴리 핑거 패턴의 개수가 늘어남에 따라서 중간 전기 필드(medium electric field) 영역에서 게이트 누설 전류(leakage)가 증가하여 GOI 특성이 열화되는 것을 알 수 있으며, 이는 위 도 2에서 설명한 바와 같이, 게이트 식각 시 포지티브 이온 충격에 의해서 게이트 에지부(107) 즉, High voltage쪽의 게이트 산화막에 열화가 발생되어 게이트 누설전류가 증가하기 때문이다. FIG. 3 is a graph illustrating IV characteristics of a poly finger GOI pattern. As the number of poly finger patterns increases, gate leakage current increases in a medium electric field region, thereby increasing the GOI. It can be seen that the characteristics are deteriorated. As described above with reference to FIG. 2, the gate edge portion 107, that is, the gate oxide layer on the high voltage side, is deteriorated by the positive ion impact during the gate etching, thereby increasing the gate leakage current. Because.

따라서, 본 발명의 목적은 GOI(Gate Oxide Integrity) 특성을 개선하는 반도체 소자의 게이트 형성 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for forming a gate of a semiconductor device to improve the gate oxide integrity (GOI) characteristics.

상술한 목적을 달성하기 위한 본 발명은 GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법으로서, (a)소자 분리막이 형성된 실리콘상 게이트 폴리를 형성하는 단계와, (b)상기 게이트 폴리를 폴리 산화막으로 도포시키는 단계와, (c)상기 게이트 폴리 에지부의 게이트 산화막을 상기 폴리 산화막 전세정 공정에서 습식식각시키는 단계와, (d)ALD방식의 Al2O3막을 상기 게이트 폴리의 측벽으로 형성시키는 단계와, (e)상기 Al2O3막의 측벽이 형성된 게이트 폴리를 산화막으로 도포하여 게이트를 형성시키는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a method of forming a gate of a semiconductor device to improve the GOI characteristics, comprising the steps of (a) forming a silicon gate poly with a device isolation film, and (b) the gate poly as a poly oxide film and a step of coating, (c) step and, (d) of the ALD system Al 2 O 3 film of the gate poly-edge of the gate oxide film is wet etched from the poly oxide charter information process comprising the steps of forming a side wall of the gate poly and (e) coating the gate poly with the sidewalls of the Al 2 O 3 film formed thereon to form a gate.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the preferred embodiment according to the present invention.

도 4a 내지 도 4c는 본 발명의 실시 예에 따른 GOI 특성을 개선하는 반도체 소자의 게이트 형성 공정 수순도를 도시한 것이다. 이하 상기 도 4a 내지 도 4c를 참조하여 본 발명의 실시 예를 상세히 설명한다. 4A to 4C illustrate a gate forming process flowchart of a semiconductor device for improving GOI characteristics according to an exemplary embodiment of the inventive concept. Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 4A to 4C.

먼저 도 4a에서와 같이, 소자 분리막(401)이 형성된 실리콘 기판(400)상에 게이트 채널 형성을 위한 게이트 산화막(gate oxide)(402)을 증착시키고, 상기 게이트 산화막(402)이 형성된 실리콘 기판상에 게이트 전극 형성을 위한 폴리 실리콘을 증착시킨 후, 포토레지스트 마스크를 이용하여 게이트 폴리와 게이트 산화막을 순차적으로 식각하여 게이트 폴리(gate poly)(404)를 형성시킨다.First, as shown in FIG. 4A, a gate oxide 402 for forming a gate channel is deposited on a silicon substrate 400 on which the device isolation layer 401 is formed, and then on the silicon substrate on which the gate oxide layer 402 is formed. After depositing polysilicon for forming a gate electrode on the substrate, a gate poly and a gate oxide layer are sequentially etched using a photoresist mask to form a gate poly 404.

이어 도 4b에서와 같이, 게이트 폴리(404)에 폴리 산화막(poly oxide)(406)을 도포시킨 후, 포지티브 이온 충격에 의해서 게이트 에지부(405)의 손상받은 게이트 산화막(402)을 폴리 산화막 전세정공정(pre-cleaning) 시에 기존 공정보다 더 많은 습식식각(wet etch)을 진행해서 게이트 에지부(405)의 게이트 산화막(402)을 식각시킨다.Subsequently, as shown in FIG. 4B, the poly oxide 406 is applied to the gate poly 404, and then the gate oxide 402 of the gate edge 405 damaged by the positive ion bombardment is transferred to the poly oxide film. During the pre-cleaning process, more wet etching is performed than the conventional process to etch the gate oxide layer 402 of the gate edge portion 405.

그런 후, 도 4c에서와 같이, 게이트 폴리(404)와 실리콘 기판 전면에 ALD(Atomic Layer Deposition) 방식의 Al2O3를 증착하여 게이트 폴리(404)를 Al2O3막(408)으로 도포시킨 후, 게이트 폴리(404)상 도포된 Al2O3막(408) 상으로 CVD 방식을 이용한 산화막(410)을 증착시켜 게이트 전극을 완성시키게 된다. Thereafter, as shown in FIG. 4C, Al 2 O 3 of an ALD (Atomic Layer Deposition) method is deposited on the gate poly 404 and the silicon substrate to apply the gate poly 404 to the Al 2 O 3 film 408. After the deposition, the oxide film 410 using the CVD method is deposited on the Al 2 O 3 film 408 coated on the gate poly 404 to complete the gate electrode.

이때, 게이트 폴리를 CVD 방식의 산화막으로 도포하여 측벽(side wall)을 형성하는 종래와는 달리, 위와 같이 Al2O3막을 증착시키는 것은, 본 발명에서 폴리 산 화막 전세정 공정시 습식식각을 종래의 공정 방법보다 더 많이 진행하도록 하고 있어, 게이트 산화막이 게이트 폴리 에지부 쪽으로 더 많이 식각됨에 따라, CVD 방식이 가지는 스텝 커버리지(step coverage)의 한계로 인해 보이드(void) 발생의 문제점이 있기 때문이다.In this case, unlike the conventional method of forming a side wall by applying the gate poly with an CVD oxide film, the deposition of the Al 2 O 3 film as described above, the conventional wet etching during the poly-oxide pre-cleaning process in the present invention This is because the gate oxide film is more etched toward the gate poly edge part because of the limitation of the step coverage of the CVD method. .

즉, 종래 CVD 방식의 산화막을 이용하여 게이트 폴리의 측벽을 형성 시에는 CVD 방식이 가지고 있는 스텝 커버리지의 한계로 인해 게이트 폴리 하부 에지부(405)에 보이드를 발생시키는 문제점이 있어, 본 발명에서는 이를 방지하고자 ALD방식의 Al2O3막(408)을 먼저 증착시켜 보이드 발생을 방지시키게 되는 것이다.That is, when the sidewall of the gate poly is formed by using the oxide film of the conventional CVD method, there is a problem in that voids are generated in the gate poly lower edge portion 405 due to the limitation of the step coverage of the CVD method. To prevent the ALD Al 2 O 3 film 408 is deposited first to prevent the generation of voids.

이때, 위 ALD 방식의 Al2O3막은 Al(CH3)(3)(TMA)와 H2O를 사용하여 증착하며, 또한 250℃∼500℃의 낮은 온도에서도 증착할 수 있고, 플라즈마(Plasma)방식을 사용하지 않으므로 플라즈마로 유발된(induced) 손상의 위험성이 존재하지 않는다.At this time, the Al 2 O 3 film of the ALD method is deposited using Al (CH 3) (3) (TMA) and H 2 O, and also can be deposited at a low temperature of 250 ℃ to 500 ℃, plasma (Plasma) There is no risk of damage induced by plasma since the method is not used.

상기한 바와 같이 본 발명에서는, GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법에 있어서, 게이트 폴리 산화막 도포 후, ALD 방식의 Al2O3막으로 게이트 폴리의 측벽을 형성함으로써, CVD 방식의 산화막으로 게이트 폴리의 측벽 형성시 CVD 방식의 스텝 커버리지 한계로 인한 게이트 폴리 에지부에서의 보이드 발생을 방지시킬 수 있게 된다.As described above, in the present invention, in the method of forming a gate of a semiconductor device that improves GOI characteristics, after the gate poly oxide film is applied, the sidewalls of the gate poly are formed with an ALD Al 2 O 3 film to form an CVD oxide film. It is possible to prevent the generation of voids in the gate poly edge portion due to the step coverage limit of the CVD method when forming the sidewall of the gate poly.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여 져야 한다.Meanwhile, in the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the invention should be defined by the claims rather than by the described embodiments.

이상에서 설명한 바와 같이, 본 발명에서는, GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법에 있어서, 게이트 폴리 산화막 도포 후, ALD 방식의 Al2O3막으로 게이트 폴리의 측벽을 형성함으로써, CVD 방식의 산화막으로 게이트 폴리의 측벽 형성시 CVD 방식의 스텝 커버리지 한계로 인한 게이트 폴리 에지부에서의 보이드 발생을 방지시킬 수 있는 이점이 있다.As described above, in the present invention, in the method of forming a gate of a semiconductor device that improves GOI characteristics, after the gate poly oxide coating is applied, the sidewalls of the gate poly are formed with an ALD Al 2 O 3 film to form a CVD method. When forming sidewalls of the gate poly with an oxide film, there is an advantage in that voids are generated at the gate poly edge due to the step coverage limitation of the CVD method.

Claims (3)

GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법으로서,As a gate forming method of a semiconductor device to improve GOI characteristics, (a)소자 분리막이 형성된 실리콘 기판상 게이트 폴리를 형성하는 단계와,(a) forming a gate poly on the silicon substrate on which the device isolation film is formed; (b)상기 게이트 폴리를 폴리 산화막으로 도포시키는 단계와,(b) applying the gate poly with a poly oxide film; (c)상기 게이트 폴리 에지부의 게이트 산화막을 상기 폴리 산화막 전세정 공정에서 습식식각시키는 단계와,(c) wet etching the gate oxide film of the gate poly edge part in the poly oxide film pre-cleaning process; (d)ALD방식의 Al2O3막을 상기 게이트 폴리의 측벽으로 형성시키는 단계와,(d) forming an ALD Al 2 O 3 film as the sidewall of the gate poly; (e)상기 Al2O3막의 측벽이 형성된 게이트 폴리를 산화막으로 도포하여 게이트를 형성시키는 단계(e) forming a gate by applying a gate poly having a sidewall of the Al 2 O 3 film to an oxide film 를 포함하는 GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법.Gate forming method of a semiconductor device to improve the GOI characteristics comprising a. 제1항에 있어서,The method of claim 1, 상기 Al2O3막은, 250∼500℃의 온도 범위에서 생성되는 것을 특징으로 하는 GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법.The Al 2 O 3 film is produced in a temperature range of 250 to 500 ° C. The method for forming a gate of a semiconductor device, improving GOI characteristics. 제1항에 있어서,The method of claim 1, 상기 (e)단계에서, 상기 게이트 폴리에 도포되는 산화막은, CVD 방식으로 증착되는 것을 특징으로 하는 GOI 특성을 개선하는 반도체 소자의 게이트 형성 방법.In the step (e), the oxide film is applied to the gate poly, the gate forming method of the semiconductor device to improve the GOI characteristics, characterized in that deposited by CVD method.
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