KR100752385B1 - Organic light emitting display device and the fabricating method of the same - Google Patents

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KR100752385B1
KR100752385B1 KR1020060102537A KR20060102537A KR100752385B1 KR 100752385 B1 KR100752385 B1 KR 100752385B1 KR 1020060102537 A KR1020060102537 A KR 1020060102537A KR 20060102537 A KR20060102537 A KR 20060102537A KR 100752385 B1 KR100752385 B1 KR 100752385B1
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손현철
정창용
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삼성에스디아이 주식회사
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Abstract

An organic light emitting display device and a manufacturing method thereof are provided to enhance the operation reliability of the display device by preventing a pixel shrinkage phenomenon. A TFT(Thin Film Transistor)(115) is formed on a substrate(100). A protective film(170) is arranged to cover an overall surface of the substrate. A first planarization film(180a) is formed on the protective film in an island shape and exposes a portion of the protective film. A second planarization film(180b) is formed on an overall surface of the substrate including the first planarization film. A pixel electrode(200) is formed on the second planarization film and connected to one of the source/drain electrodes of the TFT through a via-hole formed on the second planarization film. An organic film pattern(320') includes at least one light emitting layer formed on the pixel electrode. An upper electrode(330) is arranged on the organic film pattern.

Description

유기 전계 발광표시장치 및 그 제조 방법 {Organic Light Emitting Display Device and The Fabricating method of The Same} Organic Light Emitting Display Device and The Fabricating method of The Same

도 1은 종래의 유기 전계 발광표시장치의 제조 방법에 관한 단면도이고,1 is a cross-sectional view of a method of manufacturing a conventional organic light emitting display device.

도 2는 본 발명의 실시예에 따른 유기 전계 발광표시장치의 제조방법에 관한 단면도이고,2 is a cross-sectional view of a method of manufacturing an organic light emitting display device according to an embodiment of the present invention;

도 3은 종래의 유기 전계 발광표시장치의 평면을 광학현미경으로 찍은 사진이다.3 is a photograph taken with an optical microscope of a plane of a conventional organic electroluminescent display.

<도면부호에 대한 간단한 설명><Brief Description of Drawings>

180a : 제 1 평탄화막180a: first planarization film

180b : 제 2 평탄화막180b: second planarization film

200 : 화소 전극200: pixel electrode

160a : 드레인 전극160a: drain electrode

160b : 소스 전극160b: source electrode

170 : 보호막170: shield

본 발명은 유기 전계 발광표시장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 제 1 평탄화막을 아일랜드 형태로 형성하고 제 2 평탄화막을 형성함으로써 평탄화 유기막 이전 공정의 단차를 제거하고, 평탄화막의 두께를 최소로 하여 화소 수축(pixel Shrinkage)을 개선하는 유기 전계 발광표시장치의 제조방법에 관한 것이다.The present invention relates to an organic light emitting display device and a method of manufacturing the same. More particularly, the first planarization layer is formed in an island shape, and the second planarization layer is formed to remove the step of the process before the planarization organic layer and to reduce the thickness of the planarization layer. The present invention relates to a method of manufacturing an organic light emitting display device that minimizes pixel shrinkage.

고도의 정보화 시대가 도래함에 따라 신속, 정확한 정보를 손안에서 얻고자 하는 요구가 많아지면서, 가볍고 얇아서 휴대하기가 편하고 정보 처리 속도가 빠른 디스플레이 장치에 대한 개발이 급속하게 이루어지고 있다. 기존의 CRT는 중량, 체적 및 소비전력이 크고, LCD는 공정의 복잡성, 좁은 시야각, 대조비 및 대면적화에 대한 기술적인 한계가 있었다. 이와 같은 문제점들을 보완한 유기 전계 발광표시장치가 차세대 디스플레이로서 급상승하고 있다.With the advent of the high information age, there is an increasing demand for obtaining fast and accurate information in the hand, and the development of a display device that is light and thin, easy to carry, and has a high information processing speed is rapidly being made. Conventional CRTs have high weight, volume, and power consumption, and LCDs have technical limitations on process complexity, narrow viewing angles, contrast ratios, and large area. Organic electroluminescent display devices that solve these problems are rapidly rising as the next generation display.

유기 전계 발광표시장치는 유기 발광층을 포함한 유기막에 전압을 인가하여 줌으로써 전자와 정공이 발광층내에서 재결합하여 빛을 발생하는 자체 발광형으로써 LCD와 같은 백라이트가 필요하지 않아 경량박형이 가능할 뿐만 아니라 공정을 단순화 시킬 수 있으며, 응답속도는 CRT와 같은 수준이며, 소비 전력 측면에서도 유리하다.The organic light emitting display device is a self-luminous type in which electrons and holes are recombined in the light emitting layer to generate light by applying a voltage to the organic layer including the organic light emitting layer. The response speed is the same as the CRT, and it is advantageous in terms of power consumption.

일반적으로, 유기 전계 발광표시장치는 양극 및 음극 사이에 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층 등의 여러 층으로 이루어져 있으며, 상기의 유기 전계 발광표시장치에 R, G 및 B의 삼원색을 나타내는 발광층을 패터닝함으로서 풀칼라를 구현할 수 있다.In general, an organic light emitting display device includes a plurality of layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer between an anode and a cathode. Full color can be realized by patterning a light emitting layer showing three primary colors of.

상기 다층의 유기막은 섀도우 마스크를 이용한 진공증착법 또는 통상적인 광식각법을 이용하여 유기막 패턴을 형성할 수 있으나 진공 증착법의 경우에는 유기막을 미세 패턴으로 형성하는데 어려움이 있어 완벽한 풀칼라 구현이 쉽지 않으며, 광식각법인 경우에는 현상액 또는 식각액에 의해 유기막의 손상으로 수명 및 효율 등의 발광 특성이 나빠지는 문제점이 있다. The multilayer organic film may form an organic film pattern using a vacuum deposition method or a conventional optical etching method using a shadow mask, but in the case of the vacuum deposition method, it is difficult to form the organic film in a fine pattern, so it is not easy to realize a full color. In the case of the photoetching method, there is a problem in that light emission characteristics such as lifetime and efficiency are deteriorated due to damage of the organic layer by the developer or the etchant.

도 1 은 종래의 유기 전계 발광표시장치의 제조 공정을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a manufacturing process of a conventional organic light emitting display device.

도 1 을 참고하면, 절연기판(10)상에 버퍼층(11)이 형성되어, 상기 버퍼층 상(11)에 박막트랜지스터(20)가 형성된다.Referring to FIG. 1, a buffer layer 11 is formed on an insulating substrate 10, and a thin film transistor 20 is formed on the buffer layer 11.

상기 박막트랜지스터(20)는 상기 버퍼층(11)상에 형성된 반도체층(21),게이트 절연막(12),게이트 전극(22), 층간 절연막(13) 그리고 상기 층간 절연막 상에 소오스/드레인 전극 물질로 소오스/드레인 전극(23,23')이 이루어진다.The thin film transistor 20 is formed of a source / drain electrode material on the semiconductor layer 21, the gate insulating layer 12, the gate electrode 22, the interlayer insulating layer 13, and the interlayer insulating layer formed on the buffer layer 11. Source / drain electrodes 23, 23 'are made.

이어서, 상기 박막트랜지스터(20)를 포함하는 상기 층간 절연막(13)의 전면에 걸쳐 보호막(14)을 형성하고, 상기 보호막(14) 상부에 평탄화막(15)을 형성하고 드레인 전극(23')의 소정 부분을 노출시키기 위한 비아홀(41)을 형성한다.Subsequently, a passivation layer 14 is formed over the entire surface of the interlayer insulating layer 13 including the thin film transistor 20, a planarization layer 15 is formed on the passivation layer 14, and the drain electrode 23 ′ is formed. A via hole 41 is formed to expose a predetermined portion of the.

상기 비아홀(41)을 통하여 드레인 전극(23')의 노출된 소정부분과 접하는 화소전극(42)을 형성한다.The pixel electrode 42 is formed to contact the exposed portion of the drain electrode 23 ′ through the via hole 41.

이때, 상기 화소 전극(42)상의 개구부를 제외한 부분에 화소정의막(16)을 형 성하고, 상기 화소 전극(42) 상의 개구부 영역에 유기발광층을 포함한 유기막층(62')을 형성하고, 기판 전면에 걸쳐 상부 전극(17)을 형성한다.In this case, a pixel defining layer 16 is formed in a portion except for the opening on the pixel electrode 42, and an organic layer 62 ′ including an organic light emitting layer is formed in the opening region on the pixel electrode 42. The upper electrode 17 is formed over the entire surface.

이때, 상기 기판의 박막 트랜지스터(20)에 의한 단차를 극복하기 위하여 평탄화막을 형성하지만, 박막트랜지스터가 형성되는 영역이 높기 때문에 평탄화막(16)을 두껍게 형성해야 한다. 일반적으로 평탄화막은 두껍게 형성하면 평탄화도가 증가하고, 기생 캐패시터를 방지해 주는 장점이 있어 2.5㎛ 정도의 두께로 형성했다. 그러나 두꺼운 평탄화막을 형성하기 위해서는 긴 공정시간이 요구되는 단점이 있다. 또한, 평탄화막은 아크릴계, 폴리이미드, 광감성 레지스트 등의 유기막을 이용하여 형성하는데, 상기 유기막은 고온에서 아웃개스를 방출하여 유기발광층에 영향을 주어, 유기발광층을 열화시킬 수 있고, 이 때문에 화소수축(pixel shrinkage)를 일으킬 수 있는 문제점이 있다.In this case, the planarization film is formed to overcome the step difference caused by the thin film transistor 20 of the substrate, but the planarization film 16 should be formed thick because the region where the thin film transistor is formed is high. In general, when the planarization film is formed thick, the planarization degree is increased, and the parasitic capacitor is prevented. However, a long process time is required to form a thick planarization film. In addition, the planarization film is formed using an organic film such as acrylic, polyimide, photosensitive resist, and the like, which emits outgas at a high temperature and affects the organic light emitting layer, thereby deteriorating the organic light emitting layer, and thus, pixel shrinkage. There is a problem that can cause (pixel shrinkage).

한편, 도 3은 종래의 유기 전계 발광표시장치의 평면을 광학현미경으로 촬영한 사진으로, 'a' 부분의 명암의 차이로 유기 전계 발광표시장치 내에 단차가 있음을 알 수 있다. 명암이 어두운 부분이 밝은 부분보다 높이가 낮은 부분이다. Meanwhile, FIG. 3 is a photograph taken by an optical microscope of a plane of a conventional organic electroluminescent display, and it can be seen that there is a step in the organic electroluminescent display due to a difference in contrast between the 'a' portions. The darker areas are lower than the brighter areas.

본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 보완하기 위한 것으로, 본 발명의 목적은 평탄화막의 증착구조를 변경하여 두께를 최대한 얇게하여 화소 수축을 방지하면서 평탄화도도 개선되는 유기 전계 발광표시장치 및 그 제조방법에 관한 것이다.The technical problem to be achieved by the present invention is to compensate for the problems of the prior art described above, an object of the present invention is to change the deposition structure of the planarization film to make the thickness as thin as possible to prevent pixel shrinkage while improving the degree of flatness of the organic electroluminescence A display device and a method of manufacturing the same.

유기 전계 발광표시장치 및 그 제조 방법에 관한 것으로서, 더 상세하게는 기판; 상기 기판 상에 형성된 박막트랜지스터; 상기 박막트랜지스터를 포함하는 기판 전면에 걸쳐 위치하는 보호막; 상기 보호막 상에 아일랜드 형태로 형성되어, 상기 보호막의 일부를 노출시키도록 형성되는 제 1 평탄화막; 상기 제 1 평탄화막을 포함한 기판 전면에 위치하는 제 2 평탄화막; 상기 제 2 평탄화막 상에 형성되어 있으며, 상기 제 2 평탄화막에 형성된 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극 중 어느 하나의 전극과 연결되어 있는 화소전극; 상기 화소전극 상에 위치하는 적어도 발광층을 포함하는 유기막층 패턴; 및 상기 유기막층 패턴 상에 위치하는 상부전극을 포함하는 것을 특징으로 하는 유기 전계 발광표시장치에 관한 것이다.An organic electroluminescent display and a method of manufacturing the same, more specifically, a substrate; A thin film transistor formed on the substrate; A passivation layer positioned over the entire surface of the substrate including the thin film transistor; A first planarization layer formed on the passivation layer in an island shape to expose a portion of the passivation layer; A second planarization layer on a front surface of the substrate including the first planarization layer; A pixel electrode formed on the second planarization layer and connected to one of the source / drain electrodes of the thin film transistor through a via hole formed in the second planarization layer; An organic film layer pattern including at least a light emitting layer on the pixel electrode; And an upper electrode disposed on the organic film layer pattern.

또한, 기판을 제공하고, 상기 기판 상에 박막 트랜지스터를 형성하고, 상기 박막 트랜지스터를 포함하는 상기 기판 전면에 걸쳐 보호막을 형성하고, 상기 보호막 상에 위치하여 일부영역에 아일랜드 형태로 형성되어, 상기 보호막의 일부를 노출시키도록 제 1 평탄화막을 형성하고, 상기 제 1 평탄화막을 포함한 기판 전면에 제 2 평탄화막을 형성하고, 상기 제 2 평탄화막 상의 일부영역에 형성되어 있으며, 상기 제 2 평탄화막에 형성된 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극 중 어느 하나의 전극과 연결되어 있는 화소전극을 형성하고, 상기 화소전극 상에 적어도 발광층을 포함하는 유기막층 패턴을 형성하고, 상기 유기막층 패턴 상에 상부전극을 형성하는 것을 포함하는 것을 특징으로 하는 유기 전계 발광표시장 치의 제조 방법에 관한 것이다.In addition, a substrate is provided, a thin film transistor is formed on the substrate, a protective film is formed over the entire surface of the substrate including the thin film transistor, and is disposed on the protective film and formed in an island shape in a partial region. A first planarization layer is formed to expose a portion of the second planarization layer, a second planarization layer is formed on the entire surface of the substrate including the first planarization layer, and is formed in a partial region on the second planarization layer, and a via hole formed in the second planarization layer A pixel electrode connected to any one of the source / drain electrodes of the thin film transistor is formed, an organic layer pattern including at least a light emitting layer is formed on the pixel electrode, and an upper electrode on the organic layer pattern In the method of manufacturing an organic light emitting display device comprising the step of forming a It is about.

도 2는 본 발명의 실시예에 따른 유기 전계 발광표시장치의 단면도이다.2 is a cross-sectional view of an organic light emitting display device according to an exemplary embodiment of the present invention.

이하, 도 2를 참고하여 본 발명을 설명하면, 기판(100) 상에 박막 트랜지스터(115)가 위치한다. 더욱 상세하게 설명하면, 상기 기판(100) 상에 상기 기판(100)으로부터 유출되는 불순물을 막아주기 위한 버퍼층(110)이 위치할 수 있다. 상기 버퍼층(110) 상에 다결정 실리콘이며, 불순물을 주입하여 소스/드레인 영역(120b/120a)과 채널 영역(102c)으로 이루어져 있는 반도체층(120)이 위치한다. 그리고 상기 반도체층(120) 상에 게이트 절연막(130)이 위치하며, 상기 게이트 절연막(130) 상에서는 상기 반도체층(120) 상부에 게이트 전극(140)이 위치한다. 그리고 나서, 상기 게이트 전극(140) 상에 층간 절연막(150)이 위치하며, 상기 층간 절연막(150) 상에 소오스/드레인 전극(160b,160a)이 위치함으로서 박막 트랜지스터(115)가 형성된다. 상기 서술한 구조는 탑 게이트(top gate) 구조이나 바텀 게이트(bottom gate) 구조에도 적용될 수 있다.Hereinafter, referring to FIG. 2, the thin film transistor 115 is positioned on the substrate 100. In more detail, a buffer layer 110 may be disposed on the substrate 100 to prevent impurities flowing out of the substrate 100. A semiconductor layer 120 is formed on the buffer layer 110 and includes a source / drain region 120b / 120a and a channel region 102c by implanting impurities. A gate insulating layer 130 is positioned on the semiconductor layer 120, and a gate electrode 140 is positioned on the semiconductor layer 120 on the gate insulating layer 130. Then, the interlayer insulating layer 150 is positioned on the gate electrode 140, and the source / drain electrodes 160b and 160a are positioned on the interlayer insulating layer 150, thereby forming the thin film transistor 115. The above-described structure can also be applied to a top gate structure or a bottom gate structure.

이후, 상기 박막 트랜지스터(115) 상에 보호막(170)이 위치할 수 있다. 여기서 상기 보호막은(170)은 무기물질로 이루어 질 수 있다. 이를테면, 상기 보호막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막과 실리콘 질화막의 적층막 중에서 선택된 하나의 물질로 이루어질 수 있다.Thereafter, the passivation layer 170 may be positioned on the thin film transistor 115. The protective film 170 may be made of an inorganic material. For example, the protective film may be formed of one material selected from a silicon oxide film, a silicon nitride film, and a laminated film of a silicon oxide film and a silicon nitride film.

이어서, 상기 보호막(170) 상에 아일랜드(island) 형태로 형성되며, 박막 트랜지스터(115) 영역 상부에 위치하는 보호막의 일부를 노출시키는 제 1 평탄화막(180a)이 형성된다. 여기서 박막트랜지스터(115)의 상부 부분의 보호막은 노출될 수 있고 가장 높은 영역일 수 있으나, 상기 제 1 평탄화막(180a)의 높이는 상기 기판을 기준으로 상기 노출된 보호막의 높이보다 낮은 것이 바람직하다. 이렇게 아일랜드(island) 형태로 제 1 평탄화막(180a)을 형성한 후 제 2 평탄화막(180b)을 한 번 더 형성해 준다. 상기 제 2 평탄화막(180b)의 높이는 상기 기판을 기준으로 상기 노출된 보호막의 높이보다 높거나 또는 같을 수 있다. 제 1 평탄화막(180a)및 제 2 평탄화막(180b)의 두께의 합이 1㎛ 내지 2㎛로 증착이 가능하여 종래보다 더 얇게 형성할 수 있다. Subsequently, a first planarization layer 180a may be formed on the passivation layer 170 and may expose a portion of the passivation layer positioned on the thin film transistor 115 region. Here, the passivation layer of the upper portion of the thin film transistor 115 may be exposed and may be the highest region, but the height of the first planarization layer 180a may be lower than the height of the exposed passivation layer based on the substrate. After forming the first planarization layer 180a in an island form, the second planarization layer 180b is formed once more. The height of the second planarization layer 180b may be higher than or equal to the height of the exposed protective layer based on the substrate. The sum of the thicknesses of the first planarization layer 180a and the second planarization layer 180b may be 1 μm to 2 μm, and thus may be thinner than that of the related art.

계속해서 상기 평탄화막(180b)상에 형성된 비아홀(190)을 통하여 상기 박막트랜지스터의 드레인 전극(160a)과 전기적으로 연결되는 화소전극(200)이 위치한다. 여기서, 상기 화소전극(200) 상에 위치하며, 상기 화소전극의 발광영역을 노출시키는 개구부(220)를 구비하는 화소정의막(210)을 더 포함할 수 있다. 상기 화소전극(200) 상에 적어도 발광층을 포함하는 유기막층 패턴(320')이 위치하며, 상기 유기막층 패턴 상에 상부전극(330)이 위치한다. Subsequently, the pixel electrode 200 is electrically connected to the drain electrode 160a of the thin film transistor through the via hole 190 formed on the planarization layer 180b. The pixel defining layer 210 may further include a pixel defining layer 210 positioned on the pixel electrode 200 and having an opening 220 exposing the emission region of the pixel electrode. An organic layer pattern 320 ′ including at least a light emitting layer is positioned on the pixel electrode 200, and an upper electrode 330 is positioned on the organic layer pattern.

이후, 도 2를 계속 참조하여, 본 발명의 실시예에 따른 유기 전계 발광표시장치의 제조방법을 설명한다.Next, a method of manufacturing an organic light emitting display device according to an exemplary embodiment of the present invention will be described with reference to FIG. 2.

도 2를 참조하면, 기판(100)이 제공되고, 상기 기판(100) 상으로부터 유출되는 불순물을 막아주기 위해 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막과 실리콘 질화막의 적층막으로 이루어진 군에서 선택된 버퍼층(110)을 형성한다. Referring to FIG. 2, a substrate 100 is provided, and a buffer layer 110 selected from the group consisting of a silicon oxide film, a silicon nitride film, and a laminated film of a silicon oxide film and a silicon nitride film to prevent impurities flowing out from the substrate 100. ).

상기의 버퍼층(110)상에 비정질 실리콘막을 증착한 다음 상기 비정질 실리콘막을 통상의 결정화 방법을 통하여 결정화시킨 후 패터닝하여 반도체층(120)을 형성한다. 이후, 상기 반도체층(120)을 포함하는 기판 전면에 걸쳐 게이트 절연막(130)을 형성한다. 이후에, 상기 게이트 절연막(130) 상에 도전막을 형성한 후 패터닝하여, 상기 반도체층(120)과 이격되는 부분에는 게이트 전극(140)을 형성하고, 상기 반도체층(120)에 이온 도핑 처리를 함으로써 드레인 영역(120a), 소오스 영역(120b) 및 채널영역(120c)을 형성한 후, 상기 게이트 전극(140)을 포함하는 게이트 절연막 상에 층간 절연막(150)을 형성한다. 이때 게이트 전극 물질은 크롬(Cr), 몰리브덴(Mo) 또는 알루미늄(Al)과 같은 금속물질이나 이들의 합금이 포함되는 적어도 하나 이상의 금속 물질로 이루어진다.After depositing an amorphous silicon film on the buffer layer 110, the amorphous silicon film is crystallized through a conventional crystallization method and then patterned to form a semiconductor layer 120. Thereafter, the gate insulating layer 130 is formed over the entire surface of the substrate including the semiconductor layer 120. Subsequently, a conductive film is formed on the gate insulating layer 130 and then patterned to form a gate electrode 140 at a portion spaced apart from the semiconductor layer 120 and an ion doping treatment is performed on the semiconductor layer 120. As a result, after forming the drain region 120a, the source region 120b, and the channel region 120c, the interlayer insulating layer 150 is formed on the gate insulating layer including the gate electrode 140. In this case, the gate electrode material is made of at least one metal material including a metal material such as chromium (Cr), molybdenum (Mo), or aluminum (Al) or an alloy thereof.

이어서, 상기 게이트 절연막(130)과 상기 층간 절연막(150)을 식각하여 드레인 영역(120a)과 소스 영역(120b)의 소정 부분이 노출되는 제 1 콘택홀(125a), 제 2 콘택홀(125b)을 형성하고, 상기 콘택홀(125a,125b)을 포함한 층간 절연막(150) 상에 소스/드레인 영역(120b,120a)과 각각 전기적으로 연결되어지는 소스/드레인 전극(160a,160b)을 형성한다. 상기 소스/드레인 전극을 포함한 층간 절연막(150) 상의 전면에 걸쳐 보호막(170)을 형성한다. 여기서 상기 소스/드레인 전극 물질은 텅스텐(W),몰리브덴(Mo) 또는 알루미늄(Al)과 같은 금속 물질이나 이들의 합금이 포함되는 적어도 하나 이상의 금속 물질로 이루어진다.Subsequently, the gate insulating layer 130 and the interlayer insulating layer 150 are etched to expose the first contact hole 125a and the second contact hole 125b exposing predetermined portions of the drain region 120a and the source region 120b. And source / drain electrodes 160a and 160b electrically connected to the source / drain regions 120b and 120a, respectively, on the interlayer insulating layer 150 including the contact holes 125a and 125b. The passivation layer 170 is formed on the entire surface of the interlayer insulating layer 150 including the source / drain electrodes. The source / drain electrode material may be formed of at least one metal material including a metal material such as tungsten (W), molybdenum (Mo), or aluminum (Al) or an alloy thereof.

이후, 상기 보호막(170) 상에 단차를 극복하기 위한 제 1 평탄화막(180a)을 형성한다. 상기 제 1 평탄화막(180a)은 보호막 상에 일부영역에 형성하게 되는데 다른 패턴들과 겹쳐지지 않게 아일랜드(island) 형태로 형성된다. 이때, 상기 제 1 평탄화막(180a)은 유동성이 좋은 유기막으로 이루어 질 수 있다. 이후, 상기 제 1 평탄화막(180a) 및 상기 층간 절연막(150) 상의 전면에 걸쳐 제 2 평탄화막(180b)을 형성한다. 이때 제 2 평탄화막(180b)은 유기막으로서 감광성 수지로 이루어지는 것이 더 바람직하다. 이를테면, 상기 감광성 수지는 폴리아미드 수지, 폴리이미드 수지, 아크릴 수지, 벤조사이클로부틴계 수지, PBO 및 실리콘계 수지로 이루어진 군에서 선택된 하나의 물질 또는 둘 이상의 물질이 결합된 물질일 수 있다. Thereafter, a first planarization layer 180a is formed on the passivation layer 170 to overcome the step difference. The first planarization layer 180a is formed in a partial region on the passivation layer, and is formed in an island shape so as not to overlap with other patterns. In this case, the first planarization layer 180a may be formed of an organic layer having good fluidity. Thereafter, a second planarization layer 180b is formed over the entire surface of the first planarization layer 180a and the interlayer insulating layer 150. At this time, the second planarization film 180b is more preferably made of a photosensitive resin as an organic film. For example, the photosensitive resin may be a material selected from the group consisting of polyamide resin, polyimide resin, acrylic resin, benzocyclobutyne resin, PBO and silicone resin, or a material in which two or more materials are combined.

이때, 상기 기판을 기준으로 상기 제 2 평탄화막(180b)의 높이는 노출된 보호막(170)의 높이보다 높거나 같을 수 있고, 상기 노출된 보호막(170)은 상기 박막 트랜지스터의 상부에 위치한 보호막으로 최상부 영역 일 수 있다.In this case, the height of the second planarization layer 180b may be higher than or equal to the height of the exposed passivation layer 170 based on the substrate, and the exposed passivation layer 170 is formed on the top of the thin film transistor. It may be an area.

여기서 상기 제 2 평탄화막(180b)의 높이를 노출된 보호막과 같게 할 경우, 제 2 평탄화막(180b)을 기판 전면에 걸쳐 형성한 후 건식 식각법 또는 습식 식각법에 의해 제거할 수 있다. 또한, 상기 제 2 평탄화막(180b)이 감광성 수지인 유기막일 경우에 있어서는 상기 제 2 평탄화막(180b) 전면에 걸쳐 노광후 현상액에 의해 쉽게 상기 제 2 평탄화막을(180b)를 제거할 수 있다. 이때, 박막 트랜지스터(115) 영역과 같은 기판 높이가 높은 영역 상의 제 2 평탄화막(180b)의 두께는 낮은 영역 상의 제 2 평탄화막(180b)의 두께보다 얇게 형성된다. 그러므로 상기 제 2 평탄화막(180b) 전면에 걸쳐 노광을 하여 평탄화막을 전면 제거할 때에 상기 기판을 기준으로 높은 영역 상의 제 2 평탄화막이 낮은 영역 상의 제 2 평탄화막보다 먼저 제거된다. 이 때, 상기 제 2 평탄화막(180b) 하부에는 무기막으로 형성된 보호막(170)이 존재하므로 노광에 의한 영향을 받지 않는다. 이로 인하여 상기 기판을 기준으로 높은 영역의 제 2 평탄화막(180b)은 제거되어 상기 제 2 평탄화막의 하부의 보호막(170)이 노출된다. In this case, when the height of the second planarization layer 180b is the same as the exposed passivation layer, the second planarization layer 180b may be formed over the entire surface of the substrate and then removed by a dry etching method or a wet etching method. In addition, when the second planarization layer 180b is an organic film made of photosensitive resin, the second planarization layer 180b may be easily removed by a post-exposure developer over the entire surface of the second planarization layer 180b. In this case, the thickness of the second planarization layer 180b on the region having the same high substrate height as the region of the thin film transistor 115 is formed to be thinner than the thickness of the second planarization layer 180b on the lower region. Therefore, when the entire planarization film is removed by exposing the entire surface of the second planarization film 180b, the second planarization film on the high region is removed before the second planarization film on the lower region relative to the substrate. At this time, since the protective film 170 formed of the inorganic film is present under the second planarization film 180b, it is not affected by the exposure. As a result, the second planarization layer 180b having a high region is removed based on the substrate to expose the passivation layer 170 under the second planarization layer.

이어서, 도 2에서와 같이 상기 제 2 평탄화막(180b) 패턴 상에 소스/드레인 전극(160a,160b)들 중에 하나를 노출시키는 비아홀(190)을 형성한 후, 상기 평탄화막 상에 상기 소스/ 드레인 전극(160a,160b) 중 어느 하나에 연결되는 화소전극(200)을 형성한다. 본 발명의 실시예에서는 상기 비아홀을 통하여 드레인 전극(160a)과 연결되도록 화소전극(200)을 형성하였다.Subsequently, as shown in FIG. 2, a via hole 190 exposing one of the source / drain electrodes 160a and 160b is formed on the second planarization layer 180b pattern, and then the source / drain layer is formed on the planarization layer. The pixel electrode 200 connected to any one of the drain electrodes 160a and 160b is formed. In the exemplary embodiment of the present invention, the pixel electrode 200 is formed to be connected to the drain electrode 160a through the via hole.

상기 화소전극(200)이 형성된 기판 전면에 굴곡진 화소전극을 덮을 수 있는 화소정의막(210)을 더 형성할 수 있다. 이때, 상기 화소정의막(210)의 두께는 크게 한정하지는 않지만 5000Å 내지 10000Å이하로 형성하는 것이 바람직하다. 왜냐하면 너무 얇으면 증착이 어렵고, 너무 두꺼우면 박막소자를 완성하고자 하는데 어려움이 있기 때문이다. 여기서 화소 정의막(210)은 유기막으로서 폴리스틸렌, 폴리메틸케타아크릴레이트, 폴리아크릴로니트릴, 폴리아미드, 폴리이미드, 폴리아릴에테르, 헤테로사이클릭 폴리머, 파릴렌, 불소 고분자, 에폭시 수지, 벤조사이클로부틴계 수지, 실록세인계 수지 및 실란 수지로 이루어진 군에서 선택되는 하나의 물질로 형성될 수 있다.A pixel definition layer 210 may be further formed on the entire surface of the substrate on which the pixel electrode 200 is formed to cover the curved pixel electrode. In this case, the thickness of the pixel definition layer 210 is not limited to a thickness of 5000 kPa to 10000 kPa or less. Because too thin is difficult to deposit, too thick is difficult to complete the thin film device. The pixel defining layer 210 may be formed of polystyrene, polymethyl ketaacrylate, polyacrylonitrile, polyamide, polyimide, polyaryl ether, heterocyclic polymer, parylene, fluorine polymer, epoxy resin, or benzocyclo. It may be formed of one material selected from the group consisting of butene resin, siloxane resin and silane resin.

이후 화소 정의막(210)을 패터닝하여 화소전극의 소정부분을 노출시키는 개구부(220)를 형성한다. 이로써, 평탄화막에 의해 평탄화도가 개선되지 않은 부분의 평탄화막을 제거함에 따라 평탄화가 개선된 기판(250)을 제조할 수 있다. 이후에 개구부를 통해 노출된 상기 화소 전극(200)상에 적어도 발광층을 포함하는 유기막층 패턴을 형성한다. 여기서, 상기 유기막층 패턴은 레이저 열전사법, 스핀코팅 및 저분자 증착법 중 하나의 방식을 선택하여 형성할 수 있다. Thereafter, the pixel defining layer 210 is patterned to form an opening 220 that exposes a predetermined portion of the pixel electrode. As a result, the planarizing substrate 250 may be manufactured by removing the planarization layer of the portion where the planarization degree is not improved by the planarization layer. Subsequently, an organic layer pattern including at least a light emitting layer is formed on the pixel electrode 200 exposed through the opening. The organic layer pattern may be formed by selecting one of laser thermal transfer, spin coating, and low molecular deposition.

이어서, 유기막층 패턴 상에 상부 전극(330)을 형성하고, 도면에는 도시하지 않았으나 메탈 캔 및 봉지 기판으로 봉지하여 유기 전계 발광표시장치를 완성할 수 있다.Subsequently, the upper electrode 330 is formed on the organic layer pattern, and although not shown in the drawing, the upper electrode 330 may be encapsulated with a metal can and an encapsulation substrate to complete the organic light emitting display device.

상술한 바와 같이, 아일랜드 형태의 제 1 평탄화막을 형성하고 제 2 평탄화막을 형성함으로써, 평탄화도를 좋게 하기 위하여 두껍게 형성되었던 종래의 평탄화막에서 발생하는 화소수축(pixel shrinkage)을 방지할 수 있어 신뢰성이 향상되고 유기 전계 발광표시장치의 불량을 개선할 수 있다.As described above, by forming the island-shaped first planarization film and forming the second planarization film, it is possible to prevent pixel shrinkage occurring in the conventional planarization film that is thickly formed in order to improve the planarization degree, thereby making it reliable. The defect of the organic electroluminescent display device can be improved.

Claims (9)

기판;Board; 상기 기판 상에 형성된 박막트랜지스터;A thin film transistor formed on the substrate; 상기 박막트랜지스터를 포함하는 기판 전면에 걸쳐 위치하는 보호막;A passivation layer positioned over the entire surface of the substrate including the thin film transistor; 상기 보호막 상에 아일랜드 형태로 형성되어, 상기 보호막의 일부를 노출시키도록 형성되는 제 1 평탄화막;A first planarization layer formed on the passivation layer in an island shape to expose a portion of the passivation layer; 상기 제 1 평탄화막을 포함한 기판 전면에 위치하는 제 2 평탄화막;A second planarization layer on a front surface of the substrate including the first planarization layer; 상기 제 2 평탄화막 상에 형성되어 있으며, 상기 제 2 평탄화막에 형성된 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극 중 어느 하나의 전극과 연결되어 있는 화소전극;A pixel electrode formed on the second planarization layer and connected to one of the source / drain electrodes of the thin film transistor through a via hole formed in the second planarization layer; 상기 화소전극 상에 위치하는 적어도 발광층을 포함하는 유기막층 패턴; 및An organic film layer pattern including at least a light emitting layer on the pixel electrode; And 상기 유기막층 패턴 상에 위치하는 상부전극을 포함하는 것을 특징으로 하는 유기 전계 발광표시장치.And an upper electrode disposed on the organic layer pattern. 제 1항에 있어서,The method of claim 1, 상기 제 1 평탄화막과 상기 제 2 평탄화막의 두께의 합이 1㎛ 내지 2㎛ 인 것을 포함하는 것을 특징으로 하는 유기 전계 발광표시장치.And the sum of the thicknesses of the first planarization film and the second planarization film is in a range of 1 µm to 2 µm. 제 1항에 있어서,The method of claim 1, 상기 제 1 평탄화막의 높이는 상기 기판을 기준으로 상기 노출된 보호막의 높이보다 낮은 것을 특징으로 하는 유기 전계 발광표시장치.The height of the first planarization layer is lower than the height of the exposed protective layer relative to the substrate. 제 1항에 있어서,The method of claim 1, 상기 제 2 평탄화막의 높이는 상기 기판을 기준으로 상기 노출된 보호막의 높이보다 높거나 또는 같은 것을 특징으로 하는 유기 전계 발광표시장치.And a height of the second planarization layer is higher than or equal to a height of the exposed protective layer on the substrate. 제 1항에 있어서,The method of claim 1, 상기 화소전극의 높이는 상기 기판을 기준으로 상기 노출된 보호막의 높이보다 높거나 또는 같은 것을 특징으로 하는 유기 전계 발광표시장치.And a height of the pixel electrode is higher than or equal to a height of the exposed passivation layer based on the substrate. 제 1항에 있어서,The method of claim 1, 상기 제 1 평탄화막과 제 2 평탄화막은 감광성 수지로 이루어지는 것을 특징으로 하는 유기 전계 발광표시장치.And the first planarization film and the second planarization film are made of photosensitive resin. 제 6항에 있어서,The method of claim 6, 상기 제 1 및 제 2 평탄화막은 폴리아미드 수지, 폴리이미드 수지, 아크릴 수지, 벤조사이클로부틴계 수지, PBO 및 실리콘계 수지로 이루어진 군에서 선택된 하나의 물질 또는 둘 이상의 물질이 결합된 물질로 형성되는 것을 특징으로 하는 유기 전계 발광표시장치.The first and second planarization films are formed of one material selected from the group consisting of polyamide resin, polyimide resin, acrylic resin, benzocyclobutyne resin, PBO and silicone resin, or a material in which two or more materials are combined. An organic electroluminescent display device. 제 1항에 있어서,The method of claim 1, 상기 보호막이 노출되는 영역은 상기 박막 트랜지스터의 최상부 영역인 것을 특징으로 하는 유기 전계 발광표시장치.And the region where the passivation layer is exposed is an uppermost region of the thin film transistor. 기판을 제공하고,Providing a substrate, 상기 기판 상에 박막 트랜지스터를 형성하고,Forming a thin film transistor on the substrate, 상기 박막 트랜지스터를 포함하는 상기 기판 전면에 걸쳐 보호막을 형성하고,Forming a protective film over the entire surface of the substrate including the thin film transistor, 상기 보호막 상에 위치하여 일부영역에 아일랜드 형태로 형성되어, 상기 보호막의 일부를 노출시키도록 제 1 평탄화막을 형성하고,Located on the passivation layer and formed in an island shape in a partial region, a first planarization layer is formed to expose a portion of the passivation layer. 상기 제 1 평탄화막을 포함한 기판 전면에 제 2 평탄화막을 형성하고,Forming a second planarization film on the entire surface of the substrate including the first planarization film, 상기 제 2 평탄화막 상의 일부영역에 형성되어 있으며, 상기 제 2 평탄화막에 형성된 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극 중 어느 하나의 전극과 연결되어 있는 화소전극을 형성하고,A pixel electrode formed in a portion of the second planarization layer and connected to one of the source / drain electrodes of the thin film transistor through a via hole formed in the second planarization layer; 상기 화소전극 상에 적어도 발광층을 포함하는 유기막층 패턴을 형성하고,Forming an organic layer pattern including at least an emission layer on the pixel electrode; 상기 유기막층 패턴 상에 상부전극을 형성하는 것을 포함하는 것을 특징으로 하는 유기 전계 발광표시장치의 제조 방법.And forming an upper electrode on the organic layer pattern.
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