KR100737792B1 - 무선 전기 통신국용 수신기 및 그 통신 방법 - Google Patents

Abstract

본 발명은 무선 다중 경로 통신 신호를 수신하는 개량된 원격 통신 수신기에 관한 것이다. 수신 신호 샘플의 상대 파워를 계산하기 위한 신규의 레이크 수신기 및 다양한 시간 통합 시스템이 제공된다(패트 핑거 할당 및 레이크 핑거 할당). 바람직하게, 수신기는 3GPP 등의 CDMA 무선 통신 시스템의 UE 또는 기지국에 내장된다.

Description

무선 전기 통신국용 수신기 및 그 통신 방법{RECEIVER FOR WIRELESS TELECOMMUNICATION STATIONS AND METHOD}

본 발명은 무선 통신 시스템에 관한 것이다. 보다 구체적으로 말하면, 본 발명은 무선 통신 시스템에서 통신 신호의 수신에 관한 것이다.

무선 통신 시스템에서 신호 동기화는 중요한 것이다. 모뎀 시스템에는 반송파, 주파수, 코드, 부호, 프레임 및 네트워크 동기화 등의 다양한 레벨의 동기화가 이루어진다. 동기화는 각 레벨에서 2개의 단계, 즉 취득(초기 동기화)과 트래킹(미세한 동기화)으로 분할될 수 있다.

예들 들면, 3세대 파트너쉽 프로젝트(3GPPP : 3rd Generation Partnership Project)에 지정된 종래의 무선 통신 시스템은 기지국으로부터 하나 이상의 사용자 장비(UE)로 다운링크 통신을 전송하고, 사용자 장비로부터 기지국으로 업링크 통신을 전송한다. 각각의 사용자 장비 내의 수신기는 공지된 코드 시퀀스로 수신된 다운링크 신호를 상관 또는 확산시키는 것에 의해 동작한다. 이 코드 시퀀스는 상관기로부터의 출력을 최대로 얻기 위해서 그 수신된 시퀀스로 동기된다.

수신기는 다중 경로로서 알려진 전송 통신 신호의 시간 옵셋 사본(time offset copies)을 수신할 수 있다. 다중 경로 페이딩 채널에서, 신호 에너지는 개 별 에코 경로 및 스캐터링에 기인한 임의 시간량을 통해 분산된다. 그 수신기는 성능을 개선하기 위하여 신호의 다중 경로 사본을 조합하여 그 채널을 추정할 수 있다. 수신기가 채널 프로파일에 관한 정보를 가지는 경우, 신호 에너지를 수집하는 하나의 방법은 수개의 상관기 분기를 다른 에코 경로에 할당하고, 그들의 출력을 구조적으로 조합한다. 이것은 일반적으로 레이크 수신기로 알려진 구조를 이용하여 행해진다.

통상적으로, 레이크 수신기는 각 에코 경로에 대하여 하나씩 수개의 "핑거"를 갖는다. 각각의 핑거에 있어서, 직접 또는 최초 수신 경로 등의 몇몇 기준 지연에 관한 경로 지연은 전송을 통해 평가되고 추적되어야 한다. 정해진 시간 내에 그 경로의 초기 위치의 평가는 다중 경로 검색 알고리즘을 이용하여 얻어질 수 있다. 그 다중 경로 검색 알고리즘은 상관기를 통한 확장 검색을 수행하여 소정의 칩의 정확한 경로를 위치시킨다. 레이크 수신기는 전송 신호들의 경로 다이버시티의 이득을 얻기 위해서 다중 경로 전파를 이용할 수 있다. 하나 이상의 경로 또는 광선을 이용하면 수신기에 이용가능한 신호 파워를 증가시키고, 또한, 몇개의 경로들이 적합한 결합으로 동시에 딥 페이딩(deep fade)에 영향을 받지 않기 때문에 페이딩에 대하여 보호된다. 이것에 의해 수신 신호 대 잡음비를 개선할 수 있고, 페이딩을 줄일 수 있으며, 전력 제어 문제를 용이하게 한다.

이동 사용자 장비들의 환경에서, 그 장비들의 모바일 이동 및 스캐터링 환경의 변화로 인하여, 검색 알고리즘에 이용된 지연 및 감쇄 요인들도 마찬가지로 변한다. 따라서, 상당량의 지연이 발생할 때마다 탭 지연 라인 프로파일을 측정하여 레이트 핑거를 재할당하는 것이 바람직하다.

레이크 수신기의 중요한 설계 문제는 멀티플 신호 경로를 정확하게 검색하여 찾아내는 방법이다. 수신기 시스템이 최적화될 수 있는 몇가지 중요한 파라메터에는 예를 들면, 평균 취득 시간, 최적의 임계치 설정, 검출 및 오류 경보의 확률이 있다. 레이크 수신기의 한가지 문제점은 그 경로들이 사라지거나 레이크 위치 프로세스에 의해 검출되지 않을 수 있다는 것이다. 따라서, 수신기를 개선할 필요성이 대두되었다.

레이크 수신기의 다른 심각한 설계 문제는 수신 에너지를 개별 다중 경로 컴포넌트에 의한 수개의 컴포넌트로 항상 분리할 수 없다는 것이다. 이것은 예를 들면, 다양한 도달 경로의 상대 지연들이 칩의 지속 기간에 비하여 매우 작은 경우에 일어날 수 있다. 이러한 상황은 종종 실내 또는 실외 통신 채널에서 발생할 수 있다. 이러한 문제는 종종 "패트 핑거 효과(Fat Finger Effect)"로 칭해진다.

패트 핑거로부터 데이터를 복조하는 기술들이 현존하는 상태에서, 그 기술을 적용하기 위해서, 패트 핑거에 속하는 수신 에너지는 식별되어야 한다. 유감스럽게도, 통상적인 레이크 상관기는 그러한 식별을 수행할 수 없으며, 다중 경로 채널의 개별 신호 경로 컴포넌트를 검색하도록 설계되어 있다. 따라서, 그 패트 핑거를 식별할 수 있는 수신기의 필요성이 대두되고 있다.

본 발명은 무선 다중 경로 통신 신호를 수신하는 개량된 원격 통신 수신기에 관한 것이다. 수신 신호 샘플의 상대 파워를 계산하기 위하여 다양한 시간 통합 시스템 및 신규한 레이크 수신기가 제공된다. 바람직하게, 그 수신기는 3GPP 시스템 등의 CDMA 무선 원격 통신 시스템의 UE 또는 기지국에 내장된다.

본 발명의 일 양태에 따르면, 전기 통신국에는 수신 통신 신호의 복수의 다른 신호 경로를 할당 및 결합하기 위하여 소정수의 레이크 핑거를 갖는 레이크 수신기를 이용하여 통신 신호를 처리하는 수신기가 설치된다. 일예로서, 레이크 핑거는 최대 5개이며, 이중에 1개는 패트 핑거이다. 레이크 수신기의 패트 핑거는 패트 핑거 변조 알고리즘을 구현하며, 예를 들면 종래의 적응형 필터일 수 있다.

레이크 수신기는 연속 신호 샘플의 그룹에 의해 정의된 윈도우에 기초하여 신호 경로를 결정하는 레이크 로케이터를 구비한다. 하나의 윈도우 내의 샘플들이 제1 파워 임계치를 초과하는 그러한 윈도우들이 정의된다. 레이크 로케이터는 그 결정된 윈도우 내의 샘플들의 상대 파워에 기초하여 레이크 핑거의 수 이하의 복수의 윈도우를 후보 윈도우로서 지정한다.

바람직하게, 레이크 로케이터는 샘플들 그룹의 파워 레벨을 가산(summing)하는 것에 의해 정해진 윈도우 파워 레벨에 기초하여 윈도우를 정의한다. 윈도우는 그 파워 레벨이 제1 파워 임계치를 초과하는 경우에 정의된다. 바람직하게, 레이크 로케이터는 최고 파워 레벨을 갖는 윈도우에 기초하여 후보 윈도우로서 윈도우들을 지정한다. 그러나, 다른 후보 윈도우에 인접해 있는 경우, 즉 지정된 수 이상의 샘플들이 보다 높은 파워 레벨을 갖는 다른 윈도우에 포함되는 경우에, 윈도우는 지정되지 않는다. 예를 들면, 각각의 윈도우는 21 샘플의 그룹을 포함하고, 그 후보 윈도우는 16개 미만의 공통 샘플을 가질 수 있기 때문에, 최소한 5개의 연속 샘플에 의해 그 후보 윈도우들이 서로 분리된다.

윈도우 검색 회로는 후보 윈도우를 분석하여 그 후보 윈도우들의 샘플의 파워가 제2 임계치를 초과하는지 여부를 결정한다. 그 윈도우 검색 회로는 후보 윈도우 중 적어도 하나가 제2 임계치를 초과하는 선택된 수의 후보 샘플을 가지는 경우에 패트 핑거 후보 윈도우를 지정한다. 바람직하게, 윈도우 검색 회로는 최고 파워 레벨을 갖고, 또한 파워 레벨이 제2 임계치를 초과하는 후보 샘플의 선택된 수, 바람직하게는 4개를 갖는 단 하나의 패트 핑거 후보 윈도우를 지정한다. 후보 샘플들은 제2 임계치를 초과하는 연속 샘플들을 제거한 후에 남은 샘플들이다.

레이크 핑거 할당기는 종래 타입의 레이크 핑거 또는 패트 레이크 핑거 중 하나에 의해 처리하기 위하여 후보 윈도우를 할당함으로써, 패트 핑거 후보 윈도우로서 지정되지 않은 후보 윈도우가 다른 종래의 레이크 핑거에 각각 할당되도록 한다. 바람직하게, 레이크 핑거 할당기는 패트 핑거 후보 윈도우로서 지정된 임의 후보 윈도우를 패트 레이크 핑거에 할당한다.

수신 통신 신호의 복수의 다른 신호 경로를 결합하는 소정수, 예를 들면 5개의 레이크 핑거를 갖는 레이크 수신기를 이용하여 통신 신호를 처리하는 방법이 제공된다. 신호 경로는 하나의 윈도우 내에 있는 샘플들이 제1 파워 임계치를 초과하는 연속 신호 샘플의 그룹에 의해 정의된 윈도우에 기초하여 결정된다. 그러한 윈도우의 정해진 레이크 핑거는 결정된 윈도우 내의 샘플들의 상대 파워에 기초하여 후보 윈도우로써 지정된다. 그 후보 윈도우들을 분석하여 그 후보 윈도우의 샘플들의 파워가 제2 임계치를 초과하는지 여부를 결정한다. 패트 핑거 후보 윈도우는 후보 윈도우 중 적어도 하나가 제2 임계치를 초과하는 소정수의 제2의 후보 샘플을 갖는 경우에 지정된다. 패트 핑거 후보 윈도우로서 지정되지 않은 후보 윈도우들이 제1 타입의 다른 레이크 핑거에 각각 할당되도록, 후보 윈도우들이 제1 타입의 레이크 핑거 또는 다른 제2 타입의 패트 레이크 핑거 중 하나로 처리하기 위해 할당된다.

바람직하게는, 제1 파워 임계치를 초과하는 샘플 그룹의 파워 레벨들을 합하여 결정된 파워 레벨을 갖는 윈도우들이 정의되고, 후보 윈도우들은 최고의 파워 레벨을 갖는 윈도우에 기초하여 지정된다. 그러나, 특정수 이상의 샘플이 보다 높은 파워 레벨을 갖는 다른 윈도우에 포함되는 경우에 후보 윈도우로서 지정되지 않는다. 예를 들면, 샘플들의 각각의 그룹이 21개의 샘플을 포함할 수 있고, 적어도 5개의 연속 샘플에 의해 서로 분리되는 윈도우들만이 후보 윈도우로서 지정되도록 그 지정된 수는 16으로 설정될 수 있다.

바람직하게는, 단지 하나의 패트 핑거 후보 윈도우가 지정되며, 그 후보 윈도우는 최대의 파워 레벨을 가지며, 또한 파워 레벨이 제2 임계치를 초과하는 선택된 수의 후보 샘플을 갖는다. 후보 샘플들은 제2 임계치를 초과하는 연속 샘플들을 솎아낸 후에 남은 샘플들이다.

바람직하게는, 패트 핑거 후보 윈도우로서 지정된 임의 후보 윈도우는 적응형 필터를 포함하는 패트 레이크 핑거에 할당된다.

본 발명의 제2 양태에 따르면, 수신기는 신호 샘플들의 상대 파워에 부분적으로 기초하여 통신 신호를 처리하도록 구성되며, 그 상대 파워는 타임 디버스 신호 샘플(time diverse signal sample)에 대응하는 값의 함수로서 계산된다. 버퍼는 샘플들의 집합(R)을 정의하는 신호 샘플들(Sr)에 대응하는 최소의 값 r(r)을 저장하기 위하여 제공된다. R은 값 r(0) 내지 r(X-1)에 대응하는 X 연속 수신 신호 샘플(So 내지 S_X-1)의 부분 집합이다. 부분 집합 R의 구성 요소의 수는 X보다 작으며, 이에 따라, R은 연속 샘플(S₀ 내지 S_i) 및 (S_j 내지 S_x-1)의 적어도 2개의 상호 연속 부분 집합을 포함한다. 따라서, R은 샘플(S_i+1 또는 S_j-1)들을 포함하지 않는다. 편의상, 버퍼는 모든 값r(0) 내지 r(X-1)을 저장할 수 있지만, 실질적으로 보다 작은 버퍼는 샘플 집합(R)의 표현 값들의 타임 디버스 부분 집합만이 저장되는 경우에 이용될 수 있다.

프로세서는 X 연속 수신 신호 샘플 중 선택된 부분 집합(R)의 신호 샘플 구성 요소(Sr)에 대응하는 값 r(r)에 기초하여 상대 샘플 파워를 계산하기 위하여 버퍼와 동작 가능하게 결합된다. 신호 샘플 구성 요소(S_i+1 또는 S_j-1)에 각각 대응하는 값들 r(i+1) 또는 r(j+1)와 같이 R에 포함되지 않은 샘플 값들은 계산에 이용되지 않는다. 따라서, 적어도 2개의 상이한(diverse) 시간 간격을 나타내는 샘플 열을 에 기초하여 계산된다.

바람직하게, 프로세서는 양의 정수들의 상호 연속 부분 집합으로 구성된 인덱스 집합(I)에 기초한 함수를 이용하여 상대 파워를 계산하도록 구성되며, 이에 따라, I의 각 부분 집합, 즉 R의 대응 부분 집합이 상대 파워를 계산하는데 이용된다.

연속 샘플들의 각각의 쌍은 수신 신호의 샘플들을 얻는 데 이용된 샘플링율에 대응하는 샘플링 시간 간격(t)을 나타낸다. 바람직하게, X 연속 샘플의 적어도 2개의 상호 연속 부분 집합은 적어도 연속 샘플(S_i+1 내지 S_i+51) 및 (S_j-51 내지 S_j-1)를 각각 포함하고, 부분 집합(R)의 임의 구성 요소들을 포함하지 않는다. 그러한 경우에, 부분 집합(R)은 연속 샘플들의 적어도 3개의 상호 연속 부분 집합에 의해 정의되고, 이것은 적어도 50×t 만큼의 시간에서 상호 오프셋된 연속 샘플 그룹을 나타낸다.

바람직하게, 프로세서는 다음과 같은 수학식에 기초하여 PN 스크램블링 시퀀스와 샘플(Sk)용 수신 신호 사이의 상관 파워(

)를 계산하도록 구성된다.

위의 수학식에서, N은 사전에 정의된 상수이고, C(·)는 PN 스크램블링 시퀀스에 대응하는 값을 나타낸다. 처리 시간을 제한하기 위해서, 인덱스 집합(I)은 바람직하게는 150개 미만의 구성 요소로 제한된다. 일예로서, 인덱스 집합(I)은 (0-9, 50-69, 100-199)와 같고, N은 256이다. 그 결과, R은 5000×t 이상의 시간에서 상호 오프셋되는 샘플들의 그룹을 나타내는 3개의 대응하는 연속 샘플의 부분 집합에 의해 정의된다.

레이크 핑거 할당 블록은 바람직하게는 타임 디버스 통합을 위해 구성된 관련 프로세서 및 버퍼를 포함하고, 이에 따라, 샘플(S_K)의 상관 파워가 타임 디버스 통합에 기초하여 할당 블록에서 계산된다. 그러나, 타임 디버스 통합의 구현은 상대적인 신호 샘플 파워가 계산되는 다른 구성 요소에 유사하게 적용될 수 있다.

본 발명의 다른 목적 및 이점들은 당업자라면 이후의 상세한 설명으로부터 이해할 수 있을 것이다.

도 1은 본 발명의 교시에 따른 초기 패트 핑거 및 레이크 핑거 할당 프로세서의 블록도이다.

도 2는 3GPP 시스템의 P-SCH, S-SCH 및 CPICH 채널의 프레임 및 슬롯 구조를 도시한다.

도 3은 패트 핑거 할당 프로세서의 블록도이다.

도 4는 임계치 비교 블록 프로세스의 그래프도이다.

도 5는 윈도우 검색 블록 프로세스의 그래프도이다.

도 6은 패트 핑거 위치 블록 프로세서의 그래프도이다.

도 7은 패트 핑거 할당 흐름도이다.

도 8은 레이크 핑거 할당 프로세서의 블록도이다.

도 9는 제1 랭크 필터 블록 프로세스의 그래프도이다.

도 10은 레이크 핑거 검출 블록 프로세스의 그래프도이다.

도 11은 제2 랭크 필터 블록 프로세스의 그래프도이다.

도 12는 후검출 구조를 도시한다.

도 13은 단일 신호 경로 및 AWGN 채널의 검출 확률(P_D)과 다양한 SNR의 그래프이다.

도 14는 다중 경로 페이딩 채널에서 검출 확률(P_D)과 다양한 SNR 및 제2 임계치

₂의 그래프이다(케이스 1).

도 15는 다중 경로 페이딩 채널에서 제2 경로의 검출 확률(P_D)과 다양한 SNR 및 제2 임계치

₂의 그래프이다(케이스 1).

도 16은 제2 임계치

₂에 관한 오류 경보(P_FA)의 확률의 그래프이다.

도 17은 다중 경로 페이딩 채널에서 제1 경로의 검출 확률(P_D)과 다양한 SNR 및 제2 임계치

₂의 그래프이다(케이스 5).

도 18은 다중 경로 페이딩 채널에서 제2 경로의 검출 확률(P_D)과 다양한 SNR 및 제2 임계치

₂의 그래프이다(케이스 5).

도 19는 제2 임계치

₂에 관한 오류 경보(P_FA)의 확률의 그래프이다.

도 20은 레이크 관리 구조의 블록도이다.

도 21은 레이크 재할당 흐름도이다.

도 22는 경로 검색 프로세스의 그래프도이다.

도 23은 경로 확인 프로세스의 그래프도이다.

도 24는 경로 선택기 프로세스를 도시한다.

도 25는 다중 경로 페이딩의 검출 확률 그래프이다(케이스 1).

도 26은 검출 다중 경로 페이딩의 확률 그래프이다(케이스 1).

도 27은 검출 다중 경로 페이딩의 확률 그래프이다(케이스 1).

도 28은 생성-소멸 전파 시퀀스의 그래프이다.

도 29는 1차 동기화 채널(PSC) 응답의 그래프이다.

도 30은 공통 파일럿 채널(CPICH) 응답의 그래프이다.

도 31은 제1 경로의 검출 확률의 그래프이다(케이스 1).

도 32는 제2 경로의 검출 확률의 그래프이다(케이스 1).

도 33은 오류 경보 확률의 그래프이다(케이스 1).

도 34는 제1 경로의 검출 확률의 그래프이다(케이스 5).

도 35는 제2 경로의 검출 확률의 그래프이다(케이스 5).

도 36은 오류 경보 확률의 그래프이다(케이스 5).

머리글자어의 표

3GPP	3세대 발생 파트너쉽 프로젝트
AF	적응형 필터
AWGN	부가 백색 가우시안 잡음
BCH	방송 채널
CDMA	코드 분할 다중 접속
CFAR	일정 오류 경보율
CPICH	공통 파일럿 채널
FRF	제1 랭크 필터

HGC	계층 골레이 상관기
MS	이동국
P-CCPCH	1차 공통 제어 물리 채널
PN	의사 잡음
PSC	1차 동기 코드
P-SCH	1차 동기화 채널
SSC	2차 동기화 코드
S-SCH	2차 동기화 채널
SNR	신호 대 잡음비
UE	사용자 장비
WG4	작업 그룹 4(3GPP의)

이하, 본 발명은 현재의 3세대 파트너쉽 프로젝트(3GPP) 명세서에 따라 만들어진 통신 시스템의 환경에서 기술된다. 그러한 시스템에서, CDMA 통신 신호는 시스템 시간 프레임 내에서 지정된 속도로 전송된다. 노드 B로 알려진 사용자 장비(UE)와 기지국 사이에 무선 통신이 발생한다. 2가지 타입의 통신국, 즉 UE 또는 노드 B의 수신 장비와 결합하여, 본 발명의 교시에 따른 레이크 수신기는 수신된 다중 경로 통신 신호를 효과적으로 처리하여 성능을 개선하는데 유익하게 적용될 수 있다. 본원에 다르게 특정된 것을 제외하고, 셀 검색, 코드 획득 및 동기화의 바람직한 프로세스는 현재의 3GPP 명세서에 따른다.

본 발명의 레이크 수신기의 성능 평가는 다양한 시뮬레이션으로 평가되었다. 이들은 3GPP 기술 명세서의 버젼 3,2의 WG4 케이스 1 및 WG4 케이스 5 채널로서 종래 기술에 알려진 3GPP 작업 그룹 4(WG4)에 지정된 추가 백색 가우시안 잡음(AWGN) 채널 및 2개의 다른 채널을 이용하는 시뮬레이션을 포함했다.

본 발명의 발명가는 전파 채널 임펄스 응답이 표준 레이크 핑거 경로와 결합하는 "패트" 핑거 경로를 포함할 수 있다는 것을 알았다. 패트 핑거 경로는 서로 밀접한 복수의 경로를 나타내고, 각각의 표준 레이크 핑거 경로는 다른 경로와 적어도 하나의 칩 간격으로 분리된 단일 경로를 나타낸다. 통상적으로, 채널 응답은 하나의 "패트" 핑거 경로 이상을 갖지 않으며, 그 결과, 본원에 기술된 바람직한 실시예는 단 하나의 "패트" 핑거를 검출하는데 초점을 맞춘다. 그러나, 본 발명의 교시는 복수의 "패트" 핑거를 검출하는데 동등하게 적용할 수 있다.

본 발명에 있어서, 레이크 로케이터는 지속적으로 패트 핑거 경로 및 레이크 핑거 경로를 찾는다. 그 패트 핑거 경로는 복조 가능한 복조 알고리즘/시스템으로 이루어진 패트 핑거에 할당된다. 각각의 개별 다중 경로 컴포넌트는 각각 표준 레이크 핑거에 할당되고, 이들 각각의 핑거에는 트래킹 매커니즘이 나타난다. 적어도 하나의 칩 폭에 의해 분리되는 표준 레이크 핑거는 종래 기술의 레이크 수신기를 나타낸다. 복조 알고리즘/패트 핑거 경로를 복조할 수 있는 시스템의 일예는 적응형 필터(AF)이다.

도 1에 도시된 레이크 로케이터는 검색 메커니즘(셀 검색)과 레이크 수신기 사이의 접속으로 중요한 역할을 한다. 셀 검색 프로세스에 의해 코드 위상 획득이 설정된 후에, 레이크 핑거는 검출된 코드 위상과 결합된다. 검출된 코드 위상은 수신되는 무선 채널에서 다중 경로에 의한 시간 경로에 대응한다. 채널 다중 경로의 지연이 가끔 일정하지 않기 때문에, 그 채널의 신규의 다중 경로 컴포넌트를 지속적으로 검색할 필요가 있다. 다중 경로에 의한 코드 위상은 복조용 레이크 수신기에 할당된다. 각각의 레이크 핑거에 대한 정확하지 않은 동기화는 개별 레이크 핑거에서 코드 트랙킹 매커니즘에 의해 미세하게 동기된다. 레이크 핑거에 할당된 코드 위상은 모바일 UE가 이동함으로써 사라질 수 있고, 수신 채널 변경의 지연 프로파일은 변한다. 그 다음에, 이들 핑거들은 레이크 수신기로부터 제거되고, 신규의 코드 위상은 레이크 로케이터로부터 재할당된다. 이러한 프로세스는 이후의 레이크 재할당 시스템에 기술된다.

도 1은 초기 FAT 핑거 및 레이크 핑거 할당 프로세서들을 포함하는 3GPP 시스템에 할당된 레이크 핑거 로케이터의 전체 블록도를 도시한다. 이 로케이터는 3GPP 초기 셀 검색 알고리즘과 협조하여 다중 경로를 분석(resolve)하는 속도를 가속한다.

동기화 동안에, 이동국(UE)은 최고의 신호 파워로 수신할 수 있는 기지국(BS)을 검색한다. 바람직한 실시예에 있어서, 셀 검색 블록은 현재의 3GPP 명세서에 따른 기지국의 다운링크 스크램블링 코드 및 프레임 동기화를 결정한다. 스크램블링 코드가 식별된 후에, 레이크 수신기는 무선 채널의 패트 핑거에 대한 각각의 다중 경로 또는 다중 경로 그룹의 상대 지연 또는 코드 위상의 정보를 지속적으로 요구한다.

셀 검색 절차의 제1 단계 동안에, UE는 1차 동기화 채널(P-SCH)의 코드를 이용하여 셀에 슬롯 동기화를 획득한다. 이것은 통상적으로 P-SHC 채널에 매칭된 단일 정합 필터로 행해진다. P-SCH에 이용된 코드는 모든 셀에 공통이다. 그 셀의 슬롯 타이밍은 그 매칭된 필터 출력에서 피크를 검출함으로써 얻어질 수 있다.

셀 검색 절차의 제2 단계 동안에, UE는 2차 동기화 채널(S-SCH)을 이용하여 프레임 동기화를 찾고, 제1 단계에서 발견된 셀의 코드 그룹을 식별한다. 이것은 상기 수신 신호를 모든 가능한 2차 동기화 코드 시퀀스와 상관시키고, 최대 상관값을 식별하는 것에 의해 행해진다. 그 시퀀스의 주기적인 이동이 일정하기 때문에, 코드 그룹 및 프레임 동기화가 결정된다.

셀 검색 절차의 제3 단계 및 최종 단계 동안에, UE는 그 발견된 셀에 이용된 정확한 1차 스크램블링 코드를 결정한다. 1차 스크램블링 코드는 제2 단계에서 식별된 코드 그룹 내의 모든 코드를 갖는 공통 파일럿 채널(CPICH)에 의한 부호와 부호 상관을 통하여 통상적으로 식별된다. 1차 스크램블링 코드가 식별된 후에, 1차 공통 제어 물리 채널(P-CCPCH)이 복조될 수 있고, 그 시스템 및 셀 특정 정보는 P-CCPCH에 운반되는 방송 채널(BCH)로부터 판독될 수 있다. 도 2는 전형적인 P-SCH, S-SCH 및 CPICH의 타임 프레임 및 슬롯 구조를 도시한다.

셀 검색 알고리즘의 성능은 레이크 로케이터에 중요한 영향을 준다. 셀 검색이 실패하면, 틀린 PN 스크램블링 코드가 레이크 로케이터에 할당되고, 그 결과, 레이크 로케이터는 오류 경로 표시를 발생한다. 따라서, 레이크 로케이터는 셀 검색 알고리즘을 확인하여 오류 검출을 제거하는 동작을 한다.

도 3은 패트 핑거 할당 프로세서의 블록도를 도시한다. 이 프로세서는 3개의 주요 블록, 즉 임계치 비교 블록, 윈도우 검색 블록 및 패트 핑거 로케이션 블록을 포함한다. 임계치 비교 블록은 바람직하게는 현재의 3GPP 명세서에 따라 계층 고레이 상관기(HGC: hierarchical Golay correlator) 출력과 임계치

₁를 비교하여 잡음 성분을 억압한다. 윈도우 검색 블록은 최대 가동 평균 윈도우 파워를 포함하는 5개의 최상의 윈도우 후보자와 같이 미리 정해진 수를 선택한다. 각각의 지정된 윈도우는 레이크 핑거 중 하나에 대한 후보자가 된다. 패트 핑거 로케이션 블록은 최대 파워를 포함하는 윈도우를 찾는다.

임계치 비교 블록에 이용된 제1 임계치

₁ 는 P-SCH의 평균 잡음 파워에 비례한다. 제2 임계치

₂ 는 CPICH의 평균 잡음 파워에 기초하는 패트 핑거 로케이션 블록에 이용된다. 2개의 임계치

₁ 및

₂는 수신기 시스템의 검출 확률 및 오류 경보 확률을 결정한다.

임계치 비교를 이용하면, 패트 핑거 로케이션은 개시 타이밍 인덱스

_W 에 일치되는 윈도우에 할당된다. 이러한 인덱스는 적응형 필터(AF)에 제공되고, 이 필터는 또 다른 처리를 위한 레이크 수신기의 "패트" 핑거를 포함한다. 패트 핑거 할당 프로세스의 역할은 윈도우 위치를 제공하고, 패트 핑거 경로의 파워를 확인하는 것이다.

도 4는 임계치 비교 블록의 프로세서를 도시한다. 이 임계치 비교 블록의 임무는 P-SCH 채널에서 참(true) 코드 위상을 사전 검출 및 검색하는 것이다. 셀 검색 단계(1)는 0 내지 5119의 범위에 있는 값인 슬롯 경계를 제공한다(칩당 2개의 샘플에서 슬롯). 그 슬롯 경계가 제공되면, 슬롯 경계 주위에 1/2 칩 샘플링 간격의 ±200 샘플의 윈도우는 총 401 샘플을 발생한다. ±200 값은 무선 채널의 최대 지연 확산이 ±100Tc가 될 것으로 가정하기 때문에 바람직하다.

P-SCH가 모든 셀에 공통이면, 임계치 비교 블록으로 입력은 모든 검출가능한 기지국으로부터 경로 에너지에 대응하는 값을 포함한다. 따라서, 후검출이 어떤 신호가 원하는 기지국에 속하는지를 확인하여 다른 신호들을 억압하는데 필요하다. 오류 경보의 확률을 낮게 유지하기 위하여, 적합한 임계치

₁를 결정할 필요가 있다. 이러한 임계치는 평균 잡음 파워에 비례해야 한다.

₁이 너무 낮으면, 오류 경보의 확률이 수용할 수 없을 정도로 높아질 수 있다.

₁이 너무 높으면, 오류 검출 확률은 너무 낮아질 수 있다. 이것은

₁의 선택시 트레이드 오프(trade off)이다. 임계치 비교 블록으로 입력, 즉 셀 검색 단계(1)의 통합된 HGC 출력을 임계치

₁와 비교하여 샘플의 임계치 상한 및 하한을 나눈다. 임계치 비교 블록의 출력은 다음 수학식과 같다.

상기 수학식에서, i=0은 슬롯 경계를 나타낸다. 이 임계치는 평균 잡음 파워

에 의해 적합하게 변경된다.

이 수학식은 적당한 스케링 인자

를 갖는다.

윈도우 검색 블록의 주요 임무는 최대의 파워와 최대의 허용 오버랩을 포함하는 소정수의 후보 윈도우를 찾는 것이다. 후보 윈도우의 수는 가용 레이크 핑거의 수에 대응하고, 이러한 예에서 그 수는 5개이다. 윈도우는 예를 들면 21 샘플링다. 이동 평균(MA : moving average) 슬라이딩 윈도우의 파워는 다음 수학식과 같이 계산될 수 있다.

이 수학식에서, 파워

는 수학식(1)에 의해 제공된다. 그 다음에, 윈도우 파워는 다음 수학식과 같이 내림 차순으로 랭크된다.

여기서 P⁽¹⁾ = max(

)이다. 5개의 윈도우를 찾기 위하여, 바람직한 요건들은 다음과 같이 주어진다.

1. 윈도우 후보 P⁽¹⁾ →P⁽⁵⁾는 최소 윈도우 파워 P_min를 초과해야 하며, 이 윈도우 파워는 설계 변수, 즉 다음과 같은 수학식이다.

2. 윈도우 후보들은 적어도 5개의 샘플에 의해 분리된다. 즉, (j) 번째 후보 P^(j) =

이고 (j + 1) 번째 후보 P^(j+1) =

에 대하여 다음의 조건을 충족해야 한다.

요건 1이 충족되지 않으면, 5개 미만의 윈도우 후보가 결정되고, 5개 미만의 레이크 수신기의 핑거들이 할당되며, 비할당 핑거들은 휴지 상태로 남는다. 요건 2가 충족되지 않으면, 최고의 파워를 갖는 후보 윈도우가 이용되고, 5개 미만의 샘플들은 이용되지 않는다.

도 5는 윈도우 검색 절차를 도시한다. 첫째, 수학식(3)으로

를 계산한다. 둘째, 내림 차순으로

를 분류한다. 셋째, 적어도 5개의 샘플에 의해 분리되는 제1의 5개의 후보를 선택한다. 설명의 편의상, 제1의 7개의 샘플만이 개략적으로 도시된 각각의 윈도우에 표시된다. 앞서 언급한 바와 같이, 바람직한 윈도우 크기는 21 샘플들이다.

윈도우 후보들이 서로 중첩하면(예를 들면

및

), 도 5에서, 이들 영역들은 버퍼에 세이브될 수 있다. 패트 핑거 할당 블록에서, 이것은 PN 스크램블링 시퀀스와 수신 신호 사이의 상관 파워

를 계산하기 위한 통합 시간을 줄이는데 이용된다. 예를 들면, 제1 윈도우 후보가 개시점으로서 5를 가지면, 제2 윈도우 후보는 개시점 11을 갖는다. 21 샘플 크기 윈도우에 대한 중첩 샘플들은 11 내지 25이다(16 샘플). 이 영역에서,

에 대한 이중 계산을 방지하는데 좋다.

패트 핑거 로케이션 블록은 CPICH 채널을 이용하여 후검출 프로세스를 수행한다. CPICH가 소정의 영역에서 각 셀에 대하여 유일하기 때문에, CPICH 상의 상관은 특정 셀에 대한 참 코드 위상을 제공한다. 예를 들면, 3개의 기지국이 UE에 무선 채널에 이용가능하다고 확인한다. UE가 BS1과 통신하는 경우, CPICH 채널 상의 상관은 BS1 만의 코드 위상을 강조하고, BS2 및 BS3의 코드 위상을 억압한다. 수신 신호와 PN 스크램블링 시퀀스 사이의 상관 파워는 다음식과 같이 계산된다.

이 수학식에서, r(·) 및 c(·)의 시퀀스는 수신 신호 및 PN 스크램블링 시퀀스를 각각 나타낸다. J 및 N의 통상적인 값은 J=(5 슬롯), N=256(칩에서 하나의 부호 길이)이다. 3GPP에 현재 지정된 바와 같이, 수신 신호 및 PN 스크램블링 시퀀스의 샘플링 레이트가 다르다. 수신 신호의 샘플링 레이트는 T_C/2이다. 그러나, PN 스크램블링 시퀀스는 TC 간격으로 샘플링된다. 따라서, 수학식(7)은 다음과 같이 수정될 수 있다.

상기 수학식에서, r_even(·) 및 c_odd(·)는 수신 신호의 짝수 샘플 및 홀수 샘플을 나타낸다. 수학식(7)을 간단히 표현하면, 다음과 같다.

그 절대값 연산은 다음과 같이 근접될 수 있다.

그 다음, 수학식(7)은 수학식(9)에 의해 다음과 같이 간소화된다.

또한, 수신 신호와 스크램블링 시퀀스 사이의 다른 샘플링 레이트를 고려하면, 수학식(10)은 다음과 같이 표현될 수 있다.

상관 파워

이 제2 임계치

₂보다 크면, 그 코드 위상은 참 경로로서 수용된다. 제2 임계치

₂이 평균 잡음 파워, 즉 수학식(12)에 비례한다.

여기서,

는 스캘링 인자이고,

은 다음과 같이 주어지는 평균 잡음 파워이다.

여기서, C_AUX(·)는 보조 PN 스크램블링 코드를 나타낸다. 수학식(13)은 또한 수정된 절대값 오퍼레이터를 이용하여 수학식(10)과 같이 간소화된다.

패트 핑거가 포인트(

_W) 에 할당되면, 수학식(1)에서 그 파워(

)는 제로로 리셋되어 레이크 할당을 더욱 처리하고, 그 결과 개별 표준 레이크 핑거는 패트 핑거 위치에 할당되지 않는다.

도 6은 패트 핑거 로케이션 블록 프로세스를 도시한다. 상부는 최선의 5개의 윈도우 후보의 선택을 도시한다. 이 프로세스는 사전 검출 부분이다. 이 윈도우는 하부에 대응하는 후검출 부분에 제공된다. 하부는 수학식(11)을 이용하여 상관 파워를 계산한다. 바람직하게, 패트 핑거는 선택된 윈도우가 제2 임계치 이상의 최대수의 비연속 샘플을 갖는 경우에 할당된다.

패트 핑거가 할당되지 않으면, 임계치 비교 블록의 출력은 레이크 핑거 할당 프로세서의 입력이다. 이러한 경우에, 바람직하게는 비연속적인 측정은 그 경로들이 적어도 하나의 칩에 의해 분할되도록 제거된다. 이것은 예를 들면 소정의 윈도우에서 최고의 샘플로 시작하여, 그 인접한 샘플들을 제거하며, 그 다음에 인접한 샘플을 남기고, 단지 유지된 샘플에 인접한 샘플을 제거한다.

도 7은 바람직한 패트 핑거 할당 방법을 도시하는 흐름도이다. 이 흐름도에서 변수들은 다음과 같다.

P_min : 최소 평균 윈도우 파워

N_c : 제2 임계치

₂이상의 샘플수

N_low : 제2 임계치

₂이상의 샘플의 최소 허용수

N_req : 제2 임계치

₂이상의 샘플의 필요한 수

: 인접한 컴포넌트를 제거(pruning)한 후에 제2 임계치 이상의 샘플수

N_acc : 제거후의 제2 임계치 이상의 샘플의 수용가능한 수

주목할 점은 다중 경로폭 N_W가 측정되고, 탭의 매칭수를 할당하는 패트 핑거로 전송된다는 것이다.

제2 임계치 상의 샘플수(N_C) 및 제거후의 임계치 이상의 샘플수

가 카운트된다. 최종적으로, 가장 오른쪽 윈도우는

의 최소값의 기준, 바람직하게는 4로 설정되는 것을 충족시키기 때문에 패트 핑거로서 지정된다. 즉, 선택된 윈도우의 적어도 하나의 칩에 의해 분리된 임계치 이상의 적어도 4개의 샘플이 존재하는 경우에 패트 핑거가 이용된다.

도 7에 도시된 바와 같이, 패트 핑거 로케이션 프로세스(10)는 윈도우에서 제1 후보를 체크하기 시작하고, 그 총 파워(단계 1)가 최소의 수용 파워를 초과하는지를 판정한다. 그렇지 않으면, 그 로케이션 블록은 다음 후보를 시도한다. 이러한 조건을 충족하는 후보가 없으면, 그 프로세스는 단계(6)로 진행한다. 입력 신호 r(m,n)와 국부적으로 발생된 PN 스크램블링 코드 c(m,n) 사이의 부호와 부호의 상관은 다음과 같이 계산된다(단계 2).

여기서, J는 누적 심볼수이고, N은 칩들의 심볼 길이이다.

그 다음에, 제2 임계치

2와 비교한다. 임계치

2 이상의 샘플수 Nc가 계산되고(단계 3), 단계 4에서, 3개의 다른 케이스 중 하나로 분류된다.

(a) 케이스 1 : Nc < N_low인 경우에, 단계(1)로 진행하여 다음 후보를 시도하며,

(b) 케이스 2 : N_low ≤Nc ≤N_req이면,

(i) 샘플의 제거후에 제2 임계치 이상의 샘플수,

를 카운트한다.

(ⅱ)

가 제거후의 샘플의 수용가능한 수 N_ace보다 큰지를 점검한다. 그렇다면, 패트 핑거를 할당하고 단계(5)로 진행한다. 그렇지 않으면, 단계(1)로 진행한다.

(c) 케이스 3 : N_C ≥N_req이면, 패트 핑거를 할당하고 단계(5)로 진행한다.

패트 핑거 영역에서 레이크 핑거의 할당을 방지하기 위하여, 다음 식과 같이 (1)의 패트 핑거 영역에서 HGC 출력을 제로로 리셋한다.

모든 후보들이 처리되었으면, 레이크 핑거 할당 프로세스로 들어간다(단계 6).

레이크 핑거 할당 프로세서의 블록도가 도 8에 할당된다. 레이크 핑거 프로세서는 제1 랭크 필터, 레이크 핑거 검출기, 제2 랭크 필터 및 할당기를 포함한다. 제1 레이크 필터는 내림차순으로 셀 검색 HGC로부터 입력(

)을 랭크하고, M 최대 샘플들을 선택한다. 이들 샘플들은 적어도 2개의 샘플 떨어져 있다. 할당된 패트 핑거가 없는 경우에, 임계치 비교 블록의 출력(

)이 직접 제1 랭크 필터 블록에 제공된다. 이 블록의 입력은 수학식(1)과 같이 임계치

1이상의 HGC 출력이다.

이 블록은 다음과 같이 내림차순으로 이들 파워를 랭크한다

이 수학식에서,

이고 아래첨자 FRF는 제1 랭크 필터를 나타내며, M은 설계 파라메터이다. 이 블록의 출력은 상관 파워가 아니라, 아래의 식ㅘ 같이 파원에 대응하는 시간 인덱스들이다.

이들 샘플은 2개의 샘플들에 의해 분리되어 바람직한 칩 지속시간 다중 경로 분석을 얻고, 그들이 충분히 분리되지 않은 경우에 제거(prune)된다. 즉, I_j+1에 대응하는 샘플은 다음과 같은 관계가 충족되지 않는 경우에 제거된다.

도 9는 패트 핑거 영역을 포함하지 않고 8개의 최대 상관 파워가 선택되는 일예를 도시한다. 이들 위치에 대응하는 인덱스는 레이크 핑거 검출 블록에 제공된다.

레이크 핑거 검출 블록은 수학식(17)이 제공한 인덱스에 대응하는 상관 파워들이 CPICH 파워의 제2 임계치

2 보다 큰지 여부를 확인한다. 그 상관 파워들은 다음과 같은 수학식에 의해 얻어진다.

이 수학식에서, r(·) 및 c(·)의 샘플링 레이트는 다르며, 수학식(20)은 다음식과 같이 수정된다.

수학식(20)의 상관 파워가 제2 임계치

2보다 크면, 그 대응하는 코드 위상은 그 검출된 셀의 참 경로로 확인되지만, 그 코드 위상은 참 경로로 확인되지 않는다. 후검출용 확인 모드에서, 수학식(18)에서 제공된 인덱스의 인접한 코드 위상(왼쪽 및 오른쪽)도 또한 클록 드리프트 및 차량 운동을 설명하기 위하여 시험된다. 도 10은 레이크 핑거 검출 블록 프로세스를 도시한다. 그 상부는 최대의 M 샘플, 예컨대 8개 및 그들의 인덱스 [I₁, I₂,....I₈]의 선택을 도시한다. 하부는 L 참 경로를 결정하는 확인 프로세스를 도시한다. [I₁, I₂,....I₈]의 인접한 인덱스는 다음식과 같다.

그들의 대응 파워는 다음과 같다.

바람직하게, 제2 임계치 이상의 최대의 파워 및 수학식(22, 23)에 설정된 그 들의 인덱스는 참 경로로 선택된다. 도 10은 인덱스들의 선택을 도시한다.

이것은 도시된 예의 참 경로로서 확인된다. 이러한 경우에, L은 수학식(22, 23)에 8 세트 중 3개가 제2 임계치 이상의 파워를 갖지 않는다.

제2 랭크 필터는 L 후보로부터 최대의 K 샘플을 선택하는데, 여기서 K는 레이크 핑거의 수이거나 또는 보다 작은 경우에는 L 이다. 이 블록의 입력은 임계치 이상의 상관 파워 및 그들의 인덱스이다. 이들 파워는 내림차순으로 랭크된다.

수학식(24)로부터 대응 인덱스는 다음과 같이 수학식(25)으로 분류된다.

이 블록의 출력은 다음 수학식에 대응하는 수학식(26)의 K 최대 샘플의 인덱스이다.

도 11은 제2 랭크 필터 블록 프로세스를 도시한다. 그 상관 파워는 다음과 같이 내림차순으로 랭크된다.

그 인덱스도 또한 다음과 같은 순서로 분류된다.

최종적으로, K 레이크 핑거들이 수신기 시스템에서 이용 가능한 경우에, 아래에 기재한 바와 같이 수학식(28)의 K 인덱스들은 레이크 핑거들로서 할당된다. 패트 핑거들이 할당된 겨우에는 K이하의 핑거들이 이용될 수 있다.

할당된 패트 핑거가 없으면, 최소의 기준을 충족하지 않더라도, 최대의 레이크 핑거 경로가 레이크 수신기 핑거에 항상 할당된다. 레이크 핑거, 패트 또는 표준이 할당되는 경우에, 각각의 추가적인 핑거 경로는 바람직하게는 레이크 수신기 핑거에 할당되기 전에 추가적인 테스트를 통과해야 한다.

그 추가적인 테스트는 부가된 SNR이 최소 △ dB를 초과하는지 여부를 결정한다. k 핑거가 할당된 후에 현재의 SNR이 SNR_k dB이면, 그 추가적인 핑거는 다음과 같은 경우에 할당된다.

이것은 k + 1 번째 성분 P_k+1의 측정된 선형 파워와 누적 파워를 비교하는 것과 동일하다.

P_{k +1} ≥(

-1)CP_k 이면, 핑거가 할당된다. 여기서,

=10^{0,1 △}이다. 예를 들면,

=1/16이면, △=0.26dB 이다. 그 경우에, 다른 레이크 수신기 핑거는 하나의 컴포넌트가 추가적인 0.26 dB를 총 SNR에 부가하는 경우에만 할당된다.

통상적인 무선 전파 채널은 빌딩, 산 및 전파 경로의 방해물에 의해 발생된 반사를 포함한다. 이들 복수의 경로는 신호 에너지의 감쇄 및 왜곡을 발생한다. 그 지연 프로파일은, 일부 경우에 상당한 신호 에너지를 갖는 20 ㎲ 이상의 지연이 산악 지역에서 관찰될지라도, 시내나 교외 지역에서 통상적으로 1 내지 2 ㎲ 확장한다. 다중 경로 컴포넌트의 시간차가 적어도 0.26 ㎲ (칩 지속 기간)인 경우에, CDMA 레이크 수신기는 다중 경로 컴포넌트를 분리하여, 그들을 간섭성으로 결합함으로써 다이버시티를 얻는다. 0.26 ㎲ 지연은 경로 길이의 차이가 적어도 260 ft인 경우에 얻어질 수 있다. 그 수신 신호 파워는 다중 경로 반사의 위상 소거가 발생하는 경우에 상당히 떨어질 수 있다. 페이딩 및 분산 현상을 일으키는 하부의 기하학 형상 때문에, 고속 페이딩에 의한 신호 변동은 평균 다중 경로 지연 프로파일의 변화보다 훨씬 빈번하게 크기 순서를 발생한다.

이 페이딩을 극복하기 위한 몇가지 기법이 있다. 제1 기법은 상당한 에너지가 도달하는 지연 위치에 할당된 레이크 핑거를 이용하는 것이다. 제2 기법은 고속 파워 제어 및 다이버시티 수신이다. 제3 기법은 코딩 및 인터리빙이다.

패트 핑거 할당 및 레이크 핑거 할당 프로세서의 출력은 전체 시스템 성능을 개선하는데 이용된다. 예를 들면, 그 평균 획득 횟수는 검출 확률, 오류 경보 확률, 정지 시간, 오류 경보 패널티 시간 및 검색 셀의 수에 따른다. 그 평균 획득 시간이 획득 장치의 성능에 매우 중요하기 때문에, 위의 모든 파라메터를 최적화하는 것이 바람직하다. 도 12는 프레임 경계 주변의 수신 신호와 PN 스크램블링 시퀀스 사이의 교차 상관 파워를 획득하기 위한 후검출 구조를 도시한다.

참 코드 위상 위치에 관한 우선 순위 정보의 부재시, 수신된 PN 코드와 그 로컬 복제 사이의 오정렬의 불확실성은 전체 코드 주기와 동일해질 수 있다. 따라서, 긴 PN 코드에 대하여, 그 대응하는 시간 불확실성은 통상적으로 매우 커질 수 있다. 통상적으로, 실제로는 그 수신 신호 및 로컬 PN 코드 신호가 미세 동기화 트래킹 시스템으로 제어를 포기하기 전에 1/2 칩 주기 T_C/2에 할당될 필요가 있다. 이러한 요건에 따르면, 로컬 PN 코드 신호의 시간 지연은 개별 단계로 지연되거나 진행될 수 있다. 따라서, T_U = N_UT_C가 해결될 시간 불확실성이라면, q = 2N _u + 1은 일련의 검색 용어로서 불특정 영역을 통과하는 각각의 검색 동안에 검사될 셀로 칭해지는 가능한 코드 정렬의 수이다.

코드 획득의 목표는 하나의 PN 시퀀스 칩의 몇 분의 일의 정확도로 수신된 의사 잡음(PN) 코드 r(m, n)와 국부적으로 발생된 코드 c(m, n) 사이의 거친(coarse) 시간 정렬을 달성하는 것이다. 코드 획득에 인기 있는 기법은 직렬 검색 기법이며, 이 기법은 그 수신되고 국부적으로 발생된 코드 시퀀스를 상관하고, 그 다음에, 임계치의 교차나 최대 상관 중 하나에 기초하여 동기화를 시험한다. 임계값은 정합된 필터 출력의 신호 대 잡음비에 따라 결정되고, 잡음 파워나 부분 상관 중 하나에 따라 조정될 수 있다. 검색 기법은 최대 범위 또는 임계치 교차 범위 모두를 적용한다. 이 분석의 파라메터들은 다음과 같다.

PD : 정확한 빈(bin)이 시험되는 경우에 검출 확률

PFA : 부정확한 빈(bin)이 시험되는 경우에 오류 경보의 확률

d : 각 셀의 드웰(dwell) 시간(통합 시간)

K : 드웰 패널티 시간 단위의 수

q : 검색될 셀의 총수

평균 획득 시간 (

)은 다음과 같다.

그 평균 드웰 시간은 다음식에 의해 제공된다.

5 슬롯을 이용하면(J=50),

d = 3.3 ms이다. 수학식(31)에서 평균 획득 시간의 공식은 검출 확률(P_D), 오류 경보 확률(P_F) 및 드웰 시간(

d)이다. 높은 검출 확률(P_D) 및 낮은 오류 경보 확률(P_F)은 다음과 같다.

q-1 = 400 이기 때문에, ()를 찾고, 여기서 수학식(33)은 다음과 같은 근사식,

에 의해 수학식(31)으로부터 얻어지며, q는 1보다 훨씬 크다.

많은 실제 코드 획득 시스템에 있어서, 소정의 전체 획득 시간의 오류 경보 확률의 축소는 확인 알고리즘과 결합하여 검색 기법을 이용하는 것을 포함한다. 그 확인 프로세스는 검색 프로세스로 변경하여 획득이 선언될 때마다 개시된다. 그 후에, 검색은 확인 알고리즘 동안에 유지하기 위하여 위치된다. 검색 및 확인 모두를 제공하는 시스템은 이중 드웰 시스템으로 불려진다. 이중 드웰 검색 전력은 적합하게 제공되는 경우에 전체 검색 프로세스의 속도를 상당히 높일 수 있다. 대략적으로 3 인자의 속도업이 시뮬레이션으로 관찰되었다.

도 13은 다양한 SNR에 관하여 AWGN 채널에서 신호 경로의 검출 확률(P_D)을 도시한다. 입력 SNR이 4 ㏈를 초과하면, 그 검출 확률은 거의 1.0 이다. 다중 경로 페이딩 채널에서 동일한 성능을 얻기 위해서, 입력 SNR은 최대 15 ㏈ - 20 ㏈까지 증가해야 한다.

도 14는 WG4 케이스 1에 대하여 다중 경로 페이딩 채널에서 제1 경로의 검출 확률을 도시하며, 여기에는 3 ㎞/h 속도에서 0 ㏈ 및 -10 ㏈ 레일레이 페이딩 진폭을 갖는 2개의 경로가 있다. 입력 SNR은 최대 20 ㏈까지 증가되어 도 13에 비하여 비슷한 성능을 얻는다. 제1 경로에 대하여, 그 검출 확률은 제2 임계치

2와 비슷하다.

도 15는 다중 경로 페이딩 채널에서 제2 경로의 검출 확률을 도시한다. 제2 임계치

2가 낮으면, 검출 확률이 훨씬 좋다. 예를 들면, 입력 SNR이 10 ㏈이면, 검출 확률의 차이는 제2 임계치가

2 =

내지

2 =

사이를 변하는 경우에 0.23(23%)이다.

도 16은 제2 임계치

2에 관하여 오류 경보의 확률(PFA)을 도시한다. 제2 임계치가 증가되면, 오류 경보의 확률이 감소하는 것은 자명하다.

오류 경보의 확률과 제2 임계치가 제어되는 검출 확률 사이에는 트레이드 오프(trade off)가 있다. 제2 임계치가 감소하면, 오류 경보의 확률 및 검출 확률은 특히 제2 경로에 대하여 증가하거나, 이와 반대이다. 도 16은 또한 입력 SNR이 충분히 크면, 제2 임계치가 낮은 오류 경보 확률을 얻기 위하여 충분히 높은 값으로 조정되어야 한다.

도 17은 다중 경로 페이딩 채널 케이스 5에 대하여 다양한 SNR 및 제2 임계 치

2를 갖는 제1 경로의 검출 확률을 도시하며, 이 케이스에는 50 ㎞/h 속도로 0 및 -10 ㏈ 레일레이 페이딩 진폭을 갖는 2개의 경로가 있다. 케이스 1과 비교하면(도 14), 그 검출 확률은 제2 임계치

2 =

및 5 ㏈ 입력 SNR을 이용하면 0.44에서 0.83으로 증가된다. 주목할 점은 그 검출 확률이 속도가 3㎞/h로부터 50 ㎞/h로 증가된다. 입력 SNR이 10 ㏈ 보다 크면, 그 검출 확률은 90 % 이상이다.

도 18은 제2 경로(-10 ㏈)의 검출 확률을 도시한다. 케이스 1과 비교하면(도 15), 그 검출 확률은 제2 임계치

2 =

및 5 ㏈ 입력 SNR을 이용하면 0.04에서 0.27로 증가된다. 일반적으로, 그 시뮬레이션 결과는 그 검출 확률이 속도가 증가하는 만큼 증가하는 것을 보여준다.

임의 임계치에서 제2 경로를 90% 이상 검출하기 위하여, 입력 SNR은 20 ㏈ 주위가 되어야 한다. 낮은 입력 SNR을 이용하면, 검출 확률은 제2 임계치에 매우 의존한다. 그 검출 확률은 제2 임계치

2 =

,

2 =

,

2 =

을 이용하면 0.27, 0.13 및 0.04이다.

도 19는 제2 임계치

2에 관한 오류 경보의 확률을 도시한다. 케이스 1과 비교하면(도 16), 전체 오류 경보율은 증가된다. 예를 들면, 그 오류 경보율은 제2 임계치

2 =

및 20 ㏈ 입력 SNR을 이용하면 0.2250에서 0.3233으로 변경된다. 그 임계치

2이 낮은 오류 경보의 확률을 얻기에 충분히 높아야 하는 것은 자명하다.

그 검출 확률은 속도가 증가되는 경우에 개선된다. 그러나, 오류 경보의 확률은 동일한 조건에서 속도가 증가되는 경우에 증가된다. 그 제2 임계치

2 를 바람직하게 선택하여, 그 검출 확률을 최대화하고, 오류 경보의 확률을 최소화한다. 검출 확률과 오류 경보 확률 사이의 적당한 전략은 수신기 시스템의 성능을 최적화하기 위해서 선택된다.

레이크 위치 프로세스에 의해 검출되지 않았거나 사라진 경로의 문제점을 완화하기 위해서, 본 발명은 바람직하게는 레이크 리로케이션 프로세스를 이용한다. 그러나, 패트 핑거 경로가 사라진 경우 또는 패트 핑거가 할당되지 않은 경우, 레이크 로케이션 프로세스는 바람직하게는 선택된 시간 간격 후에 다시 수행된다.

레이크 관리 시스템은 재할당 프로세스를 실행하고, 다음과 같은 프로세서, 즉, 경로 검색기, 할당. 재할당, 경로 선택기 및 레이크 제어기를 포함한다. 도 20은 전체의 레이크 관리 시스템 구조를 도시한다.

도 21에 도시된 레이크 재할당 프로세스는 경로 후보를 재선택하고, 그 경로 후보와 기존의 경로를 비교하는데 이용된다. 그 다음에, 후보들의 파워가 기존 트랙의 파워보다 크면, 현재의 경로들은 할당되지 않고, 신규의 경로가 레이크 핑거 에 다시 할당된다.

파워 지연 프로파일들은 셀 검색 단계(1)로부터 계층 고레이 상관기(HGC)를 이용하여 찾을 수 있다. 임계치 비교 블록은 HGC 출력의 잡음 성분을 제거한다. 현재의 패트 및 레이크 위치는 경로 검색 프로세스로부터 배제된다. 그 후에, 현재의 패트 및 레이크 핑거 위치 이외의 HGC 출력은 내림차순으로 랭크된다. 최종적으로, 적어도 2개의 샘플에 의해 분리되는 최대의 경로들이 신규 경로 후보로서 선택된다.

1차 동기화 코드(PSC)는 1 슬롯의 주기로 반복되는 길이 256 칩의 비변조 고레이 시퀀스이다. PSC를 검출하는 것에 의해, 사용자 장비(UE)는 목적 기지국에 슬롯 동기화를 획득한다.

그 경로 검색 절차는 다음과 같다.

단계 1 : 셀 검색 단계 1을 다시 행한다.

단계 2 : 제1 임계치 이상의

를 검출한다.

단계 3 : 현재의 레이크 위치를 배제한다.

단계 4 : 현재의 패트 핑거 위치를 배제한다.

단계 5 : 내림차순으로

를 랭크한다.

단계 6 : 신규 후보 목록을 찾는다

단계 7 : 낡은 레이크 위치와 신규 레이크 위치를 비교하여 사라진 경로를 찾는다.

단계 8 : 후보 목록(신규 후보 목록 및 사라진 경로)을 완성한다.

도 22는 경로 검색 프로세스를 기술한다. "별표" 및 "다이아몬드 표시"는 현재의 레이크 위치와 낡은 레이크 위치를 각각 나타낸다. 음영 영역은 현재의 패트 핑거 위치를 표시한다. 그 현재의 패트 위치 및 레이크 위치는 신규 경로 후보용 검색 프로세스에서 배제된다. HGC 출력 파워는 내림차순으로 랭크되고, 최대 경로들은 후보로서 선택된다. 추가적으로, 그 사라진 경로들은 낡은 경로와 현재 경로를 비교함으로써 검출된다. 그 사라진 경로는 또한 현재 존재하기 때문에 경로 후보로서 포함된다. 최종적으로, 5개의 후보들이 경로 검색 프로세스에서 선택된다.

검색 프로세스에서 선택된 경로 후보는 확인되어야 한다. 그 경로를 확인하기 위해서, 그 대응하는 코드 위상의 상관 파워는 수신 신호와 공통 파일럿 채널(CPICH) 사이의 심볼과 심볼의 통합에 의해 얻어진다. 그 상관 파워가 제2 임계치보다 크면, 그 대응하는 코드 위상은 참 경로로서 고려된다. 경로 확인 절차는 다음과 같다.

단계 1 : CPICH를 이용하여 신규 후보들의 상관 파워

을 측정한다.

단계 2 : 제2 임계치 이상의

를 검출한다.

단계 3 : 내림차순으로 랭크한다.

단계 4 : 최대의 경로를 선택한다.

그 경로 확인 프로세스는 도 23에 도시된다. 최상위 행은 검색 프로세스를 도시하고, 하부 행은 확인 프로세스를 도시한다. 그 하부 행에 있어서, 신규 검출 경로 및 낡은 검색 경로가 있다. 그 파워 및 그들의 표시는 경로 선택기로 보내어 내림차순으로 랭크한다. 최종적으로, 최대의 경로가 레이크 핑거에 재할당된다.

확인 프로세스에서 계산된 상관 파워는 HGC 상관 출력보다 훨씬 신뢰성이 있는데, 그 이유는 전자가 15 심볼 통합으로 계산되지만, 후자는 하나의 프레임에 50 심볼 통합으로 계산되기 때문이다.

현재 경로의 파워와 신규 경로 후보를 비교한 후에, 최대 경로들이 레이크 핑거에 재선택 및 재할당된다. 그 경로 선택기 프로세스가 도 24에 개시된다. 3개의 현재 경로들이 2번째, 3번째 및 5 번째 레이크 핑거에 할당된다. 현재의 경로의 4번째 및 5 번째가 제거된다. 2개의 신규 경로 후보들은 1 번째 및 4 번째 레이크 핑거에 할당된다. 신규 경로 후보의 3 번째, 4 번째 및 5 번째는 이용되지 않는다.

2개의 경로가 2개의 개별 레이크 핑거에 할당되는 상황을 고려해보자. 때때로, 2개의 핑거가 동일한 위치로 수렴된다고 가정해보자. 그러한 경우에, 레이크 제어기는 경로 중에 하나를 폐기하고, 그 경로에 할당된 레이크 핑거의 제한을 해제하며, 신규 핑거의 제한이 해제된 것을 제어기에 알리고, 그 경로 검색기에 지시하여 할당될 신규 경로를 찾는다. 레이크 제어기는 모든 핑거의 동작을 의식하고 핑거들을 포함하는 전체의 레이크 수신기를 제어한다.

도 25는 다양한 값의 입력 SNR을 이용하여 케이스 1(저속 이동 채널 : 3 ㎞/h)의 검출 성능의 확률을 도시한다. 원의 실선은 레이크 할당 프로세스에서 제1 경로의 검출 성능을 나타낸다. 직사각형의 파선은 레이크 할당 프로세스에서 제2 경로의 검출 성능을 나타낸다. 다이아몬드의 파선은 재할당 프로세스 후에 제2 경로의 검출 성능을 나타낸다. 그 검출 성능은 3-9% 만큼 증가된다. 이것은 제2 경로가 레이크 할당 프로세스에서 손실되는 경우에 레이크 재할당 프로세스가 그 경로를 회복할 수 있다는 것을 암시한다.

도 26은 다양한 입력 SNR 값을 이용하여 케이스 5(고속 이동 채널 : 50㎞/h)의 검출 성능의 확률을 도시한다. 원의 실선은 레이크 재할당 프로세스에서 제1 경로의 검출 성능을 나타낸다. 직사각형의 파선은 레이크 할당 프로세스에서 제2 경로의 검출 성능을 나타낸다. 디이어몬드의 일점 쇄선은 재할당 프로세스 후에 제2 경로의 검출 성능을 나타낸다. 그 검출 성능은 8-12% 만큼 증가된다. 그 시뮬레이션 결과는 레이크 재할당이 고속 이동 채널에서 보다 좋게 동작하는 것을 보여준다. 이것은 레이크 재할당이 고속 이동 채널에서 손실 경로를 회복하는 것을 상당히 돕는다.

도 27은 입력 SNR의 다양한 값을 이용하여 케이스 5의 검출 성능의 확률을 도시한다. 여기서, 최소의 필요한 △SNR은 0.4 ㏈이다. 제2 경로의 검출 성능은 증가된다. 주목할 점은 오류 경보의 확률이 이러한 케이스에서 약간 증가된다는 것이다.

생성-소멸 전파의 채널 상태는 2개의 경로를 이용하는 비페이딩 전파 채널이다. 이동 전파 조건은 생성과 소멸 사이를 변경하는 2개의 경로를 갖는다. 그 경로들이 나타나는 위치들은 동일한 확률로 랜덤하게 선택되고, 도 28에 도시된다. 그 생성-소멸 전파 조건은 다음과 같다.

단계 1 : 2개의 경로, 즉 경로 1 및 경로 2는 그룹([-5, -4, -3, -2, -1, 0, 1, 2, 3, 4, 5]㎲)으로부터 랜덤하게 선택된다. 그 경로는 동일한 크기 및 동일한 위상을 갖는다.

단계 2 : 191 ㎳ 후에, 경로 1은 소멸하여, 위의 그룹에서 랜덤하게 선택된 신규 위치에 다시 나타나지만, 지점 경로(2)를 배제한다. 경로 1 및 경로 2의 탭 계수의 크기 및 위상은 변경없이 남을 것이다.

단계 3 : 추가적인 191 ㎳ 후에, 경로 2는 소멸하고, 위의 그룹에서 램덤하게 선택된 신규 위치에 즉시 다시 나타나지만, 포인트 경로 1은 배제한다. 경로 1 및 경로 2의 탭 계수의 크기 및 위상은 변경없이 남을 것이다.

단계 4 : 단계 2 및 단계 3의 시퀀스는 반복된다.

도 29는 100 프레임 실행(1초)의 PSC 채널 응답의 시뮬레이션 결과를 도시한다. 여기서, 이력 SNR은 10 ㏈ 이다. 191㎳ 마다 전이(생성 및 소멸)가 일어난다. 2개의 경로가 지배적인 피크이기 때문에, 페이딩 간섭 없이 검출하기 쉽다. 이 도면에서, 최대의 경로는 제로 상대 지연에서 시간 정렬된다. 그 검출 및 오류 경보는 각각 P_D = 1.0 및 P_FA = 0.0017이 될 것이다.

도 30은 100 프레임 실행(1초)의 CPICH 채널 응답의 시뮬레이션 결과를 도시한다. 전이(생성 및 소멸)는 191㎳ 마다 일어난다. 2개의 경로는 지배적이고 페이딩 간섭없이 쉽게 검출된다. 최대 경로는 제로 상대 지연에서 시간 정렬된다. 고정 채널(AWGN)에서, 소정의 SNR이 5 ㏈ 보다 높으면, 우리는 완전한 검출을 예상한다. 그 검출 및 오류 경보 수행은 각각 P_D = 1.0 및 P_FA = 0.0017이 될 것이다.

1. 전체의 획득 시간은 드웰 시간(통합 시간)이 세이브되기 때문에 상당히 줄어든다. 단 하나의 확인 프로세스만 있는 경우에, 그 드웰 시간은 대략 0.66초가 된다. PSC가 초기 경로 검색 프로세스에 이용되는 경우에, 그 드웰 시간은 0.20초로 줄어든다. 시스템 속도의 개선은 3배 이상이다.

2. 재할당은 경로 검색 프로세스를 다시 행하여 검출 성능을 증가시키는 것이 쉽다. 그것은 여분의 0.20 초가 필요하지만, 여전히 경로 검색 프로세스 없이 확인 프로세스보다 고속이다.

본 발명의 대안의 실시예는 시간 디버스 통합을 이용한다. 저속 페이딩 효과를 극복하기 위하여, 바람직한 실시예에 개시된 연속 심볼 통합은 시간 디버스 통합으로 수정된다. PN 상관 파워를 얻기 위한 종래의 통합은 연속 심볼 통합에 의해 행하여진다. 그러나, 저속 페이딩 채널에서, 통합 영역의 딥 페이딩은 저속 검출을 일으킨다. 이러한 문제점을 완화하기 위해서, 시간 디버스 통합이 이용될 수 있다. 전술한 수학식(7)에 기재된 바와 같이, 종래의 PN 상관 파워는 다음과 같은 연속 샘플의 소정수 이상, 예를 들면 50 이상이 계산된다.

예를 들면, 시간 디버스 통합은 다음과 같이 표현된다.

I는 150 이하의 구성 요소, 예를 들면 I={0,...9, 50, ...69, 100, ..199}를 바람직하게 갖는 선택된 인덱스 집합이다. 그 인덱스 집합 I의 선택은 일부 다른 시간 간격의 상관 파워를 평가하여, 시간 다이버시티를 제공하도록 만들어진다. 시간 디버스 통합의 계산도 또한 수정되어, 수학식 8 내지 수학식 11에 관하여 앞서 논의된 바와 같이 일반적인 통합으로서 간소화 될 수 있다.

일반적으로, 신호 샘플의 상대 파워에 부분적으로 기초하여 통신 신호들이 처리되면, 시간 다이버시티는 시간 디버스 신호 샘플에 대응하는 값의 함수로서 상대 파워를 계산하는데 이용될 수 있다. 바람직하게, 버퍼는 샘플 집합 R을 정의하는 신호 샘플 Sr에 대응하는 최소의 값 r(r)을 저장하도록 제공된다. R은 값 r(0) 내지 r(X-1)에 대응하는 X 연속 수신 신호 샘플(So)의 부분 집합이다. 부분 집합 R의 수는 X보다 작으며, 이에 따라 R은 연속 샘플(S₀ 내지 S_i) 및 (S_j 내지 S_x-1)의 적어도 2개의 상호 연속 부분 집합을 포함한다. 따라서, R은 샘플 S_i+1 또는 S_j+1을 포함하지 않는다. 편의상, 버퍼는 모든 값 r(0) 내지 r(X-1)을 저장할 수 있지만, 실질적으로 보다 작은 버퍼는 샘플 집합(R)에 의해 표현된 값의 시간 디버스 부분 집합만이 저장되는 경우에 이용될 수 있다.

프로세서는 X 연속 수신 신호 샘플의 선택된 부분 집합(R)의 신호 샘플 구성 요소(Sr)에 대응하는 값 r(r)에 기초하여 수신 샘플 파워를 계산하기 위하여 버퍼와 동작 가능하게 결합된다. 신호 샘플 구성 요소(S_i+1, S_j-1)에 대응하는 값 r(i+1) 또는 r(j-1) 등의 R에 포함되지 않은 샘플 값들은 계산에 이용되지 않는다. 따라서, 상대 파워는 적어도 2개의 디버스 시간 간격을 나타내는 샘플에 기초하여 계산된다.

각 쌍의 연속 샘플들은 수신 신호의 샘플들을 얻을 때 이용되는 샘플링 레이트에 대응하는 샘플링 시간 간격(t)을 나타낸다. 바람직하게, X 연속 샘플의 적어도 2개의 상호 연속 부분 집합은 적어도 연속 샘플(S_i+1 내지 S_i+51) 및 (S_j-51 내지 S_j-1)을 포함하고, 부분 집합 R의 구성 요소를 포함하지 않는다. 그러한 경우에, 부분 집합 R은 연속 샘플의 적어도 3개의 상호 연속 부분 집합에 의해 정의되며, 이것은 적어도 5회의 시간에서 연속 샘플 상호 오프셋의 그룹을 나타낸다. N이 256(CHPICH에 이용된 부호 크기)이고, I={0-9, 50-69, 100-199}인 수학식 35의 샘플에서,

은 샘플 Sk를 포함하는 51,200 샘플(S₀ 내지 S₅₁₁₉₉) 중 시간 디버스 샘플 시리즈 (S₀ 내지 S₂₅₅₉}, {S₁₂₈₀₀ 내지 S₁₇₉₁₉} 및 {S₂₅₆₀₀ 내지 S₅₁₁₉₉}에 대응하는 값으로부터 샘플 Sk의 소형 집합에 대하여 결정된다. 샘플들이 칩 지속 기간마다 하나의 샘플 비율로 발생되면, 이것은 파워 계산의 기초가 되는 3개의 샘플 시리즈 간에 7000개 이상의 칩의 시간 다이버시티를 나타낸다.

시간 디버스 통합은 검출 및 오류 경보 성능의 확률에 중요한 역할을 한다. 도 31은 시간 디버스 통합이 연속 부호 통합에 관하여 5 ㏈ SNR에서 검출 성능 44% 를 79%로 증가시키는 것을 보여준다. 이러한 경우에, 검출 성능이 35% 증가된다. 10 ㏈ SNR에서, 검출 성능의 19%가 증가된다.

도 32는 시간 디버스 통합이 5 ㏈ SNR에서 검출 성능을 4%에서 41%로 증가하 는 것을 보여준다. 이러한 경우에, 검출 성능의 37%가 증가된다. 10 ㏈ SNR에서, 검출 성능의 24%가 증가된다. 그 레이크 재할당은 검출 성능을 증가시키는데 도움을 준다. 그러나, 오류 경보도 약간 증가시킨다. 높은 검출 확률을 달성하기 위해서, △SNR은 적합하게, 특히 높은 SNR로 제어되어야 한다.

도 33은 오류 경보의 확률을 보여준다. 단 한번의 임계 시험이 코드 위상 검출에 이용되는 경우, 오류 경보 확률은 SNR이 증가됨으로써 증가된다. 한편, 오류 경보 확률은 레이크 핑거 할당을 위하여 전술한 바람직한 추가적인 SNR 시험으로 감소한다.

그 수정은 특히, 낮은 SNR 케이스에서 검출 성능을 증가시키고 낮은 페이딩 효과를 완화하는데 도움을 준다. 그 추가적인 SNR 시험은 높은 SNR 케이스에서 오류 경보를 줄이는데 도움을 준다. 최상의 시스템 성능을 얻는데 에는 더 많은 조사가 필요하다.

그 일정한 임계 시험으로, 우리는 일정한 오류 경보율(CFAR)을 예상한다. 그러나, 시뮬레이션 결과(도 33에서 임계 시험)는 입력 SNR이 증가함으로써 오류 경보 확률도 또한 증가되는 것을 보여준다. 이러한 예로서, 그 신호 파워는 일정하지만, 그 잡음 파워는 입력 SNR을 제어하기 위하여 변하며, 즉, 높은 입력 SNR은 일정한 신호 파워를 갖는 낮은 잡음 파워를 암시한다. 따라서, 그 추정된 잡음 파워는 SNR이 증가함으로써 감소한다. 그 다음에, 임계치는 SNR이 증가함으로써 낮아진다. 그 임계치가 너무 낮게 설정되면, 불명료한 상관 계수가 그 임계치를 교차할 기회가 더 많아진다. 이에 따라 높은 SNR을 갖는 오류 경보 확률이 더 많이 일어난 다.

도 34는 다중 경로 페이딩 케이스(5)에서 제1 경로의 검출 확률을 도시하며, 시간 디버스 통합 출력이 낮은 SNR에서 종래의 연속 통합을 형성하는 것을 보여준다.

도 35는 시간 디버스 통합이 연속 통합보다 높은 검출 성능을 제공하는 것을 보여준다. 5 ㏈ SNR에서, 시간 디버스 통합의 검출 확률은 연속 통합보다 51% 높다. 또한, 재할당 프로세스는 검출 확률을 훨씬 증가시킨다.

도 36은 오류 경보의 확률을 도시한다. 오류 경보의 확률은 추가적인 SNR 시험을 이용하는 경우에 감소된다. 그 재할당 프로세스는 오류 경보의 확률이 약간 높게 발생한다. 임계치 시험만을 비교하면, 추가적인 SNR 시험은 오류 경보의 확률을 감소시키는데 도움을 준다.

Claims (46)

1. 수신된 통신 신호들의 복수의 상이한 신호 경로들을 할당 및 결합하기 위해 미리 정해진 수 이하의 레이크 핑거들을 갖는 레이크 수신기를 포함하는 통신 신호 처리용 수신기에 있어서,

   윈도우 내의 샘플들이 제1 파워 임계치를 초과하는 연속 신호 샘플들의 그룹들에 의해 정의된 윈도우들에 기초하여 신호 경로들을 결정하고, 결정된 윈도우들 내의 샘플들의 상대 파워에 기초하여 상기 미리 정해진 수 이하의 윈도우들을 후보 윈도우로서 지정하는 레이크 로케이터;

   상기 후보 윈도우를 분석하여 상기 후보 윈도우들의 샘플들의 파워가 제2 임계치를 초과하는지 여부를 결정하고, 상기 후보 윈도우들 중 적어도 하나가 상기 제2 임계치를 초과하는 선택된 수의 후보 샘플들을 갖는 경우에 패트 핑거 후보 윈도우를 지정하는 윈도우 검색 회로; 및

   패트 핑거 후보 윈도우로서 지정되지 않은 후보 윈도우들이 패트 레이크 핑거와는 상이한 각각의 레이크 핑거에 각각 할당되도록, 레이크 핑거 또는 패트 레이크 핑거 중 하나에 의하여 처리하기 위한 후보 윈도우를 할당하는 레이크 핑거 할당기

   를 포함하는 통신 신호 처리용 수신기.
2. 제1항에 있어서, 상기 레이크 로케이터는 상기 제1 파워 임계치를 초과하는 샘플들의 그룹의 파워 레벨을 가산함에 의해 결정된 파워 레벨을 갖는 윈도우들을 정의하며, 최고 파워 레벨을 갖는 윈도우들에 기초하여 상기 미리 정해진 수 이하의 윈도우들을 후보 윈도우들로서 지정하고, 특정 수 이상의 샘플들이 더 높은 파워 레벨을 갖는 다른 윈도우에 포함되는 경우에는 윈도우를 지정하지 않는 것인 통신 신호 처리용 수신기.
3. 제2항에 있어서, 상기 레이크 핑거의 미리 정해진 수는 5이며, 그 중 하나 이하는 적응형 필터를 포함하는 패트 핑거인 것인 수신기.
4. 제2항에 있어서, 상기 샘플 그룹의 각각은 21 샘플들을 포함하고, 상기 특정 수는 16이며, 상기 지정된 윈도우들은 적어도 5개의 연속 샘플들에 의해 서로 분리되는 것인 통신 신호 처리용 수신기.
5. 제2항에 있어서, 상기 윈도우 검색 회로는 하나 이하의 패트 핑거 후보 윈도우를, 상기 제2 임계치를 초과하는 파워 레벨을 갖는 상기 선택된 수의 후보 샘플들을 구비하며 최고의 파워 레벨을 갖는 후보 윈도우로서 지정하고, 상기 후보 샘플들은 상기 제2 임계치를 초과하는 연속 샘플들을 제거(pruning)한 후에 남아 있는 샘플들인 것인 통신 신호 처리용 수신기.
6. 제5항에 있어서, 상기 샘플 그룹의 각각은 21 샘플들을 포함하고, 상기 특정 수는 16이며, 상기 지정된 윈도우들은 적어도 5개의 연속 샘플에 의해 서로 분리되는 것인 통신 신호 처리용 수신기.
7. 제5항에 있어서, 상기 레이크 핑거 할당기는 패트 핑거 후보 윈도우로서 지정된 후보 윈도우를, 처리를 위한 적응 필터를 포함하는 패트 레이크 핑거에 할당하는 것인 통신 신호 처리용 수신기.
8. 제7항에 있어서, 상기 샘플 그룹의 각각은 21 샘플들을 포함하고, 상기 특정 수는 16이며, 상기 지정된 윈도우들은 적어도 5개의 연속 샘플들에 의해 서로 분리되는 것인 통신 신호 처리용 수신기.
9. 제8항에 있어서, 상기 레이크 핑거의 미리 정해진 수는 5인 것인 통신 신호 처리용 수신기.
10. 제1항에 있어서, 상기 레이크 핑거의 미리 정해진 수는 5개이며, 그 중 하나 이하는 적응형 필터를 포함하는 패트 핑거인 것인 통신 신호 처리용 수신기.
11. 수신된 통신 신호들의 복수의 상이한 신호 경로들을 포함하는 미리 정해진 수 이하의 레이크 핑거들을 갖는 레이크 수신기를 이용하여 통신 신호들을 처리하는 방법에 있어서,

    윈도우 내의 샘플들이 제1 파워 임계치를 초과하는 연속 신호 샘플들의 그룹들에 의해 정의된 윈도우들에 기초하여 신호 경로들을 결정하는 단계;

    상기 결정된 윈도우들 내의 샘플들의 상대 파워에 기초하여 상기 미리 정해진 수 이하의 윈도우들을 후보 윈도우들로서 지정하는 단계;

    상기 후보 윈도우들을 분석하여 상기 후보 윈도우들의 샘플들의 파워가 제2 임계치를 초과하는지 여부를 결정하는 단계;

    상기 후보 윈도우들 중 적어도 하나가 상기 제2 임계치를 초과하는 제2의 미리 정해진 수의 후보 샘플들을 갖는 경우에 패트 핑거 후보 윈도우를 지정하는 단계;

    패트 핑거 후보 윈도우로서 지정되지 않은 후보 윈도우들이 패트 레이크 핑거와는 상이한 각각의 레이크 핑거에 각각 할당되도록, 레이크 핑거 또는 패트 레이크 핑거 중 하나에 의해 처리하기 위한 후보 윈도우들을 할당하는 단계

    를 포함하는 통신 신호 처리 방법.
12. 제11항에 있어서, 상기 제1 파워 임계치를 초과하는 샘플들의 그룹의 파워 레벨을 가산함에 의해 결정된 파워 레벨을 갖는 윈도우들이 정의되고, 최고 파워 레벨을 갖는 윈도우들에 기초하여 상기 미리 정해진 수 이하의 윈도우들이 후보 윈도우로서 지정되며, 특정 수 이상의 샘플들이 더 높은 파워 레벨을 갖는 다른 윈도우에 포함되는 경우에는 윈도우가 지정되지 않는 것인 통신 신호 처리 방법.
13. 제12항에 있어서, 5 이하의 후보 윈도우들이 할당되도록, 상기 레이크 핑거의 미리 정해진 수는 5이며, 그 중 하나 이하는 적응형 필터를 포함하는 패트 핑거인 것인 통신 신호 처리 방법.
14. 제12항에 있어서, 상기 샘플 그룹의 각각은 21 샘플들을 포함하고, 상기 특정 수는 16이며, 적어도 5개의 연속 샘플들에 의해 서로 분리되는 윈도우들만이 후보 윈도우들로서 지정되는 것인 통신 신호 처리 방법.
15. 제12항에 있어서, 하나 이하의 패트 핑거 후보 윈도우는, 상기 제2 임계치를 초과하는 파워 레벨을 갖는 선택된 수의 후보 샘플들을 구비하며 최고의 파워 레벨을 갖는 후보 윈도우로서 지정되고,

    상기 후보 샘플들은 상기 제2 임계치를 초과하는 연속 샘플들을 제거(pruning)한 후에 남아 있는 샘플들인 것인 통신 신호 처리 방법.
16. 제15항에 있어서, 상기 샘플 그룹의 각각은 21 샘플을 포함하고, 적어도 5개의 연속 샘플들에 의해 서로 분리되는 윈도우들만이 후보 윈도우들로서 지정되도록 상기 특정 수는 16인 것인 통신 신호 처리 방법.
17. 제15항에 있어서, 패트 핑거 후보 윈도우로서 지정된 후보 윈도우는 적응형 필터를 포함하는 패트 레이크 핑거에 할당되는 것인 통신 신호 처리 방법.
18. 제17항에 있어서, 상기 샘플 그룹의 각각은 21 샘플들을 포함하고, 적어도 5개의 연속 샘플들에 의해 서로 분리되는 윈도우들만이 후보 윈도우들로서 지정되도록 상기 특정 수는 16인 것인 통신 신호 처리 방법.
19. 제18항에 있어서, 5개 이하의 후보 윈도우들이 할당되도록 상기 레이크 핑거들의 미리 정해진 수는 5인 것인 통신 신호 처리 방법.
20. 제11항에 있어서, 5개 이하의 후보 윈도우들이 할당되도록 상기 레이크 핑거들의 미리 정해진 수는 5이며, 그 중 하나 이하는 적응형 필터를 포함하는 패트 핑거인 것인 통신 신호 처리 방법.
21. 청구항 제1항의 수신기를 포함하는 CDMA 무선 통신 시스템용 사용자 장비(UE).
22. 청구항 제1항의 수신기를 포함하는 CDMA 무선 통신 시스템용 기지국.
23. 청구항 제1항의 수신기를 각각 포함하는 사용자 장비(UE)와 기지국을 포함하는 CDMA 무선 통신 시스템.
24. 통신 신호들을 소유하는 레이크 수신기에서 패트 핑거를 할당하는 방법에 있어서,

    제1 채널 파워 및 제2 채널 파워를 각각 갖는 샘플들의 세트 내의 미리 정해진 수의 연속하는 신호 샘플들의 윈도우들을 정의하는 단계;

    상기 윈도우의 평균 파워를 계산하는 단계;

    상기 윈도우의 제1 채널의 평균 파워가 제1 임계치를 충족하는지를 결정하는 단계;

    상기 윈도우의 제1 채널의 평균 파워가 제1 임계치를 충족하는 경우에, 상기 윈도우에서 제2 채널 파워가 제2 임계치를 초과하는 샘플들의 수를 카운트하는 단계; 및

    상기 카운트가 미리 선택된 수를 초과하는 경우에, 상기 윈도우를 상기 패트 핑거에 할당하는 단계

    를 포함하는 패트 핑거 할당 방법.
25. 제24항에 있어서, 상기 할당 단계는,

    상기 카운트를 최소값과 비교하는 단계;

    상기 카운트가 상기 최소값을 충족하는 경우에, 상기 카운트를 요구값과 비교하는 단계;

    상기 카운트가 상기 요구값을 충족하는 경우에, 상기 윈도우를 상기 패트 핑거에 할당하는 단계;

    상기 카운트가 상기 요구값을 충족하지 않는 경우에,

    상기 윈도우에서 인접한 신호를 제거(pruning)하는 단계;

    상기 윈도우에서 상기 제2 임계치를 충족하는 제거된(pruned) 신호들의 수를 카운트하는 단계; 및

    상기 제거된 카운트가 미리 정해진 수용가능한 레벨을 충족하는 경우에, 상기 윈도우를 상기 패트 핑거에 할당하는 단계

    를 포함하는 것인 패트 핑거 할당 방법.
26. 제1 채널 파워 및 제2 채널 파워를 각각 갖는 연속 신호 샘플들의 세트에 기초하여 통신 신호들을 처리하기 위하여 레이크 핑거들을 할당하는 방법에 있어서,

    상기 샘플들의 제1 채널 파워에 따라 내림차순으로 상기 샘플들을 랭크하는 단계;

    적어도 2 샘플 떨어진 M 개의 최대 제1 채널 파워 샘플들을 선택하는 단계;

    L 샘플들의 세트를 정의하기 위해, 상기 M 샘플들 각각의 제1 채널 파워를 미리 정해진 임계치와 비교하는 단계-M은 L 이상이고, 상기 L 샘플들 각각은 상기 미리 정해진 임계치보다 큰 제1 채널 파워 레벨을 갖음-;

    상기 L 샘플들로부터 K 개의 최대 제2 파워 레벨을 갖는 샘플들을 선택하는 단계-L은 K이상이고, K는 할당된 레이크 핑거들의 수 이하이며, 상기 K 샘플들 각각의 제2 채널 파워 레벨은 제2 파워 레벨 임계치를 초과함-

    를 포함하는 레이크 핑거 할당 방법.
27. 제24항에 있어서,

    상기 단계들은 무선 통신 시스템에서 사용하기 위해 구성된 무선 송수신 유닛(WTRU)에 의해 수행되는 것인 레이크 핑거 할당 방법.
28. 제24항에 있어서,

    상기 단계들은 3세대 파트너쉽 프로젝트(3GPP)를 충족하는 코드 분할 다중 접속(CDMA) 무선 통신 시스템에서 사용하기 위해 구성된 무선 송수신 유닛(WTRU)에 의해 수행되는 것인 레이크 핑거 할당 방법.
29. 제25항에 있어서,

    상기 단계들은 무선 통신 시스템에서 사용하기 위해 구성된 무선 송수신 유닛(WTRU)에 의해 수행되는 것인 레이크 핑거 할당 방법.
30. 제25항에 있어서,

    상기 단계들은 3세대 파트너쉽 프로젝트(3GPP)를 충족하는 코드 분할 다중 접속(CDMA) 무선 통신 시스템에서 사용하기 위해 구성된 무선 송수신 유닛(WTRU)에 의해 수행되는 것인 레이크 핑거 할당 방법.
31. 제26항에 있어서,

    상기 단계들은 무선 통신 시스템에서 사용하기 위해 구성된 무선 송수신 유닛(WTRU)에 의해 수행되는 것인 레이크 핑거 할당 방법.
32. 제26항에 있어서,

    상기 단계들은 3세대 파트너쉽 프로젝트(3GPP)를 충족하는 코드 분할 다중 접속(CDMA) 무선 통신 시스템에서 사용하기 위해 구성된 무선 송수신 유닛(WTRU)에 의해 수행되는 것인 레이크 핑거 할당 방법.
33. 수신된 통신의 복수의 상이한 신호 경로들을 추정 및 결합하기 위한 복수의 레이크 핑거들로 구성가능한 레이크 수신기를 포함하는 무선 통신 수신용 수신기에 있어서,

    상기 무선 통신 수신용 수신기는 레이크 핑거 로케이터를 포함하고,

    상기 레이크 핑거 로케이터는,

    제1 채널 파워 및 제2 채널 파워를 각각 갖는 샘플들의 세트 내에서 미리 정해진 수의 연속 신호 샘플들의 윈도우들을 정의하고, 윈도우들의 제1 채널의 평균 파워를 계산하고,

    윈도우의 제1 채널의 평균 파워가 제1 임계치를 충족하는지 여부를 결정하며,

    상기 윈도우의 제1 채널의 평균 파워가 상기 제1 임계치를 충족하는 경우에, 제2 채널 파워가 제2 임계치를 초과하는 상기 윈도우 내의 샘플들의 수가 카운트로 식별되고,

    상기 카운트가 미리 선택된 수를 초과하는 경우에, 상기 윈도우가 상기 레이크 수신기의 패트 핑거에 할당되도록 구성되는 것인 무선 통신 수신용 수신기.
34. 제33항에 있어서,

    상기 레이크 수신기는 상기 신호 경로의 타이밍이 변하는 경우에 신호를 재할당하도록 구성되는 레이크 리로케이터(relocator)를 더 포함하는 것인 무선 통신 수신용 수신기.
35. 제33항에 있어서, 상기 레이크 수신기는 5개 이하의 레이크 핑거들로 구성가능하고, 그 중 하나 이하의 레이크 핑거는 패트 핑거인 것인 무선 통신 수신용 수신기.
36. 청구항 제33항의 수신기를 포함하는 CDMA 무선 통신 시스템용 사용자 장비(UE).
37. 청구항 제33항의 수신기를 포함하는 CDMA 무선 통신 시스템용 기지국.
38. 청구항 제33항의 수신기를 각각 포함하는 사용자 장비(UE)들 및 기지국을 포함하는 CDMA 무선 통신 시스템.
39. 제33항에 있어서,

    상기 레이크 핑거 로케이터는 윈도우의 카운트를 최소값과 비교하여,

    상기 카운트가 상기 최소값을 충족하는 경우에, 상기 카운트는 요구값과 비교되고,

    상기 카운트가 상기 요구값을 충족하는 경우에, 상기 윈도우는 상기 패트 핑거에 할당되며,

    상기 카운트가 상기 요구값을 충족하지 않는 경우에,

    상기 윈도우의 인접한 신호들이 제거(pruning)되고,

    상기 윈도우에서 상기 제2 임계치를 충족하는 제거된 신호들의 수가 제거된 카운트로 결정되며,

    상기 제거된 카운트가 미리 정해진 수용가능한 레벨을 충족하는 경우에, 상기 윈도우가 상기 패트 핑거에 할당되도록,

    윈도우를 상기 레이크 수신기의 패트 핑거에 할당하는 것인 무선 통신 수신용 수신기.
40. 청구항 제39항의 수신기를 포함하는 CDMA 무선 통신 시스템용 사용자 장비(UE).
41. 청구항 제39항의 수신기를 포함하는 CDMA 무선 통신 시스템용 기지국.
42. 청구항 제39항의 수신기를 각각 포함하는 사용자 장비(UE)들 및 기지국을 포함하는 CDMA 무선 통신 시스템.
43. 수신된 통신의 복수의 상이한 신호 경로들을 추정 및 결합하기 위한 복수의 레이크 핑거들로 구성가능한 레이크 수신기를 포함하는 무선 통신 수신용 수신기에 있어서,

    상기 무선 통신 수신용 수신기는 레이크 핑거 로케이터를 포함하고,

    상기 레이크 핑거 로케이터는,

    제1 채널 파워 및 제2 채널 파워를 각각 갖는 연속 신호 샘플들의 세트에 기초하여 통신 신호들을 처리하고;

    상기 샘플들의 제1 채널 파워에 따라 내림차순으로 상기 샘플들을 랭크하고, 적어도 2 샘플 떨어진 M 개의 최대 제1 채널 파워의 샘플들을 선택하며, L 샘플들의 세트를 정의하기 위해, 상기 M 샘플들 각각의 제1 채널 파워를 미리 정해진 임계치와 비교하고;

    상기 L 샘플들로부터 K 개의 최대 제2 파워 레벨을 갖는 샘플들을 선택하도록 구성되며,

    여기서, M은 L 이상이고, 상기 L 샘플들 각각은 상기 미리 정해진 임계치보다 큰 제1 채널 파워 레벨을 갖고,

    L은 K이상이고, K는 할당되는 레이크 핑거들의 수 이하이며, 상기 K 샘플들 각각의 제2 채널 파워 레벨은 제2 파워 레벨 임계치를 초과하는 것인 무선 통신 수신용 수신기.
44. 청구항 제43항의 수신기를 포함하는 CDMA 무선 통신 시스템용 사용자 장비(UE).
45. 청구항 제43항의 수신기를 포함하는 CDMA 무선 통신 시스템용 기지국.
46. 청구항 제43항의 수신기를 각각 포함하는 사용자 장비(UE)들 및 기지국을 포함하는 CDMA 무선 통신 시스템.

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