KR100709856B1 - Current limit circuit of low drop out regulator - Google Patents

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    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current

Abstract

본 발명은 저전압 강하 레귤레이터의 전류 제한 회로에 관한 것으로서, 해결하고자 하는 기술적 과제는 정상 동작시 소비 전류가 거의 없어 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않으며, 출력 단락시 패스 트랜지스터에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않도록 하는데 있다. 이를 위해 본 발명에 의한 해결 방법의 요지는 기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부와, 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 단락 및 과부하시 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함하는 저전압 강하 레귤레이터의 전류 제한 회로가 제공된다.The present invention relates to a current limiting circuit of a low voltage drop regulator, and a technical problem to be solved is that there is almost no current consumption in normal operation, so it is easy to implement a low power circuit, and the internal current consumption does not increase depending on a load, and a pass occurs when an output is shorted. In case of output short-circuit because there is no current flowing in transistor It is intended to generate little power consumption. To this end, the gist of the solution according to the present invention is an error amplifier inputted to the non-inverting terminal after the reference voltage is input to the inverting terminal, and the output voltage is divided, the output terminal of the error amplifier is connected to the gate, the source and drain A pass transistor connected to an input power supply terminal and an output power supply terminal respectively, and between the pass transistor and the power supply input terminal, so that the output voltage through the power output terminal is constant, and at the same time, to determine current limit points in case of a short circuit and an overload. A low voltage comprising a first current limiting portion and a second current limiting portion provided between the pass transistor, the first current limiting portion, and a power input terminal to reduce current flowing through the pass transistor in the event of a short circuit and overload through the power output terminal. A dropout regulator's current limit circuit is provided.

전류 제한 회로, P채널형 전계효과 트랜지스터, N채널형 전계효과 트랜지스터, 패스 트랜지스터 Current Limiting Circuit, P-Channel Field Effect Transistor, N-Channel Field Effect Transistor, Pass Transistor

Description

저전압 강하 레귤레이터의 전류 제한 회로{Current limit circuit of low drop out regulator}Current limit circuit of low drop out regulator

도 1a는 종래 일정 전류 제한 회로(constant current limit circuit)의 특성을 도시한 그래프이고, 도 1b는 종래 폴드백 전류 제한 회로(fold-back current limit circuit)의 특성을 도시한 그래프이며, 도 1c는 종래 폴드백 전류 제한 회로에서 출력 저항에 따른 소비 전류 상태를 도시한 그래프이다.Figure 1a is a graph showing the characteristics of the conventional constant current limit circuit, Figure 1b is a graph showing the characteristics of the conventional fold-back current limit circuit, Figure 1c In the conventional foldback current limiting circuit, a graph showing a current consumption state according to an output resistance.

도 2a는 종래 센싱 저항을 이용한 전류 제한 회로의 일례를 도시한 블록도이고, 도 2b는 종래 전류 센싱을 이용한 전류 제한 회로의 다른예를 도시한 블록도이며, 도 2c는 종래 폴드백 전류 제한을 구현하기 위한 회로를 도시한 회로도이다.Figure 2a is a block diagram showing an example of a current limiting circuit using a conventional sensing resistor, Figure 2b is a block diagram showing another example of a current limiting circuit using a conventional current sensing, Figure 2c is a conventional foldback current limiting A circuit diagram showing a circuit for implementation.

도 3a는 본 발명의 일실시예에 의한 저전압 강하 레귤레이터의 전류 제한 회로를 도시한 회로도이고, 도 3b는 도 3a에 도시된 회로의 특성을 도시한 그래프이며, 도 3c는 본 발명에 따른 전류 제한 회로에서 출력 저항에 따른 소비 전류 상태를 도시한 그래프이다.3A is a circuit diagram illustrating a current limiting circuit of a low voltage drop regulator according to an embodiment of the present invention, FIG. 3B is a graph illustrating characteristics of the circuit shown in FIG. 3A, and FIG. 3C is a current limiting method according to the present invention. It is a graph showing the current consumption according to the output resistance in the circuit.

도 4a는 본 발명의 다른 실시예에 의한 저전압 강하 레귤레이터의 전류 제한 회로를 도시한 회로도이고, 도 4b는 도 4a에 도시된 회로의 동작 설명을 위한 부분 도면이고, 도 4c는 도 4a에 도시된 회로의 동작 설명 그래프이고, 도 4d는 도 4a에 도시된 회로의 특성을 도시한 그래프이다.4A is a circuit diagram illustrating a current limiting circuit of a low voltage drop regulator according to another embodiment of the present invention, FIG. 4B is a partial view for explaining the operation of the circuit shown in FIG. 4A, and FIG. 4C is shown in FIG. 4A. It is a graph explaining the operation of the circuit, and FIG. 4D is a graph showing the characteristics of the circuit shown in FIG. 4A.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

AMP; 에러 앰프 -: 반전 단자AMP; Error amplifier-: inverting terminal

+; 비반전 단자 VREF; 기준 전압+; Non-inverting terminal VREF; Reference voltage

VIN; 전원 입력 단자 VOUT; 전원 출력 단자VIN; Power input terminal VOUT; Power output terminal

RO1,RO2; 분압 저항 MOUT; P채널형 패스 트랜지스터RO1, RO2; Partial resistance MOUT; P-channel pass transistor

110; 제1전류 제한부 MCA1,MCA2; P 채널형 트랜지스터110; First current limiting portions MCA1, MCA2; P-channel transistor

RCA1; 전압 강하용 저항 120; 제2전류 제한부RCA1; Voltage drop resistor 120; 2nd current limiting part

MCA3; P 채널형 트랜지스터 MCA4,MCA5; N 채널형 트랜지스터MCA3; P-channel transistors MCA4, MCA5; N-channel transistor

CS; 전류 소스CS; Current source

본 발명은 저전압 강하 레귤레이터의 전류 제한 회로에 관한 것으로서, 보다 상세히는 간단한 구성으로 정상 동작시 소비 전류가 거의 없어 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않으며, 출력 단락시 패스 트랜지스터에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않는 저전압 강하 레귤레이터의 전류 제한 회로에 관한 것이다.The present invention relates to a current limiting circuit of a low voltage drop regulator, and more particularly, it is easy to implement a low power circuit because there is little current consumption in normal operation with a simple configuration, and the internal current consumption does not increase according to a load, and passes in an output short circuit. The present invention relates to a current limiting circuit of a low voltage drop regulator in which an electric current flowing through a transistor is turned off so that power consumption is hardly generated in an output short circuit.

일반적으로 저전압 강하 레귤레이터에는 출력 과부하나 출력 단자의 단락에 대하여 집적회로(Integrated Circuit: IC)를 보호하기 위해 전류 제한 회로가 사용되고 있다. 이러한 전류 제한 회로는 일정 전류 제한 회로(constant current limit circuit)와 폴드백 전류 제한 회로(fold-back current limit circuit)로 구분될 수 있다. 상기 일정 전류 제한 회로는 전류 제한시, 도 1a에 도시된 바와 같이 출력 전류를 일정 전류로 제한한다. 이러한 일정 전류 제한 방식은 출력 단자가 단락되더라도 일정 전류가 계속해서 흘러 내부 소비 전력이 증가하는 문제가 있다. 이러한 높은 전력 손실을 해결하기 위한 방법이 폴드백 전류 제한 회로이다. 상기 폴드백 전류 제한 회로는, 도 1b에 도시된 바와 같이 전류 제한시 출력 전압이 감소하면 이에 비례하여 출력 전류를 감소시켜 출력 단자가 단락이 되었을 때 최소 전류가 흐르도록 하여 내부 전력 손실이 적도록 동작한다. 그러나, 이러한 폴드백 전류 제한 회로 역시 도 1c에 도시된 바와 같이 출력 저항 즉, 부하에 따라 소비 전류가 증가하는 문제가 있다.In general, current drop circuits are used in low voltage drop regulators to protect integrated circuits (ICs) against output overloads or shorts on output terminals. Such a current limiting circuit may be divided into a constant current limit circuit and a fold-back current limit circuit. The constant current limiting circuit limits the output current to a constant current as shown in FIG. 1A during current limiting. The constant current limiting method has a problem in that a constant current continues to flow even if the output terminal is shorted, thereby increasing internal power consumption. A method for solving this high power loss is a foldback current limiting circuit. As shown in FIG. 1B, the foldback current limiting circuit reduces the output current in proportion to the output voltage when the current is limited, so that the minimum current flows when the output terminal is shorted so that internal power loss is small. It works. However, the foldback current limiting circuit also has a problem in that the current consumption increases depending on the output resistance, that is, the load, as shown in FIG. 1C.

한편, 도 2a에 도시된 바와 같이 종래의 전류 제한 회로는 과전류를 센싱하기 위해 패스 트랜지스터(TR)에 과전류 센싱을 위한 센싱 저항(RS)이 더 연결되어 있다. 그러나, 이러한 설계 방식은 센싱 저항(RS)에 의한 전압 강하로 인하여 전원 공급원(예를 들면, 배터리)의 수명을 결정짓는 저전압 강하(Low Drop Out)라는 측면에서 불리한 단점을 갖고 있다. 여기서 저전압 강하란 입력 전압과 출력 전압의 차이로서, 전압 강하가 클수록 전원 공급원(예를 들면, 배터리)이 동작할 수 있는 전압 범위가 제한된다.On the other hand, as shown in FIG. 2A, in the conventional current limiting circuit, a sensing resistor RS for overcurrent sensing is further connected to the pass transistor TR to sense overcurrent. However, this design method has disadvantages in terms of low drop out, which determines the life of a power supply (eg, a battery) due to the voltage drop caused by the sensing resistor RS. Here, the low voltage drop is a difference between the input voltage and the output voltage, and the larger the voltage drop, the more the voltage range in which the power supply (eg, battery) can operate is limited.

이러한 문제를 해결하기 위해 패스 트랜지스터의 드레인 단자에 직접적으로 센싱 저항을 연결하지 않고, 도 2b에 도시된 바와 같이 커런트 미러와 저항을 이용하여 과전류를 센싱하는 방법이 있다. 도면중 도면 부호 10은 과전류 센싱부이고, 도면 부호 20은 전류 제한부이다.To solve this problem, there is a method of sensing an overcurrent using a current mirror and a resistor as shown in FIG. 2B without directly connecting a sensing resistor to a drain terminal of a pass transistor. In the drawing, reference numeral 10 denotes an overcurrent sensing unit, and reference numeral 20 denotes a current limiting unit.

이것에 부가적으로, 도 2c에 도시된 바와 같이 폴드백 전류 제한 회로가 추가될 수 있다. 이러한 폴드백 전류 제한 회로는 전류 센싱을 위해 사용되는 회로 구성으로 인해 전원 회로 자체가 소비하는 전류가 많아지게 되며, 또한 회로 구성이 복잡하게 됨으로써, 회로의 배선이 복잡해지고, 집적도 측면에서 불리한 단점이 있다. 도면중 도면 부호 30은 에러 앰프이고, 도면 부호 40은 전류 센싱을 위한 전류 제한부이며, 도면 부호 50은 폴드백 제어부이다.In addition to this, a foldback current limiting circuit can be added as shown in FIG. 2C. The foldback current limiting circuit has a large current consumed by the power supply circuit itself due to the circuit configuration used for current sensing, and the circuit configuration is complicated, which leads to a complicated wiring and a disadvantage in terms of integration. have. In the figure, reference numeral 30 denotes an error amplifier, reference numeral 40 denotes a current limiting unit for current sensing, and reference numeral 50 denotes a foldback control unit.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 간단한 구성으로 정상 동작시 소비 전류가 없어 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않으며, 출력 단락시 패스 트랜지스터에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않는 저전압 강하 레귤레이터의 전류 제한 회로를 제공하는데 있다.The present invention is to overcome the above-mentioned conventional problems, the object of the present invention is a simple configuration, there is no current consumption during normal operation, easy to implement a low-power circuit, the internal current consumption does not increase according to the load, when the output short circuit The present invention provides a current limiting circuit for a low voltage drop regulator in which a current flowing through the pass transistor is turned off so that power consumption is hardly generated in an output short circuit.

상기한 목적을 달성하기 위해 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 상기 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 상기 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제 한점을 결정하는 제1전류 제한부와, 상기 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 단락 및 과부하시 상기 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함한다.In order to achieve the above object, the current limiting circuit of the low voltage drop regulator according to the present invention includes an error amplifier inputted to a non-inverting terminal after a reference voltage is input to an inverting terminal, and an output voltage is divided, and an output terminal of the error amplifier. Is connected to a gate, and a pass transistor connected to an input power terminal and an output power terminal at a source and a drain, respectively, and is provided between the pass transistor and the power input terminal, so that the output voltage through the power output terminal is constant. And a first current limiting unit for determining a current limit point in case of a short circuit and an overload, and between the pass transistor, the first current limiting unit, and a power input terminal, and the pass transistor in case of a short circuit and an overload through the power output terminal. It includes a second current limiting to reduce the current flowing through the.

여기서, 상기 제2전류 제한부는 상기 전원 출력 단자를 통한 단락 및 과부하시 패스 트랜지스터를 오프시켜 출력 전류가 0이 되도록 할 수 있다.Here, the second current limiting unit may turn off the pass transistor when the short circuit and the overload through the power output terminal to zero the output current.

또한, 상기 제1전류 제한부는 에러 앰프의 출력 단자 및 패스 트랜지스터의 게이트에 게이트가 연결되고 소스는 전압 강하용 저항을 통하여 전원 입력 단자에 연결되며, 전원 출력 단자에 드레인이 연결된 제1트랜지스터와, 상기 제1트랜지스터 및 패스 트랜지스터의 게이트에 공통으로 드레인이 연결되고, 전원 입력 단자에 소스가 연결된 동시에, 상기 제1트랜지스터의 소스에 게이트가 연결된 제2트랜지스터를 포함할 수 있다.The first current limiter may include a first transistor having a gate connected to an output terminal of the error amplifier and a gate of a pass transistor, a source connected to a power input terminal through a voltage drop resistor, and a drain connected to the power output terminal; A drain may be commonly connected to the gates of the first transistor and the pass transistor, and a source may be connected to a power input terminal, and a second transistor may be connected to the source of the first transistor.

또한, 상기 전원 출력 단자를 통한 출력 전압이 작아지면 상기 에러 앰프의 비반전 단자를 통해 작아진 분압 전압이 인가되고, 이어서 상기 에러 앰프의 출력 단자에 의해 작아진 전압이 패스 트랜지스터의 게이트에 인가되며, 이어서 상기 패스 트랜지스터의 소스-게이트간 전압상승에 의해 출력 전류가 증가됨으로써, 출력 전압이 정상 상태로 유지될 수 있다.In addition, when the output voltage through the power output terminal decreases, a small divided voltage is applied through the non-inverting terminal of the error amplifier, and then the reduced voltage is applied to the gate of the pass transistor by the output terminal of the error amplifier. Subsequently, the output current is increased by the source-gate voltage increase of the pass transistor, whereby the output voltage can be maintained in a normal state.

또한, 상기 전원 출력 단자를 통한 출력 전압이 더 작아지면 상기 패스 트랜지스터를 통한 출력 전류가 더 증가하되, 상기 제1트랜지스터의 전류 역시 함께 증가하여 전압 강하용 저항의 전압 강하가 커지고, 이어서 상기 제2트랜지스터가 턴온되며, 이어서 상기 패스 트랜지스터의 게이트 전압이 상기 제1트랜지스터 및 제2트랜지스터의 소스-게이트 전압의 합으로 일정하게 유지되어, 상기 패스 트랜지스터의 출력 전류가 더 이상 증가되지 않을 수 있다.In addition, when the output voltage through the power output terminal is smaller, the output current through the pass transistor is increased, but the current of the first transistor is also increased to increase the voltage drop of the resistance for voltage drop. The transistor is turned on, and then the gate voltage of the pass transistor is kept constant by the sum of the source-gate voltages of the first and second transistors, so that the output current of the pass transistor can no longer be increased.

또한, 상기 제2전류 제한부는 상기 제1전류 제한부의 제1트랜지스터의 소스 및 제2트랜지스터의 게이트에 게이트가 연결되고, 전원 입력 단자에 소스가 연결된 제3트랜지스터와, 상기 제3트랜지스터의 드레인에 드레인이 연결된 동시에, 드레인과 게이트가 공통 연결되고, 또한 커런트 소스에 소스가 연결된 제4트랜지스터와, 상기 제4트랜지스터의 게이트에 게이트가 연결되고, 상기 제2트랜지스터 및 제3트랜지스터의 게이트에 드레인이 연결되며, 상기 전원 출력 단자에 소스가 연결된 제5트랜지스터를 포함한다.The second current limiter may include a third transistor having a gate connected to a source of a first transistor and a gate of a second transistor of the first current limiter, and a source connected to a power input terminal, and a drain of the third transistor. At the same time as the drain is connected, the drain and the gate are commonly connected, and the source is connected to the current source, the gate is connected to the gate of the fourth transistor, and the drain is connected to the gates of the second and third transistors. And a fifth transistor having a source connected to the power output terminal.

또한, 상기 제1전류 제한부의 동작에 의해 제2트랜지스터가 턴온되면, 상기 제2전류 제한부의 제3트랜지스터 및 제4트랜지스터가 턴온되고, 이어서 전원 출력 단자를 통하여 단락 및 과부하 상태가 되면 상기 전원 출력 단자를 통한 출력 전압의 감소에 의해 제5트랜지스터의 게이트-소스 전압이 상승하여 턴온되어 제5트랜지스터의 전류가 증가하게 되고, 이어서 제1전류 제한부의 전압 강하용 저항에 의한 전압 강하가 더 증가하게 되며, 이어서 제2트랜지스터가 딥 트라이오드 영역(deep triode region)에서 동작하여 패스 트랜지스터의 게이트 전압이 입력 전압까지 상승하고, 이어서 상기 패스 트랜지스터가 턴오프될 수 있다.In addition, when the second transistor is turned on by the operation of the first current limiting unit, the third transistor and the fourth transistor of the second current limiting unit are turned on, and when the short circuit and overload state occur through the power output terminal, the power output. By decreasing the output voltage through the terminal, the gate-source voltage of the fifth transistor is increased to be turned on to increase the current of the fifth transistor . Then, the voltage drop caused by the voltage drop resistor of the first current limiter is further increased, and then the second transistor is operated in the deep triode region so that the gate voltage of the pass transistor is increased to the input voltage. The pass transistor may be turned off.

상기와 같이 하여 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 훨씬 간단한 회로가 된다.As described above, the current limiting circuit of the low voltage drop regulator according to the present invention becomes a much simpler circuit than the conventional circuit.

또한 본 발명은 정상 동작시 제1전류 제한부 및 제2전류 제한부에 흐르는 소 비 전류가 없음으로써 저전력 회로 구현이 가능하다.In addition, the present invention can implement a low-power circuit because there is no current consumption flowing in the first current limiting portion and the second current limiting portion in normal operation.

또한, 본 발명은 전원 출력 단자에 연결된 부하에 따라 내부 소비 전류가 증가하지 않게 된다.In addition, the present invention does not increase the internal current consumption in accordance with the load connected to the power output terminal.

또한, 본 발명은 전원 출력 단자의 단락시 패스 트랜지스터에 흐르는 전류가 거의 없음으로써 소비 전력이 전혀 발생하지 않게 된다.In addition, according to the present invention, since there is little current flowing through the pass transistor when the power supply output terminal is short-circuited, power consumption is not generated at all.

한편, 상기 전원 출력 단자에는 제1,2,3분압 저항이 직렬 연결되어 있고, 상기 제2, 3분압 저항에 의해 분압된 전압과 기준 전압은 상기 제1전류 제한부로 인가되고, 상기 제3분압 저항에 의해 분압된 전압은 상기 에러 앰프의 비반전 단자로 인가될 수 있다.On the other hand, the power output terminal, and first, second, and third voltage-dividing resistor is a series connection, a second group, the voltage and the reference voltage divided by the third voltage-dividing resistor is a part of the first current limit, wherein The voltage divided by the voltage divider resistor may be applied to the non-inverting terminal of the error amplifier.

또한, 상기 제1전류 제한부는 상기 전원 입력 단자에 저항 RB1 을 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제1트랜지스터와, 상기 전원 입력 단자에 저항 RB2 를 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제2트랜지스터와, 상기 제1트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 기준 전압이 인가되는 제3트랜지스터와, 상기 제2트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 상기 제2, 3분압 저항에 의해 분압된 전압이 인가되는 제4트랜지스터를 포함할 수 있다. The first current limiting unit may include a first transistor having a source connected to the power input terminal through a resistor RB1 , a gate and a drain connected in common, a source connected to the power input terminal through a resistor RB2 , and a gate and drain. the common connected and a second transistor, and a drain to the drain of the first transistor connected to a gate, the third transistor, and a drain to the drain of the second transistor is applied with a reference voltage is connected, the gate of the second and it may include a fourth transistor which is applied the voltage divided by the third voltage-dividing resistor.

또한, 상기 제2전류 제한부는 상기 제2트랜지스터의 게이트에 게이트가 연결되고, 드레인이 전원 입력 단자에 연결되며, 소스는 상기 패스 트랜지스터의 게이트에 연결된 제6트랜지스터일 수 있다.The second current limiting unit may be a sixth transistor having a gate connected to the gate of the second transistor, a drain connected to a power input terminal, and a source connected to the gate of the pass transistor.

또한, 상기 전원 출력 단자를 통한 단락 및 과부하에 의해 제2, 3분압 저항에 의한 분압 전압이 기준 전압보다 작게 되면, 상기 제1전류 제한부의 제3트랜지스터는 턴온되는 동시에, 제4트랜지스터는 턴오프됨으로써, 상기 제2트랜지스터의 게이트 전압이 증가하고, 이어서 제2전류 제한부의 제6트랜지스터가 턴온됨으로써, 상기 패스 트랜지스터의 게이트 전압이 증가하여 출력 전류를 감소시킬 수 있다. Further, when the divided voltage by the second and third voltage divider resistors is lower than the reference voltage due to a short circuit and an overload through the power output terminal, the third transistor of the first current limiting part is turned on, and the fourth transistor is turned off. As a result, the gate voltage of the second transistor is increased, and then the sixth transistor of the second current limiting part is turned on, so that the gate voltage of the pass transistor is increased to reduce the output current.

상기와 같이 하여 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 회로 구현이 단순해진다. As described above, the current limiting circuit of the low voltage drop regulator according to the present invention has a simpler circuit implementation than the conventional circuit.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 전류 제한 회로에서 소비되는 전류를 낮출 수 있고 저전력 구현에 용이하다.In addition, the present invention can reduce the current consumed in the current limiting circuit by simplifying the implementation of the current limiting circuit and facilitate the low power implementation.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 배선이 용이하다.In addition, the present invention facilitates wiring by simplifying the implementation of the current limiting circuit.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 칩 싸이즈(Chip Size)를 줄일 수 있고, 집적도도 향상시킬 수 있다.In addition, the present invention can reduce the chip size and improve the integration degree by simplifying the implementation of the current limiting circuit.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 3a는 본 발명의 일실시예에 의한 저전압 강하 레귤레이터의 전류 제한 회로를 도시한 회로도이고, 도 3b는 도 3a에 도시된 회로의 특성을 도시한 그래프이며, 도 3c는 본 발명에 따른 전류 제한 회로에서 출력 저항에 따른 소비 전류 상태를 도시한 그래프이다.3A is a circuit diagram illustrating a current limiting circuit of a low voltage drop regulator according to an embodiment of the present invention, FIG. 3B is a graph illustrating characteristics of the circuit shown in FIG. 3A, and FIG. 3C is a current limiting method according to the present invention. It is a graph showing the current consumption according to the output resistance in the circuit.

본 발명에 따른 저전압 강하 레귤레이터의 전류 제한 회로는 에러 앰프(AMP) 와, 패스 트랜지스터(MOUT)와, 제1전류 제한부(110) 및 제2전류 제한부(120)를 포함한다.The current limiting circuit of the low voltage drop regulator according to the present invention includes an error amplifier AMP, a pass transistor MOUT, a first current limiting unit 110 and a second current limiting unit 120.

상기 에러 앰프(AMP)는 반전 단자(-) 및 비반전 단자(+)를 갖는다. 상기 반전 단자(-)에는 기준 전압(VREF)이 인가된다. 또한 상기 비반전 단자(+)에는 전원 출력 단자(VOUT)에 연결된 분압 저항(RO1,RO2)으로부터 분압된 전압이 인가된다.The error amplifier AMP has an inverting terminal (−) and a non-inverting terminal (+). The reference voltage VREF is applied to the inverting terminal (−). In addition, the voltage divided by the divided resistors RO1 and RO2 connected to the power output terminal VOUT is applied to the non-inverting terminal +.

상기 패스 트랜지스터(MOUT)는 통상의 게이트, 드레인 및 소스를 갖는 P채널형 전계효과 트랜지스터일 수 있다. 상기 패스 트랜지스터(MOUT)의 게이트는 상기 에러 앰프(AMP)의 출력 단자에 연결되어 있다. 또한, 상기 패스 트랜지스터(MOUT)의 소스는 전원 입력 단자(VIN)에 연결되어 있다. 물론, 상기 패스 트랜지스터(MOUT)의 드레인은 전원 출력 단자(VOUT) 및 분압 저항(RO1,RO2)에 연결되어 있다. 도면중 미설명 부호 R_Load는 전원 출력 단자(VOUT)에 연결된 저항(또는 부하)이다.The pass transistor MOUT may be a P-channel field effect transistor having a conventional gate, drain, and source. The gate of the pass transistor MOUT is connected to the output terminal of the error amplifier AMP. In addition, the source of the pass transistor MOUT is connected to a power input terminal VIN. Of course, the drain of the pass transistor MOUT is connected to the power supply output terminal VOUT and the divided resistors RO1 and RO2. In the figure, reference numeral R_Load is a resistor (or load) connected to the power output terminal VOUT.

상기 제1전류 제한부(110)는 상기 패스 트랜지스터(MOUT)와 전원 입력 단자(VIN) 사이에 설치되어, 상기 전원 출력 단자(VOUT)를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점(folding point)을 결정하는 역할을 한다.The first current limiting unit 110 is installed between the pass transistor MOUT and the power input terminal VIN so that the output voltage through the power output terminal VOUT becomes constant, and at the time of short circuit and overload. It determines the current folding point of.

좀더 구체적으로 상기 제1전류 제한부(110)는 에러 앰프(AMP)의 출력 단자 및 패스 트랜지스터(MOUT)의 게이트에 게이트가 연결되고 전압 강하용 저항(RCA1)을 통하여 소스가 전원 입력 단자(VIN)에 연결되며, 전원 출력 단자(VOUT)에 드레인이 연결된 P채널형 제1트랜지스터(MCA1)와, 상기 제1트랜지스터(MCA1) 및 패스 트랜지스터(MOUT)의 게이트에 공통으로 드레인이 연결되고, 전원 입력 단자(VIN)에 소스가 연결된 동시에, 상기 제1트랜지스터(MCA1)의 소스에 게이트가 연결된 P채널형 제2트랜지스터(MCA2)를 포함한다.More specifically, the first current limiting unit 110 has a gate connected to the output terminal of the error amplifier AMP and the gate of the pass transistor MOUT, and the source of the first current limiting unit 110 through the voltage drop resistor RCA1. Is connected to the P-channel type first transistor MCA1 having a drain connected to the power output terminal VOUT, and a drain is commonly connected to a gate of the first transistor MCA1 and the pass transistor MOUT. A source is connected to the input terminal (VIN), and a P-channel second transistor (MCA2) is connected to the gate of the source of the first transistor (MCA1).

상기 제2전류 제한부(120)는 상기 패스 트랜지스터(MOUT), 제1전류 제한부(110) 및 전원 입력 단자(VIN) 사이에 설치되어, 상기 전원 출력 단자(VOUT)를 통한 단락 및 과부하시 상기 패스 트랜지스터(MOUT)를 통해 흐르는 전류를 감소 또는 차단(패스 트랜지스터를 오프시켜 출력 전류가 0이 되도록 함)하는 역할을 한다.The second current limiting unit 120 is installed between the pass transistor MOUT, the first current limiting unit 110, and the power input terminal VIN, when a short circuit and an overload occur through the power output terminal VOUT. It serves to reduce or cut off the current flowing through the pass transistor MOUT (turn off the pass transistor so that the output current is zero).

좀더 구체적으로 상기 제2전류 제한부(120)는 상기 제1전류 제한부(110)의 제1트랜지스터(MCA1)의 소스 및 제2트랜지스터(MCA2)의 게이트에 게이트가 연결되고, 전원 입력 단자에 소스가 연결된 P채널형 제3트랜지스터(MCA3)와, 상기 제3트랜지스터(MCA1)의 드레인에 드레인이 연결된 동시에, 드레인과 게이트가 공통 연결되고, 또한 커런트 소스(CS)에 소스가 연결된 N채널형 제4트랜지스터(MCA4)와, 상기 제4트랜지스터(MCA4)의 게이트에 게이트가 연결되고, 상기 제2트랜지스터(MCA2) 및 제3트랜지스터(MCA3)의 게이트에 드레인이 연결되며, 상기 전원 출력 단자(VOUT)에 소스가 연결된 N채널형 제5트랜지스터(MCA5)를 포함한다.More specifically, the second current limiter 120 has a gate connected to a source of the first transistor MCA1 of the first current limiter 110 and a gate of the second transistor MCA2, and to a power input terminal. N-channel type having a P-channel type third transistor MCA3 connected to a source, a drain connected to a drain of the third transistor MCA1, a drain and a gate connected in common, and a source connected to a current source CS. A gate is connected to a fourth transistor MCA4, a gate of the fourth transistor MCA4, a drain is connected to a gate of the second transistor MCA2, and a third transistor MCA3, and the power output terminal And an N-channel fifth transistor MCA5 having a source connected to VOUT.

이러한 구성을 하는 본 발명의 저전압 강하 레귤레이터의 전류 제한 회로의 동작을 설명한다.The operation of the current limiting circuit of the low voltage drop regulator of the present invention having such a configuration will be described.

먼저 과부하 상태에서는 제1전류 제한부(110)가 동작함으로써, 전원 출력 단자(VOUT)를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점(folding point)이 결정된다. 즉, 저항(R_Load) 또는 전원 출력 단자(VOUT) 의 출력 전압이 감소하면 분압 저항(RO1,RO2)에 걸리는 전압이 감소하게 되고, 에러 앰프(AMP)중 비반전 단자(+)의 전압이 감소하여 에러 앰프(AMP)의 출력 전압이 감소하게 된다. First, when the first current limiting unit 110 operates in an overload state, the output voltage through the power output terminal VOUT becomes constant, and at the same time, a current folding point during short circuit and overload is determined. That is, when the output voltage of the resistor R_Load or the power output terminal VOUT decreases, the voltage applied to the divided resistors RO1 and RO2 decreases, and the voltage of the non-inverting terminal (+) in the error amplifier AMP decreases. As a result, the output voltage of the error amplifier AMP is reduced.

이에 따라 P채널형 패스 트랜지스터(MOUT)의 게이트 전압이 감소하게 되고, 상기 패스 트랜지스터(MOUT)의 소스-게이트간 전압이 상승한다.As a result, the gate voltage of the P-channel pass transistor MOUT decreases, and the source-gate voltage of the pass transistor MOUT rises.

따라서, 상기 패스 트랜지스터(MOUT)의 출력 전류가 증가하게 되고, 이에 따라 출력 전압이 정상 상태로 된다.Therefore, the output current of the pass transistor MOUT is increased, and thus the output voltage is brought to a steady state.

이어서, 저항(R_Load) 또는 전원 출력 단자(VOUT)의 출력 전압이 더 감소하게 되면, 에러 앰프(AMP)의 출력 전압도 함께 더 감소하게 된다. 물론, 이때 상기 패스 트랜지스터(MOUT)의 출력 전류는 더욱 증가하게 된다.Subsequently, when the output voltage of the resistor R_Load or the power output terminal VOUT is further reduced, the output voltage of the error amplifier AMP is further reduced. Of course, the output current of the pass transistor MOUT further increases.

이와 같이 패스 트랜지스터(MOUT)의 출력 전류가 증가할수록 P 채널형 제1트랜지스터(MCA1)의 전류도 함께 증가함으로써, 전압 강하용 저항(RCA1)에서 전압 강하가 커져서 P 채널형 제2트랜지스터(MCA2)와 P 채널형 제3트랜지스터(MCA3)도 함께 턴온된다.As the output current of the pass transistor MOUT increases, the current of the P-channel type first transistor MCA1 also increases, so that the voltage drop increases in the voltage drop resistor RCA1, thereby increasing the P-channel type second transistor MCA2. And the P-channel third transistor MCA3 are also turned on.

위와 같이 제2트랜지스터(MCA2)가 턴온되면, 패스 트랜지스터(MOUT)의 게이트 전압이 제1트랜지스터(MCA1)와 제2트랜지스터(MCA2)의 소스-게이트 전압의 합으로 일정하게 유지됨으로, 상기 패스 트랜지스터(MOUT)의 출력 전류는 더 이상 증가하지 않게 된다.When the second transistor MCA2 is turned on as described above, the gate transistor of the pass transistor MOUT is kept constant by the sum of the source-gate voltages of the first transistor MCA1 and the second transistor MCA2, and thus the pass transistor. The output current at (MOUT) no longer increases.

계속해서, 제2전류 제한부(120)는 전원 출력 단자(VOUT)를 통한 단락 및 과부하시 상기 패스 트랜지스터(MOUT)를 통해 흐르는 전류를 감소시키거나 또는 차단 시켜 출력 전류가 0이 되도록 한다.Subsequently, the second current limiting unit 120 reduces or cuts off the current flowing through the pass transistor MOUT during a short circuit and an overload through the power output terminal VOUT so that the output current becomes zero.

여기서, N 채널형 제4트랜지스터(MCA4)의 소스에 연결된 전류 소스(CS)의 전류는 에러 앰프(AMP)의 출력 전류보다 작게 설계된다.Here, the current of the current source CS connected to the source of the N-channel fourth transistor MCA4 is designed to be smaller than the output current of the error amplifier AMP.

그러면, 위와 같이 제1전류 제한부(110)의 동작에 의해 제2트랜지스터(MCA2)가 턴온되면, 상기 제2전류 제한부(120)의 P 채널형 제3트랜지스터(MCA3)가 턴온되는 동시에, 상기 제3트랜지스터(MCA3)는 딥 트라이오드 영역(deep triode region)에서 동작하게 된다.Then, when the second transistor MCA2 is turned on by the operation of the first current limiting unit 110 as described above, the P-channel type third transistor MCA3 of the second current limiting unit 120 is turned on, The third transistor MCA3 operates in a deep triode region.

여기서, 상기 제3트랜지스터(MCA3)와 제4트랜지스터(MCA4)의 드레인 전압(P 채널형 제5트랜지스터(MCA5)의 게이트 전압)이 전원 입력 단자(VIN)에 의한 입력 전압까지 상승한다.Here, the drain voltages (gate voltages of the P-channel fifth transistors MCA5) of the third transistor MCA3 and the fourth transistor MCA4 rise to the input voltage of the power input terminal VIN.

저항(R_Load) 또는 전원 출력 단자(VOUT)에 의한 출력 전압이 더 감소하더라도 패스 트랜지스터(MOUT)의 소스-게이트간의 전압이 일정하기 때문에 패스 트랜지스터(MOUT)의 전류는 일정하게 된다. 물론, 저항(R_Load) 또는 전원 출력 단자(VOUT)에 의한 출력 전압이 감소하기 때문에, 상기 패스 트랜지스터(MOUT)의 출력 전압은 감소하게 된다.Even if the output voltage by the resistor R_Load or the power output terminal VOUT is further reduced, the current of the pass transistor MOUT is constant because the voltage between the source and gate of the pass transistor MOUT is constant. Of course, since the output voltage by the resistor R_Load or the power output terminal VOUT decreases, the output voltage of the pass transistor MOUT decreases.

위와 같이 출력 전압이 감소하게 되면 N 채널형 제5트랜지스터(MCA5)의 소스 단자의 전압이 감소하여 상기 제5트랜지스터(MCA5)의 게이트-소스간의 전압이 상승하게 된다. 물론, 이와 같이 하여 상기 제5트랜지스터(MCA5)의 전류가 증가하게 된다.As described above, when the output voltage decreases, the voltage of the source terminal of the N-channel fifth transistor MCA5 decreases, thereby increasing the voltage between the gate and the source of the fifth transistor MCA5. Of course, the current of the fifth transistor MCA5 is increased in this way.

이와 같이 제5트랜지스터(MCA5)의 전류가 증가하게 되면 전압 강하용 저항 (RCA1)에 흐르는 전류도 증가하므로, 상기 저항(RCA1)의 전압 강하가 증가하게 되고, 이에 따라 제2트랜지스터(MCA2)의 소스-게이트간의 전압이 증가된다.As the current of the fifth transistor MCA5 increases, the current flowing through the voltage drop resistor RCA1 also increases, so that the voltage drop of the resistor RCA1 increases, thereby increasing the voltage of the second transistor MCA2. The voltage between the source and the gate is increased.

이때 상기 제2트랜지스터(MCA2)는 딥 트라이오드 영역에서 동작하게 된다. 그러면, 상기 제2트랜지스터(MCA2)의 드레인 전압(패스 트랜지스터의 게이트 전압)이 입력 전압까지 올라가게 되고, 이에 따라 패스 트랜지스터(MOUT)의 소스-게이트간의 전압차가 거의 0이 됨으로써, 패스 트랜지스터(MOUT)는 턴오프된다.In this case, the second transistor MCA2 operates in the deep triode region. Then, the drain voltage (gate voltage of the pass transistor) of the second transistor MCA2 goes up to the input voltage, and thus the voltage difference between the source and gate of the pass transistor MOUT becomes almost zero, thereby passing the pass transistor MOUT. ) Is turned off.

따라서, 도 3b에 도시된 바와 같이 패스 트랜지스터를 통한 출력 전압 및 출력 전류는 모두 0으로 된다. 또한, 도 3c에 도시한 바와 같이 출력 저항에 따란 소비 전류의 변화도 거의 없게 된다.Thus, as shown in FIG. 3B, both the output voltage and the output current through the pass transistor become zero. Further, as shown in Fig. 3C, there is almost no change in current consumption depending on the output resistance.

상기와 같이 하여 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 훨씬 간단한 회로가 된다. 또한 본 발명은 정상 동작시 제1전류 제한부 및 제2전류 제한부에 흐르는 소비 전류가 거의 없음으로써 저전력 회로 구현이 가능하다. 또한, 본 발명은 전원 출력 단자에 연결된 부하에 따라 내부 소비 전류가 증가하지 않게 된다. 또한, 본 발명은 전원 출력 단자의 단락시 패스 트랜지스터에 흐르는 전류가 거의 없음으로써 소비 전력이 전혀 발생하지 않게 된다.As described above, the current limiting circuit of the low voltage drop regulator according to the present invention becomes a much simpler circuit than the conventional circuit. In addition, the present invention is possible to implement a low-power circuit since there is almost no current consumption flowing in the first current limiting portion and the second current limiting portion in normal operation. In addition, the present invention does not increase the internal current consumption in accordance with the load connected to the power output terminal. In addition, according to the present invention, since there is little current flowing through the pass transistor when the power supply output terminal is short-circuited, power consumption is not generated at all.

도 4a는 본 발명의 다른 실시예에 의한 저전압 강하 레귤레이터의 전류 제한 회로를 도시한 회로도이고, 도 4b는 도 4a에 도시된 회로의 동작 설명을 위한 부분 도면이고, 도 4c는 도 4a에 도시된 회로의 동작 설명 그래프이고, 도 4d는 도 4a에 도시된 회로의 특성을 도시한 그래프이다.4A is a circuit diagram illustrating a current limiting circuit of a low voltage drop regulator according to another embodiment of the present invention, FIG. 4B is a partial view for explaining the operation of the circuit shown in FIG. 4A, and FIG. 4C is shown in FIG. 4A. It is a graph explaining the operation of the circuit, and FIG. 4D is a graph showing the characteristics of the circuit shown in FIG. 4A.

도시된 바와 같이 본 발명의 다른 실시예에 의한 전류 제한 회로 역시 기준 전압(VREF)이 반전 단자(-)에 입력되고, 출력 전압이 분압된 후 비반전 단자(+)에 입력되는 에러 앰프(AMP)와, 상기 에러 앰프(AMP)의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 P채널형 패스 트랜지스터(MOUT)와, 상기 패스 트랜지스터(MOUT)와 전원 입력 단자(VIN) 사이에 설치되어, 전원 출력 단자(VOUT)를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부(210)와 , 상기 패스 트랜지스터( MOUT ), 제1전류 제한부 (210) 및 전원 입력 단자(VIN) 사이에 설치되어, 상기 전원 출력 단자(VOUT)를 통한 단락 및 과부하시 상기 패스 트랜지스터(MOUT)를 통해 흐르는 전류를 감소시키는 제2전류 제한부(220)를 포함한다. As shown, the current limiting circuit according to another embodiment of the present invention also includes an error amplifier AMP in which the reference voltage VREF is input to the inverting terminal (-) and the output voltage is divided into the non-inverting terminal (+). ), A P-channel type pass transistor (MOUT) having an output terminal of the error amplifier (AMP) connected to a gate, and an input power source terminal and an output power terminal connected to a source and a drain, respectively, the pass transistor (MOUT) and a power source. and the input terminal (VIN) is provided between the power source output terminal (VOUT), a first current limiting unit 210, which at the same time to such that the output voltage is constant, determining the current limitation at the time of short-circuit and overload via the pass Installed between the transistor MOUT , the first current limiting unit 210 and the power input terminal VIN to reduce the current flowing through the pass transistor MOUT during a short circuit and overload through the power output terminal VOUT. a second current that And a hanbu 220.

여기서, 상기 전원 출력 단자(VOUT)에는 제1,2,3분압 저항(RA,RB,RC)이 직렬 연결되어 있고, 상기 제2, 3분압 저항( RB , RC )에 의해 분압된 전압과 기준 전압(VREF)은 상기 제1전류 제한부(110)로 인가되고, 상기 제3분압 저항( RC )에 의해 분압된 전압은 상기 에러 앰프(AMP)의 비반전 단자(+)로 인가된다.Here, the power source output terminal (VOUT), the first, second, and third voltage-dividing resistors (RA, RB, RC) and is connected in series, the second and third voltage-dividing resistor (RB, RC) to the voltage and the reference partial pressure by voltage (VREF) is applied to the first current limiting unit 110, a voltage divided by the third voltage-dividing resistor (RC) is applied to the non-inverting terminal (+) of the error amplifier (aMP).

또한, 상기 제1전류 제한부(210)는 상기 전원 입력 단자(VIN)에 저항 RB1 을 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 P 채널형 제1트랜지스터(MC1)와, 상기 전원 입력 단자(VIN)에 저항 RB2 를 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 P 채널형 제2트랜지스터(MC2)와, 상기 제1트랜지스터(MC1)의 드레인에 드레인이 연결되고, 게이트에는 기준 전압(VREF)이 인가되는 N 채널형 제3트랜지스터( MC3 )와, 상기 제2트랜지스터( MC2 )의 드레인에 드레인이 연결되고, 게이트에는 상기 제2, 3분압 저항( RB , RC )에 의해 분압된 전압이 인가되는 N 채널형 제4트랜지스터(MC4)를 포함한다. 도면중 미설명 부호 MC5는 항상 턴온되어 있는 N 채널형 트랜지스터이다. 도면중 저항 RB1, RB2는 이득 조정용 저항이다. In addition, the first current limiting unit 210 includes a P-channel type first transistor MC1 having a source connected to the power input terminal VIN through a resistor RB1 , and a gate and a drain thereof commonly connected to each other, and the power input terminal. A source is connected to VIN through a resistor RB2 , a P-channel second transistor MC2 having a gate and a drain connected in common, a drain connected to a drain of the first transistor MC1, and a gate having a reference voltage To the N-channel third transistor MC3 and the drain of the second transistor MC2 to which VREF is applied . A drain connection and a gate, the N-channel type and a fourth transistor (MC4) of which the applied voltage divided by the second and third voltage-dividing resistor (RB, RC). In the figure, reference numeral MC5 denotes an N-channel transistor that is always turned on. In the figure, resistors RB1 and RB2 are gain adjusting resistors.

더불어, 상기 제2전류 제한부(220)는 상기 제2트랜지스터(MC2)의 게이트에 게이트가 연결되고, 드레인이 전원 입력 단자에 연결되며, 소스는 상기 패스 트랜지스터(MOUT)의 게이트에 연결된 N 채널형 제6트랜지스터(MC6)를 포함한다.In addition, the second current limiter 220 has a gate connected to the gate of the second transistor MC2, a drain connected to a power input terminal, and a source connected to the gate of the pass transistor MOUT. And a sixth transistor MC6.

이러한 구성을 하는 본 발명의 저전압 강하 레귤레이터의 전류 제한 회로의 동작을 설명한다.The operation of the current limiting circuit of the low voltage drop regulator of the present invention having such a configuration will be described.

먼저 정상 상태에서는 제1전류 제한부(210) 및 제2전류 제한부(220)가 동작하지 않는다. 즉, 전원 출력 단자(VOUT)의 출력 전압이 감소하면 분압 저항(RB,RC) 또는 F_node에 걸리는 전압이 감소하게 되고, 에러 앰프(AMP)중 비반전 단자(+)의 전압이 감소하여 에러 앰프(AMP)의 출력 전압이 감소하게 된다. 이에 따라 P채널형 패스 트랜지스터(MOUT)의 게이트 전압이 감소하게 되고, 상기 패스 트랜지스터(MOUT)의 소스-게이트간 전압이 상승한다. 따라서, 상기 패스 트랜지스터(MOUT)의 출력 전류가 증가하게 되고, 이에 따라 출력 전압이 정상 상태로 된다.First, in the normal state, the first current limiting unit 210 and the second current limiting unit 220 do not operate. That is, when the output voltage of the power output terminal VOUT decreases, the voltage applied to the divided resistors RB and RC or F_node decreases, and the voltage of the non-inverting terminal (+) among the error amplifiers AMP decreases so that the error amplifier The output voltage of (AMP) is reduced. As a result, the gate voltage of the P-channel pass transistor MOUT decreases, and the source-gate voltage of the pass transistor MOUT rises. Therefore, the output current of the pass transistor MOUT is increased, and thus the output voltage is brought to a steady state.

여기서, 상기 분압 저항( RB , RC ) 또는 FA_node에 걸리는 전압은 상기 F_node에 걸리는 전압 또는 기준 전압(VREF)보다 항상 높기 때문에, N채널형 제3트랜지스터(MC3)는 턴오프된 상태이고, N채널형 제4트랜지스터(MC4)는 턴온된 상태를 유지한다. 물론, 이와 같은 상태에 의해 P채널형 제2트랜지스터(MC2) 역시 턴온된 상태 이기 때문에, B_node의 전압은 로우(low) 상태를 유지한다. 물론, 제5트랜지스터(MC5)는 항상 턴온된 상태이다. Here, since the voltage across the divided resistors RB and RC or FA_ node is always higher than the voltage across the F_node or the reference voltage VREF, the N-channel third transistor MC3 is turned off and N The channel-type fourth transistor MC4 remains turned on. Of course, since the P-channel second transistor MC2 is also turned on by this state, the voltage of the B_node maintains a low state. Of course, the fifth transistor MC5 is always turned on.

한편, 출력 단자의 단락 및 과부하시 상기 제1전류 제한부(210) 및 제2전류 제한부(220)가 동작하게 된다.Meanwhile, the first current limiting unit 210 and the second current limiting unit 220 operate when the output terminal is shorted or overloaded.

즉, 전원 출력 단자(VOUT)를 통한 최대 출력 전류(Iout.max)를 초과한 이후 출력 전압이 점점 더 감소하게 되면, 분압 저항(RB,RC) 또는 FA_node의 전압이 어느 순간 기준 전압(VREF)보다도 낮아지게 된다.That is, when the output voltage decreases more and more after exceeding the maximum output current Iout.max through the power output terminal VOUT, the voltage of the divided resistors RB and RC or FA_node is instantaneously referred to the reference voltage VREF. Will be lower than.

그러면 제1전류 제한부(210)의 N채널형 제3트랜지스터(MC3)는 온되고, N채널형 제4트랜지스터(MC4)는 턴오프된다. 물론, 이때 제1트랜지스터(MC1)는 턴온되고, 제2트랜지스터(MC2)는 게이트 전압이 높아지기 때문에 턴오프된다. 즉, B_node가 하이(high) 상태가 된다.Then, the N-channel type third transistor MC3 of the first current limiting unit 210 is turned on, and the N-channel type fourth transistor MC4 is turned off. Of course, at this time, the first transistor MC1 is turned on and the second transistor MC2 is turned off because the gate voltage is increased. That is, the B_node is in a high state.

따라서, 제2전류 제한부(220)의 N채널형 제6트랜지스터(MC6)는 게이트 전압이 높아지기 때문에 턴온된다. 이때, 패스 트랜지스터(MOUT)의 입력 전압은 단락 또는 과부하 상태가 되면 일정 출력 전압을 유지하기 위해 점점 감소하게 된다.Therefore, the N-channel sixth transistor MC6 of the second current limiting unit 220 is turned on because the gate voltage becomes high. At this time, the input voltage of the pass transistor MOUT gradually decreases to maintain a constant output voltage when a short circuit or an overload condition occurs.

이렇게 되면, 상기 B_node의 전압과 패스 트랜지스터(MOUT)의 소스 사이의 전압 차이는 점점 커지게 되고, 이 전압이 B_node와 패스 트랜지스터(MOUT)의 소스에 연결된 N채널형 제6트랜지스터(MC6)의 문턱전압(VTH)보다 커지게 되면, 결국 상기 제6트랜지스터(MC6)는 턴온된다.In this case, the voltage difference between the voltage of the B_node and the source of the pass transistor MOUT is gradually increased, and the threshold of the N-channel sixth transistor MC6 connected to the B_node and the source of the pass transistor MOUT is increased. When the voltage becomes greater than the voltage VTH, the sixth transistor MC6 is eventually turned on.

그러면, 전원 입력 단자(VIN)의 전류는 상기 제6트랜지스터(MC6)를 통하여 에러 앰프(AMP)의 트랜지스터(M9)로 흘러 들어간다.Then, the current of the power supply input terminal VIN flows into the transistor M9 of the error amplifier AMP through the sixth transistor MC6.

이와 같은 제6트랜지스터(MC6)에 의해 공급되어 지는 전류에 의해 에러 앰프(AMP)의 출력 즉, 패스 트랜지스터(MOUT)의 게이트 전압은 더 이상 감소되지 않게 되고, 상기 제6트랜지스터(MC6)로부터 공급되는 전류의 양에 의해 점점 상승하게 되어 단락 또는 과부하로 인해 증가되는 패스 트랜지스터(MOUT)의 전류를 점점 감소시켜 폴드 백 전류 제한 기능을 구현하게 된다.Due to the current supplied by the sixth transistor MC6, the output of the error amplifier AMP, that is, the gate voltage of the pass transistor MOUT, is no longer reduced, and is supplied from the sixth transistor MC6. The current is gradually increased by the amount of current to be reduced to gradually reduce the current of the pass transistor (MOUT) due to the short circuit or overload to implement the foldback current limiting function.

이와 같이 구현된 저전압 강하 레귤레이터의 전류 제한 회로는 회로 자체가 소비하는 전류가 단지 과전류 및 출력 전압 강하를 감지하는 제1전류 제한부(110)의 소스 전류인 제5트랜지스터(MC5)에 흐르는 전류로 결정된다. 물론, 이러한 전류 제한 회로는 종래와 같은 기능을 가지며, 특히 종래 기술에서 폴드 백 전류 제한 구현을 위해 다소 복잡하게 구성된 회로를 단순, 간략화함으로써 작은 소비 전류를 가지는 장점이 있다.The current limiting circuit of the low voltage drop regulator implemented as described above is a current flowing through the fifth transistor MC5 which is a source current of the first current limiting unit 110 that detects only the overcurrent and the output voltage drop. Is determined. Of course, such a current limiting circuit has the same function as the conventional one, and in particular, there is an advantage of having a small current consumption by simplifying and simplifying a circuit which is somewhat complicated for implementing fold back current limiting.

상술한 바와 같이, 본 발명에 따른 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 훨씬 간단한 회로가 된다.As mentioned above, the current limiting circuit of the low voltage drop regulator according to the present invention becomes a much simpler circuit than the conventional circuit.

또한 본 발명은 정상 동작시 제1전류 제한부 및 제2전류 제한부에 흐르는 소비 전류가 없거나 아주 작음으로써, 저전력 회로 구현이 가능하다.In addition, the present invention can implement a low-power circuit by having no or very small current consumption flowing in the first current limiting portion and the second current limiting portion in normal operation.

또한, 본 발명은 전원 출력 단자에 연결된 부하에 따라 내부 소비 전류가 증가하지 않게 된다.In addition, the present invention does not increase the internal current consumption in accordance with the load connected to the power output terminal.

또한, 본 발명은 전원 출력 단자의 단락시 패스 트랜지스터에 흐르는 전류가 없거나 거의 없음으로써 소비 전력이 거의 발생하지 않게 된다.In addition, according to the present invention, there is little or no current flowing through the pass transistor when the power supply output terminal is shorted, so that little power consumption is generated.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 배선이 용이하다.In addition, the present invention facilitates wiring by simplifying the implementation of the current limiting circuit.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 칩 싸이즈(Chip Size)를 줄일 수 있고, 집적도도 향상시킬 수 있다.In addition, the present invention can reduce the chip size and improve the integration degree by simplifying the implementation of the current limiting circuit.

이상에서 설명한 것은 본 발명에 따른 저전압 강하 레귤레이터의 전류 제한 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for implementing the current limiting circuit of the low voltage drop regulator according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the invention, anyone of ordinary skill in the art to which the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

Claims (11)

기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 상기 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 상기 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부와, 상기 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 단락 및 과부하시 상기 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함하고,An error amplifier inputted to a non-inverting terminal after the reference voltage is input to the inverting terminal and the output voltage is divided, an output terminal of the error amplifier is connected to a gate, and an input power source and an output power terminal are respectively A first current limiting portion provided between the connected pass transistor and the pass transistor and a power input terminal, the first current limiting portion for determining a current limiting point in case of a short circuit and an overload while maintaining a constant output voltage through the power output terminal; A second current limiter disposed between the transistor, the first current limiter, and a power input terminal to reduce a current flowing through the pass transistor in the event of a short circuit and an overload through the power output terminal; 상기 제1전류 제한부는 에러 앰프의 출력 단자 및 패스 트랜지스터의 게이트에 게이트가 연결되고, 소스가 전원 입력 단자에 연결되며, 전원 출력 단자에 드레인이 연결된 제1트랜지스터와, 상기 제1트랜지스터의 소스와 상기 전원 입력 단자를 전기적으로 연결하는 전압 강하용 저항과, 상기 제1트랜지스터 및 패스 트랜지스터의 게이트에 공통으로 드레인이 연결되고, 전원 입력 단자에 소스가 연결된 동시에, 상기 제1트랜지스터의 소스에 게이트가 연결된 제2트랜지스터로 이루어지고,The first current limiter includes a first transistor having a gate connected to an output terminal of the error amplifier and a gate of a pass transistor, a source connected to a power input terminal, and a drain connected to a power output terminal, a source of the first transistor, A voltage drop resistor electrically connecting the power input terminal, a drain is commonly connected to the gates of the first transistor and the pass transistor, a source is connected to the power input terminal, and a gate is connected to the source of the first transistor. Consisting of the connected second transistor, 상기 제2전류 제한부는 상기 제1전류 제한부의 제1트랜지스터의 소스 및 제2트랜지스터의 게이트에 게이트가 연결되고, 전원 입력 단자에 소스가 연결된 제3트랜지스터와, 상기 제3트랜지스터의 드레인에 드레인이 연결된 동시에, 드레인과 게이트가 공통 연결되고, 또한 커런트 소스에 소스가 연결된 제4트랜지스터와, 상기 제4트랜지스터의 게이트에 게이트가 연결되고, 상기 제2트랜지스터 및 제3트랜지스터의 게이트에 드레인이 연결되며, 상기 전원 출력 단자에 소스가 연결된 제5트랜지스터로 이루어진 것을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.The second current limiter has a gate connected to a source of a first transistor and a gate of a second transistor of the first current limiter, a third transistor having a source connected to a power input terminal, and a drain of a drain of the third transistor. At the same time, a drain and a gate are commonly connected, a fourth transistor having a source connected to a current source, a gate connected to the gate of the fourth transistor, and a drain connected to the gates of the second and third transistors. And a fifth transistor having a source connected to the power output terminal. 제 1 항에 있어서, 상기 제2전류 제한부는 상기 전원 출력 단자를 통한 단락 및 과부하시 패스 트랜지스터를 오프시켜 출력 전류가 0이 되도록 함을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.The current limiting circuit of claim 1, wherein the second current limiting unit turns off the pass transistor during a short circuit and an overload through the power output terminal so that the output current becomes zero. 삭제delete 제 1 항에 있어서, 상기 전원 출력 단자를 통한 출력 전압이 작아지면 상기 에러 앰프의 비반전 단자를 통해 작아진 분압 전압이 인가되고, 이어서 상기 에러 앰프의 출력 단자에 의해 작아진 전압이 패스 트랜지스터의 게이트에 인가되며, 이어서 상기 패스 트랜지스터의 소스-게이트간 전압상승에 의해 출력 전류가 증가됨으로써, 출력 전압이 정상 상태로 유지됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.2. The method of claim 1, wherein when the output voltage through the power supply output terminal decreases, a small divided voltage is applied through the non-inverting terminal of the error amplifier, and then the voltage reduced by the output terminal of the error amplifier is applied to the pass transistor. And the output current is increased by the source-gate voltage increase of the pass transistor, thereby maintaining the output voltage in a steady state. 제 4 항에 있어서, 상기 전원 출력 단자를 통한 출력 전압이 더 작아지면 상기 패스 트랜지스터를 통한 출력 전류가 더 증가하되, 상기 제1트랜지스터의 전류 역시 함께 증가하여 전압 강하용 저항의 전압 강하가 커지고, 이어서 상기 제2트랜지스터가 턴온되며, 이어서 상기 패스 트랜지스터의 게이트 전압이 상기 제1트랜지스터 및 제2트랜지스터의 소스-게이트 전압의 합으로 일정하게 유지되어, 상기 패스 트랜지스터의 출력 전류가 더 이상 증가되지 않음을 특징으로 하는 저전압 강 하 레귤레이터의 전류 제한 회로.5. The method of claim 4, wherein the output voltage through the pass transistor is further increased when the output voltage through the power output terminal is smaller, but the current of the first transistor is also increased to increase the voltage drop of the resistance for voltage drop. Subsequently, the second transistor is turned on, and then the gate voltage of the pass transistor is kept constant by the sum of the source-gate voltages of the first transistor and the second transistor, so that the output current of the pass transistor is no longer increased. A current limiting circuit of a low voltage drop regulator. 삭제delete 제 1 항에 있어서, 상기 제1전류 제한부의 동작에 의해 제2트랜지스터가 턴온되면, 상기 제2전류 제한부의 제3트랜지스터 및 제4트랜지스터가 턴온되고, 이어서 전원 출력 단자를 통하여 단락 및 과부하 상태가 되면 상기 전원 출력 단자를 통한 출력 전압의 감소에 의해 제5트랜지스터의 게이트-소스 전압이 상승하여 턴온되고, 이어서 제1전류 제한부의 전압 강하용 저항에 의한 전압 강하가 더 증가하게 되며, 이어서 제2트랜지스터가 딥 트라이오드 영역(deep triode region)에서 동작하여 패스 트랜지스터의 게이트 전압이 입력 전압까지 상승하고, 이어서 상기 패스 트랜지스터가 턴오프됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.The method of claim 1, wherein when the second transistor is turned on by the operation of the first current limiter, the third transistor and the fourth transistor of the second current limiter are turned on, and then a short circuit and an overload condition are generated through the power output terminal. When the gate-source voltage of the fifth transistor is increased and turned on by decreasing the output voltage through the power output terminal, the voltage drop by the voltage drop resistor of the first current limiter is further increased, and then the second voltage is increased. And the transistor operates in a deep triode region so that the gate voltage of a pass transistor rises to an input voltage, and then the pass transistor is turned off. 기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 상기 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 상기 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부와, 상기 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 단락 및 과부하시 상기 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함하고,An error amplifier inputted to a non-inverting terminal after the reference voltage is input to the inverting terminal and the output voltage is divided, an output terminal of the error amplifier is connected to a gate, and an input power source and an output power terminal are respectively A first current limiting portion provided between the connected pass transistor and the pass transistor and a power input terminal, the first current limiting portion for determining a current limiting point in case of a short circuit and an overload while maintaining a constant output voltage through the power output terminal; A second current limiter disposed between the transistor, the first current limiter, and a power input terminal to reduce a current flowing through the pass transistor in the event of a short circuit and an overload through the power output terminal; 상기 전원 출력 단자에는 제1,2,3분압 저항이 직렬 연결되어 있고, 상기 제2,3분압 저항에 의해 분압된 전압과 기준 전압은 상기 제1전류 제한부로 인가되고, 상기 제3분압 저항에 의해 분압된 전압은 상기 에러 앰프의 비반전 단자로 인가됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.First, second and third voltage divider resistors are connected in series with the power output terminal, and the voltage divided by the second and third voltage divider resistors and a reference voltage are applied to the first current limiting portion, The voltage divided by the voltage is applied to the non-inverting terminal of the error amplifier current limiting circuit of the voltage drop regulator. 제 8 항에 있어서, 상기 제1전류 제한부는The method of claim 8, wherein the first current limiting unit 상기 전원 입력 단자에 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제1트랜지스터와, 상기 전원 입력 단자에 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제2트랜지스터와, 상기 제1트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 기준 전압이 인가되는 제3트랜지스터와, 상기 제2트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 상기 제2,3분압 저항에 의해 분압된 전압이 인가되는 제4트랜지스터를 포함하여 이루어진 것을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.A first transistor having a source connected to the power input terminal and having a common gate and a drain; a second transistor having a source connected to the power input terminal and having a common gate and a drain; and a drain at the drain of the first transistor And a third transistor to which a reference voltage is applied to a gate, a drain to a drain of the second transistor, and a fourth transistor to which a voltage divided by the second and third voltage divider is applied to the gate. The current limiting circuit of the low voltage drop regulator, characterized in that consisting of. 제 9 항에 있어서, 상기 제2전류 제한부는 상기 제2트랜지스터의 게이트에 게이트가 연결되고, 드레인이 전원 입력 단자에 연결되며, 소스는 상기 패스 트랜 지스터의 게이트에 연결된 제6트랜지스터인 것을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.10. The method of claim 9, wherein the second current limiting unit is a gate connected to the gate of the second transistor, a drain is connected to the power input terminal, the source is a sixth transistor connected to the gate of the pass transistor, characterized in that Current limiting circuit of a low voltage drop regulator. 제 10 항에 있어서, 상기 전원 출력 단자를 통한 단락 및 과부하에 의해 제2,3분압 저항에 의한 분압 전압이 기준 전압보다 작게 되면, 상기 제1전류 제한부의 제3트랜지스터는 턴온되는 동시에, 제4트랜지스터는 턴오프됨으로써, 상기 제2트랜지스터의 게이트 전압이 증가하고, 이어서 제2전류 제한부의 제6트랜지스터가 턴온됨으로써, 상기 패스 트랜지스터의 게이트 전압이 증가하여 턴오프됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.The third transistor of claim 10, wherein when the voltage divided by the second and third voltage divider resistors is lower than the reference voltage due to a short circuit and an overload through the power output terminal, the third transistor of the first current limiting unit is turned on and a fourth voltage is increased. The transistor is turned off, the gate voltage of the second transistor is increased, and then the sixth transistor of the second current limiting part is turned on, so that the gate voltage of the pass transistor is increased and turned off, so that the current of the low voltage drop regulator is turned off. Limiting circuit.
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