KR100680954B1 - Stacked chip package - Google Patents

Stacked chip package Download PDF

Info

Publication number
KR100680954B1
KR100680954B1 KR1020040114761A KR20040114761A KR100680954B1 KR 100680954 B1 KR100680954 B1 KR 100680954B1 KR 1020040114761 A KR1020040114761 A KR 1020040114761A KR 20040114761 A KR20040114761 A KR 20040114761A KR 100680954 B1 KR100680954 B1 KR 100680954B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
bonding
substrate
semiconductor
pad
Prior art date
Application number
KR1020040114761A
Other languages
Korean (ko)
Other versions
KR20060076367A (en
Inventor
김승지
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040114761A priority Critical patent/KR100680954B1/en
Publication of KR20060076367A publication Critical patent/KR20060076367A/en
Application granted granted Critical
Publication of KR100680954B1 publication Critical patent/KR100680954B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process

Abstract

본 발명은 스택 칩 패키지를 개시하며, 개시된 본 발명의 스택 칩 패키지는, 다수개의 접합패드가 구비된 기판과, 상기 기판 상에 부착되며 다수개의 제 1본딩패드가 구비된 제 1반도체 칩과, 상기 제 1반도체 칩의 제 1본딩패드 면 위에 스택되고 상기 제 1반도체 칩과 동일 크기를 가지고 있으며 다수개의 제 2본딩패드가 구비된 제 2반도체 칩과, 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이에 개재되며 상기 제 1 및 제 2반도체 칩들 보다 작은 크기를 가진 스페이서와, 상기 제 1반도체 칩 상의 상기 제 1본딩패드들 사이의 공간에 형성되며 전기적인 연결을 이룸이 없이 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이를 지지해주는 비전도성 테이프로 이루어진 더미패드와, 상기 기판의 접합패드와 상기 제 1반도체 칩의 제 1본딩패드를 전기적으로 연결시키는 제 1본딩와이어와, 상기 기판의 접합패드와 상기 제 2반도체 칩의 제 2본딩패드를 전기적으로 연결시키는 제 2본딩와이어와, 상기 기판 상부의 제 1 및 제 2반도체 칩, 제 1 및 제 2본딩와이어를 덮는 몰딩체를 포함한다. The present invention discloses a stack chip package, and the disclosed stack chip package includes a substrate having a plurality of bonding pads, a first semiconductor chip attached to the substrate and having a plurality of first bonding pads; A second semiconductor chip stacked on the first bonding pad surface of the first semiconductor chip and having the same size as the first semiconductor chip and having a plurality of second bonding pads, the first semiconductor chip and the second semiconductor chip; A first semiconductor interposed between the chips and formed in a space between the spacer having a smaller size than the first and second semiconductor chips and the first bonding pads on the first semiconductor chip, without forming an electrical connection. When the dummy pad made of a non-conductive tape supporting the chip and the second semiconductor chip, the bonding pad of the substrate and the first bonding pad of the first semiconductor chip are electrically connected. The key includes a first bonding wire, a second bonding wire electrically connecting a bonding pad of the substrate and a second bonding pad of the second semiconductor chip, first and second semiconductor chips on the substrate, first and And a molding covering the second bonding wire.

Description

스택 칩 패키지{STACKED CHIP PACKAGE}Stacked Chip Packages {STACKED CHIP PACKAGE}

도 1은 종래기술에 따른 문제점을 설명하기 위한 도면.1 is a view for explaining a problem according to the prior art.

도 2 및 도 3은 본 발명의 일 실시예에 따른 스택 칩 패키지를 설명하기 위한 평면도 및 일부 단면도.2 and 3 are plan and partial cross-sectional views illustrating a stack chip package according to an embodiment of the present invention.

도 4 및 도 5는 본 발명의 다른 실시예에 따른 스택 칩 패키지를 설명하기 위한 평면도 및 일부 단면도. 4 and 5 are a plan view and a partial cross-sectional view for explaining a stack chip package according to another embodiment of the present invention.

본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는, 오버행 다이(overhang die) 구조를 갖는 스택 칩 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a stack chip package having an overhang die structure.

최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형 화 및 경량화 되고 있으며 전자기기의 핵심 부품인 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 개발된 형태의 패키지 형태로서 복수의 반도체 칩을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 스택 칩 패키지가 알려져 있다. 이와 같은 스택 칩 패키지는 하나의 반도체 칩을 내재하는 단위 반도체 칩 패키지 복수 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다. Recently, according to the development of the semiconductor industry and the needs of users, electronic devices are becoming smaller and lighter, and packages, which are core components of electronic devices, are also becoming smaller and lighter. As a package type developed according to such a trend, a stack chip package implemented as a single unit semiconductor chip package by vertically stacking a plurality of semiconductor chips is known. Such a stack chip package is advantageous in size and weight in terms of size, weight, and mounting area, rather than using a plurality of unit semiconductor chip packages containing one semiconductor chip.

또한, 크기가 서로 동일하거나, 서로 다른 반도체 칩들을 스택하기 위해서, 반도체 칩의 본딩와이어를 보호할 수 있도록 테이프 재질의 스페이서를 사용하여 왔다. 여기서, 스페이서의 재질로서 테이프 대신 비전도성 접찰물질인 WBL(Wafer Backside Lamination), 또는 에폭시를 사용할 수도 있다. 상기 스페이서는 반도체 칩들의 크기보다도 작게 형성하여 오버행(overhang) 구조를 갖도록 하여서, 반도체 칩 상에서 본딩와이어가 차지하는 공간을 확보한다.In addition, in order to stack semiconductor chips of the same size or different from each other, tape spacers have been used to protect the bonding wires of the semiconductor chips. Here, as a material of the spacer, a wafer backside lamination (WBL) or an epoxy, which is a non-conductive gluing material, may be used instead of the tape. The spacers are formed smaller than the sizes of the semiconductor chips to have an overhang structure, thereby securing a space occupied by the bonding wires on the semiconductor chips.

도 1은 종래기술에 따른 문제점을 설명하기 위한 도면으로서, 도면부호 1은 기판을, 도면부호 3및 5는 반도체 칩을, 도면부호 3a 및 5a는 본딩패드를, 도면부호 7은 스페이서를, 그리고 도면부호 9는 본딩와이어 형성을 위한 볼을 각각 나타낸 것이다.1 is a view illustrating a problem according to the prior art, reference numeral 1 denotes a substrate, reference numerals 3 and 5 denote semiconductor chips, reference numerals 3a and 5a denote bonding pads, reference numeral 7 denotes a spacer, and Reference numeral 9 denotes balls for forming bonding wires, respectively.

그러나, 이러한 오버행 구조를 갖는 스택 칩 패키지 제작 시, 상부 반도체 칩이 상대적으로 떠 있는 상태에 있기 때문에, 와이어본딩 공정 시에 가장 중요한 문지르는 힘, 누르는 힘의 전달이 안된다. 따라서, 이를 해결하기 위해서는, 와이어 본딩 속도는 최대한 느리게 하고 문지르는 힘은 강하게, 누르는 힘은 약하게 주어서 최대한 반도체 칩 탄력을 줄여야 한다. 특히, 여러 개의 반도체 칩을 적층할 경우, 반도체 칩의 두께는 점점 얇아지고 있으며, 서로 다른 기능의 디바이스를 스택하다보니 오버행은 길어지고 있는 추세를 못따라가고 있다. 일반적으로 와이어 본딩이 가능한 조건은 칩 두께를 125㎛에 오버행 길이 1mm까지 가능하다. However, when manufacturing a stack chip package having such an overhang structure, since the upper semiconductor chip is in a relatively floating state, the most important rubbing and pressing forces are not transmitted during the wire bonding process. Therefore, in order to solve this problem, the wire bonding speed should be as slow as possible, the rubbing force is strong, and the pressing force is weakened to reduce the semiconductor chip elasticity as much as possible. In particular, in the case of stacking a plurality of semiconductor chips, the thickness of the semiconductor chips is getting thinner and stacking devices having different functions, the overhang is not keeping up with the trend. In general, wire bonding is possible under the chip thickness of 125㎛ and overhang length of 1mm.

그러나, 종래의 기술에서는, 와이어 본딩 공정 시, 문지르는 힘, 누르는 힘 이 전달되도록 하기 위해, 와이어 본딩 속도를 줄임으로써, 장비의 가동력이 떨어지게 된다. 또한, 문지르는 힘은 강하고 누르는 힘은 약하게 적용함으로써, 본딩와이어 형성을 위한 볼이 뭉게져서 BST(Ball Shear Test)값이 일정하지 않게 된다. 특히, 125㎛ 두께의 반도체 칩에 오버행 길이가 1mm의 범위를 벗어나는 스택 칩 패키지 구조에서는 와이어 본딩 공정 자체가 힘든 문제점이 있다.However, in the prior art, in the wire bonding process, in order to transmit a rubbing force and a pressing force, by reducing the wire bonding speed, the movable force of the equipment is lowered. In addition, by applying a strong rubbing force and a pressing force weakly, the ball for forming the bonding wire is agglomerated, the BST (Ball Shear Test) value is not constant. In particular, the wire bonding process itself is difficult in a stack chip package structure in which the overhang length is outside the range of 1 mm in a 125 μm thick semiconductor chip.

상기 문제점을 해결하기 위해, 본 발명의 목적은 오버행 구조의 반도체 칩 사이에 더미패드를 적용시킴으로써, 상대적으로 떠 있는 반도체 칩 상태를 안정적으로 고정시켜 와이어 본딩 공정을 안정적으로 수행할 수 있는 스택 칩 패키지를 제공하려는 것이다.In order to solve the above problems, an object of the present invention is to apply a dummy pad between the semiconductor chip of the overhang structure, the stack chip package capable of stably fixing the relatively floating semiconductor chip state to perform the wire bonding process stably Is to provide.

상기 목적을 달성하기 위하여, 본 발명은, 다수개의 접합패드가 구비된 기판; 상기 기판 상에 부착되며, 다수개의 제 1본딩패드가 구비된 제 1반도체 칩; 상기 제 1반도체 칩의 제 1본딩패드 면 위에 스택되고, 상기 제 1반도체 칩과 동일 크기를 가지고 있으며, 다수개의 제 2본딩패드가 구비된 제 2반도체 칩; 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이에 개재되며, 상기 제 1 및 제 2반도체 칩들 보다 작은 크기를 가진 스페이서; 상기 제 1반도체 칩 상의 상기 제 1본딩패드들 사이의 공간에 형성되며, 전기적인 연결을 이룸이 없이 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이를 지지해주는 비전도성 테이프로 이루어진 더미패드; 상기 기판의 접합패드와 상기 제 1반도체 칩의 제 1본딩패드를 전기적으로 연결시키는 제 1본딩와이어; 상기 기판의 접합패드와 상기 제 2반도체 칩의 제 2본딩패드를 전기적으로 연결시키는 제 2본딩와이어; 및 상기 기판 상부의 제 1 및 제 2반도체 칩, 제 1 및 제 2본딩와이어를 덮는 몰딩체;를 포함하여 이루어진 스택 칩 패키지를 제공한다. In order to achieve the above object, the present invention is a substrate having a plurality of bonding pads; A first semiconductor chip attached to the substrate and having a plurality of first bonding pads; A second semiconductor chip stacked on the first bonding pad surface of the first semiconductor chip, having a same size as the first semiconductor chip, and having a plurality of second bonding pads; A spacer interposed between the first semiconductor chip and the second semiconductor chip, the spacer having a smaller size than the first and second semiconductor chips; A dummy pad formed in a space between the first bonding pads on the first semiconductor chip and formed of a non-conductive tape supporting the first semiconductor chip and the second semiconductor chip without making an electrical connection; A first bonding wire electrically connecting the bonding pad of the substrate and the first bonding pad of the first semiconductor chip; A second bonding wire electrically connecting the bonding pad of the substrate and the second bonding pad of the second semiconductor chip; And a molding body covering the first and second semiconductor chips and the first and second bonding wires on the substrate.

삭제delete

또한, 본 발명은, 다수개의 접합패드가 구비된 기판; 상기 기판 상에 부착되며, 다수개의 제 1본딩패드가 구비된 제 1반도체 칩; 상기 제 1반도체 칩의 제 1본딩패드 면 위에 스택되고, 상기 제 1반도체 칩 보다 큰 크기를 가지며, 다수개의 제 2본딩패드가 구비된 제 2반도체 칩; 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이에 개재되며, 상기 제 1반도체 칩 보다 작은 크기를 가진 스페이서; 상기 제 2반도체 칩의 제 2본딩패드들 사이의 공간에 형성되며, 전기적인 연결을 이룸이 없이 상기 제 2반도체 칩과 상기 기판 사이를 지지해주는 비전도성 테이프로 이루어진 더미패드; 상기 기판의 접합패드와 상기 제 1반도체 칩의 제 1본딩패드를 전기적으로 연결시키는 제 1본딩와이어; 상기 기판의 접합패드와 상기 제 2반도체 칩의 제 2본딩패드를 전기적으로 연결시키는 제 2본딩와이어; 및 상기 기판 상부의 제 1 및 제 2반도체 칩, 상기 제 1 및 제 2본딩와이어를 덮는 몰딩체;를 포함하여 이루어진 스택 칩 패키지를 제공한다. In addition, the present invention, a substrate having a plurality of bonding pads; A first semiconductor chip attached to the substrate and having a plurality of first bonding pads; A second semiconductor chip stacked on the first bonding pad surface of the first semiconductor chip, having a size larger than that of the first semiconductor chip, and having a plurality of second bonding pads; A spacer interposed between the first semiconductor chip and the second semiconductor chip, the spacer having a smaller size than the first semiconductor chip; A dummy pad formed in a space between the second bonding pads of the second semiconductor chip, the dummy pad being made of a non-conductive tape supporting the second semiconductor chip and the substrate without making an electrical connection; A first bonding wire electrically connecting the bonding pad of the substrate and the first bonding pad of the first semiconductor chip; A second bonding wire electrically connecting the bonding pad of the substrate and the second bonding pad of the second semiconductor chip; And a molding body covering the first and second semiconductor chips on the substrate and the first and second bonding wires.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 및 도 3은 본 발명의 일 실시예에 따른 스택 칩 패키지를 설명하기 위한 평면도 및 일부 단면도로서, 제1반도체 칩과 제 2반도체 칩의 크기가 같은 경우에 해당된다. 2 and 3 are plan and partial cross-sectional views illustrating a stack chip package according to an exemplary embodiment of the present invention, and correspond to a case in which the size of the first semiconductor chip and the second semiconductor chip is the same.

본 발명의 일 실시예에 따른 스택 칩 패키지는, 도 2및 도 3에 도시된 바와 같이, 다수개의 접합패드(11a)가 구비된 기판(11)과, 기판(11) 상에 부착되며 다수개의 제 1본딩패드(23)가 구비된 제 1반도체 칩(21)과, 제 1반도체 칩(21)의 제 1본딩패드(23) 면 위에 스택되고 다수개의 제 2본딩패드(33)가 구비된 제 2반도체 칩(31)와, 제 1반도체 칩(21)과 제 2반도체 칩(31) 사이에 개재되며 제 1및 제 2반도체 칩들보다도 작은 크기를 가진 스페이서(43)와, 제 1반도체 칩(21) 상의 제 1본딩패드(21a)들 사이의 공간에 형성되어 제 1반도체 칩(21) 및 제 2반도체 칩(31) 사이를 지지해주는 더미패드(71)를 포함한다. 여기서, 상술한 바와 같이, 제 1및 제 2반도체 칩(11)(31)은 서로 동일한 크기를 가지고 있다. Stack chip package according to an embodiment of the present invention, as shown in Figures 2 and 3, the substrate 11 is provided with a plurality of bonding pads (11a), a plurality of attached to the substrate 11 The first semiconductor chip 21 having the first bonding pad 23 and the first bonding pad 23 stacked on the surface of the first semiconductor chip 21 are provided with a plurality of second bonding pads 33. A spacer 43 interposed between the second semiconductor chip 31, the first semiconductor chip 21 and the second semiconductor chip 31, and having a smaller size than the first and second semiconductor chips, and the first semiconductor chip. And a dummy pad 71 formed in the space between the first bonding pads 21a on the 21 to support the first semiconductor chip 21 and the second semiconductor chip 31. Here, as described above, the first and second semiconductor chips 11 and 31 have the same size.

또한, 더미패드(71)는 전기적으로 연결되어 있지 않은 상태로서, 제 1반도체 칩(11) 및 제 2반도체 칩(21) 간의 공간 크기 만큼 형성되어, 제 2반도체 칩(33)에서의 와이어 본딩 공정 시, 제 2반도체 칩(33)을 안정적으로 지지해주는 역할을 한다. 여기서, 더미패드(71)는 제 1반도체 칩과 제 2반도체 칩 간의 간격에 맞춰 범프 볼 형태로 제작하거나, 비전도성 테이프를 이용한다.In addition, the dummy pads 71 are not electrically connected to each other, and are formed by the size of the space between the first semiconductor chip 11 and the second semiconductor chip 21, and thus wire bonding in the second semiconductor chip 33. In the process, it serves to stably support the second semiconductor chip 33. Here, the dummy pad 71 may be manufactured in a bump ball shape according to a gap between the first semiconductor chip and the second semiconductor chip, or may use a non-conductive tape.

한편, 기판(11)과 제 1반도체 칩(11) 사이에는 기판(11)의 접합패드(11a)와 제 1본딩패드(13)를 전기적으로 연결시키는 제 1본딩와이어(51)이 형성되고, 기판(11)과 제 2반도체 칩(33) 사이에는 기판(11)의 접합패드(11a)와 제 2본딩패드(33)를 전기적으로 연결시키는 제 2본딩와이어(53)가 형성되어 있다.Meanwhile, a first bonding wire 51 is formed between the substrate 11 and the first semiconductor chip 11 to electrically connect the bonding pad 11a of the substrate 11 and the first bonding pad 13 to each other. A second bonding wire 53 is formed between the substrate 11 and the second semiconductor chip 33 to electrically connect the bonding pad 11a of the substrate 11 and the second bonding pad 33 to each other.

기판(11) 상부에 제 1반도체 칩(11), 제 2반도체 칩(31), 제 1및 제 2본딩와이어(51)(53)을 덮는 몰딩체(61)가 형성되어 있다.A molding member 61 is formed on the substrate 11 to cover the first semiconductor chip 11, the second semiconductor chip 31, and the first and second bonding wires 51 and 53.

한편, 미설명된 도면부호 41은 기판과 제 1반도체 칩 사이에 개재되어 이들 간의 접착력을 향상시키는 접착제를 나타낸 것이다.Meanwhile, reference numeral 41, which is not described, indicates an adhesive interposed between the substrate and the first semiconductor chip to improve the adhesive force therebetween.

도 4및 도 5는 본 발명의 다른 실시예에 따른 스택 칩 패키지를 설명하기 위한 평면도 및 일부 단면도로서, 제1반도체 칩과 제 2반도체 칩의 크기가 서로 다른 경우에 해당된다. 4 and 5 are a plan view and a partial cross-sectional view for explaining a stack chip package according to another embodiment of the present invention, which corresponds to the case where the sizes of the first semiconductor chip and the second semiconductor chip are different from each other.

본 발명의 다른 실시예에 따른 스택 칩 패키지는, 도 4및 도 5에 도시된 바와 같이, 다수개의 접합패드(101a)가 구비된 기판(101)과, 기판(101) 상에 부착되며 다수개의 제 1본딩패드(123)가 구비된 제 1반도체 칩(121)과, 제 1반도체 칩(121)의 제 1본딩패드(123) 면 위에 적층되고 제 1반도체 칩(121)보다 크기가 크며 다수개의 제 2본딩패드(133)가 구비된 제 2반도체 칩(131)과, 제 1반도체 칩(121)과 제 2반도체 칩(131) 사이에 개재되며 제 1반도체 칩(121)보다도 작은 크기를 가진 스페이서(143)와, 제 2반도체 칩(131)의 제 2본딩패드(131a)들 사이의 공간에 형성되어 제 2반도체 칩(131)과 기판(101) 사이를 지지해주는 더미패드(171)를 포함한다. Stack chip package according to another embodiment of the present invention, as shown in Figures 4 and 5, the substrate 101 is provided with a plurality of bonding pads (101a), a plurality of attached to the substrate 101 The first semiconductor chip 121 having the first bonding pad 123 and the first bonding pad 123 of the first semiconductor chip 121 are stacked on the surface of the first semiconductor chip 121 and are larger in size than the first semiconductor chip 121. The second semiconductor chip 131 provided with two second bonding pads 133 and the first semiconductor chip 121 and the second semiconductor chip 131 are interposed between the first semiconductor chip 121 and have a smaller size. A dummy pad 171 formed in a space between the excitation spacer 143 and the second bonding pads 131a of the second semiconductor chip 131 to support the second semiconductor chip 131 and the substrate 101. It includes.

또한, 기판(101)과 제 1반도체 칩(121) 사이에는 이들 간의 접착력을 좋게 하기 위한 접착제(141)가 개재되어 있다.In addition, an adhesive 141 is provided between the substrate 101 and the first semiconductor chip 121 to improve the adhesive force therebetween.

여기서, 더미패드(171)는 전기적으로 연결되어 있지 않은 상태로서, 기판(101)에서 제 2반도체 칩(131) 사이의 빈공간 크기만큼 형성되어, 제 2반도체 칩(131)에서의 와이어 본딩 공정 시, 제 2반도체 칩(131)이 떠 있지 않도록 안정적으로 고정 및 지지해주는 역할을 한다. 상기 더미패드(171)는 범프 볼 형태로 제작하되, 상기 제 2반도체 칩과 상기 기판 간의 간격에 맞춰 다수개의 범프 볼을 적층시 키거나, 또는 비전도성 테이프를 이용하되, 제 2반도체 칩과 상기 기판 간의 간격에 맞춰 다수개의 범프 볼을 적층시켜 형성한다. Here, the dummy pad 171 is not electrically connected to each other, and is formed to have a size of a space between the second semiconductor chip 131 in the substrate 101, and thus a wire bonding process in the second semiconductor chip 131. City, the second semiconductor chip 131 serves to stably fix and support so as not to float. The dummy pad 171 may be manufactured in a bump ball shape, and a plurality of bump balls may be stacked according to a gap between the second semiconductor chip and the substrate, or a non-conductive tape may be used. It is formed by stacking a plurality of bump balls in accordance with the distance between the substrate.

또한, 상기 기판(101)과 제 1반도체 칩(121) 사이에는 기판(101)의 접합패드(101a)와 제 1본딩패드(123)를 전기적으로 연결시키는 제 1본딩와이어(151)가 형성되고, 기판(101)과 제 2반도체 칩(131) 사이에는 기판(101)의 접합패드(101a)와 제 2본딩패드(133)를 전기적으로 연결시키는 제 2본딩와이어(153)이 형성되어 있다.In addition, a first bonding wire 151 is formed between the substrate 101 and the first semiconductor chip 121 to electrically connect the bonding pad 101a of the substrate 101 and the first bonding pad 123. A second bonding wire 153 is formed between the substrate 101 and the second semiconductor chip 131 to electrically connect the bonding pad 101a of the substrate 101 and the second bonding pad 133.

한편, 기판(101) 상부에 제 1반도체 칩(121), 제 2반도체 칩(131), 제 1및 제 2본딩와이어(151)(153)을 덮는 몰딩체(161)가 형성되어 있다.On the other hand, a molding member 161 is formed on the substrate 101 to cover the first semiconductor chip 121, the second semiconductor chip 131, and the first and second bonding wires 151 and 153.

본 발명에 따르면, 오버행 구조의 반도체 칩에 더미패드를 적용하여 본딩와이어 공정 시에 반도체 칩이 떠 있지 않도록 안정적으로 고정시켜 준다. 따라서, 와이어 본딩 공정을 안정적으로 수행할 수 있다.According to the present invention, a dummy pad is applied to a semiconductor chip having an overhang structure to stably fix the semiconductor chip so as not to float during the bonding wire process. Therefore, the wire bonding process can be performed stably.

이상에서 설명한 바와 같이, 본 발명은, 오버행 구조의 반도체 칩을 스택하여 패키지 제작 시, 오버행 구조의 반도체 칩에 더미패드를 적용함으로써, 본딩와이어 공정 시에 반도체 칩이 떠 있지 않도록 안정적으로 고정시켜 준다. 따라서, 와이어 본딩 공정을 안정적으로 수행할 수 있다.As described above, the present invention stacks the semiconductor chip of the overhang structure and applies a dummy pad to the semiconductor chip of the overhang structure during package fabrication, thereby stably fixing the semiconductor chip so as not to float during the bonding wire process. . Therefore, the wire bonding process can be performed stably.

또한, 본 발명에서는, 와이어본딩 공정시, 와이어 본딩 속도를 줄일 필요가 없기 때문에 장비의 가동력을 향상시킬 뿐만 아니라, 본딩와이어 형성을 위한 볼의 뭉게짐을 방지하여 일정한 BST값을 얻을 수 있다. In addition, in the present invention, since the wire bonding speed does not need to be reduced during the wire bonding process, not only the moving force of the equipment can be improved, but also the ball for forming the bonding wire can be prevented to obtain a constant BST value.

특히, 본 발명은 서로 다른 기능을 하는 반도체 칩을 스택하는 경우 및 125 ㎛ 두께의 반도체 칩에 오버행 길이가 1mm의 범위를 벗어나는 스택 칩 패키지 제작에 어려움이 있는 경우에 적용가능하다.In particular, the present invention is applicable when stacking semiconductor chips having different functions and when stacking semiconductor packages having a thickness of 125 μm has difficulty in manufacturing a stack chip package having an overhang length of 1 mm.

Claims (6)

다수개의 접합패드가 구비된 기판; A substrate having a plurality of bonding pads; 상기 기판 상에 부착되며, 다수개의 제 1본딩패드가 구비된 제 1반도체 칩; A first semiconductor chip attached to the substrate and having a plurality of first bonding pads; 상기 제 1반도체 칩의 제 1본딩패드 면 위에 스택되고, 상기 제 1반도체 칩과 동일 크기를 가지고 있으며, 다수개의 제 2본딩패드가 구비된 제 2반도체 칩;A second semiconductor chip stacked on the first bonding pad surface of the first semiconductor chip, having a same size as the first semiconductor chip, and having a plurality of second bonding pads; 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이에 개재되며, 상기 제 1 및 제 2반도체 칩들 보다 작은 크기를 가진 스페이서; A spacer interposed between the first semiconductor chip and the second semiconductor chip, the spacer having a smaller size than the first and second semiconductor chips; 상기 제 1반도체 칩 상의 상기 제 1본딩패드들 사이의 공간에 형성되며, 전기적인 연결을 이룸이 없이 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이를 지지해주는 비전도성 테이프로 이루어진 더미패드; A dummy pad formed in a space between the first bonding pads on the first semiconductor chip and formed of a non-conductive tape supporting the first semiconductor chip and the second semiconductor chip without making an electrical connection; 상기 기판의 접합패드와 상기 제 1반도체 칩의 제 1본딩패드를 전기적으로 연결시키는 제 1본딩와이어; A first bonding wire electrically connecting the bonding pad of the substrate and the first bonding pad of the first semiconductor chip; 상기 기판의 접합패드와 상기 제 2반도체 칩의 제 2본딩패드를 전기적으로 연결시키는 제 2본딩와이어; 및 A second bonding wire electrically connecting the bonding pad of the substrate and the second bonding pad of the second semiconductor chip; And 상기 기판 상부의 제 1 및 제 2반도체 칩, 제 1 및 제 2본딩와이어를 덮는 몰딩체;A molding member covering first and second semiconductor chips and first and second bonding wires on the substrate; 를 포함하여 이루어진 것을 특징으로 하는 스택 칩 패키지.Stack chip package, characterized in that consisting of. 삭제delete 삭제delete 다수개의 접합패드가 구비된 기판; A substrate having a plurality of bonding pads; 상기 기판 상에 부착되며, 다수개의 제 1본딩패드가 구비된 제 1반도체 칩; A first semiconductor chip attached to the substrate and having a plurality of first bonding pads; 상기 제 1반도체 칩의 제 1본딩패드 면 위에 스택되고, 상기 제 1반도체 칩 보다 큰 크기를 가지며, 다수개의 제 2본딩패드가 구비된 제 2반도체 칩; A second semiconductor chip stacked on the first bonding pad surface of the first semiconductor chip, having a size larger than that of the first semiconductor chip, and having a plurality of second bonding pads; 상기 제 1반도체 칩과 상기 제 2반도체 칩 사이에 개재되며, 상기 제 1반도체 칩 보다 작은 크기를 가진 스페이서; A spacer interposed between the first semiconductor chip and the second semiconductor chip, the spacer having a smaller size than the first semiconductor chip; 상기 제 2반도체 칩의 제 2본딩패드들 사이의 공간에 형성되며, 전기적인 연결을 이룸이 없이 상기 제 2반도체 칩과 상기 기판 사이를 지지해주는 비전도성 테이프로 이루어진 더미패드; A dummy pad formed in a space between the second bonding pads of the second semiconductor chip, the dummy pad being made of a non-conductive tape supporting the second semiconductor chip and the substrate without making an electrical connection; 상기 기판의 접합패드와 상기 제 1반도체 칩의 제 1본딩패드를 전기적으로 연결시키는 제 1본딩와이어; A first bonding wire electrically connecting the bonding pad of the substrate and the first bonding pad of the first semiconductor chip; 상기 기판의 접합패드와 상기 제 2반도체 칩의 제 2본딩패드를 전기적으로 연결시키는 제 2본딩와이어; 및 A second bonding wire electrically connecting the bonding pad of the substrate and the second bonding pad of the second semiconductor chip; And 상기 기판 상부의 제 1 및 제 2반도체 칩, 상기 제 1 및 제 2본딩와이어를 덮는 몰딩체;A molding member covering first and second semiconductor chips and the first and second bonding wires on the substrate; 를 포함하여 이루어진 것을 특징으로 하는 스택 칩 패키지.Stack chip package, characterized in that consisting of. 삭제delete 삭제delete
KR1020040114761A 2004-12-29 2004-12-29 Stacked chip package KR100680954B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114761A KR100680954B1 (en) 2004-12-29 2004-12-29 Stacked chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114761A KR100680954B1 (en) 2004-12-29 2004-12-29 Stacked chip package

Publications (2)

Publication Number Publication Date
KR20060076367A KR20060076367A (en) 2006-07-04
KR100680954B1 true KR100680954B1 (en) 2007-02-08

Family

ID=37168664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114761A KR100680954B1 (en) 2004-12-29 2004-12-29 Stacked chip package

Country Status (1)

Country Link
KR (1) KR100680954B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444528A (en) * 2018-05-04 2019-11-12 晟碟信息科技（上海）有限公司 Semiconductor device comprising illusory pull-down wire bonding

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101906269B1 (en) 2012-04-17 2018-10-10 삼성전자 주식회사 Semiconductor package and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221262A (en) * 1994-02-07 1995-08-18 Hitachi Ltd Semiconductor module
KR19990047976A (en) * 1997-12-08 1999-07-05 구본준 Semiconductor Micro Visualizer Package
KR19990066375A (en) * 1998-01-24 1999-08-16 구본준 Semiconductor Ball Grid Array Package Structure and Manufacturing Method Thereof
US20020079577A1 (en) 1999-12-03 2002-06-27 Ho Tony H. Advanced electronic package
US20030015803A1 (en) * 2001-07-20 2003-01-23 Optosys Technologies Gmbh High-density multichip module and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221262A (en) * 1994-02-07 1995-08-18 Hitachi Ltd Semiconductor module
KR19990047976A (en) * 1997-12-08 1999-07-05 구본준 Semiconductor Micro Visualizer Package
KR19990066375A (en) * 1998-01-24 1999-08-16 구본준 Semiconductor Ball Grid Array Package Structure and Manufacturing Method Thereof
US20020079577A1 (en) 1999-12-03 2002-06-27 Ho Tony H. Advanced electronic package
US20030015803A1 (en) * 2001-07-20 2003-01-23 Optosys Technologies Gmbh High-density multichip module and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444528A (en) * 2018-05-04 2019-11-12 晟碟信息科技（上海）有限公司 Semiconductor device comprising illusory pull-down wire bonding
CN110444528B (en) * 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 Semiconductor device including dummy pull-down wire bond
US11031372B2 (en) 2018-05-04 2021-06-08 Western Digital Technologies, Inc. Semiconductor device including dummy pull-down wire bonds

Also Published As

Publication number Publication date
KR20060076367A (en) 2006-07-04

Similar Documents

Publication Publication Date Title
US6452255B1 (en) Low inductance leadless package
US6977439B2 (en) Semiconductor chip stack structure
KR100886717B1 (en) Stacked semiconductor package and method of manufacturing thereof
US8211747B2 (en) Wafer level stack die package
US9147627B2 (en) Flip chip MLP with conductive ink
US10916533B2 (en) Semiconductor package
JP2002222914A (en) Semiconductor device and manufacturing method therefor
KR100593703B1 (en) Semiconductor chip stack package with dummy chips for reinforcing protrusion wire bonding structure
US7838971B2 (en) Method to provide substrate-ground coupling for semiconductor integrated circuit dice constructed from SOI and related materials in stacked-die packages
US6593652B2 (en) Semiconductor device reinforced by a highly elastic member made of a synthetic resin
CN113921477A (en) Semiconductor package including underfill
US11183480B2 (en) Semiconductor device
CN111048468B (en) Laminate of electronic component and method for manufacturing the same
KR100680954B1 (en) Stacked chip package
TW558810B (en) Semiconductor package with lead frame as chip carrier and fabrication method thereof
JP5157098B2 (en) Semiconductor device and manufacturing method thereof
KR102653531B1 (en) Semiconductor package
US20060231960A1 (en) Non-cavity semiconductor packages
KR101135828B1 (en) Flip chip mlp with conductive ink
JP2005332973A (en) Semiconductor device and its manufacturing method
KR100577015B1 (en) Stacked chip package of the semiconductor device and method for manufacturing thereof
KR20110001182A (en) Fabricating method for semiconductor package
KR20090022433A (en) Semiconductor package
KR20060076456A (en) Stacked chip package
JP2006040983A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee