KR100677682B1 - 반도체 기억 장치 - Google Patents

Abstract

시프트 리던던시 방식의 리던던시 장치를 갖춘 반도체 기억 장치에 있어서, 리던던시 동작에 요구되는 시간을 단축할 수 있는 반도체 기억 장치를 제공하는 것을 과제로 한다.

전환 신호 발생 회로(26)는 분할된 복수(본 실시예에서는 4개)의 신호 발생 블록(26a∼26d)으로 구성되어 있다. 각 블록(26a∼26d)은 각각 분할수에 대응하는 4개씩의 시프트 스위치(SW0∼SW3, SW4∼SW7, SW8∼SW11, SW12∼SW15)를 제어하는 전환 신호(SC0∼SC3, SC4∼SC7, SC8∼SC11, SC12∼SC15)를 생성하도록, 제1∼제4 블록(26a)은 각각 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속된 제1∼제4 트랜스퍼 게이트(TGa0∼TGa3, TGb0∼TGb3, TGc0∼TGc3, TGd0∼TGd3)와 리던던시용 트랜스퍼 게이트(TGas, TCbs, TGcs, TGbs)로 구성되어 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH REDUNDANCY CIRCUIT}

도 1은 일 실시예의 반도체 기억 장치의 블록도.

도 2는 반도체 기억 장치의 주요부 블록도.

도 3은 시프트 스위치의 회로도.

도 4는 리던던시 어드레스 디코더 및 신호 발생 회로의 회로도.

도 5는 리던던시 어드레스 디코더 및 신호 발생 회로의 회로도.

도 6은 일 실시예의 동작 파형도.

도 7은 메모리 어레이의 설명도.

도 8은 플렉시블 리던던시의 설명도.

도 9는 다른 리던던시 어드레스 디코더 및 신호 발생 회로의 회로도.

도 10은 다른 리던던시 어드레스 디코더 및 신호 발생 회로의 회로도.

도 11은 종래의 SDRAM의 주요부 회로도.

도 12는 종래의 시프트 스위치 신호 발생 회로의 회로도.

<도면의 주요부분에 대한 부호의 설명>

24 : 리던던시 장치

25 : 시프트 스위치

26 : 시프트 스위치 전환 신호 발생 회로

26a∼26d : 신호 발생 블록

27 : 컬럼 리던던시 어드레스 디코더

27a∼27d : 디코더 블록

28 : 로우 정보 판정 회로

DB0∼DB15 : 제1∼제16 데이터 버스선

DBs : 리던던시용 데이터 버스선

DL0∼DL15 : 제1∼제16 입출력 데이터선

CRA : 리던던시 어드레스

RX : 로우 블록 어드레스 정보

TGa0∼TGa3, …, TGd0∼TGd3 : 스위치로서의 트랜스퍼 게이트

TGas, TGbs, TGcs, TGds : 리던던시용 스위치로서의 리던던시용 트랜스퍼 게이트

SC0∼SC15 : 전환 신호

SDa0∼SDa3, …, SDdJ : 디코드 신호 및 리던던시 디코드 신호

본 발명은 반도체 기억 장치에 관한 것으로, 상세하게는 반도체 기억 장치에 설치된 리던던시 장치에 관한 것이다.

최근의 반도체 기억 장치는 미세화, 대용량화, 저전력화의 요구가 점점 시장 에서는 커지고 있다. 미세화, 대용량화에 따라 메모리 내의 결함이 발생하기 쉽게 되어, 생산성의 저하, 즉 수율의 저하가 문제로 되고 있다. 이들 결함을 구제하여 반도체 기억 장치의 수율 저하를 억제하기 위한 리던던시 장치의 역할이 점점 커지고 있다.

종래, 반도체 기억 장치의 리던던시 장치로서, 시프트 리던던시라는 방식이 있다. 도 11 및 도 12는 그 시프트 리던던시 방식의 원리를 설명하기 위한 주요부 회로도이다.

도 11에 있어서, 16개의 제1∼제16 데이터 버스선(DB0∼DB15)에 대하여 1개의 리던던시용 데이터 버스선(DBs)이 설치되어 있다. 제1∼제16 데이터 버스선(DB0∼DB15)은 각각 리던던시용 시프트 스위치로서의 제1∼제16 시프트 스위치(SW0∼SW15)를 통해 제1∼제16 입출력 데이터선(DQ0∼DQ15)에 각각 접속되어 있다.

그리고, 제1∼제15 시프트 스위치(SW0∼SW14)에 의해, 제1∼제15 입출력 데이터선(DQ0∼DQ14)은 대응하는 제1∼제15 데이터 버스선(DB0∼DB14)과, 제1∼제15 데이터 버스선(DB0∼DB14)보다 1비트 상위의 제2∼제16 데이터 버스선(DB1∼DB15)과의 사이에서 전환하여 접속한다. 또, 제16 시프트 스위치(SW15)에 의해, 제16 입출력 데이터선(DQ15)은 대응하는 제16 데이터 버스선(DB15)과, 리던던시용 데이터 버스선(DBs)과의 사이에서 전환하여 접속한다.

제1∼제16 시프트 스위치(SW0∼SW15)는 도 12에 나타내는 컬럼 리던던시 어드레스 디코더(11) 및 시프트 스위치 전환 신호 발생 회로(12)에 의해 전환하여 제 어된다. 컬럼 리던던시 어드레스 디코더(11)는 리던던시 어드레스 신호가 입력되고, 그 리던던시 어드레스 신호를 디코드하여 제1∼제16 시프트 스위치(SW0∼SW15)에 대응하는 비트수의 제어 신호를 신호 발생 회로(12)에 출력한다.

신호 발생 회로(12)는 제1∼제16 시프트 스위치(SW0∼SW15)에 대응하는 제1∼제16 트랜스퍼 게이트(TG0∼TG15)와 리던던시용 트랜스퍼 게이트(TGs)로 구성되며, 이들은 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속되어 있다. 각 트랜스퍼 게이트(TG0∼TG15, TGs) 사이의 노드로부터, 도 11의 제1∼제16 시프트 스위치(SW0∼SW15)를 전환하여 제어하는 전환 신호가 출력된다. 그리고, 제1∼제16 시프트 스위치(SW0∼SW15)는 H 레벨의 전환 신호에 응답하여 제1∼제16 입출력 데이터선(DQ0∼DQ15)을 제1∼제16 데이터 버스선(DB0∼DB15)에 각각 접속하고, L 레벨의 전환 신호에 응답하여 제1∼제16 입출력 데이터선(DQ0∼DQ15)을 제2∼제16 데이터 버스선(DB1∼DB15) 및 리던던시용 데이터 버스선(DBs)에 각각 접속한다.

따라서, 예컨대, 제14 데이터 버스선(DB13)에 접속되는 메모리 셀에 결함이 있는 경우, 그 메모리 셀을 선택하는 어드레스 신호가 리던던시 어드레스 신호로서 리던던시 어드레스 디코더(11)에 입력된다. 리던던시 어드레스 디코더(11)는 리던던시 어드레스 신호에 기초하여 제어 신호를 출력하고, 그 제어 신호에 응답하여 제14 데이터 버스선(DB13)에 대응하는 트랜스퍼 게이트(TG13)가 오프되고, 리던던시용 트랜스퍼 게이트(TGs)가 온으로 된다. 이에 따라, 제14∼제16 시프트 스위치(SW13∼SW15)는 L 레벨의 전환 신호에 응답하여, 제14 입출력 데이터선(DQ13)을 제15 데이터 버스선(DB14), 제15 입출력 데이터선(DQ14)을 제16 데이터 버스선(DB15), 제16 입출력 데이터선(DQ15)을 리던던시용 데이터 버스선(DBs)에 접속함으로써 시프트 리던던시 동작이 완료된다.

즉, 시프트 리던던시 방식은 결함이 있는 데이터 버스선을 시프트 스위치에 의해, 결함이 없는 상위 비트의 데이터 버스선쌍과 리던던시용 데이터 버스선쌍에 순차로 교체 접속함으로써 결함이 없는 반도체 기억 장치를 실현하고 있다.

그런데, 반도체 기억 장치의 대용량화나 데이터 전송 속도의 고속화의 요구에 의해, 반도체 기억 장치로부터의 출력 데이터수(비트수) 즉 데이터 버스선의 수를 많게 할 필요가 있다. 이에 따라, 리던던시 단위수(데이터 버스선수)가 커져, 시프트 스위치의 전환을 지연시킨다. 이것은 각 트랜스퍼 게이트(TG0∼TG15, TGs)의 온 저항과, 이들 및 각 시프트 스위치(SW0∼SW15)를 접속하는 배선의 용량이나 각 트랜스퍼 게이트(TG0∼TG15, TGs)의 정션(junction) 용량이, 각 전환 신호의 레벨 전환(H→L, L→H)에 CR 지연을 생기게 하기 때문이다.

특히 최근에는 소면적화와 리던던시 효율의 향상을 겨냥하여, 로우 어드레스의 정보를 포함한 컬럼 리던던시(플렉시블 리던던시라 부르고 있다)가 행해지고 있다. 이 경우, 로우 어드레스가 정해지고, 그 후 컬럼 어드레스가 확정되고, 시프트 리던던시 동작이 시작되어, 시프트 스위치가 전환된 후에 데이터의 기록 및 판독이 행해진다. 따라서, 시프트 스위치의 전환 지연은 시프트 동작의 시작에서부터 시프트 스위치의 전환 종료까지의 동작 시간을 길게 하여, 데이터의 기록 및 판독에 요 구되는 시간을 길게 함으로써, 반도체 기억 장치의 동작 속도의 저하를 초래하고 있었다.

본 발명은 전술한 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 시프트 리던던시 방식의 리던던시 장치를 갖춘 반도체 기억 장치에 있어서, 리던던시 동작에 요구되는 시간을 단축할 수 있는 반도체 기억 장치를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 청구항 1에 기재의 발명에 따르면, 반도체 기억 장치에 구비된 리던던시 장치는 리던던시 어드레스를 디코드한 신호를 출력하는 디코더 회로와, 고전위 전원과 저전위 전원과의 사이에 직렬 접속되어, 디코드 신호에 응답하여 온/오프하는 복수의 스위치를 구비하고, 각 스위치 사이에서 시프트 스위치를 제어하는 전환 신호를 출력하는 전환 신호 발생 회로를 구비하여, 전환 신호 발생 회로의 복수의 스위치를 복수의 신호 발생 블록으로 분할하고, 각 블록의 복수의 스위치를 고전위 전원과 저전위 전원의 사이에 직렬 접속했다. 이에 따라, 시프트 동작시에 스위치의 전환이 전환 신호에 부여하는 CR 지연이 짧아진다.

각 신호 발생 블록은 청구항 2에 기재한 발명과 같이, 복수의 입출력 데이터선의 수(m)와 분할수(n:n은 2 이상의 정수)에 기초한 수(m/n)의 스위치와 하나의 리던던시용 스위치로 구성되어, (m/n)개의 스위치를 고전위 전원과 저전위 전원의 사이에 직렬로 접속하고, 리던던시용 스위치를 스위치와 저전위 전원의 사이에 삽입 접속하여, 복수의 스위치 및 리던던시용 스위치의 사이에서 시프트 스위치의 전환 신호를 출력한다.

디코더 회로는 청구항 3에 기재한 발명과 같이, 복수의 신호 발생 블록에 대응하는 복수의 디코더 블록으로 구성되어, 상기 각 디코더 블록을, 결함 데이터 버스선에 대응하는 디코더 블록이 상기 결함 데이터 버스선에 대응하는 스위치를 오프로 하는 동시에 리던던시용 스위치를 온으로 하도록 디코드 신호를 생성하고, 결함 데이터 버스선에 대응하는 디코더 블록보다도 상위측의 디코더 블록이 고전위 전원에 접속된 스위치를 오프로 하는 동시에 리던던시용 스위치를 온으로 하도록 디코드 신호를 생성하도록 구성되어 있다.

각 디코더 블록은 청구항 4에 기재한 발명과 같이, 소자 구성이 동일하기 때문에, 입출력 데이터선 수의 증가에 대한 설계를 용이하게 한다.

청구항 5에 기재한 발명과 같이, 각 신호 발생 블록의 복수의 스위치 및 리던던시용 스위치는 CMOS형 트랜스퍼 게이트이다.

청구항 6에 기재한 발명에 따르면, 리던던시 장치는 플렉시블 리던던시를 행하는 것으로, 로우 블록 어드레스 정보와 리던던시 어드레스가 입력되어, 정보에 기초하여 로우 블록 어드레스에 의해 선택되는 메모리 셀 블록에 결함 셀이 존재하는지의 여부를 판정한 판정 신호를 출력하는 로우 블록 어드레스 판정 회로를 구비하고, 리던던시 어드레스 디코더는 판정 회로로부터의 판정 신호와 리던던시 어드레스에 기초하여 디코드 신호를 출력한다. 이에 따라, 구제 효율이 개선되어, 리던던시용 데이터 버스선의 수가 적어도 된다.

이하, 본 발명을 구체화한 일 실시예를 도 1∼도 8에 따라서 설명한다.

도 1은 일 실시예의 반도체 기억 장치(20)의 부분 블록도이다.

반도체 기억 장치(20)는 메모리 어레이(21), 증폭기 회로(22), 입출력 회로(23), 리던던시 장치(24)를 포함하며, 리던던시 장치(24)는 시프트 스위치(25), 시프트 스위치 전환 신호 발생 회로(26), 컬럼 리던던시 어드레스 디코더(27), 로우 정보 판정 회로(28)로 구성된다.

메모리 어레이(21)는, 통상 사용되는 메모리부(21a)와 리던던시 메모리부(21b)를 포함하고, 메모리부(21a)는 제1∼제16 데이터 버스선(DB0∼DB15)을 통해 시프트 스위치(25)에 접속되고, 리던던시 메모리부(21b)는 리던던시 데이터 버스선(DBs)을 통해 시프트 스위치(25)에 접속되어 있다.

시프트 스위치(25)는 제1∼제16 입출력 데이터선(DQ0∼DQ15)을 통해 증폭기 회로(22)에 접속되어 있다. 증폭기 회로(22)는 독출 앰프와 기록 앰프로 구성되고, 독출 앰프는 제1∼제16 입출력 데이터선(DQ0∼DQ15) 상의 독출 데이터를 증폭하여 입출력 회로(23)에 출력하고, 기록 앰프는 입출력 회로(23)로부터의 기록 데이터를 증폭하여 제1∼제16 입출력 데이터선(DQ0∼DQ15) 상에 출력한다.

입출력 회로(23)에는 메모리 어레이(21)에 기억시키는 입력 신호(Di)가 입력된다. 입출력 회로(23)는 메모리 어레이(21)로부터 독출된 셀 정보에 기초한 출력 신호(Do)를 출력한다.

로우 정보 판정 회로(28)에는 컬럼 리던던시 어드레스(CRA)와 로우 블록 어드레스 정보 신호(RX)가 입력된다. 이들 신호(CRA, RX)는 미리 불휘발성 레지스터 등에 기억된 결함 정보(로우 블록 및 컬럼 어드레스)에 기초하여, 컬럼 리던던시 시프트계 회로, 예컨대 도시하지 않은 어드레스 버퍼에 의해 생성되어 공급된다.

판정 회로(28)는 로우 블록 어드레스 정보 신호(RX)와 컬럼 리던던시 어드레스(CRA)에 기초하여 그때그때 시프트 동작을 행해는지 여부를 판정하여, 그 판정 신호(SJ)를 컬럼 리던던시 어드레스 디코더(27)에 출력한다.

리던던시 어드레스 디코더(27)는 판정 신호(SJ)와 컬럼 리던던시 어드레스(CRA)를 입력하고, 이들에 기초하여, 리던던시 단위 내에서 어떤 데이터 버스에서부터 시프트시킬지를 결정하여, 디코드 신호(SD)를 출력한다. 구체적으로는, 리던던시 어드레스 디코더(27)는 컬럼 리던던시 어드레스(CRA)를 디코드하여, 판정 신호(SJ)에 기초하여 리던던시 동작을 행하는 경우에 전환 신호 발생 회로(26)에 디코드 신호(SD)를 출력한다.

전환 신호 발생 회로(26)는 디코드 신호(SD)를 입력하고, 그것에 기초하여 시프트 스위치(25)를 제어하는 전환 신호(SC)를 출력한다.

시프트 스위치(25)는 스위치군으로 이루어져, 전환 신호 발생 회로(26)로부터의 전환 신호(SC)에 응답하여 온/오프를 한다. 이에 따라, 제1∼제16 입출력 데이터선(DQ0∼DQ15)이, 제1∼제16 데이터 버스선(DB0∼DB15) 및 리던던시 데이터 버스선(DBs)으로부터 결함 데이터 버스선을 제외한 데이터 버스선으로 전환하여 접속된다.

다음에, 리던던시 단위에 관해서 설명한다.

도 7은 메모리 어레이(21)의 개념도이다. 메모리 어레이(21)는 매트릭스형으로 배열된 복수의 메모리 셀 블록(31)으로 구성된다. 복수의 메모리 셀 블록(31)은 어느 단위로 나누어 리던던시가 실시된다. 이 때의 단위를 리던던시 단위라 부른 다.

컬럼 어드레스에 의해 선택되는 복수의 메모리 셀 블록, 즉 비트선 방향(또는 데이터 버스 방향이라 함)으로 나란히 늘어선(동일 비트선에 접속된 메모리 셀을 포함함) 복수의 메모리 셀 블록(31)으로 컬럼 블록을 구성하고, 워드선 방향으로 나란히 늘어선(동일 워드선에 접속된 메모리 셀을 포함함) 복수의 메모리 셀 블록(31)으로 로우 블록을 구성한다. 즉, 메모리 어레이(21)는 복수의 로우 블록(32)(또는 복수의 컬럼 블록)으로 구성되고, 각 로우 블록(32)은 복수의 메모리 셀 블록(31)으로 구성된다. 그리고, 각 메모리 셀 블록(31)은 입출력 데이터 버스선에 대응하는 수의 메모리 셀, 즉 본 실시예에서는 제1∼제16 입출력 데이터선(DQ0∼DQ15)에 대응하는 16개의 메모리 셀로 구성된다.

즉, 제1∼제16 입출력 데이터선(DQ0∼DQ15)에 대하여 선택된 하나의 메모리 셀 블록(31)을 구성하는 16개의 메모리 셀이 독출·기록의 대상이 된다. 따라서, 이 메모리 셀 블록(31) 내에 결함 메모리 셀이 포함되는 경우, 그 결함 메모리 셀이 접속되는 데이터 버스선을 결함 데이터 버스선으로 하여 시프트 리던던시가 행해진다. 즉 메모리 셀 블록(31)이 리던던시 단위가 된다.

다음에, 플렉시블 리던던시에 관해서 설명한다.

도 8은 플렉시블 리던던시의 설명도이며, 도 1 및 도 7의 메모리 어레이(21) 및 리던던시 장치(24)를 리던던시 단위마다 파선으로 둘러싸 나타내고 있다.

설명을 간단하게 하기 위해서, 메모리 어레이(21)는 데이터 버스 방향으로 4개의 메모리 셀 블록(31a∼31d)을 지니고, 각각 로우 블록 어드레스(RBA0∼RBA3)가 할당되어 있는 것으로 한다. 그리고, 각 리던던시 단위마다 1개의 리던던시용 데이터 버스선(DBs)이 준비되어 있다.

이제, 각 메모리 셀 블록(31a∼31d)에 각각 하나의 결함이 존재한다.

이 경우, 각 블록(31a∼31d)의 로우 블록 어드레스(RBA0∼RBA3)가 각각 컬럼 리던던시 시프트계 회로(33a∼33d)에 기억된다.

그리고, 제1 메모리 셀 블록(31a)은 제2 데이터 버스선(DB1)에 메모리 셀에 결함이 있다(제2 데이터 버스선(DB1)에 결함이 있다고 함). 제2 메모리 셀 블록(31b)은 제1 데이터 버스선(DB0)에 결함이 있고, 제3 메모리 셀 블록(31c)은 제16 데이터 버스선(DB15)에 결함이 있고, 제4 메모리 셀 블록(31d)은 제15 데이터 버스선(DB14)에 결함이 있다.

제1 메모리 셀 블록(31a)을 액세스하는 경우, 그 어드레스 신호(로우 어드레스 신호 및 컬럼 어드레스 신호)에 의해서 지정되는 로우 블록 어드레스(RBA0)에 의해 컬럼 리던던시 시프트계 회로(33a)로부터 로우 블록 어드레스 정보 신호(RX)가 출력된다. 그리고 컬럼 리던던시 어드레스(CRA)에 의해, 리던던시 어드레스 디코더(27) 및 전환 신호 발생 회로(26)에 의해 시프트 스위치(25)가 결함이 있는 제2 데이터 버스선(DB1)을 사용하지 않도록, 제3∼제16 데이터 버스선(DB2∼DB15) 및 리던던시용 데이터 버스선(DBs)이 제2∼제16 입출력 데이터선(DQ1∼DQ15)에 시프트하여 접속된다.

마찬가지로, 제2 메모리 셀 블록(31b)을 액세스하는 경우, 결함이 있는 제1 데이터 버스선(DB0)을 사용하지 않도록, 제2∼제16 데이터 버스선(DB1∼DB15) 및 리던던시용 데이터 버스선(DBs)이 제1∼제16 입출력 데이터선(DQ0∼DQ15)에 시프트하여 접속된다. 또한, 제3 메모리 셀 블록(31c)을 액세스하는 경우, 결함이 있는 제16 데이터 버스선(DB15)을 사용하지 않도록, 리던던시용 데이터 버스선(DBs)이 제16 입출력 데이터선(DQ15)에 시프트하여 접속된다. 더욱이, 제4 메모리 셀 블록(31d)을 액세스하는 경우, 결함이 있는 제15 데이터 버스선(DB14)을 사용하지 않도록, 제16 데이터 버스선(DB15) 및 리던던시용 데이터 버스선(DBs)이 제15 및 제16 입출력 데이터선(DQ14, DQ15)에 시프트하여 접속된다.

이와 같이, 리던던시 단위마다 1개의 리던던시용 데이터 버스선(DBs)을 준비함으로써, 각 메모리 셀 블록(31a∼31b) 내에 2개 이상의 결함이 없으면, 컬럼 리던던시 시프트계 회로의 수까지 구제할 수 있어, 구제 효율이 좋다.

도 2는 반도체 기억 장치(20)의 주요부 블록도로, 리던던시 장치(24)의 블록도이다.

시프트 스위치(25)는 종래 회로(도 9 참조)와 마찬가지로 제1∼제16 입출력 데이터선(DQ0∼DQ15)에 대응하는 16개의 시프트 스위치(SW0∼SW15)로 구성되어 있다.

전환 신호 발생 회로(26)는 분할된 복수(본 실시예에서는 4개)의 신호 발생 블록(26a∼26d)으로 구성되어 있다. 분할수 n[2 이상의 정수(整數)]은 데이터 버스선의 수 m에 대응하여, 예컨대 달성하고자 하는 시프트 동작의 동작 시간에 따라서 설정된다. 각 블록(26a∼26d)은 각각 분할수에 대응하여 (m/n)개, 즉 본 실시예에서는 4(=16/4)개씩의 시프트 스위치(SW0∼SW3, SW4∼SW7, SW8∼SW11, SW12∼SW15)를 제어하는 전환 신호(SC0∼SC3, SC4∼SC7, SC8∼SC11, SC12∼SC15)를 생성하도록 구성되어 있다. (m/n)의 값은 각 블록 내의 시프트 스위치 수를 나타내므로, n은 (m/n)의 값이 정수(整數)로 되도록 정해진다.

즉, 제1 블록(26a)은 제1∼제4 전환 신호(SC0∼SC3)를 생성하도록, 그것에 대응하는 제1∼제4 트랜스퍼 게이트(TGa0∼TGa3)와 리던던시용 트랜스퍼 게이트(TGas)로 구성되고, 이들은 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속되어 있다. 각 트랜스퍼 게이트(TGa0∼TGa3, TGas) 사이의 노드로부터, 제1∼제4 시프트 스위치(SW0∼SW3)를 전환하여 제어하는 전환 신호(SC0∼SC3)가 출력된다.

마찬가지로, 제2 블록(26b)은 제5∼제8 전환 신호(SC4∼SC7)를 생성하도록, 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속된 제1∼제4 트랜스퍼 게이트(TGb0∼TGb3)와 리던던시용 트랜스퍼 게이트(TCbs)로 구성되어 있다. 제3 블록(26c)은 제9∼제12 전환 신호(SC8∼SC11)를 생성하도록, 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속된 제1∼제4 트랜스퍼 게이트(TGc0∼TGc3)와 리던던시용 트랜스퍼 게이트(TGcs)로 구성되어 있다. 제4 블록(26d)은 제13∼제16 전환 신호(SC12∼SC15)를 생성하도록, 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속된 제1∼제4 트랜스퍼 게이트(TGd0∼TGd3)와 리던던시용 트랜스퍼 게이트(TGbs)로 구성되어 있다.

컬럼 리던던시 어드레스 디코더(27)는 각 신호 발생 블록(26a∼26d)에 대응하여 분할된 복수(4개)의 디코더 블록(27a∼27d)으로 구성되어 있다. 각 디코더 블록(27a∼27d)은 컬럼 리던던시 어드레스(CRA) 및 판정 신호(SJ)를 입력하여, 각 블 록(27a∼27d)에 대응하는 제1∼제16 데이터 버스선(DB0∼DB15)의 어느 것에 결함이 있는 경우에, 그 결함이 있는 데이터 버스선보다 상위 비트의 데이터 버스선 및 리던던시용 데이터 버스선을 하위 비트측으로 시프트 접속하도록 생성한 각 디코드 신호 및 리던던시 디코드 신호(SDa0∼SDa3, SDaJ, SDb0∼SDb3, SDbJ, SDc0∼SDc3, SDcj, SDd0∼SDd3, SDdJ)를 출력한다.

결함 데이터 버스선에 대응하는 디코더 블록은 그 결함 데이터 버스선에 대응하는 신호 발생 블록의 트랜스퍼 게이트를 오프로 제어하는 동시에 리던던시용 트랜스퍼 게이트를 온으로 제어하도록 생성한 전환 신호를 출력한다.

또한, 결함이 있는 데이터 버스선에 대응하는 디코더 블록보다도 상위 비트측의 모든 디코더 블록은 대응하는 제어 신호가 전부 L 레벨이 되도록, 대응하는 각 신호 발생 블록의 제1 트랜스퍼 게이트를 오프로 제어하는 동시에 리던던시용 트랜스퍼 게이트를 온으로 제어하도록 생성한 전환 신호를 각각 출력한다.

전술한 동작은 제2 데이터 버스선(DB1)에 결함이 있는 경우에 관해서 설명한다.

제1 디코더 블록(27a)은 결함이 있는 제2 데이터 버스선(DB1)에 대응하여 제1 신호 발생 블록(26a)의 제2 트랜스퍼 게이트(TGa1)를 오프로, 리던던시용 트랜스퍼 게이트(TGas)를 온으로 제어하도록 생성한 제1∼제4 디코드 신호(SDa0∼SDa3) 및 리던던시 디코드 신호(SDaJ)를 출력한다. 이에 따라, 제1 신호 발생 블록(26a)은 H 레벨의 제1 전환 신호(SC0)와 L 레벨의 제2∼제4 전환 신호(SC1∼SC3)를 출력한다.

이 때, 제1 신호 발생 블록(26a)은 제2∼제4 전환 신호(SC1∼SC3)의 레벨 전환(H→L)에 온으로 한 3개의 트랜스퍼 게이트(TGa2, TGa3, TGas)에 의한 CR 지연밖에 생기지 않기 때문에, 그 전환에 요구되는 시간은 종래에 비해서 짧다. 종래 방법에서는 제3∼제16 트랜스퍼 게이트(TG2∼TG15) 및 리던던시용 트랜스퍼 게이트(TGs)의 15개분의 CR 지연이 생기기 때문이다.

또, 제1 디코더 블록(27a)보다 상위 비트측의 제2∼제4 디코더 블록(27b∼27d)은 제2∼제4 신호 발생 블록(26b∼26d)의 제1 트랜스퍼 게이트(TGb0, TGc0, TGd0)를 오프로, 리던던시용 트랜스퍼 게이트(TGbs, TGbs, TGds)를 온으로 제어하도록 생성한 제1∼제4 및 리던던시용 디코드 신호(SDb0∼SDb3, SDbJ, SDc0∼SDc3, SDcJ, SDd0∼SDd3, SDdJ)를 출력한다. 이에 따라, 제2∼제4 신호 발생 블록(26b∼26d)은 L 레벨의 제5∼제8 전환 신호(SC4∼SC7), 제9∼제12 전환 신호(SC8∼SC11), 제13∼제16 전환 신호(SC12∼SC15)를 출력한다.

이 때, 제2∼제4 신호 발생 블록(26b∼26d)은 각각 제5∼제8 전환 신호(SC4∼SC7), 제9∼제12 전환 신호(SC8∼SC11), 제13∼제16 전환 신호(SC12∼SC15)의 레벨 전환(H→L)에 온으로 한 4개의 트랜스퍼 게이트(TGb1∼TGb3, TGbs, TGc1∼TGc3, TGcs, TGd1∼TGd3, TGds)에 의한 CR 지연밖에 생기지 않기 때문에 그 전환에 요구되는 시간은 종래에 비해서 짧다.

전술에서는 H 레벨에서 L 레벨로 전환하는 경우에 관해서 설명했지만, L 레벨에서 H 레벨로 전환하는 경우도 마찬가지이다. 즉, 제1∼제4 신호 발생 블록(26a ∼26d)에서는 제1∼제4 제어 신호의 전환에 최대로도 4개의 트랜스퍼 게이트에 의한 CR 지연밖에 생기지 않는다. 또한, 제1∼제4 신호 발생 블록(26a∼26d)에 있어서의 CR 지연은 거의 같게(결함이 있는 데이터 버스선에 대응하는 신호 발생 블록보다도 상위 비트측의 신호 발생 블록에서는 동일한 CR 지연 시간) 된다.

다음에, 시프트 스위치(25)의 구성을 설명한다.

도 3은 시프트 스위치(25)의 일부 회로도로, 제10 및 제11 시프트 스위치(SW9, SW10)의 회로도이다.

제10 시프트 스위치(SW9)는 4개의 제1∼제4 트랜스퍼 게이트(41∼44)와 인버터 회로(45)를 갖고 있다. 각 트랜스퍼 게이트(41∼44)는 P채널 MOS 트랜지스터(PMOS 트랜지스터)와 N채널 MOS 트랜지스터(NMOS 트랜지스터)로 이루어진다.

제1 트랜스퍼 게이트(41)는 제10 입출력 데이터선(DQ9z)과 제10 데이터 버스선(DB9z)과의 사이에 접속되어, 제10 입출력 데이터선(DQ9z)과 제10 데이터 버스선(DB9z)을 접촉 분리한다. 제2 트랜스퍼 게이트(42)는 제10 입출력 데이터선(DQ9x)과 제10 데이터 버스선(DB9x)과의 사이에 접속되어, 제10 입출력 데이터선(DQ9x)과 제10 데이터 버스선(DB9x)을 접촉 분리한다.

제3 트랜스퍼 게이트(43)는 제10 입출력 데이터선(DQ9z)과 제11 데이터 버스선(DB10z)과의 사이에 접속되어, 제10 입출력 데이터선(DQ9z)과 제11 데이터 버스선(DB10z)을 접촉 분리한다. 제4 트랜스퍼 게이트(44)는 제10 입출력 데이터선(DQ9x)과 제11 데이터 버스선(DB10x)과의 사이에 접속되어, 제10 입출력 데이터선(DQ9x)과 제11 데이터 버스선(DB10x)을 접촉 분리한다.

제1, 제2 트랜스퍼 게이트(41, 42)의 PMOS 트랜지스터의 게이트 및 제3, 제4 트랜스퍼 게이트(43, 44)의 NMOS 트랜지스터의 게이트에는 제10 전환 신호(SC9)를 입력한다.

제1, 제2 트랜스퍼 게이트(41, 42)의 NMOS 트랜지스터의 게이트 및 제3, 제4 트랜스퍼 게이트(43, 44)의 PMOS 트랜지스터의 게이트에는 인버터 회로(45)를 통해 제10 전환 신호(SC9)를 입력한다.

그리고, 제10 전환 신호(SC9)가 L 레벨(저전위 전압)일 때, 제1 및 제2 트랜스퍼 게이트(41, 42)는 온이 되고, 제3 및 제4 트랜스퍼 게이트(43, 44)는 오프가 된다. 따라서, 제10 입출력 데이터선쌍(DQ9z, DQ9x)은 제10 데이터 버스선쌍(DB9z, DB9x)과 접속되고, 제11 데이터 버스선쌍(DB10z, DB10x)과 차단된다. 또, 제10 전환 신호(SC9)가 H 레벨(고전위 전압)일 때, 제1 및 제2 트랜스퍼 게이트(41, 42)는 오프가 되고, 제3 및 제4 트랜스퍼 게이트(43, 44)는 온이 된다. 따라서, 제10 입출력 데이터선쌍(DQ9z, DQ9x)은 제11 데이터 버스선쌍(DB10z, DB10x)과 접속되고, 제10 데이터 버스선쌍(DB9z, DB9x)과 차단된다.

즉, 제10 시프트 스위치(SW9)는 제10 전환 신호(SC9)에 기초하여 제10 입출력 데이터선쌍(DQ9z, DQ9x)을, 제10 데이터 버스선쌍(DB9z, DB9x)과 제11 데이터 버스선쌍(DB10z, DB10x)을 전환하여 제어한다.

또한, 제11 시프트 스위치(SW10)의 구성은 제10 시프트 스위치(SW9)의 그것과 같고, 제11 전환 신호(SC10)에 의해 동작할 뿐이기 때문에, 설명을 생략한다. 또한, 제1∼제9 및 제12∼제16 시프트 스위치(SW0∼SW8, SW11∼SW15)는 입력되는 전환 신호(SC0∼SC15)가 다를 뿐으로 회로 구성은 같기 때문에, 도면 및 설명을 생략한다.

도 4는 제1 및 제2 신호 발생 블록(26a, 26b), 제1 및 제2 디코더 블록(27a, 27b) 및 판정 회로(28)의 회로도이며, 도 5는 제3 및 제4 신호 발생 블록(26c, 26d) 및 제3 및 제4 디코더 블록(27c, 27d)의 회로도이다.

도 4 및 도 5에 있어서, 도 1 및 도 2의 컬럼 리던던시 어드레스(CRA)는 어드레스 신호(AX<3:0>, BX<3:0>, CX<0>)로 구성된 복수 비트의 신호이다. 이들 신호의 <3:0>는 4비트의 신호로 구성되는 것을 나타낸다.

판정 회로(28)는 OR회로로 구성되어, 로우 블록 어드레스 정보 신호(RX)와 리던던시 어드레스 신호(CX<0>)를 입력한다. 판정 회로(28)는 L 레벨의 정보 신호(RX)에 응답하여 판정 신호(SJ)로서 리던던시 어드레스 신호(CX<0>)를 출력한다.

제1 디코더 블록(27a)은 NOR 회로(51∼55), NAND 회로(56), 인버터 회로(57∼61)를 포함한다. 제1∼제4 NOR 회로(51∼54)는 3입력 소자이며, 제1 어드레스 신호(AX<0>∼AX<3>)가 각각 입력되고, 공통적으로 제2 및 제3 어드레스 신호(BX<0>, CX<0>)가 입력된다. 제1∼제4 NOR 회로(51∼54)는 각각 제1∼제4 디코드 신호(SDa0∼SDa3)를 제1 신호 발생 블록(26a)의 제1∼제4 트랜스퍼 게이트(TGa0∼TGa3)에 출력한다.

제1∼제4 트랜스퍼 게이트(TGa0∼TCa3)는 CMOS 구조이며, 시프트 동작시에 있어서의 각 노드의 충방전(H→L, L→H)의 특성이 좋다. 제1∼제4 디코드 신호(SDa0∼SDa3)는 각 트랜스퍼 게이트(TGa0∼TGa3)의 P채널 MOS 트랜지스터의 게이트에 공급되고, 각 N채널 MOS 트랜지스터의 게이트에는 제1∼제4 디코드 신호(SDa0∼SDa3)를 인버터 회로(57∼60)에 의해 반전한 신호가 공급된다.

NAND 회로(56)에는 상위 3비트의 제2 어드레스 신호(BX<3:1>)가 입력되고, 출력 단자가 NOR 회로(55)의 입력 단자에 접속되어 있다. 그 NOR 회로(55)에는 제3 어드레스 신호(CX<0>)가 입력된다. NOR 회로(55)는 리던던시 디코드 신호(SDaJ)를 출력한다. 그 신호(SDaJ)는 리던던시용 트랜스퍼 게이트(TGas)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 신호(SDaJ)를 인버터 회로(61)에 의해 반전한 신호가 공급된다.

제2 디코더 블록(27b)은 제1 디코더 블록(27a)과 마찬가지로 NOR 회로(51∼55), NAND 회로(56), 인버터 회로(57∼61)와, NAND 회로(62) 및 NOR 회로(63)를 포함한다. 제1∼제4 NOR 회로(51∼54)는 3입력 소자이며, 제1 어드레스 신호(AX<0>∼AX<3>)가 각각 입력되고, 공통적으로 제2 및 제3 어드레스 신호(BX<1>, CX<0>)가 입력된다.

제1 NOR 회로(51)의 출력 단자는 NOR 회로(63)의 입력 단자의 한쪽에 접속되고, 그 NOR 회로(63)의 입력 단자의 다른 쪽은 NAND 회로(62)의 출력 단자에 접속되어 있다. NAND 회로(62)에는 최하위 비트의 제2 어드레스 신호(BX<0>)가 입력된다. 그리고, NOR 회로(63)로부터 제1 디코드 신호(SDb0)가 출력된다. 그 신호(SDb0)는 제1 트랜스퍼 게이트(TGb0)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 제1 디코드 신호(SDb0)를 인버터 회로(57)에 의해 반전한 신호가 공급된다.

제2∼제4 NOR 회로(52∼54)는 각각 제2∼제4 디코드 신호(SDb2∼SDb3)를 출력한다. 이들 신호(SDb1∼SDb3)는 제2∼제4 트랜스퍼 게이트(TGb1∼TGb3)의 각 MOS 트랜지스터의 게이트에 공급되고, 각 NMOS 트랜지스터의 게이트에는 제2∼제4 디코드 신호(SDb1∼SDb3)를 인버터 회로(58∼60)에 의해 반전한 신호가 공급된다.

NAND 회로(56)에는 상위 2비트의 제2 어드레스 신호(BX<3:2>)가 입력되고, 출력 단자가 NOR 회로(55)의 입력 단자에 접속되어 있다. 그 NOR 회로(55)에는 제3 어드레스 신호(CX<0>)가 입력된다. NOR 회로(55)는 리던던시 디코드 신호(SDbJ)를 출력한다. 그 신호(SDbJ)는 리던던시용 트랜스퍼 게이트(TGbs)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 신호(SDbJ)를 인버터 회로(61)에 의해 반전한 신호가 공급된다.

제3 디코더 블록(27c)은 제2 디코더 블록(27b)과 마찬가지로 NOR 회로(51∼55), NAND 회로(56), 인버터 회로(57∼61), NAND 회로(62) 및 NOR 회로(63)를 포함한다. 제1∼제4 NOR 회로(51∼54)는 3입력 소자이며, 제1 어드레스 신호(AX<0>∼AX<3>)가 각각 입력되고, 공통적으로 제2 및 제3 어드레스 신호(BX<2>, CX<0>)가 입력된다.

제1 NOR 회로(51)의 출력 단자는 NOR 회로(63)의 입력 단자의 한쪽에 접속되고, 그 NOR 회로(63)의 입력 단자의 다른 쪽은 NAND 회로(62)의 출력 단자에 접속되어 있다. NAND 회로(62)에는 하위 2비트의 제2 어드레스 신호(BX<1:0>)가 입력된 다. 그리고, NOR 회로(63)에서 제1 디코드 신호(SDc0)가 출력된다. 그 신호(SDc0)는 제1 트랜스퍼 게이트(TGc0)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 제1 디코드 신호(SDc0)를 인버터 회로(57)에 의해 반전한 신호가 공급된다.

제2∼제4 NOR 회로(52∼54)는 각각 제2∼제4 디코드 신호(SDc1∼SDc3)를 출력한다. 이들 신호(SDc1∼SDc3)는 제2∼제4 트랜스퍼 게이트(TGc1∼TGc3)의 각 PMOS 트랜지스터의 게이트에 공급되고, 각 NMOS 트랜지스터의 게이트에는 제2∼제4 디코드 신호(SDc1∼SDc3)를 인버터 회로(58∼60)에 의해 반전한 신호가 공급된다.

NAND 회로(56)에는 상위 1비트의 제2 어드레스 신호(BX<3>)가 입력되고, 출력 단자가 NOR 회로(55)의 입력 단자에 접속되어 있다. 그 NOR 회로(55)에는 제3 어드레스 신호(CX<0>)가 입력된다. NOR 회로(55)는 리던던시 디코드 신호(SDcJ)를 출력한다. 그 신호(SDcJ)는 리던던시용 트랜스퍼 게이트(TGcs)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 신호(SDcJ)를 인버터 회로(61)에 의해 반전한 신호가 공급된다.

제4 디코더 블록(27d)은 제2 및 제3 디코더 블록(27b, 27c)의 구성에서 NOR 회로(55) 및 NAND 회로(56)가 삭제된 구성으로 되어 있다.

제1∼제4 NOR 회로(51∼54)는 3입력 소자이며, 제1 어드레스 신호(AX<0>∼AX<3>)가 각각 입력되고, 공통적으로 제2 및 제3 어드레스 신호(BX<3>, CX<0>)가 입력된다.

제1 NOR 회로(51)의 출력 단자는 NOR 회로(63)의 입력 단자의 한쪽에 접속되 고, 그 NOR 회로(63)의 입력 단자의 다른 쪽은 NAND 회로(62)의 출력 단자에 접속되고 있다. NAND 회로(62)에는 하위 3비트의 제2 어드레스 신호(BX<2:0>)가 입력된다. 그리고, NOR 회로(63)로부터 제1 디코드 신호(SDd0)가 출력된다. 그 신호(SDd0)는 제1 트랜스퍼 게이트(TGd0)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 제1 디코드 신호(SDd0)를 인버터 회로(57)에 의해 반전한 신호가 공급된다.

제2∼제4 NOR 회로(52∼54)는 각각 제2∼제4 디코드 신호(SDd1∼SDd3)를 출력한다. 이들 신호(SDd1∼SDd3)는 제2∼제4 트랜스퍼 게이트(TGd1∼TGd3)의 각 PMOS 트랜지스터의 게이트에 공급되고, 각 NMOS 트랜지스터의 게이트에는 제2∼제4 디코드 신호(SDd1∼SDd3)를 인버터 회로(58∼60)에 의해 반전한 신호가 공급된다.

제3 어드레스 신호(CX<0>)는 리던던시 디코드 신호(SDdJ)로서 리던던시용 트랜스퍼 게이트(TGds)의 NMOS 트랜지스터의 게이트에 공급되고, PMOS 트랜지스터의 게이트에는 신호(SDdJ)를 인버터 회로(61)에 의해 반전한 신호가 공급된다.

이어서, 전술한 바와 같이 구성된 반도체 기억 장치(20)의 작용을 도 6에 따라서 설명한다.

우선, 반도체 기억 장치(20)의 동작 타이밍을 결정하는 클록 신호(CLK)의 상승으로 로우 어드레스가 받아들여지고, 그것에 기초하여 로우 리던던시 신호가 생성되어, 리던던시 워드선(WL)이 선택된다.

다음에, 클록 신호(CLK)의 다음의 상승으로 컬럼 어드레스가 받아들여져, 컬럼 리던던시 어드레스가 생성되고, 그것에 응답하여 컬럼 리던던시 어드레스 디코 더가 동작한다. 그 디코더의 출력을 받아 시프트 스위치 전환 신호 발생 회로가 동작하여, 시프트 스위치를 전환 제어한다. 그 결과, 리던던시 데이터 버스선이 전환하여 접속된다.

이 때, 컬럼 어드레스의 취득에서부터 전환 접속이 종료될 때까지 요구되는 시간은 카스 액세스 타임(컬럼 어드레스 스트로브 신호의 변화(컬럼 어드레스의 취득)로부터 출력 데이터가 확정될 때까지 요구되는 시간)(tCAC)보다도 짧다. 즉, 데이터의 기록이나 독출 시간에는 시간 규정이 마련되어 있어, 리던던시 데이터 버스의 전환 접속은 그 규정 시간 내에 완료된다.

이상 기술한 바와 같이, 본 실시예에 따르면, 이하가 효과를 발휘한다.

(1) 전환 신호 발생 회로(26)는 분할된 복수(본 실시예에서는 4개)의 신호 발생 블록(26a∼26d)으로 구성되어 있다. 각 블록(26a∼26d)은 각각 분할수에 대응하는 4개씩의 시프트 스위치(SW0∼SW3, SW4∼SW7, SW8∼SW11, SW12∼SW15)를 제어하는 전환 신호(SC0∼SC3, SC4∼SC7, SC8∼SC11, SC12∼SC15)를 생성하도록, 제1∼제4 블록(26a)은 각각 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬로 접속된 제1∼제4 트랜스퍼 게이트(TGa0∼TGa3, TGb0∼TGb3, TGc0∼TGc3, TGd0∼TGd3)와 리던던시용 트랜스퍼 게이트(TGas, TGbs, TGcs, TGbs)로 구성되어 있다. 그 결과, 각 트랜스퍼 게이트(TGa0∼TGa3, TGas, TGb0∼TGb3, TGbs, TGc0∼TGc3, TGcs, TGd0∼TGd3, TGbs) 사이의 노드로부터 출력되는 전환 신호(SC0∼SC15)는 최대로 4개의 트랜스퍼 게이트에 의한 CR 지연밖에 받지 않기 때문에, 시프트 동작의 시작에서부터 시프트 스위치의 전환 종료까지의 동작 시간, 나아가서는 데이터의 기록 및 판 독에 요구되는 시간을 짧게 할 수 있다.

또한, 상기 실시예는 이하의 형태로 변경하더라도 좋다.

상기 실시예에 있어서, 전환 신호 발생 회로(26)의 분할수(n)를, 데이터 버스선의 비트수나 회로 규모, tCAC 등의 규정 시간 등에 기초하여 적절하게 변경하여 실시하더라도 좋다.

상기 실시예에 있어서, 컬럼 리던던시 어드레스 디코더(27)의 구성, 즉 제1∼제4 디코더 블록(27a∼27d)의 구성을 적절하게 변경하더라도 좋다. 예컨대, 도 9 및 도 10에 도시한 바와 같이 구성된 제1∼제4 디코더 블록(71a∼71d)을 이용하여 실시하더라도 좋다.

전술한 바와 같이, 제1∼제4 디코더 블록(71a∼71d)은 상기 실시예의 제2 및 제3 디코더 블록(27b, 27c)과 같은 식의 소자에 의해 구성되어 있다. 즉, 제1∼제4 디코더 블록(71a∼71d)은 동일 소자 구성이다. 또한, 설명을 간단히 하기 위해서 상기 실시예와 동일한 부호를 붙여, 상기 실시예와 서로 다른 점에 관해서 설명한다.

제1 디코더 블록(71d)의 NAND 회로(62)에는 고전위 전원(VDD)이 입력되고 있다. 제4 디코더 블록(71d)의 NAND 회로(56)에는 고전위 전원(VDD)이 입력되고 있다.

이와 같이 구성된 제1∼제4 디코더 블록(71a∼71d)은 소자의 구성이 같기 때문에, 데이터 버스선의 수를 많게 하더라도, 용이하게 대응(설계)할 수 있다.

상기 실시예에 있어서, 데이터 버스선 및 입출력 데이터선의 비트수를 적 절하게 변경하여 실시하더라도 좋다. 또한, 각 리던던시 단위마다의 리던던시 데이터 버스선의 개수를 적절하게 변경하여 실시하더라도 좋다.

이상 전술한 바와 같이, 본 발명에 따르면, 시프트 리던던시 방식의 리던던시 장치를 갖춘 반도체 기억 장치에 있어서, 리던던시 동작에 요구되는 시간을 단축하는 것이 가능한 반도체 기억 장치를 제공할 수 있다.

Claims (10)

1. 반도체 기억 장치로서,

   복수의 입출력 데이터선과;

   복수의 데이터 버스선과;

   적어도 하나의 리던던시용 데이터 버스선과;

   복수의 전환 신호를 수신하여, 적어도 하나의 결함 데이터 버스선을 포함한 제1 그룹의 데이터 버스선이 상기 복수의 입출력 데이터선에 접속하던 것을, 상기 복수의 전환 신호에 따라, 상기 적어도 하나의 결함 데이터 버스선을 제외한 제2 그룹의 데이터 버스선과 상기 적어도 하나의 리던던시용 데이터 버스선이 상기 복수의 입출력 데이터선에 접속하도록 스위칭하는 복수의 시프트 스위치와;

   상기 복수의 시프트 스위치에 접속되어, 리던던시 어드레스 신호에 응답하여 제1 그룹의 전환 신호와 제2 그룹의 전환 신호를 포함하는 상기 복수의 전환 신호를 출력하고, 상기 제1 그룹의 전환 신호를 출력하는 제1 신호 발생 블록과 상기 제2 그룹의 전환 신호를 출력하는 제2 신호 발생 블록을 포함하는 복수의 신호 발생 블록을 가지는 전환 신호 발생 회로

   를 구비하는 반도체 기억 장치.
2. 반도체 기억 장치로서,

   복수의 입출력 데이터선과;

   복수의 데이터 버스선과;

   적어도 하나의 리던던시용 데이터 버스선과;

   복수의 전환 신호를 수신하여, 적어도 하나의 결함 데이터 버스선을 포함한 제1 그룹의 데이터 버스선이 상기 복수의 입출력 데이터선에 접속하던 것을, 상기 복수의 전환 신호에 따라, 상기 적어도 하나의 결함 데이터 버스선을 제외한 제2 그룹의 데이터 버스선과 상기 적어도 하나의 리던던시용 데이터 버스선이 상기 복수의 입출력 데이터선에 접속하도록 스위칭하는 복수의 시프트 스위치와;

   리던던시 어드레스 신호를 디코드하여 리던던시 어드레스 디코드 신호를 발생하는 디코더 회로와;

   상기 디코더 회로 및 상기 복수의 시프트 스위치에 접속되어, 상기 리던던시 어드레스 디코드 신호에 응답하여 제1 그룹의 전환 신호와 제2 그룹의 전환 신호를 포함하는 상기 복수의 전환 신호를 출력하고, 상기 제1 그룹의 전환 신호를 출력하는 제1 신호 발생 블록과 상기 제2 그룹의 전환 신호를 출력하는 제2 신호 발생 블록을 포함하는 복수의 신호 발생 블록을 가지는 전환 신호 발생 회로

   를 구비하고,

   상기 각 신호 발생 블록은 고전위 전원과 저전위 전원 사이에 직렬 접속되어, 상기 리던던시 어드레스 디코드 신호에 의해서 제어되는 것인 반도체 기억 장치.
3. 제2항에 있어서, 상기 각 신호 발생 블록은 복수의 스위치와 적어도 하나의 리던던시용 스위치를 포함하는 것인 반도체 기억 장치.
4. 제3항에 있어서, 상기 각 스위치 및 상기 리던던시용 스위치는 CMOS형 트랜스퍼 게이트인 것인 반도체 기억 장치.
5. 제3항에 있어서, 상기 복수의 스위치의 수는 방정식 (m/n)+C(m은 입출력 데이터선의 수, n은 2보다 크거나 같은 신호 발생 블록의 수, C는 상기 적어도 하나의 리던던시용 스위치의 수임)로 나타어지는 것인 반도체 기억 장치.
6. 제3항에 있어서, 상기 디코더 회로는 상기 복수의 신호 발생 블록에 각각 대응하는 복수의 디코더 블록을 포함하고, 결함 데이터 버스선에 대응하는 디코더 블록은 제1 어드레스 디코드 신호를 출력하여 상기 결함 데이터 버스선이 상기 적어도 하나의 리던던시용 데이터 버스선으로 스위칭되게 하는 것인 반도체 기억 장치.
7. 제2항에 있어서, 상기 반도체 기억 장치는,

   상기 복수의 데이터 버스선에 접속되는 복수의 메모리 셀 블록을 포함하는 메모리 셀 어레이로서, 상기 각 메모리 셀 블록은 복수의 메모리 셀을 포함하는 것인 메모리 셀 어레이와;

   상기 디코더 회로에 접속되어, 로우 블록 어드레스와 리던던시 어드레스를 수신하고, 상기 로우 블록 어드레스에 의해서 선택된 메모리 셀 블록이 결함 메모리 셀을 포함하고 있는 지의 여부를 판정하여, 판정 신호를 출력하는 로우 블록 어드레스 판정 회로

   를 더 구비하고,

   상기 디코더 회로는 상기 판정 신호에 응답하여 상기 리던던시 어드레스 디코드 신호를 출력하는 반도체 기억 장치.
8. 반도체 기억 장치의 결함 메모리 셀을 보상하는 리던던시 처리 수행 방법으로서,

   리던던시 어드레스 신호를 디코드하여 리던던시 어드레스 디코드 신호를 출력하는 단계와;

   상기 리던던시 어드레스 디코드 신호에 응답하여 복수의 신호 발생 블록을 작동시킴으로써 제1 그룹의 전환 신호와 제2 그룹의 전환 신호를 포함하는 복수의 전환 신호를 출력하는 단계와;

   적어도 하나의 결함 데이터 버스선을 포함한 제1 그룹의 데이터 버스선이 복수의 입출력 데이터선에 접속하던 것을, 상기 복수의 전환 신호에 따라 복수의 시프트 스위치를 작동시킴으로써, 상기 적어도 하나의 결함 데이터 버스선을 제외한 제2 그룹의 복수의 데이터 버스선과 적어도 하나의 리던던시용 데이터 버스선이 상기 복수의 입출력 데이터선에 접속하도록 스위칭하는 단계

   를 포함하는 반도체 기억 장치의 결함 메모리 셀을 보상하는 리던던시 처리 수행 방법.
9. 제8항에 있어서, 상기 각 신호 발생 블록은 고전위 전원과 저전위 전원 사이에 직렬 접속되는 복수의 스위치를 포함하고,

   상기 복수의 전환 신호를 출력하는 단계는 상기 리던던시 어드레스 디코드 신호에 응답하여 상기 각 신호 발생 블록의 복수의 스위치를 이용해서 전환 신호 그룹을 출력하는 것인 반도체 기억 장치의 결함 메모리 셀을 보상하는 리던던시 처리 수행 방법.
10. 제8항에 있어서, 상기 각 신호 발생 블록은 복수의 스위치와 적어도 하나의 리던던시용 스위치를 포함하는 것인 반도체 기억 장치의 결함 메모리 셀을 보상하는 리던던시 처리 수행 방법.

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