KR100674950B1 - Semiconductor wafer including reference semiconductor chip and method of semiconductor chip assembly using the same - Google Patents

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Abstract

기준 반도체 칩을 구비하는 반도체 기판 및 이를 이용한 반도체 칩 어셈블리 방법이 개시된다. The semiconductor substrate and the semiconductor chip assembly method using the same having a standard semiconductor chip is disclosed. 본 발명에 따른 어셈블리 방법은, 복수의 반도체 칩들이 형성된 반도체 기판을 제공하는 단계와, 반도체 칩들 가운데 하나의 기준 반도체 칩에 식별 표시를 하는 단계와, 그리고 기준 반도체 칩을 참고하여 반도체 기판을 정렬하여, 반도체 칩들에 대해서 전기적인 다이 소팅 시험을 수행하는 단계를 포함한다. Assembly process according to the invention, with reference to the plurality of the steps of: providing a semiconductor substrate, the semiconductor chips are formed, the method comprising the identification in a standard semiconductor chip of the semiconductor chips, and based on the semiconductor chip to align the semiconductor substrate and performing an electrical die sorting test for the semiconductor chips.

Description

기준 반도체 칩을 구비하는 반도체 기판 및 이를 이용한 반도체 칩 어셈블리 방법 {Semiconductor wafer including reference semiconductor chip and method of semiconductor chip assembly using the same} Based on the semiconductor chip assembly and method using this semiconductor substrate having a semiconductor chip {Semiconductor wafer including reference semiconductor chip and method of semiconductor chip assembly using the same}

도 1은 복수의 반도체 칩들을 포함하는 종래 반도체 기판을 보여주는 평면도이다. 1 is a plan view showing a conventional semiconductor substrate including a plurality of semiconductor chips.

도 2는 반도체 칩에 대한 종래 잉크 표시 방법을 보여주는 단면도이다. 2 is a cross-sectional view showing a conventional ink display method for a semiconductor chip.

도 3은 기준 반도체 칩을 구비하는 본 발명의 실시예에 따른 반도체 기판을 보여주는 평면도이다. Figure 3 is a plan view showing a semiconductor substrate according to an embodiment of the present invention having a standard semiconductor chip.

도 4는 본 발명의 일 실시예에 따른 기준 반도체 칩을 보여주는 평면도이다. Figure 4 is a plan view showing a standard semiconductor chip according to an embodiment of the present invention.

도 5는 도 4의 기준 반도체 칩의 I-I'에 따른 단면도이다. Figure 5 is a sectional view taken along I-I 'of the reference semiconductor chip of FIG.

도 6은 본 발명의 다른 실시예에 따른 기준 반도체 칩을 보여주는 평면도이다. Figure 6 is a plan view showing a standard semiconductor chip according to another embodiment of the present invention.

도 7은 도 6의 기준 반도체 칩의 II-II'에 따른 단면도이다. Figure 7 is a cross-sectional view taken along the II-II 'of the reference semiconductor chip of FIG.

도 8은 본 발명의 실시예에 따른 반도체 칩 어셈블리 방법을 보여주는 순서도이다. Figure 8 is a flow diagram showing a semiconductor chip assembly according to an embodiment of the present invention.

도 9는 본 발명의 실시예에 따른 기준 반도체 칩 식별 표시 방법을 보여주는 단면도이다. 9 is a cross-sectional view showing a semiconductor chip based on identification display method according to an embodiment of the invention.

도 10은 본 발명의 실시예에 따른 잉크 표시 방법을 보여주는 평면도이다. 10 is a plan view showing the ink display method according to an embodiment of the invention.

본 발명은 반도체 칩 어셈블리 방법에 관한 것으로서, 특히 복수의 반도체 칩을 포함하는 반도체 기판에 대한 전기적인 다이 소팅 시험 및 각 반도체 칩들에 대한 물리적인 분리 단계를 포함하는 반도체 칩 어셈블리 방법에 관한 것이다. The present invention relates to an electrical die sorting test and the semiconductor chip assembly comprises a physical separation step for the semiconductor chips on a semiconductor substrate, including, in particular, a plurality of the semiconductor chip as a semiconductor chip assembly.

반도체 칩들은 반도체 기판, 예를 들어 실리콘 기판에 매트릭스 형태로 동시에 여러 개가 제조되는 것이 일반적이다. Semiconductor chips are generally not produced at the same time several dog in a matrix form on a semiconductor substrate, such as a silicon substrate. 매트릭스로 구분되는 각 반도체 칩을 갖는 반도체 기판 부분을 하나의 다이(die)라고 부르기도 한다. A semiconductor substrate having a portion each of the semiconductor chips that are separated by the matrix is ​​also called a die (die). 반도체 기판 상에 반도체 칩들에 대한 제조 공정 단계가 완료되면, 이어서 반도체 기판의 각 반도체 칩에 대해 전기적 시험을 거쳐 불량 반도체 칩을 분리해 내는 단계가 이어진다. When the manufacturing process steps for the complete semiconductor chips on a semiconductor substrate, and then followed by a step that it via the electrical test for each semiconductor chip of the semiconductor substrate separating the bad semiconductor chip.

이러한 전기적 시험을 불량 다이를 분리해 낸다는 의미에서 전기적 다이 소팅(electrical die sorting; EDS) 시험이라고 한다. Is called; (EDS electrical die sorting) test electrical die sorting these electric test in the sense naendaneun separate the defective die. 이러한 EDS 시험 단계 후, 반도체 칩들에 대해서 어셈블리(assembly) 단계가 진행된다. EDS after this test step, the assembly (assembly) step proceeds for the semiconductor chips.

이하 도면을 참조하여 종래 EDS 시험 및 어셈블리 단계에서 문제점에 대해서 설명한다. Reference to the accompanying drawings, a description will be given of problems in the conventional EDS testing and assembly steps. 도 1을 참조하면, 매트릭스 상으로 배열된 반도체 칩들(예를 들어, 10, 20, 30 등)을 포함하는 반도체 기판(100)이 도시되어 있다. Referring to Figure 1, a semiconductor substrate 100 including the semiconductor chips arranged in a matrix phase (e.g., 10, 20, 30, etc.) is shown.

반도체 기판(100)에 형성된 반도체 칩들(10, 20, 30 등) 중 일부는 EDS 시험에서 제외된다. Some of semiconductor chips formed on the semiconductor substrate 100 (10, 20, 30, etc.) are excluded from the EDS examination. 예를 들어, 반도체 기판(100)에서 가상 표시선(105) 내부의 반도체 칩들(20, 30 등) 만이 EDS 시험 대상이 되고, 표시선(105) 외부의 반도체 칩들(10 등)은 EDS 시험에서 제외된다. For example, in a semiconductor substrate (100) Only the virtual reference marks 105, the semiconductor chips of the internal (20,30 etc.) EDS test subject, the reference mark 105, the semiconductor chips of the outside (10, etc.) are excluded from the EDS test . 반도체 기판(100) 외곽의 반도체 칩들은 패터닝이 완벽하지 않거나, 각 제조 장치에서 공정 마진을 벗어나는 부분에 해당하기 때문에, 처음부터 불량 처리하는 것이다. Since the semiconductor substrate 100, the semiconductor chip of the outer frame are or not patterning is complete, to the corresponding portion outside the processing margin in each production device, to bad treatment in the first place. 여기에서 가상 표시선(105)은 실제 반도체 기판에는 표시되지 않는다. Here, the virtual reference mark 105 is not displayed on the actual semiconductor substrate.

따라서, 반도체 기판(100)에 대해 EDS 시험 또는 어셈블리 단계를 진행할 때, 첫 번째 진행할 반도체 칩 또는 다이(예를 들어, 20)를 작업자가 외관상으로 구분해 내는데 어려움이 있다. Thus, you go through the EDS testing or assembly steps for the semiconductor substrate 100, to the first naeneunde proceed semiconductor chip or die (e.g., 20) separated by an operator has a difficulty in appearance. 반도체 기판(100)이 EDS 시험 또는 어셈블리 장치에 로딩되면, 먼저 첫 번째 반도체 칩 또는 다이(20)를 기준으로 정렬 및 작업이 진행된다. When the semiconductor substrate 100 is loaded into the test or EDS assembly device, first, the alignment operation and proceeds based on the first semiconductor chip or die 20.

하지만, 첫 번째 반도체 칩(20) 주변에도 여려 반도체 칩들(10, 30 등)이 있기 때문에 첫 번째 반도체 칩(20)에 대한 식별 표시가 필요하다. However, the identification is necessary for the first semiconductor chip 20 and the first semiconductor chip 20, because even though there is yeoryeo semiconductor chips (10, 30, etc.) around. 도 2를 참조하면, 작업자들이 종래 잉크를 이용하여 첫 번째 반도체 칩 또는 다이를 표시하는 방법이 도시되어 있다. 2, the workers and a method of displaying the first semiconductor chip or die is illustrated using a conventional ink. 이러한 잉크 표시는 첫 번째 반도체 칩에 대한 표시의 용도보다는 EDS 시험 후 불량 반도체 칩들에 대한 표시로 많이 이용된다. These ink display is used to display a lot of the first after the EDS testing purposes rather than for display on the second semiconductor chip defective semiconductor chips.

잉크(ink, 70)는 실리콘 웨이퍼(50) 상의 패시베이션층(passivation layer, 550)을 덮고 있는 폴리이미드층(polyimide layer, 60) 상에 위치된다. Ink (ink, 70) is positioned on the passivation layer (passivation layer, 550), a polyimide layer (polyimide layer, 60) covering on the silicon wafer 50. 실리콘 웨이퍼는 약 675 um 두께이며 폴리이미드층은 약 4 um 두께일 때, 잉크는 약 25um 두께에 이른다. When the silicon wafer is about 675 um thick and a polyimide layer was approximately 4 um thick, the ink amount to about 25um thick. 따라서, 작업자가 첫 번째 반도체 칩(도 1의 20)과 그 주변의 반도체 칩들(10, 30 등)을 구분하기가 어려워, 잉크 에러가 발생할 확률이 높다. Therefore, the operator is difficult to distinguish between the first semiconductor chip (20 1) and the semiconductor chips of the peripheral (10, 30, etc.), there is a high probability of occurrence of the print error.

더구나, 최근에는 EDS 시험 후 어셈블리 진행 시 잉크 표시를 하지 않고 어셈블리를 진행하는 제품도 있다. Also, recently, there are products that continue the assembly without ink display when proceeding after EDS test assembly. 이러한 잉크 표시가 없는 반도체 기판의 경우에는, 반도체 칩 또는 다이의 좌표 데이터를 가지고서 어셈블리를 진행하고 있다. When the semiconductor substrate does not have such an ink display, and gajigoseo the coordinate data of the semiconductor chip or die assembly forward. 이에 따라, 첫 번째 반도체 칩 또는 다이의 좌표가 매우 중요하다. Accordingly, it is important that the coordinates of the first semiconductor chip or die. 특히, 백랩(back-lap) 두께가 감소하고, 파운드리(foundry) 사업으로 인하여 대부분의 제품이 잉크 표시가 없이 진행되는 경향이 늘고 있다. Most of the products, especially baekraep (back-lap) thickness is reduced, due to the Foundry (foundry) business is growing tendency to proceed without ink display.

따라서, 반도체 칩들에 대한 EDS 시험 및 어셈블리 단계에서 첫 번째 반도체 칩 또는 다이의 구분이 매우 중요한 이슈로 대두되고 있다. Therefore, it is of the first semiconductor chip or die, on EDS testing and assembly steps for the semiconductor chips distinction emerged as a very important issue. 하지만, 현재 첫 번째 다이가 다른 다이와 외관으로 구분되지 않아 오류가 종종 발생하고 있다. However, there has not been and is currently divided into different die and die first appearance errors often occur. 특히, 이를 명확히 하기 위해, 한도 견본을 만들어 작업지침서로 삼고 있음에도 불구하고 첫 번째 다이를 잘못 지적하는 오류가 발생하고 있다. In particular, and despite an error that incorrectly indicated the first die despite creating, limit the sample to make it clear to them samgo Directives.

본 발명이 이루고자 하는 기술적 과제는 기준 반도체 칩을 참고로 한 반도체 칩 어셈블리 방법을 제공하는 데 있다. The present invention is to provide a semiconductor chip assembly, the method based on the semiconductor chip by reference.

본 발명이 이루고자 하는 다른 기술적 과제는 기준 반도체 칩이 표시된 반도체 기판을 제공하는 데 있다. The present invention is to provide a semiconductor substrate shown in the standard semiconductor chips.

상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 복수의 반도체 칩들이 형성된 반도체 기판을 제공하는 단계; In accordance with one aspect of the present invention for achieving the above-mentioned technical problems, the method comprising: providing a semiconductor substrate a plurality of semiconductor chips are formed; 상기 반도체 칩들 가운데, 하나의 기준 반도체 칩(reference semiconductor chip)에 식별 표시를 하는 단계; Among the semiconductor chips, the method comprising the identifying indicia to a standard semiconductor chip (semiconductor chip reference); 및 상기 기준 반도체 칩을 참고하여 상기 반도체 기판을 정렬하여, 상기 반도체 기판의 상기 반도체 칩들에 대해서 전기적인 다이 소팅(EDS) 시험을 수행하는 단계를 포함하는 반도체 칩 어셈블리 방법이 제공된다. And with reference to said reference semiconductor die to align the semiconductor substrate, a semiconductor chip assembly comprising the steps of: performing an electrical die sorting (EDS) test for the semiconductor chips of the semiconductor substrate.

또한, 본 발명에 따른 바람직한 실시예에 있어서, 상기 식별 표시 단계는 상기 기준 반도체 칩 상에 레이저(laser)를 조사하여 수행하는 것이 바람직하다. Further, in a preferred embodiment according to the present invention, the identification step is preferably performed by irradiating a laser (laser) on the basis semiconductor chip. 나아가, 상기 레이저 조사 단계는 상기 기준 반도체 칩의 크기에 맞추어 초점 크기를 조정하는 것이 더욱 바람직하다. Further, the laser irradiation step is it is more preferable to adjust the spot size to fit the size of the reference semiconductor chip. 또는, 상기 레이저 조사 단계는 상기 기준 반도체 칩의 표면을 변형시켜 수행할 수 있다. Alternatively, the laser irradiation step may be carried out by modifying the surface of the reference semiconductor chip.

또한, 상기 식별 단계는 상기 기준 반도체 칩 상에 식별용 레이저 마킹(laser marking)을 하여 수행할 수도 있다. Further, the identifying step may be performed by the laser marking (laser marking) for identifying on said reference semiconductor chip.

또한, 상기 전기적인 다이 소팅 시험(EDS) 단계는 시험 결과를 상기 기준 반도체 칩을 참고로 한 상기 반도체 칩들의 좌표와 함께 저장하는 것이 바람직하다. In addition, the electrical die sorting test (EDS) step is preferably stored with the test results and the coordinates of the semiconductor chip, a semiconductor chip with reference to the reference.

또한, 상기 전기적인 다이 소팅(EDS) 시험 단계 후, 상기 시험 결과에 따라서 상기 반도체 칩들을 물리적으로 분리하는 단계를 더 포함할 수 있다. Further, after the electrical die sorting (EDS) test phase, the test results thus can further comprise the step of physical separation of the semiconductor chip. 상기 분리 단계는 상기 기준 반도체 칩을 참고하여 상기 반도체 기판을 정렬하여 수행할 수 있다. The separation step may be done by aligning the semiconductor substrate with reference to said reference semiconductor chip. 또한, 상기 분리 단계 전에 상기 시험 결과에 따라서 상기 반도체 칩들 상에 잉크 표시를 하는 단계가 더 포함될 수도 있다. Further, the step of ink displayed on the semiconductor chips according to the test results before the separation step may be further included. 상기 잉크 표시 단계는 상기 전기적인 다이 소팅 시험(EDS) 단계에서 저장된 상기 좌표를 이용하여 수행할 수 있다. The ink display step may be carried out by using the coordinates stored in the electrical die sorting test (EDS) step.

또한, 상기 실시예들에 있어서, 상기 기준 반도체 칩은 상기 반도체 기판 상에서 전기적인 다이 소팅(EDS) 시험이 수행되는 첫 번째 반도체 칩인 것이 바람직 하다. Further, in the above embodiments, the base semiconductor chip is preferably the first semiconductor chip, which is an electrical die sorting (EDS) test is performed on the semiconductor substrate.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 복수의 반도체 칩들이 제조된 반도체 기판에 대해서 상기 반도체 칩들을 전기적인 특성에 따라 소팅하고 분리하여 어셈블리 하는 방법으로서, 상기 반도체 칩들을 소팅하기 전에, 상기 반도체 칩 가운데 하나의 기준 반도체 칩에 식별 표시를 하는 단계를 포함하는 반도체 칩 어셈블리 방법이 제공된다. A method of the Technical Problem In accordance with another aspect of the present invention to achieve, with respect to the semiconductor substrate a plurality of semiconductor chips are manufactured sorting along said semiconductor chip to the electrical properties, remove the assembly, to sort the semiconductor chip before, the semiconductor chip assembly comprising the step of the identifying indicia to a standard semiconductor chip of the semiconductor chip is provided.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 태양에 따르면, 매트릭스 상으로 배열된 복수의 반도체 칩들을 포함하는 것으로서, 상기 반도체 칩들 가운데 하나의 기준 반도체 칩 상에는 식별 표시가 되어 있는 반도체 기판이 제공된다. According to an aspect of the present invention for achieving the above other aspect of the present invention, as comprising a plurality of semiconductor chips arranged in a matrix, the semiconductor substrate on which the semiconductor chips of a standard semiconductor chip formed on the identification mark is provided.

상기 식별 표시는 레이저 마킹인 것이 바람직하다. The identification is preferably a laser marking. 나아가, 상기 식별 표시는 상기 반도체 칩의 표면층이 열 경화된 것일 수도 있다. Furthermore, the identification may be the surface layer of the semiconductor chip, the heat curing.

또한, 상기 식별 표시가 되어 있는 반도체 칩은 상기 반도체 칩들에 대한 어셈블리를 위한 첫 번째 반도체 칩인 것이 바람직하다. The semiconductor chip in which the identification mark of the first semiconductor chip is preferably for the assembly of the semiconductor chips.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. By describing the preferred embodiments according to the following, the present invention will be described with reference to the accompanying drawings will be described in detail the invention. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. However, the present invention is not limited to the embodiments set forth herein will be embodied in many different forms, but the present embodiment is to complete the disclosure of the present invention, it will fully convey the concept of the invention to those of ordinary skill It will be provided to make known. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다. In the figure elements may be exaggerated in size for convenience of description.

도 3은 기준 반도체 칩(220)을 구비하는 본 발명의 실시예에 따른 반도체 기 판(200)을 보여주는 평면도이다. Figure 3 is a plan view showing a semiconductor-based substrate 200 in accordance with an embodiment of the present invention having a standard semiconductor chip 220. 반도체 기판(200)에는 복수의 반도체 칩들(예를 들어, 210, 220, 230 등)이 매트릭스로 배열되어 있다. Semiconductor substrate 200 has a plurality of semiconductor chips (e.g., 210, 220, 230, etc.) are arranged in a matrix. 여기에서 참조 부호는 세 개의 반도체 칩들(210, 220, 230)에 대해서만 예시적으로 표시되었다. Here, reference numerals have been shown by way of example only for the three semiconductor chips (210, 220, 230).

이러한 매트릭스 구조의 반도체 칩들(210, 220, 230 등)은 제조 공정 상의 포토리소그래피 단계와 식각 단계를 거쳐서 형성될 수 있다. The semiconductor chips of the matrix structure (210, 220, 230, etc.) may be formed through a photolithography step and an etching step of the manufacturing process. 또한, 반도체 칩들(210, 220, 230 등)은 반도체 기판(200)의 매트릭스를 이룬다는 점에서 다이들(dies)이라고도 불린다. In addition, the semiconductor chips (210, 220, 230, etc.) is also referred to as the die (dies) in that they form the matrix of the semiconductor substrate 200.

반도체 칩들(210, 220, 230 등)의 수는 제품, 반도체 기판(200)의 크기 및 집적도에 따라서 달라질 수 있음은 해당 기술분야에서 통상의 지식을 가진 자에게 있어서 자명하다. The number of semiconductor chips (210, 220, 230, etc.) may vary according to the size and density of the product, a semiconductor substrate 200, it is obvious to a person skilled in the art. 즉, 도 3에서는 예시적으로 반도체 칩들(210, 220, 230 등)을 도시한 것이다. That is, in FIG. 3 is one example showing the semiconductor chips (210, 220, 230, etc.). 또한, 기준 반도체 칩(220)을 제외한 다른 반도체 칩들(210, 230 등)은 특별히 다른 처리를 하지 않는 이상, 기본적으로 외관상 구분이 가지 않는다. Further, based on different semiconductor chips other than a semiconductor chip (220, 210, 230, etc.) is not particularly of the above, basically in appearance nine minutes unless another process. 즉, 기준 반도체 칩(220)은 외관상 다른 반도체 칩들(210, 230 등)과 구분되어 있다. That is, based on the semiconductor chip 220 is separated from apparently different semiconductor chips (210, 230, etc.).

도 1에서 설명된 바와 같이, 반도체 기판(200)의 반도체 칩들(210, 220, 230 등) 가운데 일부는 EDS 시험 및 어셈블리에서 처음부터 제외된다. As it is described in Figure 1, some of the semiconductor chips of the semiconductor substrate 200 (210, 220, 230, etc.) are excluded from the EDS testing and assembly in the first place. 예를 들어, 표시선 (205) 내부의 반도체 칩들(220, 230 등)은 EDS 시험 및 어셈블리의 대상이 되지만, 표시선(205) 외부의 반도체 칩들(210 등)은 EDS 시험 및 어셈블리의 대상에서 처음부터 제외된다. For example, the reference mark 205, the semiconductor chips of the interior (220, 230, etc.), but the object of EDS testing and assembly, reference marks 205, the semiconductor chips of the external (210, etc.) are in the first place on the destination of the EDS testing and assembly It is excluded. 이때, 표시선(205)은 실제 반도체 기판(200)에는 표시되지 않는 편의상의 가상선(imaginary line)이다. At this time, the reference mark 205 is for convenience imaginary line (imaginary line) that does not appear on the actual semiconductor substrate 200.

기준 반도체 칩(220)은 임의의 반도체 칩이 될 수도 있지만, EDS 시험의 대상이 되는 첫 번째 반도체 칩(220)이 되는 것이 바람직하다. Based on the semiconductor chip 220, but may be any of the semiconductor chip, it is preferable that the first semiconductor chip 220 to be subjected to the EDS examination. 이에 따라, EDS 시험장치는 기준 반도체 칩(220)을 참고하여 반도체 기판(200)을 정렬할 수 있다. Accordingly, EDS examination device may sort the semiconductor substrate 200 with reference to standard semiconductor chip 220. 또한, 기준 반도체 칩(220)을 기준으로 EDS 대상 칩들에 대한 좌표를 입력받아 EDS 시험을 진행할 수 있게 된다. Further, based on received relative to the semiconductor chip 220 enter the coordinates for the EDS target chips, it is possible to proceed with the EDS examination.

즉, EDS 시험을 진행하는 작업자는 외관상 구분이 가는 기준 반도체 칩(220)을 기준으로 EDS 시험을 진행할 수 있어, 종래 좌표만으로 첫 번째 반도체 칩을 찾을 때에 비해서 오류를 줄일 수 있다. That is, the operator proceeds to the EDS testing can proceed with the EDS examination based on the standard semiconductor chip 220, the apparent distinction is thin, it is possible to reduce the error when compared to find the first semiconductor chip with only the conventional coordinates. 나아가, 어셈블리 단계에서 잉크 작업도 기준 반도체 칩(220)을 기준으로 수행할 수 있다. Further, the ink in the assembly work steps also may be performed based on the standard semiconductor chip 220.

또한, 잉크 표시가 생략된 어셈블리 단계에서는 EDS 시험 결과를 기준 반도체 칩(220)을 참고로 한 좌표로 직접 입력받음으로써 오류 없이 작업을 진행할 수 있게 된다. In the assembly step the ink display is omitted, it is possible to continue to work without any errors by receiving directly enter the EDS test results by the coordinates of a standard semiconductor chip 220 as a reference.

이하 도 4 내지 도 6을 참조하여 기준 반도체 칩(도 3의 220)을 보다 상세하게 설명한다. With reference to FIGS. 4 to 6 will be described in detail based on the semiconductor chip (FIG. 3 220).

도 4는 본 발명의 일 실시예에 따른 기준 반도체 칩(220)을 보여주는 평면도이고, 도 5는 도 4의 기준 반도체 칩(220)의 I-I'에 따른 단면도이다. 4 is a plan view showing a standard semiconductor chip 220 according to an embodiment of the invention, Figure 5 is a sectional view taken along I-I 'of the reference semiconductor chip 220 of FIG.

도 4를 참조하면, 기준 반도체 칩(220)의 표면에는 외관상 구분되는 식별 표시(225)가 되어 있다. There is an identification mark 225 is apparently nine minutes 4, the surface of a standard semiconductor chip 220. 기준 반도체 칩(220)의 표면에는 폴리이미드층(polyimide layer, 206)이 형성되어 있을 수 있다. The surface of the reference semiconductor chip 220 may be a polyimide layer (polyimide layer, 206) is formed. 보다 구체적으로 보면, 식별 표시(225)는 표면층, 즉 예를 들어 폴리이미드층(206)의 경화층일 수 있다. More specifically, looking at, the identification 225 is a surface layer, that is, for example, be a layer of the cured polyimide layer (206).

도 5를 참조하면, 식별 표시(225)는 폴리이미드층(206) 아래의 패시베이션층(passivation layer, 204)의 일부의 경화층까지 포함할 수도 있다. 5, the identification mark 225 may include up to a part of the hardened layer of the polyimide layer 206, a passivation layer (passivation layer, 204) below. 패시베이션층(204) 아래에는 반도체 칩 형성을 위한 패턴이 형성된 웨이퍼(202)가 위치되어 있다. Under the passivation layer 204 has a wafer 202, a pattern is formed for forming the semiconductor chip is positioned.

도 6은 본 발명의 다른 실시예에 따른 기준 반도체 칩(220)을 보여주는 평면도이고, 도 7은 도 6의 기준 반도체 칩(220)의 II-II'에 따른 단면도이다. Figure 6 is a plan view showing a standard semiconductor chip 220 according to another embodiment of the present invention, Figure 7 is a cross-sectional view taken along the II-II 'of the reference semiconductor chip 220 of FIG.

도 6 및 도 7을 참조하면, 기준 반도체 칩(220)의 표면에는 외관상 구분되는 다른 식별 표시(225')가 되어 있다. There is a different identification mark (225 ") that is nine minutes the apparent surface in Fig. 6 and 7, based on the semiconductor chip 220. 보다 구체적으로 보면, 식별 표시(225')는 표면층, 즉 예를 들어 폴리이미드층(206)에 형성된 레이저 마킹일 수 있다. More specifically, looking at, the identification mark (225 ") may be a surface layer, that is, for example, laser marking formed on the polyimide layer 206. 이 때, 식별 표시(225')는 폴리이미드층(206) 내에 형성되는 것으로 도시되었지만, 패시베이션층(204)에 거쳐서 형성될 수도 있다. At this time, the identification mark (225 ") has been shown to be formed in the polyimide layer 206 may be formed through a passivation layer (204).

또한, 식별 표시(225')는 "V" 표시의 레이저 마킹으로 도시되었지만, 그 외의 다른 글자 또는 도형에도 적용될 수 있음은 해당 기술 분야에서 통상의 지식을 가진 자에게 자명하다. Further, the identification mark (225 ") has been illustrated as laser marking of" V "shown, can be applied to any other characters or other shapes will be apparent to those skilled in the art.

도 8은 본 발명의 실시예에 따른 반도체 칩 어셈블리 방법(300)을 보여주는 순서도이다. Figure 8 is a flow diagram showing a semiconductor chip assembly method 300 according to an embodiment of the invention. 그리고, 도 9는 본 발명의 실시예에 따른 기준 반도체 칩 식별 표시 방법을 보여주는 단면도이고, 도 10은 본 발명의 실시예에 따른 잉크 표시 방법을 보여주는 평면도이다. And, Figure 9 is a cross-sectional view showing the identification method based on the semiconductor chip according to an embodiment of the present invention, Figure 10 is a plan view showing the ink display method according to an embodiment of the invention. 이하에서는 도 8의 순서도에 따라서, 도 9 및 도 10을 참조하여 어셈블리 방법(300)을 설명한다. Hereinafter, according to the flow chart of Figure 8, with reference to FIGS. 9 and 10 will be described in the assembly method 300. 나아가, 어셈블리 방법(300)은 도 3 내지 도 7을 참조할 수 있다. Further, the assembly method 300 may refer to Figs. 3 to 7.

도 3을 참조하면, 먼저 복수의 반도체 칩들(210, 220, 230 등)이 형성된 반도체 기판(200)을 제공한다(도 8의 단계 310). 3, the first providing a semiconductor substrate 200 having a plurality of semiconductor chips (210, 220, 230, etc.) (step 310 of FIG. 8). 이어서, 상기 반도체 칩들(210, 220, 230 등) 가운데, 하나의 기준 반도체 칩(220)에 식별 표시(225)를 한다(도 8의 단계 320). Then, an identification mark (225) in the center, one of the reference semiconductor chip 220, the semiconductor chips (210, 220, 230, etc.) (step 320 of FIG. 8). 기준 반도체 칩(220)은 EDS 시험이 진행될 첫 번째 반도체 칩인 것이 바람직하다. Based on the semiconductor chip 220, it is preferable that the first semiconductor chip is conducted EDS examination.

도 9를 참조하면, 식별 표시 단계(도 8의 단계 320)는 기준 반도체 칩(220) 상에 레이저(245)를 조사하여 수행하는 것이 바람직하다. 9, the identification step (step of Fig. 8320) is preferably conducted by irradiating the laser 245 on the reference semiconductor chip 220. 레이저(245)가 조사됨에 따라 기준 반도체 칩(220)의 표면, 예를 들어 폴리이미드층(206) 또는 폴리이미드층(206)/패시베이션층(204)이 변형되어 경화된다. Laser 245 is irradiated to the surface, for example of a reference semiconductor chip 220 containing the polyimide layer 206 or the polyimide layer 206 / passivation layer 204 is cured is deformed as. 이에 따라, 도 4 및 도 5에 도시된 바와 같이, 기준 반도체 칩(220)이 다른 반도체 칩들과 외관상 구분될 수 있다. Accordingly, as shown in Figs. 4 and 5, based on the semiconductor chip 220 can be visually distinguished from the other semiconductor chips.

다시 도 9를 참조하면, 레이저(245)의 초점 크기(f)는 기준 반도체 칩(220)의 평면상 크기에 따라 조정될 수 있다. Referring again to Figure 9, the focal point of the laser 245, the size (f) can be adjusted according to the planar size of the reference semiconductor chip 220. 즉, 레이저(245)의 조사에 의한 폴리이미드층(206)의 경화는 기준 반도체 칩(220) 내로 제한되도록 조정될 수 있다. That is, hardening of the polyimide layer 206 by irradiation with a laser 245 can be adjusted to be limited within a standard semiconductor chip 220.

또한, 식별 표시 단계(도 8의 단계 320)는 레이저(245) 조사를 통해 기준 반도체 칩(220)에 레이저 마킹을 하는 방법으로 수행할 수도 있다. Further, the identification step (step 320 in FIG. 8) may perform the method of laser marking the laser 245 based on the semiconductor chip 220 through the irradiation. 이에 따르면, 예를 들어, 도 6 및 도 7에 도시된 바와 같은 레이저 마킹(225')이 가능하다. Accordingly, for example, it is possible that the laser marking (225 ') as shown in Figs. 따라서, 기준 반도체 칩(220)이 다른 반도체 칩들과 외관상 역시 구분될 수 있다. Accordingly, it is based on the semiconductor chip 220 can be also apparently separated from the other semiconductor chips.

도 10을 참조하면, 이어서 기준 반도체 칩(220)을 참고로 하여 반도체 기판(200)을 정렬하여, 반도체 칩들(210, 220, 230 등)에 대해 EDS 시험을 진행한다(도 8의 단계 330). 10, then the reference to the semiconductor chip 220 with reference to align the semiconductor substrate 200, and the process proceeds to EDS test for semiconductor chips (210, 220, 230, etc.) (step of 8330) .

보다 구체적으로 보면, 작업자가 기준 반도체 칩(220)을 외관으로 인식하여 반도체 기판(200)을 정렬할 수 있게 된다. Looking in more detail, by the operator to recognize the reference semiconductor chip 220 to the exterior is possible to align the semiconductor substrate 200. 나아가, 기준 반도체 칩(220)이 정렬됨에 따라, 기준 반도체 칩(220)을 첫 번째 진행 다이로 하고, EDS 시험이 진행될 다른 반도체 칩에 대한 좌표를 지정할 수 있게 된다. Further, based on the semiconductor die 220 as the alignment, and a standard semiconductor chip 220 to the first die in progress, it is possible to specify a coordinate of the other semiconductor chip is conducted EDS examination. 따라서, 종래 첫 번째 반도체 칩 지정 오류로 인한 EDS 시험 및 어셈블리 상의 문제가 해결될 수 있다. Therefore, there is a problem on the EDS testing and assembly due to the prior art specified the first semiconductor chip failure can be solved.

이어서, 시험 결과에 따라서 반도체 칩들 상에 잉크 표시(255)를 한다(도 8의 단계 340). Then, the ink display (255) on the semiconductor chips according to test results (step 340 in FIG. 8). 잉크 표시(255)는 EDS 시험 결과에 따른 불량 다이 여부에 대한 표시이다. Ink display 255 is an indication of the failure if the die according to the result EDS examination. 예를 들어, 불량 다이들에 대해서 잉크 표시(255)를 할 수 있다. For example, it is possible to display the print (255) with respect to the defective die. 반대로, 정상 다이들에 대해서 잉크 표시(255)를 하는 것도 가능하다. On the other hand, it is also possible to print the display 255 for the top die.

따라서, 작업자들이 시각적으로 정상 또는 불량 다이들을 구분할 수 있다. Thus, the workers may visually distinguish a normal or defective die. 잉크 표시 단계(도 8의 단계 340)도 기준 반도체 칩(220)을 참고하여 반도체 기판(200)을 정렬하여 진행할 수 있다. Reference to FIG semiconductor chip 220, the ink display step (step 340 of FIG. 8) may be carried out by aligning the semiconductor substrate 200. 또는, 잉크 표시 단계(단계 340)는 EDS 시험 단계에서 저장된 좌표를 이용하여 반도체 칩들을 구분하여 수행할 수도 있다. Alternatively, the ink display step (step 340) may use the stored coordinates in the EDS test steps to be performed to separate the semiconductor chips. 하지만, 제품에 따라서는 잉크 표시 단계(단계 340)가 생략될 수도 있다. However, according to the product it may be omitted, the ink display step (step 340).

이어서, 시험 결과에 따라서 반도체 칩들을 물리적으로 분리한다(도 8의 단계 350). Then, the physical separation of the semiconductor chips according to test results (step 350 in Fig. 8). 반도체 칩들의 분리를 포함한 어셈블리 단계도 또한, 기준 반도체 칩(220)을 참고로 하여 진행할 수 있다. FIG assembly steps, including separation of the semiconductor chip also, may be carried out by a standard semiconductor chip 220 as a reference. 특히, 제품에 잉크 표시(250)가 없는 경우에는 기준 반도체 칩(220)을 참고로 한 각 반도체 칩들의 좌표와 EDS 시험 결과를 피드백 받음으로써 정상 및 불량 반도체 칩들을 구분하여 작업을 진행할 수 있다. In particular, it is possible when there is no ink display 250, the product has to distinguish between the normal and defective semiconductor chip as the feedback given a standard semiconductor chip 220 reference coordinates and EDS examination of each of the semiconductor chip as a result of working with the system.

이어서, 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라 서 어셈블리 작업을 계속 진행할 수 있다. Then stand the assembly work can proceed according to methods known to those skilled in the art.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. The foregoing description of the specific embodiments of the invention has been presented for purposes of illustration and description. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The present invention is not limited to the above embodiments, a number of many modifications and variations, such as by those of ordinary skill in the art within the spirit of the present invention carried out by combining the above embodiments are possible will be apparent .

본 발명에 따른 반도체 기판(200)은 다른 반도체 칩들과 외관상 구분되는 기준 반도체 칩(220)을 구비하고 있다. A semiconductor substrate according to the present invention (200) is provided with a standard semiconductor chip 220 that is apparently separated from the other semiconductor chips. 이에 따라, EDS 시험장치는 기준 반도체 칩(220)을 참고하여 반도체 기판(200)을 정렬할 수 있다. Accordingly, EDS examination device may sort the semiconductor substrate 200 with reference to standard semiconductor chip 220. 또한, 기준 반도체 칩(220)을 기준으로 EDS 대상 칩들에 대한 좌표를 입력받아 EDS 시험을 진행할 수 있게 된다. Further, based on received relative to the semiconductor chip 220 enter the coordinates for the EDS target chips, it is possible to proceed with the EDS examination.

즉, EDS 시험을 진행하는 작업자는 외관상 구분이 가는 기준 반도체 칩(220)을 기준으로 EDS 시험을 진행할 수 있어, 종래 좌표만으로 첫 번째 반도체 칩을 인식할 때에 비해서 오류를 줄일 수 있다. That is, the operator proceeds to the EDS testing can proceed with the EDS examination based on the standard semiconductor chip 220, the apparent distinction is thin, it is possible to reduce the error when compared to recognize the first semiconductor chip with only the conventional coordinates. 나아가, 어셈블리 단계에서 잉크 작업도 기준 반도체 칩(220)을 기준으로 수행할 수 있다. Further, the ink in the assembly work steps also may be performed based on the standard semiconductor chip 220.

또한, 잉크 표시가 생략된 어셈블리 단계에서는 EDS 시험 결과를 기준 반도체 칩(220)을 참고로 한 좌표로 직접 입력받음으로써 오류 없이 작업을 진행할 수 있게 된다. In the assembly step the ink display is omitted, it is possible to continue to work without any errors by receiving directly enter the EDS test results by the coordinates of a standard semiconductor chip 220 as a reference.

Claims (20)

  1. 복수의 반도체 칩들이 형성된 반도체 기판을 제공하는 단계; Providing a semiconductor substrate a plurality of semiconductor chips are formed;
    상기 반도체 칩들 가운데, 하나의 기준 반도체 칩에 식별 표시를 하는 단계; Among the semiconductor chips, the method comprising the identifying indicia to a standard semiconductor chip; And
    작업자가 상기 기준 반도체 칩의 식별 표지를 외관으로 인식하여 상기 기준 반도체 칩을 첫 번째로 테스트하도록 상기 반도체 기판을 정렬하여, 상기 반도체 기판의 상기 반도체 칩들에 대해서 전기적인 다이 소팅 시험을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. By aligning the semiconductor substrate operators to test the reference semiconductor chip recognizes the distinctive sign of the reference semiconductor chip in appearance as the first, the step of performing electrical die sorting test for the semiconductor chips of the semiconductor substrate, a semiconductor chip assembly, characterized in that it comprises.
  2. 제 1 항에 있어서, 상기 식별 표시 단계는 상기 기준 반도체 칩 상에 레이저를 조사하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 1, wherein the identification step includes a semiconductor chip assembly, characterized in that for irradiating the laser on the basis semiconductor chip.
  3. 제 2 항에 있어서, 상기 레이저 조사 단계는 상기 기준 반도체 칩의 크기에 맞추어 초점 크기를 조정하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 2, wherein the laser irradiation step is a semiconductor chip assembly, characterized in that to adjust the spot size to fit the size of the reference semiconductor chip.
  4. 제 2 항에 있어서, 상기 레이저 조사 단계는 상기 기준 반도체 칩의 표면을 변형시키는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 2, wherein the laser irradiation step is a semiconductor chip assembly method, comprising a step of modifying the surface of the reference semiconductor chip.
  5. 제 1 항에 있어서, 상기 식별 표시 단계는 상기 기준 반도체 칩 상에 식별용 레이저 마킹을 하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 1, wherein the identification step includes a semiconductor chip assembly, characterized in that for laser marking for identification on the basis semiconductor chip.
  6. 제 1 항 내지 제 5 항의 어느 한 항에 있어서, 상기 전기적인 다이 소팅 시험 단계는 시험 결과를 상기 기준 반도체 칩을 참고로 한 상기 반도체 칩들의 좌표와 함께 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 1 to claim 5 any one of the preceding, wherein the electrical die sort test step is a semiconductor that a test result is characterized in that it comprises the step of storing with the coordinates of said semiconductor chip to said reference semiconductor chip by reference chip assembly.
  7. 제 1 항에 있어서, 상기 전기적인 다이 소팅 시험 단계 후, 상기 시험 결과에 따라서 상기 반도체 칩들을 물리적으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 1, wherein the electrical die sorting test after step, and thus the semiconductor chip assembly method according to claim 1, further comprising the step of physically separating the semiconductor chip to the test results.
  8. 제 7 항에 있어서, 상기 분리 단계는 상기 기준 반도체 칩을 작업자가 인식하여 상기 반도체 기판을 정렬하여 수행하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 7, wherein the separation step is a semiconductor chip assembly, characterized in that performing by aligning the semiconductor substrate by the operator to recognize the reference semiconductor chip.
  9. 제 8 항에 있어서, 상기 분리 단계 전에, 상기 시험 결과에 따라서 상기 반도체 칩들 상에 잉크 표시를 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 8, wherein before the separation step, the test result of the semiconductor chips, a semiconductor chip assembly method of the step characterized in that it further comprises the ink according to the display.
  10. 제 9 항에 있어서, 상기 잉크 표시 단계는 상기 전기적인 다이 소팅 시험 단계에서 저장된 상기 좌표를 이용하여 수행하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. 10. The method of claim 9, wherein the ink display step the semiconductor chip assemblies characterized in that performing by using the coordinates stored in the electrical die sort test step.
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  12. 복수의 반도체 칩들이 형성된 반도체 기판을 제공하는 단계; Providing a semiconductor substrate a plurality of semiconductor chips are formed;
    상기 반도체 칩들 가운데 하나의 기준 반도체 칩 상에 식별 표지를 하는 단계; Comprising: an identification mark on a standard semiconductor chip of the semiconductor chips;
    작업자가 상기 기준 반도체 칩의 식별 표지를 외관으로 인식하여 상기 기준 반도체 칩을 첫 번째로 테스트하도록 상기 반도체 기판을 정렬하여, 상기 반도체 기판의 상기 반도체 칩들에 대해서 전기적인 다이 소팅 시험을 수행하는 단계; Step for the operator to align the semiconductor substrate to recognize the distinctive sign of the reference semiconductor chip in appearance to test the reference semiconductor chip to the first, do the electrical die sorting test for the semiconductor chips of the semiconductor substrate;
    상기 전기적인 다이 소팅 시험 결과에 따라서 상기 반도체 칩들 가운데 불량 다이를 표시하도록 잉크 표시를 수행하는 단계; Performing ink display to show the semiconductor chips among the defective die in accordance with the electrical die sort test; And
    상기 반도체 칩들을 물리적으로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. A semiconductor chip assembly method comprising the step of separating the semiconductor chip physically.
  13. 제 12 항에 있어서, 상기 식별 표시 단계는 상기 기준 반도체 칩 상에 레이저를 조사하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 12, wherein the identification step includes a semiconductor chip assembly, characterized in that for irradiating the laser on the basis semiconductor chip.
  14. 제 13 항에 있어서, 상기 레이저 조사 단계는 상기 기준 반도체 칩의 크기에 맞추어 초점 크기를 조정하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 13, wherein the laser irradiation step is a semiconductor chip assembly, characterized in that to adjust the spot size to fit the size of the reference semiconductor chip.
  15. 제 13 항에 있어서, 상기 레이저 조사 단계는 상기 반도체 칩의 표면을 변형시키는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 13, wherein the laser irradiation step is a semiconductor chip assembly method, comprising a step of modifying the surface of the semiconductor chip.
  16. 제 12 항에 있어서, 상기 식별 표시 단계는 상기 기준 반도체 칩 상에 식별용 레이저 마킹을 하는 것을 특징으로 하는 반도체 칩 어셈블리 방법. The method of claim 12, wherein the identification step includes a semiconductor chip assembly, characterized in that for laser marking for identification on the basis semiconductor chip.
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