KR100668956B1 - Method for fabricating of the semiconductor - Google Patents

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Abstract

본 발명은 반도체 소자 제조시 식각 공정에서 패턴에 축적되는 전자에 의해 소, 밀한 패턴에서 식각 특성이 변화하는 것을 억제하기 위해 하부 전극에 인가되는 직류 전압을 조절하는 방법에 관한 것이다.The present invention relates to a method of controlling the DC voltage applied to the lower electrode in order to suppress the change in the etching characteristics in the small, dense pattern by the electrons accumulated in the pattern in the etching process in manufacturing a semiconductor device.

본 발명의 반도체 제조 방법은 기판을 단극 정전기 척을 구비한 플라즈마 식각 장치에 로딩하는 단계; 상기 플라즈마 식각 장치의 정전기 척에 소정의 양전압을 걸어주는 단계; 상기 플라즈마 식각 장치 내부에 가스를 흘려주는 단계; 상기 플라즈마 식각 장치의 압력 제어 장치를 온 하는 단계; 상기 플라즈마 식각 장치의 소오스 파워 및 바이어스 파워를 온 하는 단계; 상기 정전기 척에 소정의 음전압을 소정 시간 동안 인가하였다가 소정의 양전압을 인가하는 공정을 적어도 한번 이상 반복하는 단계; 상기 소오스 파워 및 바이어스 파워를 오프하고, 상기 정전기 척에 전압을 차단하고, 가스를 차단하고, 압력 제어 장치를 오프하는 단계 및 상기 기판을 언로딩하는 단계로 이루어짐에 기술적 특징이 있다.A semiconductor manufacturing method of the present invention includes the steps of loading a substrate into a plasma etching apparatus having a monopolar electrostatic chuck; Applying a predetermined positive voltage to the electrostatic chuck of the plasma etching apparatus; Flowing gas into the plasma etching apparatus; Turning on the pressure control device of the plasma etching device; Turning on source power and bias power of the plasma etching apparatus; Repeating a process of applying a predetermined negative voltage to the electrostatic chuck for a predetermined time and then applying a predetermined positive voltage to the electrostatic chuck at least once; Technical features include turning off the source power and bias power, cutting off the voltage to the electrostatic chuck, cutting off the gas, turning off the pressure control device, and unloading the substrate.

따라서, 본 발명의 반도체 제조 방법은 플라즈마를 이용한 식각 공정에서 패턴 표면에 부착된 전자에 의한 식각 특성 변화를 억제함으로써 항상 일정한 식각 특성을 얻을 수 있으며, OPC를 통한 마스크 변경에 의한 비용 및 데이터 추출 시간을 줄일 수 있는 효과가 있다.Therefore, the semiconductor manufacturing method of the present invention can always obtain a constant etching characteristics by suppressing the change of the etching characteristics by the electrons attached to the pattern surface in the etching process using plasma, the cost and data extraction time by changing the mask through OPC There is an effect to reduce.

직류전압, 플라즈마 식각, 노칭, 정전기 척DC voltage, plasma etching, notching, electrostatic chuck

Description

반도체 제조 방법{Method for fabricating of the semiconductor} Method for fabricating of the semiconductor             

도 1은 종래기술에 의한 노칭 발생 매커니즘.1 is a notching generation mechanism according to the prior art.

도 2는 종래기술에 의한 유도 결합 플라즈마 장비 챔버의 기본 구조도.2 is a basic structural diagram of an inductively coupled plasma equipment chamber according to the prior art.

도 3은 종래기술에 의한 타이밍 차트.3 is a timing chart according to the prior art.

도 4는 본 발명에 의한 타이밍 차트.4 is a timing chart according to the present invention.

본 발명은 반도체 제조 방법에 관한 것으로, 보다 자세하게는 반도체 소자 제조시 식각 공정에서 패턴에 축적되는 전자에 의해 소·밀한 패턴에서 식각 특성이 변화하는 것을 억제하기 위해 하부 전극에 인가되는 직류 전압을 조절하는 방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method, and more particularly, to adjust the DC voltage applied to the lower electrode in order to suppress the etching characteristic change in the small and dense pattern by the electrons accumulated in the pattern in the semiconductor device manufacturing process. It is about how to.

일반적으로 반도체 소자 제조시 플라즈마를 사용하여 식각 공정을 진행하는 경우에는 식각하고자 하는 필름 물질상에 포토 레지스트를 이용하여 패터닝을 한 후 식각 대상 물질과 반응성을 가지고 있는 가스를 사용하여 식각을 실시한다. 이 때 패터닝된 포토레지스트 패턴의 소·밀한 차이에 의해 식각 특성의 변화가 유발되는데 이는 트랜지스터의 크기가 130nm 이하로 작아짐에 따라 더욱 큰 영향을 받게 된다.In general, when the semiconductor device is etched using plasma, patterning is performed on the film material to be etched using photoresist, followed by etching using a gas that is reactive with the material to be etched. At this time, the change of etching characteristics is caused by the small and close difference of the patterned photoresist pattern, which is more affected as the size of the transistor becomes smaller than 130 nm.

도 1은 종래기술에 의한 노칭 발생 매커니즘을 도시하였다. 도 1과 같이 패턴이 밀한 곳에서는 패턴에 축적되어진 전자에 의해 음전하(100)를 띄게 되고 이로 인해 웨이퍼에 입사되는 이온의 궤도를 구부리는 효과가 유발된다. 이와 동시에 입사되는 전자를 밀어냄으로써 식각 필름의 하부에는 양이온이 상대적으로 증가하여 양전하(110)를 띄게 된다.1 illustrates a notching generation mechanism according to the prior art. Where the pattern is dense, as shown in FIG. 1, the negative charge 100 is caused by the electrons accumulated in the pattern, thereby causing an effect of bending an orbit of ions incident on the wafer. At the same time, by pushing out the incident electrons, the positive ions are relatively increased in the lower portion of the etching film, thereby exhibiting a positive charge 110.

상기 전자들은 좁은 패턴 사이를 들어온 양이온을 밀어내어 식각하고자 하는 필름(130)의 밑면이나 옆면을 식각함으로써 노칭(Notching)(120)과 같은 패턴 불량을 유발하며 또한 식각률을 저하시키는 원인이 된다.The electrons cause a pattern defect such as notching 120 by lowering the cation introduced between the narrow patterns and etching the bottom or side surface of the film 130 to be etched, and also lower the etching rate.

도 2는 종래기술에 의한 유도 결합 플라즈마 장비 챔버의 기본 구조도이다. 플라즈마를 사용하여 식각 공정을 진행하는 장비의 경우 공정상 필요로 하는 식각률, 선택비, 균일도 등의 식각 특성에 따라 유도 결합 플라즈마(ICP : Inductively Coupled Plasma) 또는 전기 용량 결합 플라즈마(CCP : Capacitive Coupled Plasma) 방식의 플라즈마 소오스(Plasma Source)를 사용하게 되는데, 보통 전자의 밀도가 상대적으로 많은 유도 결합 플라즈마원을 사용하는 장비에서 세라믹 정전기 척(Ceramic Electrostatic Chuck)을 사용하여 폴리실리콘 또는 절연막 식각 공정을 진행한다.2 is a basic structural diagram of an inductively coupled plasma equipment chamber according to the prior art. In the case of the equipment that performs the etching process using plasma, inductively coupled plasma (ICP) or capacitive coupled plasma (CCP) may be used depending on the etching characteristics such as etching rate, selectivity, and uniformity required for the process. Plasma Source (Plasma Source) method is used, and in the process of using inductively coupled plasma source with relatively high electron density, ceramic electrostatic chuck is used to etch polysilicon or insulating film. do.

반도체 소자의 집적화가 더욱 가속화되면서 패턴의 너비와 스페이스의 임계 치수를 합한 값인 피치사이즈(Pitch size)가 줄어들게 되는데 이에 따라 식각하고자 하는 패턴의 소·밀한 차이에 따라 식각률의 변화는 더욱 심해지게 된다. As the integration of semiconductor devices is further accelerated, the pitch size, which is the sum of the width of the pattern and the critical dimension of the space, is reduced. Accordingly, the change in the etching rate becomes more severe according to the small and small differences of the patterns to be etched.

이에 의해 발생하는 임계치수의 변동를 보정하기 위해 종래의 방법은 포토레지스트의 마스크 제작시 이를 보정하는 광학적 근접 상호비교 방식 (Optical Proximate Correlation : OPC이라 칭함)으로 크롬 마스크를 제작하여 사용하였다. 이 경우 각 공정마다 각각의 식각 특성에 대한 정교한 결과를 우선 추출해서 그것을 바탕으로 마스크 제작을 실시해야 하기 때문에 많은 시간 및 비용이 소요되는 단점이 있으며 또한 식각 공정의 조건 변경시 OPC를 위한 공정 결과 데이터를 처음부터 다시 얻어야 하는 단점이 있다.In order to correct the variation of the critical dimension generated by the conventional method, a chromium mask was manufactured by using an optical proximity correlation method (called OPC), which corrects the photoresist when fabricating the mask. In this case, since each process has to first extract the precise result of each etching characteristic and manufacture mask based on it, it takes a lot of time and cost, and also the process result data for OPC when changing the conditions of the etching process. There is a drawback to having to get it from scratch

도 3은 종래기술에 의한 타이밍 차트이다. 도 3과 같이 식각 공정이 이루어지는 시간 동안 공정 조건은 100초 내지 140초 동안 50~100mT, HBr 130~170sccm, N2 5~15sccm, O2 1~5sccm, SP 700~150W, BP 50~200W, DC 1800V에서 식각이 이루어지게 된다. 상기와 같은 트렌지스터 식각을 진행하는 공정 조건의 경우 식각하고자 하는 폴리 실리콘을 식각 완료 후 웨이퍼내의 균일도 차이에 의해 잔류하는 폴리 실리콘을 제거하며 또한 적절한 임계치수를 확보하기 위해 식각 저지막인 산화막 필름이 드러난 후에도 오버 에치(Over Etch)를 실시하고 있는데, 이 단계에서 노칭이 발생하게 된다.3 is a timing chart according to the prior art. During the etching process as shown in FIG. 3, the process conditions are 50 to 100 mT, HBr 130 to 170 sccm, N 2 5 to 15 sccm, O 2 1 to 5 sccm, SP 700 to 150 W, and BP 50 to 200 W for 100 to 140 seconds. Etching is done at DC 1800V. In the process conditions of the transistor etching as described above, after removing the polysilicon to be etched, the remaining polysilicon is removed by the uniformity difference in the wafer, and an oxide film as an etch stop layer is exposed to secure an appropriate critical dimension. Over etching is performed later, but notching occurs at this stage.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 정전기 척에 가해지는 양전압을 음전압으로 서로 교차하며 공정을 진행하여 패턴 불량 요인을 제어하는 직류 전압 조절 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, the present invention provides a DC voltage control method for controlling a pattern failure factor by proceeding the process of crossing the positive voltage applied to the electrostatic chuck with a negative voltage. There is an object of the invention.

본 발명의 상기 목적은 기판을 단극 정전기 척을 구비한 플라즈마 식각 장치에 로딩하는 단계; 상기 플라즈마 식각 장치의 정전기 척에 소정의 양전압을 걸어주는 단계; 상기 플라즈마 식각 장치 내부에 가스를 흘려주는 단계; 상기 플라즈마 식각 장치의 압력 제어 장치를 온 하는 단계; 상기 플라즈마 식각 장치의 소오스 파워 및 바이어스 파워를 온 하는 단계; 상기 정전기 척에 소정의 음전압을 소정 시간 동안 인가하였다가 소정의 양전압을 인가하는 공정을 적어도 한번 이상 반복하는 단계; 상기 소오스 파워 및 바이어스 파워를 오프하고, 상기 정전기 척에 전압을 차단하고, 가스를 차단하고, 압력 제어 장치를 오프하는 단계 및 상기 기판을 언로딩하는 단계로 이루어진 반도체 제조 방법에 의해 달성된다.The object of the present invention is to load the substrate into a plasma etching apparatus having a monopolar electrostatic chuck; Applying a predetermined positive voltage to the electrostatic chuck of the plasma etching apparatus; Flowing gas into the plasma etching apparatus; Turning on the pressure control device of the plasma etching device; Turning on source power and bias power of the plasma etching apparatus; Repeating a process of applying a predetermined negative voltage to the electrostatic chuck for a predetermined time and then applying a predetermined positive voltage to the electrostatic chuck at least once; It is achieved by a semiconductor manufacturing method comprising turning off the source power and bias power, cutting off the voltage to the electrostatic chuck, cutting off the gas, turning off the pressure control device, and unloading the substrate.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 4는 본 발명에 의한 타이밍 차트이다. 먼저 기판을 단극(Unipolar) 정전기 척을 구비한 플라즈마 식각 장치에 로딩한 후 플라즈마 식각 장치의 정전기 척에 소정의 양전압을 걸어주게 된다. 이때 정전기 척에 직류 양전압을 가하여 주면 웨이퍼상에 축적된 전자에 의한 음전하와 정전기 척에 인가된 양전하와의 인력을 이용한 쿨롱 힘(Coulomb force)를 사용하여 상기 웨이퍼가 공정 진행중에 움직이지 않도록 고정된다. 그 후 안정화를 위해 최대 1분정도의 안정화 단계를 거친 후 상기 플라즈마 식각 장치 내부에 가스를 흘려주며 동시에 상기 플라즈마 식각 장치의 압력 제어(Pressure Control) 장치와 상기 플라즈마 식각 장치의 소오스 파워(SP : Source Power) 및 바이어스 파워(BP : Bias Power)를 온(On) 하게 된다.4 is a timing chart according to the present invention. First, the substrate is loaded into a plasma etching apparatus having a unipolar electrostatic chuck, and a predetermined positive voltage is applied to the electrostatic chuck of the plasma etching apparatus. At this time, if the DC positive voltage is applied to the electrostatic chuck, the wafer is fixed not to move during the process by using a coulomb force using negative force caused by electrons accumulated on the wafer and positive charge applied to the electrostatic chuck. do. Then, after stabilization for up to 1 minute for stabilization, gas is flowed into the plasma etching apparatus, and at the same time, a source power (SP: Source) of the pressure control apparatus and the plasma etching apparatus of the plasma etching apparatus is supplied. Power) and Bias Power (BP) are turned on.

그 뒤 상기 정전기 척에 소정의 음전압을 소정 시간 동안 인가하였다가 소정의 양전압을 인가하는 공정을 적어도 한번 이상 반복하여 식각 공정을 진행한다. 상기 음전압은 양전압 크기의 1/3 내지 1/2의 크기로 인가된다. 패턴의 피치 크기가 작아짐에 따라 발생되는 식각률 변화의 주된 원인으로는 패턴이 밀한 곳에서는 패턴 표면에 축적되는 전자에 의해 타 패턴보다 상대적으로 큰 음전하를 띄게 되는데 이것이 양이온의 운동 방향성을 변화시키는 현상으로서 이를 제어하기 위해서는 주기적으로 패턴 표면상의 전자를 공정 진행 과정에서 줄일 수 있도록 음전하를 인가하게 된다.Thereafter, a process of applying a predetermined negative voltage to the electrostatic chuck for a predetermined time and then applying a predetermined positive voltage is repeated at least once or more to perform an etching process. The negative voltage is applied in a magnitude of 1/3 to 1/2 of the magnitude of the positive voltage. As the pitch size of the pattern decreases, the main reason for the change in the etch rate is that the electrons accumulate on the surface of the pattern have a larger negative charge than other patterns. To control this, negative charges are periodically applied to reduce electrons on the pattern surface during the process.

이를 위해서는 웨이퍼의 패턴상으로는 계속해서 이동되어 축적되는 전자를 방지하기 위해 공정 진행 시간을 나누어서 파워, 압력, 가스, 온도 등의 공정 변수들을 변경하지 않은 상태로 웨이퍼 고정을 위해 사용하는 양전압을 일정 시간동안 진행하여 전압을 바뀐 후에도 잔류 전압에 의해 웨이퍼가 움직이지 않을 정도로 한 다음 동일한 조건에서 음전압을 가하여 일정 시간 적용후 다시 양전압을 가하는 방법을 교차로 사용한다.To this end, the process progress time is divided to prevent electrons which are continuously moved and accumulated on the wafer pattern, and the positive voltage used for fixing the wafer without changing process variables such as power, pressure, gas, and temperature is fixed for a predetermined time. After the change of voltage, the wafer is not moved by the residual voltage even after changing the voltage, and then the negative voltage is applied under the same conditions.

이와 같은 공정 조건을 적용하기 위한 공정 스텝은 식각하고자 하는 필름과 식각을 저지하기 위한 필름이 들어나는 공정 스텝의 조건에서 더욱 큰 효과를 얻을 수 있다. 왜냐하면 식각 저지막이 들어날 때 이온이나 라디칼의 소모량이 작아 지기 때문에 필름의 하부에 축적되는 양이온의 양이 증가하기 때문이다. 이때 음전압을 가함으로서 발생되는 현상으로는 패턴에 잔류하는 전자를 밀어냄으로서 패턴 표면상의 음전위를 낮추게 되고 이로 인해 전자가 식각 패턴의 하부까지 도달함과 동시에 이온의 방향성을 유지하여 식각률의 변화를 방지 할 수 있다.The process step for applying such process conditions can obtain a greater effect under the conditions of the process step that the film to be etched and the film for preventing the etching is lifted. This is because the amount of cations accumulated in the lower portion of the film increases because the consumption of ions or radicals decreases when the etch stop layer enters. At this time, the phenomenon generated by applying a negative voltage lowers the negative potential on the surface of the pattern by pushing out the electrons remaining in the pattern. As a result, the electrons reach the lower part of the etching pattern, and at the same time, the direction of the ions is maintained to change the etching rate. Can be prevented.

이를 위해 공정은 직류 전압을 1800V와 -1000V~-1500V 를 반복적으로 적용하며 음전압은 20초 내지 50초동안 진행되는 단계가 반복된다. 이를 적용하여 먼저 50초 내지 80초동안 50~100mT, HBr 130~170sccm, N2 5~15sccm, O2 1~5sccm, SP 700~1500W, BP 50~200W, DC 1800V를 진행한 후 20초 내지 50초 동안 50~100mT, HBr 130~170sccm, N2 5~15sccm, O2 1~5sccm, SP 700~1500W, BP 50~200W, DC -1000V~-1500V를 진행한다. 이 후 또 다시 50초 내지 80초동안 직류 전압이 1800V 적용되는 단계와 -1000V~-1500V가 적용되는 단계가 교대로 들어간다.To this end, the process repeatedly applies DC voltage of 1800V and -1000V to 1500V, and negative voltage is repeated for 20 to 50 seconds. First, apply 50 ~ 100mT, HBr 130 ~ 170sccm, N 2 5 ~ 15sccm, O 2 1 ~ 5sccm, SP 700 ~ 1500W, BP 50 ~ 200W, DC 1800V for 50 seconds to 80 seconds. 50 ~ 100mT, HBr 130 ~ 170sccm, N 2 5 ~ 15sccm, O 2 1 ~ 5sccm, SP 700 ~ 1500W, BP 50 ~ 200W, DC -1000V ~ 1500V for 50 seconds. After that, another step of applying a DC voltage of 1800V and applying of -1000V to 1500V is alternately performed for 50 seconds to 80 seconds.

상기 식각 공정이 모두 진행되면 상기 소오스 파워 및 바이어스 파워를 오프하고, 상기 정전기 척에 전압을 차단하고, 가스를 차단하고, 압력 제어 장치를 오프(Off)한 후 상기 기판을 언로딩하게 된다.When the etching process is performed, the source power and the bias power are turned off, the voltage is cut off to the electrostatic chuck, the gas is cut off, the pressure control device is turned off, and the substrate is unloaded.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

본 발명의 반도체 제조 방법은 플라즈마를 이용한 식각 공정에서 패턴 표면에 부착된 전자에 의한 식각 특성 변화를 억제함으로써 일정한 식각 특성을 얻을 수 있으며, OPC를 통한 마스크 변경에 의한 비용 및 데이터 추출 시간을 줄일 수 있는 효과가 있다.The semiconductor manufacturing method of the present invention can obtain a constant etching characteristics by suppressing the change of etching characteristics by the electrons attached to the pattern surface in the etching process using plasma, it is possible to reduce the cost and data extraction time by changing the mask through OPC It has an effect.

Claims (8)

반도체 제조 방법에 있어서,In the semiconductor manufacturing method, 기판을 단극 정전기 척을 구비한 플라즈마 식각 장치에 로딩하는 단계;Loading the substrate into a plasma etching apparatus having a monopolar electrostatic chuck; 상기 플라즈마 식각 장치의 정전기 척에 소정의 양전압을 걸어주는 단계;Applying a predetermined positive voltage to the electrostatic chuck of the plasma etching apparatus; 상기 플라즈마 식각 장치 내부에 가스를 흘려주는 단계;Flowing gas into the plasma etching apparatus; 상기 플라즈마 식각 장치의 압력 제어 장치를 온 하는 단계;Turning on the pressure control device of the plasma etching device; 상기 플라즈마 식각 장치의 소오스 파워 및 바이어스 파워를 온 하는 단계;Turning on source power and bias power of the plasma etching apparatus; 상기 정전기 척에 소정의 음전압을 가하여 일정 시간 적용 후 다시 양전압을 인가하는 공정을 적어도 한번 이상 반복하는 단계;Repeating the process of applying a predetermined negative voltage to the electrostatic chuck and applying the positive voltage again after applying a predetermined time at least once; 상기 소오스 파워 및 바이어스 파워를 오프하고, 상기 정전기 척에 전압을 차단하고, 가스를 차단하고, 압력 제어 장치를 오프하는 단계; 및Turning off the source power and bias power, turning off the voltage to the electrostatic chuck, turning off the gas, and turning off the pressure control device; And 상기 기판을 언로딩하는 단계Unloading the substrate 를 포함하여 이루어짐을 특징으로 하는 반도체 제조 방법.Semiconductor manufacturing method characterized in that it comprises a. 제 1항에 있어서,The method of claim 1, 상기 음전압은 양전압의 크기의 1/3 내지 1/2의 크기로 인가하는 것을 특징으로 하는 반도체 제조 방법.The negative voltage is a semiconductor manufacturing method, characterized in that for applying a magnitude of 1/3 to 1/2 of the magnitude of the positive voltage. 제 1항에 있어서,The method of claim 1, 상기 양전압과 음전압은 1800V와 -1000V 내지 -1500V가 교대로 반복하여 인가되는 것을 특징으로 하는 반도체 제조 방법.The positive voltage and negative voltage is a semiconductor manufacturing method, characterized in that 1800V and -1000V to -1500V are repeatedly applied alternately. 제 3항에 있어서,The method of claim 3, wherein 상기 음전압은 20초 내지 50초동안 인가되는 것을 특징으로 하는 반도체 제조 방법.The negative voltage is applied to the semiconductor manufacturing method, characterized in that for 20 to 50 seconds. 제 1항에 있어서,The method of claim 1, 상기 압력 제어 장치를 통해 설정되는 압력은 50mT 내지 100mT임을 특징으로 하는 반도체 제조 방법.The pressure is set through the pressure control device is a semiconductor manufacturing method, characterized in that 50mT to 100mT. 제 1항에 있어서,The method of claim 1, 상기 가스는 HBr 130~170sccm, N2 5~15sccm, O2 1~5sccm이 주입되는 것을 특징으로 하는 반도체 제조 방법.The gas is a semiconductor manufacturing method, characterized in that HBr 130 ~ 170sccm, N 2 5 ~ 15sccm, O 2 1 ~ 5sccm is injected. 제 1항에 있어서,The method of claim 1, 상기 소스 파워는 700W 내지 1500W임을 특징으로 하는 반도체 제조 방법.The source power is a semiconductor manufacturing method, characterized in that 700W to 1500W. 제 1항에 있어서,The method of claim 1, 상기 바이어스 파워는 50W 내지 200W임을 특징으로 하는 반도체 제조 방법.The bias power is a semiconductor manufacturing method, characterized in that 50W to 200W.
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