KR100666873B1 - Synchronous DRAM for both DDR1 mode operation and DDR2 mode operation - Google Patents

Synchronous DRAM for both DDR1 mode operation and DDR2 mode operation Download PDF

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Abstract

제1 이중 데이터율(DDR1) 동작 및 제2 이중 데이터율(DDR2) 동작을 선택적으로 수행할 수 있는 SDRAM이 개시된다. The SDRAM is capable of selectively performing a first double data rate (DDR1) operation and a second double-data rate (DDR2) operation is started. 단위 데이터 입출력당 버스트 길이가 2이고 입출력 데이터의 처리 과정에서 2 비트 프리페치를 수행하는 DDR1 동작 및 단위 데이터 입출력당 버스트 길이가 4이고 입출력 데이터의 처리 과정에서 4 비트 프리페치를 수행하는 DDR2 동작은 모드 선택 신호에 의해 선택적으로 수행된다. The unit of data input and output per burst length of 2, and a DDR1 operation and components of data output per burst distance that the 2-bit prefetch in the process of input and output of data 4 and the DDR2 operation of performing a 4-bit prefetch in the process of input and output data, mode are selectively performed by the selection signal. 동작 모드의 선택적 수행을 위해 칼럼 어드레스 래치, 칼럼 디코더, 셀 어레이, 데이터 입력 래치, 입력 오더링부, 전송 라인 연결부, 출력 오더링부, 출력 데이터 래치/먹스부, 모드 선택부 및 ODT(On Die Termination)는 모드 선택 신호에 따라 DDR1 동작 또는 DDR2 동작을 수행한다. For selectively performing the operation mode in the column address latch, the column decoder, the cell array, a data input latch, input-ordered part, the transmission line connecting the output ordering unit, the output data latch / multiplexer unit, the mode selection unit and ODT (On Die Termination) performs the operation or DDR1 DDR2 operating in accordance with the mode selection signal.

Description

제1 이중 데이터 율 및 제2 이중 데이터 율 겸용 싱크로너스 디램{Synchronous DRAM for both DDR1 mode operation and DDR2 mode operation} First double-data rate, and a second double-data rate synchronous dynamic random access memory Combine {Synchronous DRAM for both operation mode DDR1 and DDR2 mode operation}

도 1은 본 발명의 제1 실시예에 따른 DDR1 및 DDR2 겸용 SDRAM의 블록도이다. Figure 1 is a block diagram of a DDR1 and DDR2 SDRAM Combination according to a first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 회로도이다. 2 is a circuit diagram of a column address latch COL_ADD LATCH in accordance with a second embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 동작을 설명하기 위한 타이밍도이다. Figure 3 is a timing chart for explaining the operation of the column address latch COL_ADD LATCH in accordance with a second embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 칼럼 디코더 COLDEC의 동작을 설명하기 위한 블록도이다. Figure 4a to Figure 4d is a block diagram for explaining the operation of the column decoder COLDEC according to a third embodiment of the present invention.

도 5a 내지 도 5b는 본 발명의 제4 실시예에 따른 코어부 CORE SECTION의 셀 어레이의 구조를 도시한 블록도들이다. Figure 5a to Figure 5b are a block diagram showing a structure of a cell array of the core portion CORE SECTION according to a fourth embodiment of the present invention.

도 6은 본 발명의 제5 실시예에 따른 데이터 입력 래치 DIN LATCH를 도시한 회로도이다. Figure 6 is a data input DIN latch LATCH in accordance with a fifth embodiment of the present invention circuit.

도 7a 및 도 7b는 본 발명의 제5 실시예에 따른 DDR1 모드 또는 DDR2 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명하기 위한 타이밍도들이다. Figures 7a and 7b are timing charts for explaining the operation of the data input latch mode or DDR1 DIN LATCH in DDR2 mode according to the fifth embodiment of the present invention.

도 8은 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING을 도시한 회로도이다. Figure 8 is a graph showing the input-ordered DIN ORDERING unit according to the sixth embodiment of the present invention circuit.

도 9a 및 도 9b는 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING의 동작을 설명하기 위한 함수표들이다. Figures 9a and 9b are the function table for explaining the operation of the DIN ORDERING ordered input unit according to a sixth embodiment of the present invention.

도 10a 및 도 10b는 도 8에서 도시된 DID라인들과 도 1 및 도 5a 내지 도 5b에서 도시된 글로벌 데이터선 사이를 연결하는 전송 라인 연결부 DIN_CON을 도시한 회로도들이다. Figure 10a and 10b are a circuit diagram showing a transmission line connecting DIN_CON connecting the global data line shown in the DID line and FIGS. 1 and 5a-5b shown in Fig.

도 11a 내지 도 11c는 본 발명의 제7 실시예에 따른 출력 오더링부 ORD를 도시한 회로도들이다. Figure 11a to Figure 11c is a view showing an output are ordered ORD unit according to the seventh embodiment of the present invention circuit.

도 12a 및 도 12b는 데이터의 출력 경로를 도시한 블록도들이다. Figure 12a and Figure 12b are a block diagram showing an output destination of the data.

도 13은 본 발명의 제8 실시예에 따른 출력 데이터 래치/먹스부 DOUT LATCH/MUX를 도시한 회로도이다. 13 is a view showing an output data latch / MUX unit DOUT LATCH / MUX according to an eighth embodiment of the present invention circuit.

도 14a 및 도 14b는 DDR1 동작과 DDR2 동작을 선택적으로 수행하는 출력 데이터 래치/먹스부 DOUT LATCH/MUX의 동작을 설명하기 위한 타이밍도들이다. Figure 14a and 14b are timing diagrams for explaining the selective operation of the output data latch / MUX unit DOUT LATCH / MUX performing the operation DDR1 and DDR2 operation.

도 15a 및 도 15b는 본 발명의 제9 실시예에 따라 DDR1-2 및 DDR2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도들이다. Figs. 15a and 15b are the view showing the arrangement of the output-ordered units for performing DDR1-2 DDR2 and operates in accordance with a ninth embodiment of the present invention.

도 16a 내지 도 16e는 본 발명의 제10 실시예에 따른 모드 선택부 MODESEL을 도시한 회로도들이다. Figure 16a-Figure 16e are the MODESEL showing a mode selecting unit according to a tenth embodiment of the present invention circuit.

도 17은 본 발명의 제11 실시예에 따른 ODT(On Die Termination)를 모드 선택 신호에 따라 구현하는 회로도이다. 17 is a circuit diagram that implements along the ODT (On Die Termination) according to an eleventh embodiment of the present invention, the mode selection signal.

본 발명은 동기식 반도체 메모리 장치(Synchronous DRAM, 이하 SDRAM이라 함)에 관한 것으로, 상세하게는 제1 이중 데이터 율 동작(Double Data Rate 1, 이하 DDR1 동작이라 함)과 제2 이중 데이터 율 동작(Double Data Rate 2, 이하 DDR2 동작이라 함)을 선택적으로 수행할 수 있는 SDRAM에 관한 것이다. The present invention relates to a synchronous semiconductor memory device (referred to as Synchronous DRAM, or less SDRAM), specifically, the first (referred to as Double Data Rate 1, below DDR1 operation) double data rate operation and the second double data rate operation (Double Data Rate 2, hereinafter referred to as DDR2 operation) relates to the SDRAM it can be carried out selectively.

CPU가 중심이 되는 시스템에서 요구하는 데이터 처리 속도는 점점 높아지고 있다. Data processing speed of the CPU is required by the system, which is increasingly centered. 그러나 DRAM은 시스템 전체의 데이터 흐름상 병목 지점이 되므로 DRAM의 응답속도인 Latency가 중요한 요소가 된다. However, since the DRAM is a bottleneck in the data flow of the entire system is a response speed of the DRAM Latency is an important factor. 비동기식인 Asynchronous DRAM의 경우, DRAM의 특성을 시스템 클럭에 동기시키는데 소요되는 별도의 지연시간(Delay Time)을 요구한다. For the asynchronous Asynchronous DRAM, it requires a separate delay time (Delay Time) required to synchronize the characteristics of the DRAM to a system clock. 따라서, DRAM 내에서의 동작도 최대한 시스템의 버스 클럭에 동기되도록한 것이 SDRAM이다. Thus, it is also a SDRAM operation in the DRAM in synchronization with the bus clock of the system as much as possible.

이러한 SDRAM은 JEDEC(Joint Electron Device Engineering Council)에서 결정한 SDRAM 표준안을 따르고 있는 DRAM만을 SDRAM이라 한다. This is only the DRAM SDRAM SDRAM that complies with standards as determined by the (Joint Electron Device Engineering Council) JEDEC referred to as SDRAM. 이러한 SDRAM의 특징은, Feature of the SDRAM is

1) 외부 클럭과 동기된 입출력 회로 1) in synchronization with the external clock input circuit

2)버스트 엑세스(Burst Access) 2) access burst (Burst Access)

3)멀티뱅크 구성 3) the multi-bank configuration

4)커맨드 형식의 엑세스 4) Access the command format

5)파이프라인 기법을 이용한 데이터 경로 5) the data path using a pipeline technique

등으로 요약할 수 있다. It can be summarized as such.

외부 클럭과 동기된 입출력 회로를 실현하기 위해 SDRAM의 각종 Timing Paramater들을 클럭의 정수배로 설정된다. In order to realize an external clock and synchronizing the input and output circuit is set to the various SDRAM Timing Paramater of an integral multiple of the clock. 또한, 한 클럭 주기동안 제어신호를 가하면, 이 신호는 내부의 레지스터에 저장되므로 레지스터의 내용을 바꾸지 않는 한 입력된 상태를 그대로 유지한다. Further, Applying a control signal for one clock period, the signal is stored in the internal register maintains the inputted state do not change the content of the register unchanged. 입력된 상태를 변경하기 위해서는 클럭신호와 다른 제어신호를 입력하여야 한다. In order to change the input state to be input to the clock signal and other control signals. 제어신호는 하나 이상을 요구하며, 이들의 조합에 따라 SDRAM의 동작 상태가 결정된다. Control signal is required for one or more, and the operating state of the SDRAM is determined by a combination thereof. 이러한 상태는 SDRAM내의 커맨더 디코더에 의해 해독되며 이에 따라 SDRAM내의 동작이 시작된다. This state is decoded by the decoder in the SDRAM commander whereby the operation in the SDRAM is started accordingly.

따라서, 이러한 상태의 변경 또는 동작의 시작는 일종의 프로그래밍으로 여겨지므로 이들을 제어 신호라는 이름 대신 명령어(Command)라고 부른다. Therefore, since considered as a kind of programming sijakneun changes or operation of the state is referred to as a control signal thereof, instead of the name command (Command).

버스트는 어떤 현상이 짧은 시간에 집중적으로 일어나는 것을 지칭하는데, 버스트 엑세스는 메모리에서의 데이터의 입출력이 클럭에 동기되어 연속적으로 일어나는 것을 말한다. Burst to refer to a phenomenon that occurs intensively in a short time, the burst access refers to the input and output of data in the memory in synchronization with the clock takes place continuously. 클럭의 상승 에지(Rising Edge)에서 활성화 명령어(Activation Command)와 로우 어드레스 데이터가 입력되면 메모리는 기동 상태(Activated State)가 되며, 로우 어드레스에 의해 워드 라인의 선택이 이루어진다. The rising edge of the clock (Rising Edge) in the activation command (Activation Command) and a row address when the data is input memory is a start state (Activated State), selection is made of the word line by the row address. 이후의 클럭에서 읽기 명령어(Read Command)가 입력되고, 칼럼 어드레스 데이터가 입력되면 버스트 동작이 일어난다. In the following clock the read command (Read Command) is input to the burst operation takes place when the column address data is input. 즉, 일정한 클럭이 진행된 다음 입력된 칼럼 어드레스가 1씩 증가하면서 데이터를 연속적으로 출력한다. That is, while then the input column address a certain clock advanced increased by 1 and outputs the data sequentially.

뱅크(Bank)는 메모리 모듈에서 인터리빙(Interleaving)을 통해 고속 동작을 구현하기 위해 독립적으로 동작하는 메모리 셀들의 그룹을 지칭한다. Bank (Bank) refers to a group of memory cells that operate independently to implement the high-speed operation over the interleaved (Interleaving) from the memory module. 하나의 뱅크내에 있는 메모리 셀들은 데이터 버스를 공유하고 어드레스와 제어 신호 라인등을 공유하며, 다른 뱅크에 대해 독립적으로 동작하게 된다. The memory cells in the one bank share a data bus, etc., share the address and control signal lines and are operated independently of the other bank. 따라서 한 쪽 뱅크에서 데이터의 읽기 동작이 수행되는 동안 다른 뱅크에서는 프리차지(Precharge)나 리프레시(Refresh) 동작 또는 로우 어드레스(Row Address)에 의한 워드 라인 선택 동작이 수행될 수 있다. Therefore, a word line selection operation by the precharge (Precharge) and refresh (Refresh) operation or a row address (Row Address) may be performed in the other bank while a read operation of data from one bank to perform.

파이프라인 방식은 플립-플롭 또는 래치로 데이터 경로를 분할하여 복수의 회로 블럭을 동시에 동작시킬 수 있는 방식이다. Pipelined flip-a scheme capable of operating a plurality of circuit blocks at the same time by dividing the data path to the flop or latch. 즉, 데이터 경로에 하나 이상의 플립-플롭 또는 래치를 배치하여 데이터 경로를 독립된 다수의 회로 블럭으로 분할한 것이다. That is, one or more flip-in data path arrangement to the flop or latch is obtained by dividing the data path into a plurality of independent circuit blocks. 하나의 회로 블럭에서 읽혀진 데이터를 래치하고, 이를 다른 경로를 통해 외부로 방출하는 동안, 또 다른 경로에는 새로운 어드레스가 입력되거나 프리차지 동작이 수행될 수 있는 것이다. While latching the data read from one of the circuit blocks, and discharge it to the outside through the other path, there is a new address, the alternative route can be inputted or a precharge operation is performed.

DDR SDRAM(Double Data Rate Synchronous DRAM)은 클럭의 상승 에지에서만이 아니라 하강 에지(Falling Edge)에서도 데이터나 명령이 동기되어 입출력될 수 있는 소자이다. DDR SDRAM (Double Data Rate Synchronous DRAM) is a device with a data or a command can be input and output in synchronization even in not only at the rising edge of the clock falling edge (Falling Edge). 따라서 100 MHz의 클럭으로 200 MHz의 클럭에 대응하는 데이터 율(Data Rate)을 얻을 수 있다. Therefore, it is possible to obtain a data rate (Data Rate) corresponding to the clock of 200 MHz to the 100 MHz clock. 이를 위하여 클럭의 듀티(Duty)는 50%여야 한다. The duty (Duty) of the clock for this will be 50%. DDR SDRAM은 다시 DDR1 SDRAM과 DDR2 SDRAM으로 나누어진다. DDR SDRAM is a DDR1 SDRAM, and is again divided into DDR2 SDRAM. DDR1 SDRAM은 입출력시에 2비트 프리페치를 수행하여 데이터의 버스트 길이(Burst Length)가 2이며, DDR2 SDRAM은 입출력시에 4비트 프리페치를 수행하여 데이터의 버스트 길이가 4이다. DDR1 SDRAM is that by performing the 2-bit prefetch at the output burst length (Burst Length) of the data 2, DDR2 SDRAM is the burst length by performing the 4-bit prefetch at the input and output of data 4. 버스트 길이가 2라는 것은 하나의 입출력 단자를 통해 클럭에 동기된 2개의 데이터가 연속하여 입출력됨을 의미하며 버스트 길이가 4라는 것은 하나의 입출력 단자를 통해 클럭에 동기된 4개의 테이터가 연속하여 입출력됨을 의미한다. Means that the burst length is 2, that is input to the two data synchronous with the clock continuously through a single input-output terminal, and that the burst length is 4, that is output by the four mutator synchronously with a clock from a single input-output terminal continuously it means.

메모리 소자의 제조 공정에서 DDR1 SDRAM 또는 DDR2 SDRAM은 회로가 각기 상이하므로 상호 호환이 불가능하다. DDR1 SDRAM or DDR2 SDRAM in the manufacturing process of the memory element is not possible because it is compatible with another circuit that is diverse. 따라서 DDR1용으로 제조된 SDRAM은 DDR2 SDRAM이 필요한 시스템에는 사용될 수 없는 단점을 가진다. Accordingly, the SDRAM manufactured for DDR1 has a drawback that can not be used, the system requires a DDR2 SDRAM. 이는 DDR2 SDRAM에서도 동일한 문제점이다. This is the same problem as DDR2 SDRAM.

상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 SDRAM을 제공하는데 있다. A first object of the present invention for solving the above problems is to provide a SDRAM to optionally perform a DDR1 and DDR2 operating in accordance with the mode selection signal.

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상기 제1 목적을 달성하기 위해 본 발명은, DDR1 모드 동작 또는 DDR2 모드 동작의 선택적 수행을 제어하기 위한 모드 선택부; The present invention to achieve the first object, the mode selection unit for controlling the selective execution of the operation mode or DDR1 DDR2 mode operation; 입력되는 로우 어드레스를 디코딩하기 위한 로우 디코딩부; Row decoder for decoding input row addresses are; 상기 모드 선택부의 모드 선택 신호에 따라 하나의 DQ(단위 데이터 입출력)당 2개의 글로벌 데이터 라인 또는 4 개의 글로벌 데이터 라인을 선택하기 위한 칼럼 디코딩부; A column decoder for selecting one of two global data lines or the four global data line per DQ (the data input-output unit) according to the mode selection unit mode selection signal; 상기 모드 선택 신호에 따라 상기 하나의 DQ당 2개의 글로벌 데이터 라인 또는 4개의 글로벌 데이터선을 통해 데이터를 입출력하기 위한 코어부; A core section for, depending on the mode selection signal to input and output data on the one of the two global data lines or the four global data line per DQ; 및 상기 모드 선택 신호에 따라 2비트 프리페치 또는 4비트 프리페치를 수행하여 상기 데이터를 입출력하기 위한 입출력 제어부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM을 제공한다. And it provides a DDR1 and DDR2 SDRAM Combination comprising the input-output control unit for inputting and outputting the data by performing a 2-bit pre-fetch or a 4-bit prefetch in response to the mode selection signal.

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이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. With reference to the accompanying drawings a preferred embodiment according to the present invention will be described in detail.

실시예 1 Example 1

도 1은 본 발명의 제1 실시예에 따른 DDR1 및 DDR2 겸용 SDRAM의 블록도이다. Figure 1 is a block diagram of a DDR1 and DDR2 SDRAM Combination according to a first embodiment of the present invention.

도 1을 참조하면, DDR1 및 DDR2 겸용 SDRAM은 모드 선택부, 커맨드/타이밍 제어부, 로우 디코딩부, 칼럼 디코딩부, 코어부, 입출력 제어부, 및 모드 선택부를 구비한다. Referring to Figure 1, DDR1 and DDR2 SDRAM combined mode is provided with the selection unit, the command / timing control section, the row decoder, column decoder, the core portion, input and output control, and the mode selection unit.

모드 선택부 MODESEL는 DDR1 모드 동작 또는 DDR2 모드 동작의 선택적 수행을 제어하는 모드 선택 신호 PDDR1 및 PDDR2를 발생한다. MODESEL mode selection unit generates the selection mode, to control the selective execution of the operation mode or DDR1 DDR2 operation mode signal and PDDR1 PDDR2.

커맨드/타이밍 제어부는 클럭 버퍼 CLK BUFFER, 커맨드 버퍼 CMD BUFFER 및 커맨드 디코딩/타이밍 제어회로 CMD DECODING/TIMING CTL을 포함한다. Command / signal controller includes a clock buffer CLK BUFFER, command buffer and a command CMD BUFFER decoding / timing control circuit CMD DECODING / TIMING CTL.

상기 클럭 버퍼 CLK BUFFER는 클럭 패드를 통해 입력되는 TTL레벨의 외부 클럭 CLK_TTL을 CMOS레벨의 내부 클럭 PCLK, PCLKD 및 PCLKDS로 전환한다. The clock CLK BUFFER buffer converts the external clock CLK_TTL of TTL level input via the clock pad to the internal clock of CMOS level PCLK, and PCLKD PCLKDS. 바람직하게는 상기 커맨드 입력 패드를 통해 TTL레벨의 외부 클럭 CLK_TTL을 입력할 때, 패드에 ODT(On Die Termination)을 구비하여, 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다. Preferably provided by a, ODT (On Die Termination) to a pad to input the external clock CLK_TTL of TTL level via the command input pad, thereby avoiding the distortion of the input waveform, to maximize the transmission efficiency.

상기 커맨드 버퍼 CMD BUFFER는 커맨드 입력 패드를 통해 TTL레벨의 커맨드 신호 CMD_TTL를 입력하여 상기 PCLKD 또는 PCLKDS에 동기된 CMOS레벨의 /CS(Chip Select), /RAS(Row Address Strobe), /CAS(Column Address Strobe) 및 /WE(Write Enable)를 출력한다. The command buffer CMD BUFFER is the PCLKD or the / CS (Chip Select) of CMOS level in synchronization with the PCLKDS, by entering a command signal CMD_TTL the TTL level by the command input pad / RAS (Row Address Strobe), / CAS (Column Address the Strobe), and / WE (Write Enable) and outputs. 커맨드 버퍼로부터 출력된 /CS, /RAS, /CAS 및 /WE 신호는 커맨드 디코딩/타이밍 제어회로 CMD DECODING/TIMING CTL에 입력된다. The output from the command buffer / CS, / RAS, / CAS and / WE signal is input to the command decode / timing control circuit CMD DECODING / TIMING CTL.

상기 커맨드 디코딩/타이밍 제어회로 CMD DECODING/TIMING CTL은 입력된 신호를 해석하여 메모리 내부의 읽기동작 신호인 PREAD, 쓰기동작 신호인 PWRITE 또는 로우 어드레스 래치를 활성화하기 위한 PACTIVE신호를 발생한다. Wherein the command decode / timing control circuit CMD DECODING / TIMING CTL PACTIVE generates a signal for analyzing the input signal enable PWRITE or row address latch of the PREAD, write operation signal read operation signal of the internal memory.

바람직하게는 상기 커맨드 입력 패드를 통해 TTL레벨의 커맨드 신호 CMD_TTL을 입력할 때, 패드에 ODT(On Die Termination)을 구비하여, 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다. Preferably provided by a, ODT (On Die Termination) to a pad to input a command signal of the TTL level CMD_TTL via the command input pad, thereby avoiding the distortion of the input waveform, to maximize the transmission efficiency.

로우 디코딩부는 로우 어드레스 래치 ROW_ADD LATCH, 로우 프리디코더 ROW PRE_DEC 및 로우 디코더 ROWDEC를 포함한다. Row decoding portion includes a row address latch ROW_ADD LATCH, the row predecoder and the row decoder ROW PRE_DEC ROWDEC. 상기 로우 어드레스 래치 ROW_ADD LATCH는 입력 어드레스 Ai, 내부 클럭 PCLK 및 활성화 신호인 PACTIVE를 받아들여 로우 어드레스 RAi를 출력한다. The row address latch ROW_ADD LATCH outputs the address input Ai, accepts the internal clock PCLK and the activation signal of the row address RAi PACTIVE. 로우 어드레스 래치는 내부 클럭 PCLK의 상승 에지 또는 하강 에지에서 활성화 신호 PACTIVE를 인식하고 이 상태에서 입력되는 어드레스 Ai를 로우 어드레스로 인식하게 된다. A row address latch enable signal PACTIVE recognizes the rising edge or falling edge of the internal clock PCLK, and recognizes the address Ai which is input in this state, a row address. 상기 로우 어드레스 래치 ROW_ADD LATCH는 입력되는 어드레스당 하나씩 구비되므로 외부의 어드레스 핀이 다수인 경우 이에 상응하는 로우 어드레스 래치 ROW_ADD LATCH들을 구비하여야 한다. The row address latch ROW_ADD LATCH is therefore provided, one for each input address to be provided if the external address pins of the plurality corresponding to a row address latch ROW_ADD LATCH. 다수의 로우 어드레스 래치 ROW_ADD LATCH에 의해 출력되는 로우 어드레스 RAi는 병렬로 다수 존재하므로 이를 몇 개의 쌍으로 묶어 로우 프리디코더 ROW PRE_DEC를 통해 프리디코딩한다. A plurality of row address latch low output by the address RAi ROW_ADD LATCH decodes landscape via multiple presence, so this low-tied into a number of pairs of the pre-decoder ROW PRE_DEC in parallel.

로우 디코더 ROWDEC는 로우 프리디코더 ROW PRE_DEC의 출력라인 DRAi상의 데이터를 입력하여 이를 디코딩하고, 해당 셀 어레이 내의 워드라인 WR을 선택한다. ROWDEC row decoder decodes this by entering the data on the output lines of the row predecoder DRAi ROW PRE_DEC, and selects a word line WR in the cell array.

칼럼 디코딩부는 입력 어드레스 버퍼 ADD_IN BUFFER, 칼럼 어드레스 래치 COL_ADD LATCH, 칼럼 프리디코더 COL PRE_DEC 및 칼럼 디코더 COLDEC를 구비한다. Column decoding unit comprises an input address buffer ADD_IN BUFFER, the column address latch COL_ADD LATCH, the column pre-decoder and the column decoder COL PRE_DEC COLDEC.

입력 어드레스 버퍼 ADD_IN BUFFER는 어드레스 패드를 통해 TTL레벨로 입력되는 어드레스 Ai_TTL을 CMOS레벨로 전환하여 상기 로우 어드레스 래치 ROW ADD LATCH 및 칼럼 어드레스 래치 COL_ADD LATCH로 전송한다. Input address buffer ADD_IN BUFFER by switching the address Ai_TTL input to the TTL level by the address pads of a CMOS level and transmits it to the row address latch ADD LATCH ROW and the column address latch COL_ADD LATCH. 바람직하게는 상기 커맨드 입력 패드를 통해 TTL레벨의 커맨드 신호 CMD_TTL을 입력할 때, 패드에 ODT(On Die Termination)을 구비하여, 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다. Preferably provided by a, ODT (On Die Termination) to a pad to input a command signal of the TTL level CMD_TTL via the command input pad, thereby avoiding the distortion of the input waveform, to maximize the transmission efficiency.

상기 칼럼 어드레스 래치 COL_ADD LATCH에는 어드레스 버퍼 ADD_IN BUFFER에서 발생한 Ai, 내부 클럭 PCLK 및 모드 선택 신호 PDDR1 또는 PDDR2가 입력된다. The column address latch COL_ADD LATCH, the Ai, the internal clock PCLK and the mode selection signal generated in the address buffer PDDR1 or PDDR2 ADD_IN BUFFER is input. 또한, 칼럼 어드레스 래치 COL_ADD LATCH에는 상기 커맨드 디코딩/타이밍 제어회로에서 발생한 쓰기 커맨드 PWRITE 또는 읽기 커맨드 PREAD가 입력된다. Further, the column address latch COL_ADD LATCH is a write command or read command PWRITE PREAD generated from the command decode / timing control circuit are inputted. PWRITE 또는 PREAD가 입력되고 어드레스 Ai가 입력되면 내부 클럭 PCLK의 상승 에지 또는 하강 에지에서 감지된 어드레스는 칼럼 어드레스로 인식되어 칼럼 프리 디코더로 출력된다. When the input address Ai is PWRITE or PREAD enters the address detected at the rising edge or falling edge of the internal clock PCLK is recognized by the column address is output to the column predecoder. 읽기 동작시 칼럼 어드레스 래치는 내부 클럭의 상승 에지 또는 하강 에지에서 상기 어드레스 버퍼 ADD_IN BUFFER의 출력을 샘플링하고 내부 레이턴시없이 출력한다. Column address latch during a read operation samples the output of the address buffer ADD_IN BUFFER on the rising edge or falling edge of the internal clock and the output with no internal latency. 또한, 쓰기 동작시 칼럼 어드레스 래치 COL_ADD LATCH는 입력되는 모드 선택 신호에 따라 내부 레이턴시를 달리한다. Further, the write operation when the column address latch COL_ADD LATCH is different internal latency in accordance with an input mode selection signal.

상기 칼럼 어드레스 래치 COL_ADD LATCH는 입력되는 어드레스당 하나씩 구비되므로 외부의 어드레스 핀이 다수인 경우 이에 상응하는 칼럼 어드레스 래치 COL_ADD LATCH들을 구비하여야 한다. The column address latch COL_ADD LATCH is therefore provided, one for each input address to be provided if the external address pins of a number corresponding to the column address latch COL_ADD LATCH. 다수의 칼럼 어드레스 래치의 출력인 칼럼 어드레스 CAi는 병렬로 다수 존재하므로 이를 몇 개의 쌍으로 묶어 칼럼 프리디코더를 통해 프리디코딩한다. A plurality of column address output of the column address latch CAi is present in plurality in parallel so decodes free through this column predecoder tied into a number of pairs.

칼럼 디코더 COLDEC 에는 칼럼 프리디코더 COL PRE_DEC의 출력 라인 DCAi가 입력 라인이 되고 칼럼 어드레스는 디코딩된다. COLDEC column decoder, the output lines of the column predecoder DCAi COL PRE_DEC be a line-column address is decoded. 상기 칼럼 디코더 COLDEC는 4개의 디코딩 블록을 구비하고, 각각의 디코딩 블록은 2개의 서브 디코딩 블록을 구비한다. The column decoder COLDEC is provided with four decode blocks, each decoding block is provided with two sub-decoding block. 각각의 디코딩 블록은 칼럼 선택 라인들을 출력 라인으로 구비한다. Each decoding block is provided with a column select line to the output line. 4개의 디코딩 블록에 대응하여 칼럼 선택 라인들은 CSL_E0, CSL_O0, CSL_E1 및 CSL_O1으로 구분된다. Column selecting lines corresponding to the four decoded blocks are separated by CSL_E0, CSL_O0, CSL_E1 and CSL_O1. 칼럼 디코드 COLDEC는 모드 선택 신호에 따라 1개 또는 2개의 DCA 라인상의 칼럼 어드레스를 무시하고 디코딩을 수행한다. Column decode COLDEC is in accordance with the mode selection signal ignore one or a column address on the two DCA line and performs decoding.

또한, 모드 선택 신호가 DDR1 동작을 요구하면, 1개의 칼럼 어드레스는 무시되고 4개의 디코딩 블록은 2개의 그룹으로 편성되어 디코딩된다. Further, when the mode selection signal requires the DDR1 operation, one column address are ignored, and the four decoding block is decoded is organized in two groups. 따라서, 어드레스의 입력에 대해, 칼럼 디코드는 2개의 칼럼 선택 라인을 활성화한다. Therefore, for the input of the address, the column decoder activates the two column select lines.

모드 선택 신호가 DDR2 동작을 요구하면, 2개의 프리 디코딩된 어드레스는 무시되고 4개의 디코딩 블록은 각각 입력 어드레스를 디코딩하여 4개의 칼럼 선택 라인을 활성화한다. When the mode selection signal requires the DDR2 operation, the two pre-decoded address is ignored and the four decoding blocks are activated the four column select lines to decode each input address. 활성화된 칼럼 선택 라인은 코어부의 셀어레이와 로컬 데이터 라인 사이에 데이터의 입출력이 가능하게 한다. The activated column select lines enables input and output of data between the core parts of the cell array and the local data lines. 상기 칼럼 디코드는 단위 데이터 입출력(1 DQ)에 대한 것이므로 입출력 핀수가 다수인 경우에는 상술한 활성화된 칼럼 선택 라인에 입출력 핀수를 곱한 수의 칼럼 선택 라인이 활성화되어야 한다. The column decoding is when the number of input and output pins because a number of the unit data input (DQ 1) are to be activated column selecting line, multiplied by the number of input and output pins in the above-described activated column selecting line.

상기 코어부 CORE SECTION은 하나의 입출력 단자로 데이터를 입출력하기위해 4개의 셀 어레이를 구비한다. The core portion CORE SECTION is provided with a four cell array for inputting and outputting data to one of the input and output terminals. 각각의 셀 어레이는 이에 상응하는 로컬 데이터 라인 및 글로벌 데이터 라인들 GIO_E0, GIO_O0, GIO_E1 및 GIO_O1중 하나에 연결 또는 차단된다. Each cell array is the corresponding local data lines, and one is connected to or cut off from the global data lines GIO_E0, GIO_O0, GIO_E1 and GIO_O1 to. 하나의 셀 어레이는 칼럼 디코더의 출력이 전송되는 칼럼 선택 라인에 의해 로컬 데이터 라인과 연결 또는 차단되며, 로컬 데이터 라인은 내부 제어신호 PLGIOCON에 의해 글로벌 데이터 라인과 연결 또는 차단된다. A cell array is connected or cut off and the local data lines by the column select lines to be transmitted, the output of the column decoder, the local data line is connected or cut off and the global data line by the internal control signal PLGIOCON. DDR1 동작은 DDR1-1 동작과 DDR1-2 동작으로 구분할 수 있는데, DDR1-1동작이 요구되면, 2개의 셀 어레이는 하나의 글로벌 데이터 라인에 연결되어 데이터를 입출력한다. DDR1 operation can be divided into operation and the DDR1-1 DDR1-2 operation, when DDR1-1 operation is required, the two cell arrays are connected to one global data line and inputting and outputting data. 또한, DDR1-2 동작이 요구되면, 2개의 셀 어레이중 하나가 선택되고 선택된 셀 어레이에 상응하는 글로벌 데이터 라인으로 데이터를 입출력한다. Further, when DDR1-2 operation is required, the input and output data to the global data line corresponding to the second one of the two selected cell arrays selected cell array. 동시에, 나머지 2개의 셀 어레이중 하나도 선택되고 선택된 셀 어레이에 상응하는 글로벌 데이터 라인으로 데이터를 입출력한다. At the same time, none of the selected cell array and the other two inputs and outputs the data to the global data line corresponding to the selected cell array. 따라서 DDR1 모드 동작시에는 동시에 2개의 데이터가 셀 어레이로부터 입출력된다. Therefore, when DDR1 mode operation, at the same time two pieces of data are input and output from the cell array.

DDR2 동작이 요구되면, 상기 4개의 셀 어레이는 칼럼 디코더에 의해 모두 선택되고, 각각의 셀 어레이에 상응하는 로컬 데이터 라인 및 글로벌 데이터 라인으로 데이터를 입출력한다. If desired the DDR2 operation, the four cell arrays is selected both by the column decoder, and input and output data to the local data lines and global data line corresponding to each of the cell array. 따라서 DDR2 모드 동작시에는 동시에 4개의 데이터가 셀 어레이로부터 입출력된다. Therefore, when DDR2 mode operation, at the same time, four data are output from the cell array.

상기 입출력 제어부는 입력 제어부 및 출력 제어부를 포함한다. The input-output controller includes input control section and output control section. 입력 제어부는 모드 선택 신호에 따라 상술한 코어부 CORE SECTION에 2비트 데이터를 프리페치하여 동시에 입력하거나 4비트 데이터를 프리페치하여 동시에 입력한다. Input control by the 2-bit data pre-fetched to the above-described core portion CORE SECTION according to a mode selection signal or the pre-fetch input 4-bit data at the same time, the input at the same time. 또한, 출력 제어부는 모드 선택 신호에 따라 상술한 코어부로부터 동시에 입력된 2비트 데이터를 하나의 출력핀으로 버스트 길이 2로 출력하거나, 코어부 CORE SECTIONDM로부터 동시에 입력된 4비트 데이터를 하나의 출력핀에 버스트 길이 4로 출력한다. Further, the output control mode to output the 2-bit data simultaneously input from the above-described core unit according to the selection signal to the burst length of 2, with a single output pin, or core portion CORE of the 4-bit data input at the same time from a single output pin SECTIONDM a burst length, and outputs a 4.

상기 입력 제어부는 입력 버퍼 DIN BUFFER, 입력 샘플링부 DIN SAMPLING, 입력 래치부 DIN LATCH, 입력 오더링부 DIN ORDERING 및 전송 라인 연결부 DIN CON을 포함한다. The input controller comprises an input buffer BUFFER DIN, DIN SAMPLING input sampling unit, input latch unit LATCH DIN, DIN ORDERING input ordering unit and the transmission line DIN connector CON.

입력 버퍼 DIN BUFFER는 TTL 레벨로 입력되는 입력 데이터를 CMOS 레벨을 가지는 내부 입력 데이터 DQ로 전환하며, 입력 샘플링부 DIN SAMPLING는 내부 입력 데이터 DQ를 내부 클럭에 동기하여 샘플링한다. DIN input buffer BUFFER switches the input data to be inputted to the TTL level into the input data DQ with the CMOS level, and the input sampling section SAMPLING DIN is sampled in synchronization with the internal input data DQ with the internal clock.

또한, 입력 래치부 DIN LATCH는 위상차를 가지고 DIN_F 및 DINB_S 라인으로 입력되는 샘플링된 데이터들을 모드 선택 신호에 따라 출력 라인들 DIN_F0, DIN_F1, DIN_S0 및 DIN_S1에 2개의 데이터로 동시에 출력하거나 4개의 데이터로 동시에 출력한다. The input latch unit DIN LATCH have a phase difference of outputs of two data in DIN_F and output lines DIN_F0, DIN_F1, DIN_S0 and DIN_S1 according to the selection of the sampled data mode signal input to DINB_S line at the same time or at the same time as four data outputs. 즉, 모드 선택 신호가 DDR1 동작을 요구하면, 입력 래치부는 2비트 프리페치를 수행하며, 모드 선택 신호가 DDR2 동작을 요구하면, 4비트 프리페치를 수행한다. That is, when the mode selection signal requires the DDR1 operation, the input latch unit performs a 2-bit prefetch, if the mode selection signal requires the DDR2 operation, performs a 4-bit prefetch.

입력 오더링부 DIN ORDERING은 모드 선택 신호, 내부 쓰기 커맨드 PWRITE, 및 칼럼 어드레스 CA0, CA1 및 내부 클럭 PCLKD를 이용하여 모드 선택 신호에 따라 입력 래치의 출력 라인들을 선택하고 선택된 입력 래치의 출력 라인들상의 데이터들을 입력 오더링부의 출력 라인들인 DID 라인들 DID_0, DID_1, DID_2 및 DID_3에 전송한다. Input-ordered part DIN ORDERING the mode selection signal, an internal write command PWRITE, and column address CA0, select the output line of the input latch according to the mode selection signal by using the CA1 and the internal clock PCLKD and the data on the output line of the selected input latches transmits the DID lines DID_0, DID_1, DID_2 DID_3 and ordering, which are parts of the line-input. 즉, 상기 입력 오더링부 DIN ORDERING은 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2 개의 DID 라인들에 선택된 입력 래치 DIN LATCH의 출력 라인들상의 데이터들을 전송하고, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들에 선택된 입력 래치 DIN LATCH의 출력 라인들상의 데이터들을 전송한다. That is, the input-ordered part DIN ORDERING the mode selection signal is a case that requires a DDR1 operation, two to the DID line and transmits the data on the selected input latches the output of the DIN LATCH line, the mode selection signal is required to DDR2 operation If, transmits data on the selected input latches the output of the lATCH line DIN to four DID line.

전송 라인 연결부 DIN CON는 모드 선택 신호와 칼럼 어드레스를 이용하여 DID 라인들과 글로벌 데이터 라인들 사이의 연결을 제어한다. Transmission line connecting CON DIN by using the mode selection signal and a column address and controls the connection between the DID line and the global data line. 즉, 모드 선택 신호 가 DDR1 동작을 요구하는 경우, 2개의 DID 라인들을 2개의 글로벌 데이터 라인들에 연결하고, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들을 4개의 글로벌 데이터 라인들에 연결한다. That is, when the mode selection signal requires the DDR1 operation, connects the two DID line on the two global data lines, and a mode selection signal when requesting the DDR2 operation, the four global data line four DID line It is connected to.

상기 출력 제어부는 출력 오더링부 ORD, 출력 래치/먹스부 DOUT LATCH/MUX, 출력 버퍼 DOUT BUFFER 및 출력 드라이브부 DOUT DRIVER를 포함한다. And said output control unit comprises an output-ordered sub-ORD, output latch / MUX unit DOUT LATCH / MUX, output buffer BUFFER DOUT and DOUT output drive unit DRIVER.

상기 출력 오더링부 ORD는 단위 데이터 입출력당(1DQ) 4개를 구비하고 각각의 출력 오더링부는 이에 상응하는 글로벌 데이터 라인 상의 데이터를 입력으로 가지며, 2개의 어드레스들을 조합하여 4개의 출력 라인들 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1중 하나를 활성화한다. The output-ordered sub-ORD is to provided, and each of the output-ordered portion thereto and a data on a corresponding global data line as an input, a combination of the two addresses to four output lines of the four units of data input and output per (1DQ) FDO_F0, FDO_S0 activate one, FDO_F1 and FDO_S1. 즉, 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 출력 라인들중 하나가 활성화되며, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 출력 라인들중 하나가 활성화된다. That is, the mode selection signal is a case that requires a DDR1 operation, the two output lines, one is activated, the mode selection signal is a case requiring DDR2 operation, one of the four output lines are activated.

상기 출력 래치/먹스부 DOUT LATCH/MUX는 내부 클럭에 동기되어 동시에 입력되는 데이터들을 제어하여 모드 선택 신호에 따라 버스트 길이2 또는 버스트 길이4의 데이터로 DOP 단자 및 DON 단자로 출력한다. It said output latch / MUX unit DOUT LATCH / MUX is in synchronization with the internal clock to control the data that is input at the same time, and outputs it to the terminal DOP and DON terminal with data from the four burst length or burst length of 2 in accordance with the mode selection signal. 즉, 모드 선택 신호가 DDR1 동작을 요구하는 경우, 버스트 길이가 2인 데이터를 출력하고, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 버스트 길이가 4인 데이터를 출력한다. That is, when the mode selection signal requires the DDR1 operation, the burst length of data, and output the second mode selection signal when requesting the DDR2 operation, the burst length is 4, the output of data.

출력 버퍼 DOUT BUFFER는 상기 출력 래치/먹스부 DOUT LATCH/MUX의 출력을 TTL레벨로 출력한다. BUFFER an output buffer DOUT and outputs the output of the output latch / MUX unit DOUT LATCH / MUX to the TTL level. 또한, 출력 드라이브부 DOUT DRIVER는 상기 출력 버퍼 DOUT BUFFER의 출력을 데이터 입/출력 패드로 공급하는 역할을 수행한다. In addition, the output drive part DOUT DRIVER is responsible for supplying an output of the output buffer BUFFER data DOUT to the input / output pad. 바람직하게는 상기 데이터 입/출력 패드에는 ODT(On Die Termination)회로 ODT를 구현하여 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다. Preferably, to avoid the distortion of the data input / output pad by circuit input waveform implement ODT (On Die Termination) ODT, to maximize the transmission efficiency.

실시예 2 Example 2

도 2는 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 회로도이다. 2 is a circuit diagram of a column address latch COL_ADD LATCH in accordance with a second embodiment of the present invention.

도 2를 참조하면, 칼럼 어드레스 래치는 내부 쓰기 커맨드 PWRITE 또는 내부 읽기 커맨드 PREAD에 따라 내부 클럭 PCLK에 동기하여 입력 어드레스 Ai를 샘플링하기 위한 샘플링 회로부 ASAMP, 샘플링된 Ai를 전송하기 위한 어드레스 전송부 및 모드 선택 신호에 따라 전송 경로를 결정하기 위한 모드 선택 회로부 MSCA를 포함한다. 2, the column address latch is an internal write command PWRITE or address transmitting unit and a mode in synchronization with the internal clock PCLK based on the internal read command PREAD for transmitting the sampling circuit ASAMP, sampled Ai for sampling the input address Ai according to the selection signal and a mode selection circuit MSCA for determining a transfer route.

상기 샘플링 회로부 ASAMP는 내부 쓰기 커맨드 PWRITE가 활성화되면 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고, 샘플링된 입력 어드레스 Ai를 래치한다. The sampling circuit when the internal write command is ASAMP PWRITE is enabled and sample the input address Ai on the rising edge of PCLK, and latches the sampled input address Ai. 래치된 입력 어드레스 Ai는 전송 게이트(Transmission Gate) 및 래치를 통해 모드 선택회로 MSCA로 입력된다. The latched input address Ai is inputted to the transfer gate (Transmission Gate) and the mode selection circuit MSCA through latch.

내부 읽기 커맨드 PREAD가 활성화되면, PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고, 래치된 입력 어드레스 Ai는 전송 게이트 및 인버터를 통해 어드레스 전송부로 출력된다. If the internal read command PREAD is enabled, and samples the input address Ai on the rising edge of PCLK, the latched address input Ai is output to the address transferred through the transfer gate and an inverter.

PWRITE의 활성화에 의해 모드 선택회로 MSCA로 입력된 입력 어드레스 Ai는 DDR1 모드와 DDR2 모드에서 그 전송 경로를 달리한다. Selection mode by activation of the input circuit PWRITE address input Ai to MSCA is otherwise the transmission path from the DDR1 and DDR2 mode mode. DDR1 모드에서는 플립-플롭 F/FCA2 및 F/FCA3의 경로를 거치며, DDR2 모드에서는 플립-플롭 F/FCA1, F/FCA2 및 F/FCA3의 경로를 거치게 된다. DDR1 mode, the flip-flops go through the path of the F / F FCA2 and / FCA3, the DDR2 mode flip-flop goes through the path of the F / FCA1, F / F and FCA2 / FCA3.

상기 샘플링 회로부 ASAMP는 내부 읽기 커맨드 PREAD의 활성화에 따라 클럭 PCLK에 동기된 PCKLD_RD를 출력하기 위한 PCKLD_RD 생성부, 내부 쓰기 커맨드 PWRITE의 활성화에 따라 클럭 PCLK에 동기된 PCLK_WR을 출력하기 위한 PCLK_WR 생성부 및 상기 PCLKD_RD 또는 PCLK_WR에 따라 클럭 PCLK에 동기되어 입력되는 입력 어드레스 Ai를 샘플링하기 위한 어드레스 샘플링부로 구성된다. The sampling circuit ASAMP is PCLK_WR generator and the for outputting an PCLK_WR synchronization with the clock PCLK according to the activation of PCKLD_RD generator for outputting a PCKLD_RD synchronization with the clock PCLK according to the activation of the internal read command PREAD, the internal write command PWRITE according to PCLKD_RD PCLK_WR or is constituted by an address sampling for sampling the input address Ai which is synchronous with the clock PCLK input.

상기 PCLKD_RD 생성부는 PCLK 및 PREAD를 입력으로 하는 NAND 게이트 NANDC1 및 상기 NAND 게이트 NANDC1의 출력 /PCLKD_RD를 반전하여 PCLKD_RD 신호를 출력하는 인버터 INVC1로 구성된다. The inverts the PCLKD_RD PCLK generating unit and a NAND gate and an output NANDC1 / PCLKD_RD of the NAND gate NANDC1 PREAD that the input is composed of the inverter INVC1 and outputting a signal PCLKD_RD.

상기 PCLKD_WR 생성부는 PCLK 및 PWRITE를 입력으로 하는 NAND 게이트 NANDC2 및 상기 NAND 게이트 NANDC2의 출력 /PCLKD_WR을 반전하여 PCLKD_WR 신호를 출력하는 인버터 INVC2로 구성된다. PCLKD_WR by the generation unit inverts the NAND gate and an output NANDC2 / PCLKD_WR of the NAND gate NANDC2 to the PCLK and PWRITE the input is configured as an inverter for outputting a INVC2 PCLKD_WR signal.

상기 어드레스 샘플링부는 내부 읽기 커맨드가 입력되면 입력 어드레스를 샘플링하고, 샘플링된 입력 어드레스를 래치하는 제1 샘플링 경로 및 내부 쓰기 커맨드가 입력되면 입력 어드레스를 샘플링하고, 샘플링된 입력 어드레스를 래치하기 위한 제2 샘플링 경로로 구성된다. The address sampling unit if when the internal read command input sampling an input address, and the first sampling route which latches the sampled input address and an internal write command is inputted, and samples the input address, and the second for latching the sampled input address It consists of the sampling path. 제1 샘플링 경로는 전송 게이트 TGC1, 래치 LATC1 및 TGC3으로 이루어지며, 제2 샘플링 경로는 전송 게이트 TGC1, 래치 LATC1, 전송 게이트 TGC2 및 래치 LATC2로 이루어진다. First sampling route is comprised of a transfer gate TGC1, latch LATC1 and TGC3, a second sampling route is formed of a transfer gate TGC1, LATC1 latches, a transfer gate and a latch TGC2 LATC2.

또한, 어드레스 샘플링부는 인버터 INVCLK를 통해 PCLK를 입력 신호로 가진다. In addition, the address sampling unit has a PCLK to an input signal via an inverter INVCLK. 상기 인버터 INVCLK의 출력 및 입력되는 PCLK은 전송 게이트 TGC1의 동작을 제어한다. PCLK output and input of the inverter INVCLK controls the operation of the transfer gate TGC1. 상기 전송 게이트 TGC1은 입력 어드레스 Ai를 입력으로 하고 이를 래치 LATC1으로 출력한다. The transfer gate TGC1 is the input address Ai as an input and outputs it to the latch LATC1.

내부 읽기 커맨드 PREAD가 활성화되면, 상기 PCLKD_RD 생성부는 PCLK에 동기된 PCLKD_RD 및 /PCLKD_RD를 출력한다. If the internal read command PREAD is activated, the PCLKD_RD generating unit outputs the PCLKD_RD and / PCLKD_RD synchronization with a PCLK. 출력된 PCLKD_RD 및 /PCLKD_RD에 따라 전송 게이트 TGC3는 래치 LATC1으로부터 입력 어드레스 Ai를 샘플링하여 래치 LATC8로 전송한다. TGC3 transfer gate in accordance with the output PCLKD_RD and / PCLKD_RD is to sample the input address Ai from LATC1 latch transmits a latch LATC8. 래치 LATC8은 샘플링된 입력 어드레스 Ai를 인버터 INVC6으로 출력하고 상기 인버터 INVC6은 이를 반전하여 CAi 신호를 생성한다. LATC8 latch is the output and the sampled input address Ai to drive the inverter INVC6 INVC6 generates CAi signal inverts it.

또한, 내부 쓰기 커맨드 PWRITE가 활성화되면, 상기 PCLKD_WR 생성부는 PCLK에 동기된 PCLKD_WR 및 /PCLKD_WR를 출력한다. Furthermore, when the internal write command PWRITE is activated, the PCLKD_WR generating unit outputs the PCLKD_WR and / PCLKD_WR synchronization with a PCLK. 출력된 PCLKD_WR 및 /PCLKD_WR에 따라 전송 게이트 TGC2는 래치 LATC1으로부터 입력 어드레스 Ai를 샘플링하여 래치 LATC2로 전송한다. TGC2 transfer gate in accordance with the output PCLKD_WR and / PCLKD_WR is to sample the input address Ai from LATC1 latch transmits a latch LATC2. 래치 LATC2는 샘플링된 어드레스를 모드 선택회로 MSCA로 출력한다. LATC2 latches and outputs the address to the sampling mode, the selection circuit MSCA.

상기 모드 선택 회로 MSCA는 NAND 게이트 NANDC3 및 NANDC4로 구성된다. The mode selection circuit MSCA is composed of a NAND gate and NANDC3 NANDC4. NAND 게이트 NANDC3는 모드 선택 신호 PDDR2 및 래치 LATC2의 출력을 입력으로 하고, 상기 어드레스 전송부에 샘플링된 어드레스를 출력한다. NAND gate NANDC3 is the output of the mode selection signal and a latch PDDR2 LATC2 as input, and outputs the sampled address to said address transmitting. NAND 게이트 NANDC4는 모드 선택 신호 PDDR1 및 래치 LATC2의 출력을 입력으로 하고, 상기 어드레스 전송부에 샘플링된 어드레스를 출력한다. NAND gate NANDC4 is the output of the mode selection signal and a latch PDDR1 LATC2 as input, and outputs the sampled address to said address transmitting.

상기 어드레스 전송부는 플립-플롭들 F/FCA1, F/FCA2 및 F/FCA3로 구성된다. The address transmission unit flip-flop consists of the F / FCA1, F / F and FCA2 / FCA3. 상기 플립-플롭들의 전송 게이트들은 PCLKD_WR 및 /PCLKD_WR에 의해 제어된다. The flip-flop of the transfer gates are controlled by the PCLKD_WR and / PCLKD_WR. 상기 NAND 게이트 NANDC3의 출력은 인버터 INVC3에 입력되고 반전되어 플립-플롭 F/FCA1으로 입력되고, 상기 NAND 게이트 NANDC4의 출력은 NAND 게이트 NANDC5에 입 력되며, NAND 게이트 NANDC5의 출력은 플립-플롭 F/FCA2로 입력된다. The output of the NAND gate NANDC3 is input to the inverter INVC3 is inverted flip-inputted to the flop F / FCA1, the output of the NAND gate NANDC4 is input to the NAND gate NANDC5, the output of NAND gate NANDC5 flip-flop F / is input to FCA2.

도 3은 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 동작을 설명하기 위한 타이밍도이다. Figure 3 is a timing chart for explaining the operation of the column address latch COL_ADD LATCH in accordance with a second embodiment of the present invention.

도 2 및 도 3을 참조하면, PCLK의 클럭 0의 저레벨에서 전송 게이트 TGC1은 오프된다. 2 and 3, the transfer gate TGC1 is off in the low level of the clock 0, the PCLK. PCLK의 클럭 1의 상승 에지에서 상기 전송 게이트 TGC1은 턴온되며 Ai를 샘플링하여 래치 LATC1으로 전송한다. The transfer gate TGC1 on the rising edge of the clock of the first PCLK is turned on by the sampling and Ai transmits the latch LATC1.

읽기 커맨드 PREAD가 활성화되면 PCLK는 NAND 게이트 NANDC1 또는 인버터 INVC1을 통해 전송 게이트 TGC3을 제어한다. If the read command is active PREAD PCLK controls the transfer gate TGC3 through NAND gate NANDC1 or inverter INVC1. PCLK의 클럭1의 상승 에지에서 상기 전송 게이트 TGC3은 턴온되고, 입력 어드레스 Ai는 샘플링되어 플립-플롭 F/FCA3의 래치 LATC8로 입력되며, 인버터 INVC6을 거쳐 출력되어 내부 클럭 PCLK에 동기된 CAi신호가 된다. The transfer gate TGC3 on the rising edge of the clock 1 of PCLK is turned on, the input address Ai is the sampling flip-are input to the latch LATC8 flop F / FCA3, is output through the inverter INVC6 the CAi signal in synchronization with the internal clock PCLK do.

한편, 읽기 커맨드 PREAD가 활성화되면 쓰기 커맨드 PWRITE는 저레벨이되므로 NAND 게이트 NANDC2의 출력은 다른 입력 PCLK에 무관하게 고레벨이된다. On the other hand, when the read command is active PREAD write command PWRITE it is because the low-level output of the NAND gate NANDC2 is a high level regardless of the other input PCLK. 따라서 PCLKD_WR은 저레벨이되고 이에 따라 제2 샘플링 경로상의 전송 게이트 TGC2는 차단되고 입력 어드레스는 샘플링되지 않는다. Therefore, the transfer gate PCLKD_WR TGC2 on the second sample path and along a low level this is cut off the input address is not sampled.

결국, 읽기 동작시의 칼럼 어드레스 버퍼는 내부 클럭 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하여 칼럼 어드레스 CAi를 내부적인 레이턴시없이 출력하게 된다. A column address buffer at the time of the end, a read operation is to sample the input address Ai on the rising edge of the internal clock PCLK, and outputs the column address CAi without internal latency.

쓰기 커맨드 PWRITE가 활성화되면 PCLK는 NAND 게이트 NANDC2를 통해 전송 게이트 TGC2를 제어한다. When a write command is active PWRITE PCLK controls the transfer gate TGC2 through NAND gate NANDC2. 먼저, PCLK의 클럭1의 상승 에지에서 입력 어드레스 Ai는 샘플링되고, LATC1에서 래치된 다음, PCLK의 클럭1의 상승 에지에서 턴온되는 전송 게이트 TGC2를 통해 래치 LATC2로 래치된다. First, the input address from the rising edge of the clock of the first PCLK Ai is sampled, is latched by the latch in LATC1 then latch LATC2 TGC2 through the transfer gate is turned on at the rising edge of the clock of the first PCLK. 이러한 일련의 샘플링 과정을 통해 샘플링된 입력 어드레스 Ai는 모드 선택회로 MSCA에 입력된다. Through such a series of the sampling process, the sampling input address Ai is inputted to the mode selection circuit MSCA.

DDR1 모드 선택 신호인 PDDR1이 고레벨이면, 이와 반전의 관계에 있는 DDR2 모드 선택 신호 PDDR2는 저레벨이 된다. When the mode selection signal is a DDR1 PDDR1 a high level, this DDR2 mode selection signal PDDR2 in the relationship between the reverse is the low level. 이에 따라 NAND 게이트 NANDC3는 샘플링된 입력 어드레스 Ai의 값에 관계없이 저레벨을 출력하게 되므로, 샘플링된 입력 어드레스 Ai를 전송할 수 없게 된다. Accordingly, NAND gate NANDC3 is therefore outputs a low-level regardless of the value of the sampled input address Ai, it is impossible to transmit a sampled input address Ai. 반면, NAND 게이트 NANDC4는 샘플링된 입력 어드레스 Ai에 대해 인버팅 기능을 수행하므로 샘플링된 입력 어드레스 Ai를 전송하게 된다. On the other hand, NAND gate NANDC4 so perform an inverting function to the sampled input address Ai transmits the sampled input address Ai. 따라서, PDDR1이 고레벨이면 DDR1 모드 동작이 수행되고, PDDR1이 저레벨, 즉 PDDR2가 고레벨이면 DDR2 모드 동작이 수행된다. Thus, if a high level is PDDR1 DDR1 mode operation is performed, PDDR1 the low level, that is, if a high level is performed PDDR2 DDR2 mode operation.

DDR1 모드 동작에서, NANDC3의 출력은 고레벨이므로, 인버터 INVC3의 출력은 저레벨이 된다. Since in DDR1 mode operation, the output of NANDC3 is high level, the output of the inverter INVC3 is a low level. 이는 플립-플롭 F/FCA1을 거쳐 NAND 게이트 NANDC5의 일측 단자에 고레벨로 입력된다. This flip-are input to the high level to one terminal of the NAND gate via a NANDC5 flop F / FCA1. 또한, PDDR1이 고레벨이므로 샘플링된 입력 어드레스 Ai는 NAND 게이트 NANDC4를 통해 NAND 게이트 NANDC5로 전송된다. Further, since the high level PDDR1 sampled input address Ai is transmitted to the NAND gate NANDC5 through NAND gate NANDC4. NANDC4의 출력은 NANDC5에 입력되어 플립-플롭 F/FCA2의 전송 게이트 TGC6에 입력된다. The output of NANDC4 is input to NANDC5 flip-flop is inputted to the transfer gate TGC6 F / FCA2. TGC6은 PCLK의 저레벨에서 턴온되므로 클럭1의 상승 에지에서 샘플링된 입력 어드레스는 PCLK의 클럭1의 하강 에지에서 다시 샘플링된다. TGC6 is therefore turned on at the low level of the input address PCLK sampled on the rising edge of the clock 1 is sampled again at the falling edge of the clock of the first PCLK. 상기 PCLK의 클럭1의 하강 에지에서 샘플링된 Ai는 래치 LATC5에서 래치되고 인버터 INVC5에서 반전된 다음, 전송 게이트 TGC7에 입력된다. Ai sampled on the falling edge of the clock of the first PCLK is input to the latch from the latch LATC5 is inverted by the inverter INVC5 Next, transfer gate TGC7. 전송 게이트 TGC7은 PCLK의 고레벨에서 턴온된다. TGC7 transfer gate is turned on at the high level of the PCLK. 따라서, TGC7은 PCLK의 클럭1의 저레벨 동안은 턴오프되고, 클럭2의 고레벨에서 턴온되므 로, 클럭2의 상승에지에서 Ai를 샘플링한다. Thus, while low-level TGC7 of PCLK clock 1 is turned off and turned on at the high level of the clock as doemeu 2, samples the Ai on the rising edge of clock 2. 클럭2의 고레벨에서 전송 게이트 TGC8은 오프되므로 클럭2의 상승 에지에서 샘플링된 Ai는 고레벨동안 래치 LATC6에 래치된다. TGC8 transfer gate in the high level of the clock 2 is therefore turned off Ai sampled on the rising edge of clock 2 is latched in the latch during the high-level LATC6. PCLK의 클럭2의 저레벨에서 전송 게이트 TGC8은 턴온되므로 클럭2의 하강 에지에서 Ai는 샘플링되고 래치 LATC7로 래치된다. Since the transfer gate is turned on at a low level of TGC8 PCLK clock 2 at the falling edge of the clock 2 Ai it is sampled and latched in the latch LATC7. Ai는 클럭2의 저레벨동안 LATC7에 래치되고 클럭3의 상승 에지에서 턴온되는 TGC9에 의해 샘플링되고 래치 LATC8 및 인버터 INVC8을 거쳐 출력되어 내부 클럭 PCLK에 동기된 CAi신호가 된다. Ai is latched in the low level of the clock LATC7 for 2 sampled by the TGC9 is turned on at the rising edge of the clock 3 is latched are outputted through the inverter and LATC8 INVC8 CAi is the signal synchronous to the clock PCLK.

따라서, DDR1 모드에서 쓰기 동작시의 칼럼 어드레스 버퍼는 내부 클럭 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고 샘플링된 입력 어드레스 Ai를 플립-플롭 F/FCA2 및 F/FCA3로 입력하여 최초 Ai의 샘플링 시간보다 2 클럭이 지연된 내부 레이턴시 2를 가지는 칼럼 어드레스 CAi를 출력하게 된다. Thus, the column address buffer during a write operation from the DDR1 mode samples the input address Ai on the rising edge of the internal clock PCLK and the sampled input address Ai flip-type a-flop F / FCA2 and F / FCA3 the first Ai sampling time than the second clock, and outputs a column address CAi having a delayed internal latency two.

DDR2 모드 동작에서, PDDR2는 고레벨이 되고, PDDR1은 저레벨이 된다. In the DDR2-mode operation, PDDR2 is a high level, PDDR1 is a low level. 쓰기 커맨드 PWRITE가 활성화되면 PCLK는 NAND 게이트 NANDC2를 통해 전송 게이트 TGC2를 제어한다. When a write command is active PWRITE PCLK controls the transfer gate TGC2 through NAND gate NANDC2. PCLK의 클럭1의 상승 에지에서 샘플링된 입력 어드레스 Ai는 NAND 게이트 NANDC3에 입력된다. The input address sampled on the rising edge of the clock of the first PCLK Ai is input to the NAND gate NANDC3. NANDC3는 샘플링된 입력 어드레스 Ai를 반전하고, 반전된 신호는 인버터 INVC3에 입력되고, 인버터 INV3는 NAND 게이트 NANDC3의 출력을 반전한다. NANDC3 is inverted the sampled input address Ai and the inverted signal is input to the inverter INVC3, the inverter INV3 inverts the output of NAND gate NANDC3.

전송 게이트 TGC4는 PCLK의 저레벨에서 턴온되므로 PCLK의 클럭1의 고레벨 구간에서는 턴오프되고 클럭1의 저레벨에서 턴온된다. TGC4 transfer gate is turned on at a low level because of the high level period of the PCLK is turned off and the clock of the first PCLK is turned from the low level of the clock 1. 따라서 TGC4는 PCLK의 클럭1의 하강 에지에서 Ai를 샘플링한다. Thus TGC4 samples the Ai on the falling edge of the clock of the first PCLK. TGC4에서 샘플링된 신호는 래치 LATC3에 입력되어 래치된다. The signal sampled at TGC4 is latched in the input latch LATC3.

전송 게이트 TGC5는 PCLK의 저레벨에서 턴오프되고 고레벨에서 턴온되므로 PCLK의 클럭1의 저레벨동안 턴오프되고 LATC3에 입력된 신호는 래치된 상태를 유지한다. Transfer gate TGC5 is therefore turned off and turned on at the high level in the low level during the low level of the clock PCLK is turned off first in the PCLK signal input to the LATC3 maintains the latched state. PCLK의 레벨이 상승하여 클럭2의 고레벨이 되면 TGC5는 턴온되고 LATC3에 래치된 신호는 인버터 INVC4를 거쳐 래치 LATC4로 입력된다. When the level of the PCLK rises the high level of the clock TGC5 2 is turned-on and latched in LATC3 signal is input through an inverter to latch INVC4 LATC4. 따라서, 전송 게이트 TGC5는 PCLK의 클럭2의 상승 에지에서 LATC3에 래치된 신호를 샘플링한다. Thus, the transfer gate TGC5 samples the signals latched in on the rising edge of clock 2 LATC3 of PCLK.

DDR2 모드에서 PDDR1은 저레벨이므로 NAND 게이트 NANDC4의 출력은 샘플링된 입력 어드레스 Ai에 관계없이 고레벨이되며, 이는 NANDC5의 입력 단자들 중의 하나에 입력된다. The output of NAND gate NANDC4 PDDR1 in DDR2 mode because the low level becomes the high level, regardless of the sampled input address Ai, which is input to one of input terminals of NANDC5. NANDC4의 고레벨 출력에 의해 래치 LATC4는 래치된 신호를 NAND 게이트 NANDC5를 통해 전송 게이트 TGC6으로 전송할 수 있다. Latch LATC4 by the high level output of NANDC4 is the latched signal can be transmitted to the transfer gate TGC6 through NAND gate NANDC5.

TGC6은 PCLK의 고레벨에서 턴오프되고 저레벨에서 턴온되므로, PCLK의 클럭2의 고레벨 구간에서 턴오프되어 LATC4에 입력된 신호는 래치된 상태를 유지한다. TGC6 is therefore turned off and turned on at a low level from the high level of PCLK, is turned off at the high level period of clock 2 of the PCLK signal input to the LATC4 maintains the latched state. PCLK의 클럭2의 저레벨 구간에서 TGC6은 턴온되므로 LATC4에 래치된 신호는 NANDC5를 거치고 전송 게이트 TGC6을 통해 래치 LATC5에 입력된다. In the low-level period of the clock PCLK 2 TGC6 is because the turn-on signal is latched in LATC4 undergoing NANDC5 is input to the latch through a transmission gate LATC5 TGC6. 따라서, TGC6는 PCLK의 클럭2의 하강 에지에서 LATC4에 래치된 신호를 샘플링한다. Thus, TGC6 samples the signals latched in on the falling edge of the clock LATC4 2 of PCLK.

TGC7은 PCLK의 저레벨에서 턴오프되고 고레벨에서 턴온되므로, PCLK의 클럭2의 저레벨 구간에서 턴오프되어 LATC5에 입력된 신호는 래치된 상태를 유지한다. TGC7 is therefore turned off and turned on at the high level from the low level of PCLK, is turned off at the low level period of the clock 2 of the PCLK signal input to the LATC5 maintains the latched state. PCLK의 클럭3의 고레벨 구간에서 TGC7은 턴온되므로 LATC5에 래치된 신호는 인버터 INVC5를 거치고 전송 게이트 TGC7을 통해 래치 LATC6에 입력된다. In the high level period of the clock PCLK 3 TGC7 it is because the turn-on signal to the latch LATC5 undergoes INVC5 the inverter is input to the latch through a transmission gate LATC6 TGC7. 따라서, TGC7은 PCLK의 클럭3의 상승 에지에서 LATC5에 래치된 신호를 샘플링한다. Thus, TGC7 should sample the signal latched on the rising edge of the PCLK clock LATC5 3.

TGC8은 PCLK의 저레벨에서 턴온되고 고레벨에서 턴오프되므로, PCLK의 클럭3 의 고레벨 구간에서 턴오프되어 LATC6에 입력된 신호는 래치된 상태를 유지한다. TGC8 is turned on at a low level because of the PCLK turned off at a high level, is turned off at the high level period of the clock 3 of the PCLK signal input to the LATC6 maintains the latched state. PCLK의 클럭3의 저레벨 구간에서 TGC8은 턴온되므로 LATC6에 래치된 신호는 전송 게이트 TGC8을 통해 래치 LATC7에 입력된다. In the low-level period of the clock PCLK TGC8 3 is turned on, so the signal latched in LATC6 is input to the latch through a transmission gate LATC7 TGC8. 따라서, TGC8는 PCLK의 클럭3의 하강 에지에서 LATC6에 래치된 신호를 샘플링한다. Thus, TGC8 samples the signals latched in on the falling edge of PCLK clock LATC6 3.

TGC9은 PCLK의 고레벨에서 턴온되고 저레벨에서 턴오프되므로, PCLK의 클럭3의 저레벨 구간에서 턴오프되어 LATC7에 입력된 신호는 래치된 상태를 유지한다. TGC9 is turned on at the high level of the PCLK so turned off at the low level, is turned off at the low level period of the clock 3 of the PCLK signal input to the LATC7 maintains the latched state. PCLK의 클럭4의 고레벨 구간에서 TGC9은 턴온되므로 LATC7에 래치된 신호는 전송 게이트 TGC9을 통해 래치 LATC8에 입력된다. In the high level period of the clock 4 the PCLK TGC9 is turned on, so the signal latched in LATC7 is input to the latch through a transmission gate LATC8 TGC9. 따라서, TGC9는 PCLK의 클럭4의 상승 에지에서 LATC7에 래치된 신호를 샘플링하고 래치 LATC8로 전송한다. Thus, TGC9 samples the signals latched in on the rising edge of PCLK clock LATC7 4, and sends it to the latch LATC8.

LATC8에 입력된 신호는 인버터 INVC6을 거쳐 출력되어 내부 클럭 PCLK에 동기된 CAi신호가 된다. The signal input to the LATC8 is output through the inverter INVC6 CAi is the signal synchronous to the clock PCLK.

따라서, DDR2 모드에서 쓰기 동작시의 칼럼 어드레스 버퍼는 내부 클럭 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고 샘플링된 입력 어드레스 Ai를 플립-플롭 F/FCA1, F/FCA2 및 F/FCA3로 입력하여 최초 Ai의 샘플링 시간보다 3 클럭이 지연된 내부 레이턴시 3을 가지는 칼럼 어드레스 CAi를 출력하게 된다. Thus, the column address buffer during a write operation in the DDR2 mode samples the input address Ai on the rising edge of the internal clock PCLK and the sampled input address Ai flip-type a-flop F / FCA1, F / FCA2 and F / FCA3 first three clocks than the sampling time of the Ai, and outputs a column address CAi having a delayed internal latency 3.

실시예 3 Example 3

도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 칼럼 디코더 COLDEC의 동작을 설명하기 위한 블록도이다. Figure 4a to Figure 4d is a block diagram for explaining the operation of the column decoder COLDEC according to a third embodiment of the present invention.

본 발명에 따른 칼럼 디코더 COLDEC는 모드 선택 신호에 따라 1개 또는 2개 의 칼럼 어드레스를 무시하고 디코딩한다. COLDEC column decoder in accordance with the present invention ignores one or two of the column address, and decoded in accordance with the mode selection signal.

도 4a를 참조하면, 본 발명에 따른 DDR1-1 모드에서의 칼럼 디코더가 도시된다. Referring to Figure 4a, the column decoder in DDR1-1 mode in accordance with the present invention. 상기 실시예1에서 개시된바대로 DDR1 모드에서는 4개의 디코딩 블록들중 2개의 디코딩 블록을 선택하여 디코딩한다. As bar forth in Example 1 DDR1 mode, the decoding by selecting the two decoded blocks of four decoded blocks. DDR1-1 모드는 순차적으로 배열된 4개의 디코딩 블록중에서 홀수번째 디코딩 블록들중의 하나를 선택하고, 동시에 짝수번째 디코딩 블록들중의 하나를 선택한다. DDR1-1 mode, selects one of the odd-numbered decoded block among the four decode blocks arranged one by one, and at the same time selects one of the even-numbered decoding block. 상기 칼럼 디코더는 EVENCD0, ODDCD0, EVENCD1 및 ODDCD1 으로 이루어진 4개의 블록들로 구성되며, 상기 블록들은 순차적으로 배열된다. Said column decoder is composed of four blocks consisting of EVENCD0, ODDCD0, EVENCD1 and ODDCD1, the blocks are sequentially arranged. 디코딩 블록 EVENCD0은 서브 디코딩 블록들 EVEN00 및 EVEN01으로 이루어지며, 디코딩 블록 ODDCD0은 서브 디코딩 블록들 ODD00 및 ODD01으로 이루어지고, 디코딩 블록 EVENCD1은 서브 디코딩 블록들 EVEN10 및 EVEN11로 이루어지며, 디코딩 블록 ODDCD1은 서브 디코딩 블록들 ODD10 및 ODD11로 이루어진다. Decoding block EVENCD0 is made to the EVEN00 and EVEN01 sub-decoded block, the decoding block ODDCD0 is made of the ODD00 and ODD01 sub-decoded block, the decoding block EVENCD1 is formed of the sub-decoding block EVEN10 and EVEN11, decoding block ODDCD1 sub the decoding block takes place and as ODD10 ODD11.

상기 칼럼 디코더는 입력되는 m개의 칼럼 어드레스에 대해 2 m 개의 칼럼 선택 라인을 가지며, 각각의 서브 디코딩 블록은 디코딩되는 n개의 어드레스에 대해 2 n 개의 칼럼 선택 라인들을 가진다. The column decoder 2 has m number of column selection lines for the m number of column address is inputted, each of the sub-block decoding has a 2 n number of column select lines for the n number of the address which is decoded. 또한 하나의 디코딩 블록에서 서브 블록은 상보적으로 선택된다. In addition, in a decoding block sub-block is selected complementarily. 서브 블록에 대한 상보적인 선택은 하나의 칼럼 어드레스를 이용하여 실현한다. Complementary to the selection of the sub-block is realized by using one of the column address.

DDR1-1 모드에서는 EVEN00 내지 EVEN11의 서브-블록들이 하나의 디코딩 단위가 되며, ODD00 내지 ODD11의 서브-블록들이 또 다른 하나의 디코딩 단위가 된다. In DDR1-1 mode EVEN00 EVEN11 to the sub-blocks and one of the decoding units, the ODD00 to ODD11 sub-blocks is another one of the decoding unit. 프리 디코딩된 하나의 어드레스를 이용하여 EVENCD0 또는 EVENCD1은 상보적으로 선 택된다. Using the pre-decoded address one or EVENCD0 EVENCD1 is selected with the complementary line. 동시에 ODDCD0 또는 ODDCD1는 상보적으로 선택된다. At the same time or ODDCD0 ODDCD1 is selected complementarily. 4개의 디코딩 블록에서 2개를 선택하며, 각각 선택된 디코딩 블록에서 또 다른 하나의 어드레스를 이용하여 서브 디코딩 블록을 선택한다. Selecting two from four decoded block, using another one address from each of the selected decoded block to select the sub-block decoding. 결국, 8개의 서브 디코딩 블록 중에서 2개의 서브 디코딩 블록이 선택되고 선택된 각각의 서브 디코딩 블록에 입력되는 n개의 어드레스는 디코딩되어 2 n 개의 칼럼 선택 라인들중의 하나를 활성화시킨다. End, n of the address input to the eight sub-block decoding each sub-block decoding, two decoding sub-block selection is selected from is decoded to activate one of the 2 n of column select lines. 따라서, DDR1 모드에서는 1DQ당 2개의 칼럼 선택 라인이 활성화 되며, 활성화된 칼럼 선택 라인을 통해 칼럼 선택 신호는 칼럼 선택 게이트를 제어하여 비트 라인 BL과 /비트 라인 /BL을 각각 로컬 데이터 라인 LIO 와 /LIO에 연결한다. Thus, DDR1 mode, two column select lines are activated and, through the activated column select line column selection signals are respectively the bit lines BL and / bit line / BL and controls the column selection gate the local data lines LIO per 1DQ and / connect the LIO.

본 실시예에 따라 상기 도 4a에서는, 각각의 서브 디코딩 블록에는 프리디코더의 출력 라인들 DCA2 내지 DCA7상의 칼럼 어드레스가 디코딩될 수 있다. In the accordance with the present embodiment Fig. 4a, there is a column address on the output of the predecoder lines DCA2 DCA7 to be decoded each of the sub-block decoding. 또한, 하나의 디코딩 블록내에서 서브 디코딩 블록의 선택은 프리 디코딩된 어드레스들중, 최상위 어드레스에 의해 이루어진다. Further, within a block select decoding of the sub-block decoding is achieved by one of the pre-decoded address, the top address. 따라서, DCA9에의해 서브 디코딩 블록은 선택된다. Thus, by the sub-block by decoding DCA9 it is selected.

또한, 디코딩 블록의 선택은 칼럼 어드레스들중 최하위 어드레스 CA0를 무시하고 CA1의 레벨에 따라 실현된다. Further, the selection of a decoding block is ignoring the least significant address of the column address CA0 and realized in accordance with the level of CA1. 칼럼 어드레스의 입력라인들 DCA1E 및 DCA1O상의 CA1이 저레벨이면 DCA1BE 및 DCA1BO 라인들이 활성화 되므로, EVENCD0 및 EVENCD1중에서 EVENCD0이 선택되고, ODDCD0 및 ODDCD1중에서 ODDCD0이 선택된다. Since the CA1 on the input line of the column address and DCA1E DCA1O low level when DCA1BE and DCA1BO lines are activated, the EVENCD0 selected from EVENCD0 and EVENCD1, the ODDCD0 is selected from ODDCD0 and ODDCD1. 또한 DCA9E상의 CA9가 저레벨이면 DCA9BE 라인이 활성화되어, 선택된 EVENCD0중 서브 디코딩 블록인 EVEN00이 선택되고, DCA9O상의 CA9가 저레벨이면 DCA9BO 라인이 활성화되어 선택된 ODDCD0중 서브 디코딩 블록인 ODD00이 선택된다. In addition, when the low level on the DCA9E CA9 is DCA9BE line is activated, the selection is selected EVENCD0 of sub-blocks, the decoded EVEN00 is, when the low level is CA9 on DCA9O DCA9BO line is activated is selected selected ODDCD0 of the sub-block decoding of ODD00. 선택된 서브 디코딩 블록들 EVEN00과 ODD00은 입력되는 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<0~63> 라인들중 하나 및 CSL_O0<0~63> 라인들중 하나를 활성화한다. The selected sub-block decoding EVEN00 ODD00 and activates one of the one of the decodes the addresses CA2 to CA7 input CSL_E0 <0 ~ 63> lines and CSL_O0 <0 ~ 63> line. 따라서 EVEN00에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD00에 의해 칼럼 선택 라인들중 하나가 활성화된다. Therefore, one of the column select lines by EVEN00 is activated and one of the column select lines are activated by ODD00. 또한 CA9가 고레벨이면, 선택된 EVENCD0중 서브 디코딩 블록인 EVEN01이 선택되고, 선택된 ODDCD0중 서브 디코딩 블록인 ODD01이 선택된다. CA9 is also a high level, the selected EVENCD0 of the sub-block decoding of EVEN01 is selected, the selected ODDCD0 of the sub-block decoding of ODD01 is selected. 선택된 서브 디코딩 블록들 EVEN01과 ODD01은 입력되는 칼럼 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<64~127> 라인들중 하나 및 CSL_O0<64~127> 라인들중 하나를 활성화한다. The selected sub-block decoding EVEN01 ODD01 and activates one of the one of the column address is input by decoding the CA2 to CA7 CSL_E0 <64 ~ 127> lines and CSL_O0 <64 ~ 127> line. 따라서 EVEN01에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD01에 의해 칼럼 선택 라인들중 하나가 활성화된다. Therefore, one of the column select lines by EVEN01 is activated and one of the column select lines are activated by ODD01.

CA1이 고레벨이면 EVENCD0 및 EVENCD1중에서 EVENCD1이 선택되고, ODDCD0 및 ODDCD1중에서 ODDCD1이 선택된다. If CA1 is a high level EVENCD1 selected from EVENCD0 and EVENCD1, the ODDCD1 is selected from ODDCD0 and ODDCD1. 또한 CA9가 저레벨이면, 선택된 EVENCD1중 서브 디코딩 블록인 EVEN10이 선택되고, 선택된 ODDCD1중 서브 디코딩 블록인 ODD10이 선택된다. If the CA9 is also a low level, the selected block is selected and the sub-decoding the EVEN10 of EVENCD1, the sub-block decoding of ODD10 is selected in the selection ODDCD1. 선택된 서브 디코딩 블록들 EVEN10과 ODD10은 입력되는 칼럼 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<128~191> 라인들중 하나 및 CSL_O0<128~191> 라인들중 하나를 활성화한다. The selected sub-block decoding EVEN10 ODD10 and activates one of the one of the column address is input by decoding the CA2 to CA7 CSL_E0 <128 ~ 191> lines and CSL_O0 <128 ~ 191> line. 따라서 EVEN10에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD10에 의해 칼럼 선택 라인들중 하나가 활성화된다. Therefore, one of the column select lines by EVEN10 is activated and one of the column select lines are activated by ODD10. 또한 CA9가 고레벨이면, 선택된 EVENCD1중 서브 디코딩 블록인 EVEN11이 선택되고, 선택된 ODDCD1중 서브 디코딩 블록인 ODD11이 선택된다. CA9 is also a high level, the EVEN11 the selected sub-block decoding of the selected EVENCD1, the sub-block decoding of ODD11 is selected in the selection ODDCD1. 선택된 서브 디코딩 블록들 EVEN11과 ODD11은 입력되는 칼럼 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<192~255> 라인들중 하나 및 CSL_O0<192~255> 라인들중 하나를 활성화한다. The selected sub-block decoding EVEN11 ODD11 and activates one of the one of the column address is input by decoding the CA2 to CA7 CSL_E0 <192 ~ 255> lines and CSL_O0 <192 ~ 255> line. 따라서 EVEN11에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD11에 의해 칼럼 선택 라인들중 하나가 활성화된다. Therefore, one of the column select lines by EVEN11 is activated and one of the column select lines are activated by ODD11.

따라서, CA1이 저레벨이면 EVEN00 및 EVEN01이 선택되고 CA9의 레벨에 따라 EVEN00 또는 EVEN01중의 하나의 서브 디코딩 블록이 선택되며 CA1이 고레벨이면 EVEN10 및 EVEN11이 선택되고 CA9의 레벨에 따라 EVEN10 또는 EVEN11중의 하나의 서브 디코딩 블록이 선택된다. Thus, if CA1 the low level EVEN00 and EVEN01 is selected and in accordance with the level of CA9 to choose a sub-decoding blocks of EVEN00 or EVEN01 and the one selected is CA1 high level EVEN10 and EVEN11 and EVEN10 or EVEN11 according to the level of CA9 the decoded sub-block is selected. 또한, CA1이 저레벨이면 ODD00 및 ODD01이 선택되고 CA9의 레벨에 따라 ODD00 또는 ODD01중의 하나의 서브 디코딩 블록이 선택되며 CA1이 고레벨이면 ODD10 및 ODD11이 선택되고 CA9의 레벨에 따라 ODD10 또는 ODD11중의 하나의 서브 디코딩 블록이 선택된다. Further, if CA1 the low level ODD00 and ODD01 is selected and in accordance with the level of CA9 to choose a sub-decoding blocks of ODD00 or ODD01 and the one selected is CA1 high level ODD10 and ODD11 and ODD10 or ODD11 according to the level of CA9 the decoded sub-block is selected.

DDR1-1 모드에서의 칼럼 디코더의 특징은 단위 데이터 입출력(1DQ)에 대해 2개의 데이터를 엑세스하기 위해 입력되는 하나의 CAi에 대해 EVENCD 블록과 ODDCD 블록에서 동시에 2개의 칼럼 선택 라인들을 엑세스한다는 것이다. Features of the column decoder in DDR1-1 mode is that the access of the two column select lines simultaneously on EVENCD block and ODDCD block for one CAi is input in order to access the two data on the data input and output unit (1DQ). 또한, EVENCD 블록과 ODDCD 블록이 서로 교차하여 위치한다는 데 있다. In addition, the block and EVENCD ODDCD block having that cross to each other.

도 4b는 도 4a에서 개시된 DDR1 모드 동작과 겸용으로 사용되는 DDR2 모드에서의 칼럼 디코더를 도시한 블록선도이다. Figure 4b is a block diagram showing a column decoder in the mode used by the DDR2 DDR1 mode operation and the combination set forth in Figure 4a.

도 4b를 참조하면, 각각의 EVENCD 및 ODDCD 블록의 구조는 도 4a와 동일하다. Referring to Figure 4b, each of the structures of EVENCD and ODDCD block is the same as Figure 4a. 다만, DDR2 모드에서는 EVENCD0 또는 EVENCD1 블록을 선택하고, ODDCD0 또는 ODDCD1 블록을 선택하는 CA1의 입력을 무시한다. However, DDR2 mode, selects a EVENCD0 or EVENCD1 block, ignoring the input of CA1 to select the ODDCD0 or ODDCD1 block. 따라서, 2개의 EVENCD 블록에서 동시에 칼럼 선택 라인들을 엑세스할 수 있으며, 2개의 ODDCD 블록에서 동시에 칼 럼 선택 라인들을 엑세스할 수 있다. Therefore, it is possible to access the two column select lines simultaneously on EVENCD block, it is possible to access the Column select line at the same time in two ODDCD block. 결국, 상기 도 4b에 도시된 디코딩 블록들 EVENCD0, ODDCD0, EVENCD1 및 ODDCD1은 어드레스 입력에 대해 모두 선택되고 각 디코딩 블록에 상응하는 칼럼 선택 라인들을 활성화한다. In the end, the decoded blocks EVENCD0, ODDCD0, EVENCD1 and ODDCD1 shown in Figure 4b is selected for both the address input and activates the column select lines corresponding to each decoded block. 다만, DCA9는 하나의 블록에서 서브-블록을 지정하는데 사용되나 CA0 및 CA1은 디코딩 블록의 선택과정에서 무시된다. However, the sub DCA9 in one block - but is used to specify a block CA0 and CA1 are neglected during the selection process of the decoding block.

예컨대, CA2~7 및 CA9의 로직에 따라 4개의 블록은 각각 128개의 칼럼 선택 라인들중의 하나를 엑세스한다. For example, the four blocks in accordance with the logic of the CA2 and CA9 ~ 7 is to access one of the 128 column select lines, respectively. CA9가 저레벨이면, EVEN00, ODD00, EVEN10 및 ODD10 의 서브-블록이 선택되고 선택된 각각의 서브-블록에 입력되는 DCA2~7E 또는 DCA2~7O 라인상의 CA2~7의 로직에 따라 64개의 칼럼 선택 라인들중의 하나가 선택된다. If the CA9 is low level, EVEN00, ODD00, EVEN10 and sub ODD10 - the DCA2 ~ 7E or DCA2 ~ 7O CA2 ~ 7 64 of column select lines in accordance with the logic of the on-line input to the block-block is selected and the respective sub-selection the one is selected. 또한, CA9가 고레벨이면, EVEN01, ODD01, EVEN11 및 ODD11 의 서브-블록이 선택되고 선택된 각각의 서브-블록에 입력되는 CA2~7의 로직에 따라 64개의 칼럼 선택 라인들중의 하나가 선택된다. In addition, when CA9 is high level, EVEN01, ODD01, EVEN11 and sub ODD11 - is one of the sixty-four column select lines are selected in accordance with the logic of the CA2 ~ 7 input to the block-selecting the block and each sub selected.

따라서, 도 4b에 도시된 DDR2 모드 동작을 수행하는 칼럼디코더의 특징은 4개의 블록에서 동시에 칼럼 선택 라인를 엑세스하므로 단위 데이터 입출력당 4개의 데이터를 엑세스할 수 있다는 것이다. Thus, that it is also characteristic of the column decoder that perform the DDR2 mode operation shown in 4b it can access the data units per four data input and output at the same time it accesses the column selecting rainreul in four blocks. 또한, 상기 도 4a에 도시된 칼럼 어드레스의 구조와 동일하므로 CAi중 2개의 칼럼 어드레tm를 무시하면 DDR2 모드로 동작하고, CAi중 하나의 칼럼 어드레스를 무시하면 DDR1-1 모드로 동작할 수 있다는 것이다. Further, that it is also the same as the column address of the structure shown in 4a Ignoring the two columns eodeure tm of CAi when operating in DDR2 mode, ignoring the one of the column address CAi can operate in mode DDR1-1 .

도 4c는 DDR1-2 모드 동작을 수행하는 칼럼 디코더를 도시한 블록선도이다. Figure 4c is a block diagram showing a column decoder for performing DDR1-2 mode operation.

상기 DDR1-2 모드 동작은 DDR1 동작의 하나로 순차적으로 배열된 4개의 디코딩 블록들중 첫째와 둘째 디코딩 블록들중 하나를 선택하고, 동시에 셋째와 넷째 디코딩 블록들중 하나를 선택한다. The DDR1-2 mode operation selecting one of the first and second decoding one block of the sequence of four decoded blocks arranged in a DDR1 operation and, at the same time, selects one of the third and fourth decoding block.

도 4c를 참조하면, 2 개의 EVENCD 블록들이 연속으로 배치되고, 이어서 2개의 ODDCD 블록들이 연속으로 배치된다. Referring to Figure 4c, the two EVENCD blocks are arranged in a row, it is then arranged in a two ODDCD blocks are continuous. DDR1-2 모드에서는 EVENCD 블록에서 하나의 칼럼 선택 라인을 엑세스하고 동시에 ODDCD 블록에서 또 다른 하나의 칼럼 선택 라인을 엑세스하는점은 도4a에서 개시된 바와 동일하다. DDR1-2 mode, the access point to the one of the column select lines in EVENCD block and at the same time also access the other one of the column select lines in ODDCD block is the same as disclosed in Figure 4a. DCA1E 상의 CA1 및 DCA9E 상의 CA9가 모두 저레벨이면, EVEN00 서브-블록이 선택되어 입력되는 DCA2~7E 라인들상의 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<0~63> 중의 하나가 엑세스된다. If the CA9 on CA1 and DCA9E on DCA1E both low level, EVEN00 sub- one of the blocks of DCA2 ~ 7E line 64 of column select lines according to the CA2 ~ 7 on the selected input CSL_E <0 ~ 63> is accessed. CA1이 저레벨이고 CA9가 고레벨이면, EVEN01 서브-블록이 선택되어 입력되는 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<64~127> 중의 하나가 엑세스된다. If CA1 is low level and the high level CA9, EVEN01 sub-64 column select lines in one of CSL_E <64 ~ 127> is accessed according to the CA2 ~ 7 is the block type is selected. CA1이 고레벨이고 CA9가 저레벨이면, EVEN10 서브-블록이 선택되어 입력되는 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<128~191> 중의 하나가 엑세스된다. If CA1 is high level and the low level CA9, EVEN10 sub-64 column select lines in one of CSL_E <128 ~ 191> is accessed according to the CA2 ~ 7 is the block type is selected. CA1이 고레벨이고 CA9가 고레벨이면, EVEN11 서브-블록이 선택되어 입력되는 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<192~255> 중의 하나가 엑세스된다. If CA1 is high level, and CA9 is at high level, EVEN11 sub-64 column select lines in one of CSL_E <192 ~ 255> is accessed according to the CA2 ~ 7 is the block type is selected.

따라서, CA1이 저레벨이면 EVEN00 및 EVEN01이 선택되고 CA9의 레벨에 따라 EVEN00 또는 EVEN01중의 하나의 서브-블록이 선택된다. Thus, if the low level EVEN00 CA1 and EVEN01 is selected and one of the sub-EVEN00 EVEN01 or according to the level of CA9 - the block is selected.

ODDCD블럭들에 대해서도 동일한 원리가 적용되므로 상세한 설명은 생략키로 한다. Because the same principles applied to the block ODDCD detailed description thereof will be omitted key.

DDR1 모드에서의 칼럼 디코더의 특징은 단위 데이터 입출력당 2개의 칼럼 선택 라인들을 엑세스한다는 것이다. Features of the column decoder in DDR1 mode is that the access of the two column select lines per unit of data input and output. 또한, EVENCD 블록과 ODDCD 블록이 서로 연속하여 위치한다는 데 있다. In addition, the block and EVENCD ODDCD block having that successively each other.

도 4d는 도 4c에서 개시된 DDR1-2 모드 동작과 겸용으로 사용되는 DDR2 모드에서의 칼럼 디코더를 도시한 블록선도이다. Figure 4d is a block diagram showing a column decoder in the mode used by the DDR2 DDR1-2 mode operation and the combination set forth in Figure 4c.

도 4d를 참조하면, 각각의 EVENCD 및 ODDCD 블록의 구조는 도 4c와 동일하다. Referring to Figure 4d, respectively, of the structure of EVENCD and ODDCD block is the same as Figure 4c. 다만, DDR2 모드에서는 EVENCD 블록들을 서로 구분하는 컬럼 어드레스 CA1의 데이터를 무시한다. However, DDR2 mode ignores the CA1 of the column address data to distinguish between the EVENCD block each other. 따라서, 2개의 EVENCD 블록에서 동시에 칼럼 선택 라인들을 엑세스할 수 있다. Therefore, it is possible to access the column select lines simultaneously on two EVENCD block. 또한, CA1은 DDR1 모드에서 ODDCD 블록들을 서로 구분하는 역할을 하나, DDR2 모드에서는 이를 무시하므로 도시된 2개의 ODDCD 블록 각각은 동시에 칼럼 선택 라인들을 엑세스할 수 있다. In addition, the CA1 one serves to distinguish them from the DDR1 ODDCD block mode, the DDR2 mode each of the two blocks shown ODDCD ignores this, at the same time it is possible to access the column select lines. 다만, CA9는 하나의 블록에서 서브-블록을 지정하는데 사용된다. However, CA9 is a sub-block on one of - is used to specify a block.

예컨대, CA2~7 및 CA9의 로직에 따라 4개의 블록은 각각 128개의 칼럼 선택 라인들중의 하나를 엑세스한다. For example, the four blocks in accordance with the logic of the CA2 and CA9 ~ 7 is to access one of the 128 column select lines, respectively. CA9가 고레벨이면, EVEN01, EVEN11, ODD01, 및 ODD11 의 서브-블록이 선택되고 선택된 서브-블록에 입력되는 CA2~7의 로직에 따라 64개의 칼럼 선택 라인들중의 하나가 선택된다. If the CA9 is at high level, EVEN01, EVEN11, ODD01, and ODD11 sub-selection block and the selected sub-one of the 64 column select lines in accordance with the logic of the CA2 ~ 7 input to the block are selected.

따라서, 도 4d에 도시된 DDR2 모드 동작을 수행하는 칼럼디코더의 특징은 4개의 블록에서 동시에 칼럼 선택 라인를 엑세스하므로 단위 데이터 입출력당 4개의 데이터를 엑세스할 수 있다는 것이다. Thus, that it is also characteristic of the column decoder that perform the operation shown in the DDR2 mode 4d is possible to access the four data per unit of data input and output at the same time it accesses the column selecting rainreul in four blocks. 또한, 상기 도 4c에 도시된 칼럼 어드레스의 구조와 동일하므로 CAi중 2개의 어드레스를 무시하면 DDR2 모드로 동작하고, CAi중 하나의 어드레스를 무시하면 DDR1 모드로 동작할 수 있다는 것이다. In addition, it is that even if the same as that of the column address as shown in 4c ignores two address of CAi when operating in DDR2 mode, ignoring the one address of CAi operable to DDR1 mode.

실시예 4 Example 4

도 5a 내지 도 5b는 본 발명의 제4 실시예에 따른 코어부 CORE SECTION의 셀 어레이의 구조를 도시한 블록도들이다. Figure 5a to Figure 5b are a block diagram showing a structure of a cell array of the core portion CORE SECTION according to a fourth embodiment of the present invention.

도 5a는 DDR1-1 모드 동작과 DDR2 모드 동작을 선택적으로 수행하는 셀 어레이를 도시한 블록도이다. Figure 5a is a block diagram showing a cell array and selectively performing the DDR1-1 mode operation and the DDR2-mode operation.

도 5a를 참조하면, EVEN0 어레이, ODD0 어레이, EVEN1 어레이, ODD1 어레이가 순차적으로 배치되며, 각각의 어레이는 로컬 데이터선 LIO를 가진다. Referring to Figure 5a, is the EVEN0 array, ODD0 array, EVEN1 array, ODD1 arrays arranged in sequential order, each array has a local data line LIO. EVEN0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_E0에 연결되며, LIO_E0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_E0에 연결된다. EVEN0 array via a plurality of column select gate and the local data line connecting to LIO_E0, LIO_E0 is coupled to global data lines to the global data GIO_E0 through the selection gate. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다. The global data select gate is controlled by the signal connected the local data lines and global initiator PLGIOCON line.

ODD0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_O0에 연결되며, LIO_O0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_O0에 연결된다. ODD0 array via a plurality of column select gate and the local data line connecting to LIO_O0, LIO_O0 is coupled to global data lines to the global data GIO_O0 through the selection gate. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다. The global data select gate is controlled by the signal connected the local data lines and global initiator PLGIOCON line.

EVEN1 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_E1에 연결되며, LIO_E1은 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_E1에 연결된다. EVEN1 array via a plurality of column select gate and the local data line connecting to LIO_E1, LIO_E1 is coupled to global data lines to the global data GIO_E1 through the selection gate. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다. The global data select gate is controlled by the signal connected the local data lines and global initiator PLGIOCON line.

ODD1 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_O1에 연결되며, LIO_O1은 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_O1에 연 결된다. ODD1 array via a plurality of column select gate and the local data line connecting to LIO_O1, LIO_O1 GIO_O1 is connected to the global data line via a global data select gate. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다. The global data select gate is controlled by the signal connected the local data lines and global initiator PLGIOCON line.

DDR1-1 모드 동작에서 상기 도 5a에 도시된 각각의 셀 어레이는 상기 도 4a에 도시된 칼럼 디코더에 대응된다. In DDR1-1 mode operation, each of the cell array shown in Figure 5a corresponds to the column decoder shown in Fig. 4a. 칼럼 디코더의 EVEN00 및 EVEN01에서 선택적으로 디코딩되는 128개의 칼럼 선택 라인은 셀 어레이 EVEN0의 다수의 BL 및 /BL에 대응한다. 128 column select lines are selectively decoded at EVEN00 EVEN01 and the column decoder corresponds to the number of the BL and / BL of the cell array EVEN0. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_E0로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_E0에 실린다. When one of the 128 column select lines is activated and, turning on the corresponding column selecting gate to this, the gate signal, the bit lines BL and / bit line / data on the BL is connected to the column selection gate is transferred to the LIO_E0, by PLGIOCON through a global data select gate turn-on in the state driven on GIO_E0.

칼럼 디코더의 EVEN10 및 EVEN11에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 EVEN1의 다수의 BL 및 /BL에 대응한다. The 128 column select lines from decoding EVEN10 EVEN11 and the column decoder corresponds to the number of the BL and / BL of the cell array EVEN1. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_E1로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_E1에 실린다. When one of the 128 column select lines is activated and, turning on the corresponding column selecting gate to this, the gate signal, the bit lines BL and / bit line / data on the BL is connected to the column selection gate is transferred to the LIO_E1, by PLGIOCON through a global data select gate turn-on in the state driven on GIO_E1.

다만, DDR1-1 모드 동작에서 칼럼 디코더 EVEN00 내지 EVEN11 의 서브-블록 들중 하나의 서브-블록만이 선택되므로, 도 5a에서도 EVEN0 어레이와 EVEN1 어레이중 선택된 서브-블록에 대응하는 하나의 어레이가 선택되어, 글로벌 데이터 선에 전송된다. However, DDR1-1 mode operation in the column decoder EVEN00 EVEN11 to the sub-block of one of the sub-array select one corresponding to a block-block, so only the selected sub-array and the selected one in Fig. 5a EVEN0 EVEN1 array It is, is sent to the global data line.

도 5a에서의 셀 어레이 ODD0는 도 4a에 도시된 ODD00 및 ODD01 서브-블록들 에 대응된다. ODD0 cell array in Figure 5a and the ODD00 ODD01 sub shown in Figure 4a - which corresponds to the block. 칼럼 디코더의 ODD00 및 ODD01에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 ODD0의 다수의 BL 및 /BL에 대응한다. The 128 column select lines from decoding ODD00 ODD01 and the column decoder corresponds to the number of the BL and / BL of the cell array ODD0. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_O0로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_O0에 실린다. When one of the 128 column select lines is activated and, turning on the corresponding column selecting gate to this, the gate signal, the bit lines BL and / bit line / data on the BL is connected to the column selection gate is transferred to the LIO_O0, by PLGIOCON through a global data select gate turn-on in the state driven on GIO_O0.

도 5a에서의 셀 어레이 ODD1는 도 4a에 도시된 ODD10 및 ODD11 서브-블록들에 대응된다. ODD1 cell array in Figure 5a and the ODD10 ODD11 sub shown in Figure 4a - which corresponds to the block. 칼럼 디코더의 ODD10 및 ODD11에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 ODD1의 다수의 BL 및 /BL에 대응한다. The 128 column select lines from decoding ODD10 ODD11 and the column decoder corresponds to the number of the BL and / BL of the cell array ODD1. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_O1로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_O1에 실린다. When one of the 128 column select lines is activated and, turning on the corresponding column selecting gate to this, the gate signal, the bit lines BL and / bit line / data on the BL is connected to the column selection gate is transferred to the LIO_O1, by PLGIOCON through a global data select gate turn-on in the state driven on GIO_O1.

다만, DDR1-1 모드 동작에서 칼럼 디코더 ODD00 내지 ODD11 의 서브-블록 들중 하나의 서브-블록만이 선택되므로, 도 5a에서도 ODD0 어레이와 ODD1 어레이중 선택된 서브-블록에 대응하는 하나의 어레이가 선택되어, 글로벌 데이터 선에 전송된다. However, DDR1-1 mode operation in the column decoder ODD00 ODD11 to the sub-block of one of the sub-array select one corresponding to a block-block, so only the selected sub-array and the selected one in Fig. 5a ODD0 ODD1 array It is, is sent to the global data line.

또한, DDR1-1 모드 동작에서는 칼럼 디코더에 입력되는 칼럼 어드레스 CAi의 로직에 따라 동시에 2개의 칼럼 선택 라인이 활성화되므로 GIO_E0 및 GIO_E1라인 중의 하나와 GIO_O0 및 GIO_O1라인 중의 하나가 동시에 활성화되고 셀 어레이에서 의 데이터가 상기 글로벌 데이터 선에 전송된다. Also, DDR1-1 mode operation in accordance with the column address CAi is input to the column decoder logic at the same time the two column select lines are activated, so one of the one and GIO_O0 and GIO_O1 line of GIO_E0 and GIO_E1 line is activated at the same time in the cell array, data are transferred to the global data line.

도 5a에 관한 설명을 읽기 동작을 중심으로 서술하였으나 쓰기 동작에서는 상술한 바와 역순의 데이터 경로를 가지게 된다. In Fig Although described mainly explains read operations with respect to 5a write operations will have the data path described above in reverse order. 즉 글로벌 데이터선을 통해 입력되는 데이터는 로컬 데이터선에 실리고 로컬 데이터선으로 전송된 데이터는 비트 라인을 통해 셀에 입력된다. I.e., the data inputted through the global data line is silrigo the local data line the data transmitted to the local data line is input to the cell through the bit line.

DDR2 모드 동작에서, EVEN0 어레이는 도 4b의 칼럼 디코더의 EVEN00 및 EVEN01 서브-블록과 대응하고 EVEN1 어레이는 칼럼 디코더의 EVEN10 및 EVEN11 서브-블록과 대응한다. In the DDR2-mode operation, EVEN0 array EVEN00 and EVEN01 sub column decoder of Fig. 4b - corresponds with the block-matching block, and EVEN1 array EVEN10 and EVEN11 sub column decoder. ODD0 어레이는 칼럼 디코더의 ODD00 및 ODD01 서브-블록과 대응하고 ODD1 어레이는 칼럼 디코더의 ODD10 및 ODD11 서브-블록과 대응한다. ODD0 array ODD00 and ODD01 sub column decoder corresponds to the block-corresponding to the block and ODD1 array ODD10 ODD11 and a sub column decoder. 서로 대응하는 셀 어레이와 칼럼 디코더의 블록 사이의 동작은 상기 DDR1-1 모드 동작에서 설명한 바와 동일하다. Operation between the cell array blocks of the column decoder corresponding to each other is the same as described above DDR1-1 mode operation. 다만, 상기 도 4b에서 도시된 바와 같이 DDR2 모드 동작에서는 단위 데이터 입출력당 동시에 4개의 칼럼 선택 신호를 활성화하므로 셀 어레이들도 4개의 데이터를 동시에 글로벌 데이터 선에 전송한다. However, the degree of the DDR2-mode operation, as shown in 4b at the same time per unit of data input and output enable four column select signal and transmits it to the global data line 4 data are also the cell array at the same time. 즉, GIO_E0, GIO_E1, GIO_O0, 및 GIO_O1에 대응하는 셀 어레이들의 데이터가 실린다. That is, GIO_E0, GIO_E1, GIO_O0, and data is carried on a cell of the array corresponding to GIO_O1.

칼럼 디코더 COLDEC에서 임의의 하나의 어드레스를 무시하고 DDR1-1 동작을 하게 되면, 셀 어레이들도 칼럼 선택 신호에 따라 2개의 글로벌 라인에 데이터를 전송한다. When the DDR1-1 operation and ignoring any one of addresses of the column decoder COLDEC, also the cell array and transfer data to two global lines according to a column selection signal. 만일, 칼럼 디코더에서 임의의 2개의 어드레스를 무시하여 DDR2 동작을 하게 되면, 모든 셀 어레이들은 선택되고 4개의 글로벌 라인에 데이터를 전송한다. If it is the operation by the DDR2 ignore any two addresses in the column decoders, are all selected cell array and transmits data to the four global line.

도 5b는 상기 도 4c에서 도시한 DDR1-2 모드 동작 및 상기 도 4d에서 도시한 DDR2 모드 동작을 선택적으로 수행할 수 있는 셀 어레이들을 도시한 블록도이다. Figure 5b is a block diagram showing a cell array which can optionally perform a DDR2 mode operation shown in the DDR1-2 mode operation and FIG. 4d shown in FIG. 4c.

도 5b를 참조하면, EVEN0 어레이, EVEN1 어레이, ODD0 어레이 및 ODD1 어레이가 순차적으로 배치되며, 각각의 어레이는 로컬 데이터 라인 LIO를 가진다. Referring to Figure 5b, and the EVEN0 array, EVEN1 array, ODD0 array and ODD1 arrays arranged in sequential order, each array has a local data lines LIO. EVEN0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터 라인 LIO_E0에 연결되며, LIO_E0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터 라인 GIO_E0에 연결된다. EVEN0 array via a plurality of column select gates coupled to local data lines LIO_E0, LIO_E0 is connected to the global data line GIO_E0 through a global data select gate. EVEN1 어레이는 다수의 칼럼 선택 게이트들을 통해 로컬 데이터 라인 LIO_E1에 연결된다. EVEN1 array is connected to the local data lines LIO_E1 via a plurality of column selection gates. 로컬 데이터 라인 LIO_E1의 일측은 PDDR2 신호가 입력되는 인버터 INVLIO_1의 출력을 제어 신호로 하는 트랜지스터 LIOCQ1_1를 통해 글로벌 데이터 라인 GIO_E0에 연결된다. One side of the local data lines are connected to global data line LIO_E1 GIO_E0 LIOCQ1_1 through the transistor that receives the output of inverter INVLIO_1 that PDDR2 signal input to the control signal. 또한, 로컬 데이터 라인 LIO_E1의 타측은 트랜지스터 LGIOCQ1_2를 통해 글로벌 데이터선 GIO_E1과 연결된다. Also, the local data line is connected to the other end LIO_E1 GIO_E1 global data line via the transistor LGIOCQ1_2. 트랜지스터 LGIOCQ1_2의 게이트 단자에는 PLGICON 및 모드 선택 신호 PDDR2를 입력으로 하는 NAND 게이트 NANDLG1의 출력을 반전하는 인버터 INVLIO_2가 연결되고 상기 인버터 INVLIO_2의 출력을 게이트 단자의 입력으로 한다. The gate terminal of the transistor, the LGIOCQ1_2 INVLIO_2 inverter for inverting the output of NAND gate NANDLG1 as input the mode selection signal and PLGICON PDDR2 connected and to the output of the inverter INVLIO_2 to the input of the gate terminal.

ODD0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터 라인 LIO_O0에 연결되며, LIO_O0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터 라인 GIO_O0에 연결된다. ODD0 array via a plurality of column select gates coupled to local data lines LIO_O0, LIO_O0 is connected to the global data line GIO_O0 through a global data select gate. ODD1 어레이는 다수의 칼럼 선택 게이트들을 통해 로컬 데이터 라인 LIO_O1에 연결된다. ODD1 array is connected to the local data lines LIO_O1 via a plurality of column selection gates. 로컬 데이터 라인 LIO_O1의 일측은 모드 선택 신호 PDDR2 신호가 입력되는 인버터 INVLIO_3의 출력을 제어 신호로 하는 트랜지스터 LIOCQ2_1을 통해 글로벌 데이터 라인 GIO_O0에 연결된다. One side of the local data lines via a transistor LIO_O1 LIOCQ2_1 to the output of the inverter INVLIO_3 which the mode selection signal PDDR2 signal input to the control signal is connected to the global data line GIO_O0. 또한, 로컬 데이터 라인 LIO_O1의 타측은 트랜지스터 LGIOCQ2_2를 통해 글로벌 데이터 라인 GIO_O1과 연결된다. Further, the side of the local data lines LIO_O1 the other is connected to the global data line via the transistor GIO_O1 LGIOCQ2_2. 트랜지스터 LGIOCQ2_2의 게이트 단자에는 PLGICON 및 PDDR2를 입력으로 하는 NAND 게이트 NANDLG2의 출력을 반전하는 인버터 INVLIO_4가 연결되고 상기 인버터 INVLIO_4의 출력을 게이트 단자의 입력으로 한다. The gate terminal of the transistor, the LGIOCQ2_2 INVLIO_4 inverter for inverting the output of NAND gate NANDLG2 to the PLGICON PDDR2 and the input is connected to an output of the inverter INVLIO_4 to the input of the gate terminal.

상기 DDR1-2 모드 동작에서 모드 선택 신호 PDDR2 신호는 저레벨이되므로 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1에 입력되는 신호는 고레벨이 되므로 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1은 턴온된다. PDDR2 signal selected from the DDR1-2 mode, the operation mode signal is a low level signal input to the transistors and LIOCQ1_1 LIOCQ2_1 is because the high level and the transistors LIOCQ1_1 LIOCQ2_1 is turned on. 상기 트랜지스터들의 턴온에 의해 LIO_E0과 LIO_E1은 글로벌 데이터선 GIO_E0를 공유한다. By the turn-on of the transistors and LIO_E0 LIO_E1 the global data lines share the GIO_E0. 또한, LIO_O0과 LIO_O1은 글로벌 데이터선 GIO_O0를 공유한다. Also, LIO_O0 and LIO_O1 share a global data line GIO_O0. 모드 선택 신호 PDDR2가 저레벨이므로 NAND 게이트들 NANDLG1 및 NANDLG2의 출력은 고레벨이되고 트랜지스터들 LGIOCQ1_2 및 LOIOCQ2_2의 게이트에는 저레벨인 VSS가 인가되므로, 트랜지스터 LGIOCQ1_2는 오프되어 로컬 데이터선 LIO_E1과 글로벌 데이터선 GIO_E1사이에는 전기적 연결이 이루어지지 않는다. The mode selection signal PDDR2 a low level because it is so NAND output of the gates NANDLG1 and NANDLG2 is a high level is applied to the low level of VSS to the gate of transistors LGIOCQ1_2 and LOIOCQ2_2, transistor LGIOCQ1_2 is off the local data line LIO_E1 and global data line GIO_E1 between there not made electrical connection. 마찬가지로 트랜지스터 LGIOCQ2_2의 오프에 의해 LIO_O1과 GIO_O1사이의 전기적 연결이 이루어지지 않는다. Similarly not be an electrical connection between the LIO_O1 GIO_O1 achieved by the OFF of the transistor LGIOCQ2_2.

DDR1-2 모드 동작에서 상기 도 5b에 도시된 각각의 셀 어레이는 상기 도 4c에 도시된 칼럼 디코더에 대응된다. In DDR1-2 mode operation, each of the cell array shown in the Figure 5b corresponds to the column decoder shown in Fig. 4c. 칼럼 디코더의 EVEN00 및 EVEN01에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 EVEN0의 다수의 BL 및 /BL에 대응한다. The 128 column select lines from decoding EVEN00 EVEN01 and the column decoder corresponds to the number of the BL and / BL of the cell array EVEN0. 또한, 칼럼 디코더의 EVEN10 및 EVEN11에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 EVEN1의 다수의 BL 및 /BL에 대응한다. In addition, the 128 column select lines from decoding EVEN10 EVEN11 and the column decoder corresponds to the number of the BL and / BL of the cell array EVEN1. 셀 어레이 EVEN0 및 EVEN1중 어느 하나가 선택되고 선택된 셀 어레이에 해당하는 128개의 칼럼 선택 라인중 하나가 활성화되면, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온된다. When the cell array of EVEN0 EVEN1 and which one is selected and one of the 128 column select lines corresponding to the selected cell array is activated, the corresponding column selecting gate to this as the gate signal is turned on. 셀 어레이 EVEN0가 선택된 경우에는 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라 인 /BL상의 데이터는 LIO_E0로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_E0에 실린다. When the cell array is selected, the bit line BL and EVEN0 / line-bit / data on the BL is connected to the column selection gate is transferred to the LIO_E0, driven on GIO_E0 through a global data select gate in the turn-on state by the PLGIOCON. 셀 어레이 EVEN1이 선택된 경우, 칼럼 선택 게이트에 연결된 비트라인 BL 및 /BL상의 데이터는 LIO_E1로 전송되고, LIOCQ를 통해 GIO_E0에 실린다. If EVEN1 cell array is selected, the bit data on the line BL and / BL connected to a column select gate is transferred to the LIO_E1, driven on GIO_E0 through LIOCQ.

또한, 셀 어레이 ODD0 및 ODD1의 어느 하나의 셀 어레이도 선택되어 해당 셀 어레이의 데이터는 GIO_O0에 실린다. In addition, any one of the cell array is also selected data of the cell array in the cell array ODD0 and ODD1 is driven on GIO_O0.

도 5b에 관한 설명을 읽기 동작을 중심으로 서술하였으나 쓰기 동작에서는 상술한 바와 역순의 데이터 경로를 가지게 된다. In Fig Although described mainly describe the read operation of the write operation 5b will have the data path described above in reverse order. 즉 글로벌 데이터선을 통해 입력되는 데이터는 로컬 데이터선에 실리고 로컬 데이터선으로 전송된 데이터는 비트 라인을 통해 셀에 입력된다. I.e., the data inputted through the global data line is silrigo the local data line the data transmitted to the local data line is input to the cell through the bit line.

DDR2 모드 동작에서 PDDR2 신호는 고레벨이되므로 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1에 입력되는 신호는 저레벨이 되고 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1은 턴오프된다. In the DDR2-mode operation PDDR2 signal is the high level signal input to the transistors and LIOCQ1_1 LIOCQ2_1 is in the low level and the transistor LIOCQ1_1 and LIOCQ2_1 is turned off. 상기 트랜지스터들의 턴오프에 의해 LIO_E0는 GIO_E0에 연결되고 LIO_E1은 GIO_E1에 연결된다. By the turn-off of the transistors it is connected to LIO_E0 GIO_E0 LIO_E1 and is connected to the GIO_E1. 또한, LIO_O0는 GIO_O0에 연결되고 LIO_O1은 글로벌 데이터선 GIO_O에 연결된다. Also, LIO_O0 is connected to GIO_O0 and LIO_O1 is the global data line connected to GIO_O. PDDR2가 고레벨이므로 NAND 게이트 NANDLG1의 및 인버터 INVLIO_2를 통해 PLGIOCON 신호는 트랜지스터 LIOCQ1_2의 게이트에 인가된다. Because the high-level PDDR2 PLGIOCON signal through a NAND gate and an inverter INVLIO_2 NANDLG1 is applied to the gate of the transistor LIOCQ1_2.

EVEN0 어레이는 도 4d의 칼럼 디코더의 EVEN00 및 EVEN01 서브-블록과 대응하고 EVEN1 어레이는 칼럼 디코더의 EVEN10 및 EVEN11 서브-블록과 대응한다. EVEN0 array EVEN00 and EVEN01 sub column decoder of Fig. 4d-block corresponding to the array and EVEN1 and EVEN10 EVEN11 sub column decoder corresponds to the block. ODD0 어레이는 칼럼 디코더의 ODD00 및 ODD01 서브-블록과 대응하고 ODD1 어레이는 칼럼 디코더의 ODD10 및 ODD11 서브-블록과 대응한다. ODD0 array ODD00 and ODD01 sub column decoder corresponds to the block-corresponding to the block and ODD1 array ODD10 ODD11 and a sub column decoder. 서로 대응하는 셀 어레이와 칼럼 디코더의 블록 사이의 동작은 상기 DDR1 모드 동작에서 설명한 바와 동일하다. Operation between the cell array blocks of the column decoder corresponding to each other is the same as described above, DDR1 mode operation. 다만, 상기 도 4d에서 도시된 바와 같이 DDR2 모드 동작에서는 단위 데이터 입출력당 동시에 4개의 칼럼 선택 신호를 활성화하므로 셀 어레이들도 4개의 데이터를 동시에 글로벌 데이터 선에 전송한다. However, the degree of the DDR2 mode operation as shown in the data input and output unit 4d at the same time, per active four column select signal and transmits it to the global data line 4 data are also the cell array at the same time. 즉, GIO_E0, GIO_E1, GIO_O0, 및 GIO_O1에 대응하는 셀 어레이들의 데이터가 실린다. That is, GIO_E0, GIO_E1, GIO_O0, and data is carried on a cell of the array corresponding to GIO_O1.

칼럼 디코더에서 임의의 1비트를 무시하여 DDR1 동작을 하게 되면, 셀 어레이들도 칼럼 선택 신호에 따라 2개의 글로벌 라인에 데이터를 전송한다. When the DDR1 motion by ignoring any one bit in the column decoder, also the cell array and transfer data to two global lines according to a column selection signal. 다만, 상기 도 5a에서의 DDR1-1 모드 동작에서는 GIO_E0 또는 GIO_E1중 하나의 라인이 셀 어레이에 따라 선택적으로 활성화되고 동시에 GIO_O0 또는 GIO_01중의 어느 하나가 선택적로 활성화되는데 반해, 상기 도 5b에서의 DDR1-2 모드 동작에서는 셀 어레이의 선택에 무관하게 GIO_E0 및 GIO_O0라인들만이 활성화된다. However, in the Fig. 5a DDR1-1 mode operation in a single line of GIO_E0 or GIO_E1 being selectively activated according to a cell array at the same time GIO_O0 or while there is any one of GIO_01 is activated selectively, FIG DDR1- in 5b in the second operation mode only the GIO_E0 and GIO_O0 line is activated, regardless of the selection of the cell array. 만일, 칼럼 디코더에서 임의의 2비트를 무시하여 DDR2 동작을 하게 되면, 모든 셀 어레이들은 선택되고 4개의 글로벌 라인에 데이터를 전송한다. If it is the operation by the DDR2 ignore any two bits from the column decoder, it is selected all the cells in the array and sends the data to the four global lines.

실시예 5 Example 5

도 6은 본 발명의 제5 실시예에 따른 데이터 입력 래치 DIN LATCH를 도시한 회로도이다. Figure 6 is a data input DIN latch LATCH in accordance with a fifth embodiment of the present invention circuit.

도 6을 참조하면, 데이터 입력 래치 DIN LATCH는 내부클럭 PCLKDS에 따라 2개의 데이터를 프리페치하기 위한 제1 프리페치부 PREFETCH1, 모드 선택 신호에 따라 제1 프리페치부의 출력을 선택적으로 프리페치하기 위한 제2 프리페치부 PREFETCH2 및 모드 선택 신호에 따라 제2 프리페치부 PREFETCH2의 동작을 제어하기 위한 프리페치 제어신호 생성부 PRCONGN을 포함한다. With reference to Fig. 6, when a data input latch DIN LATCH internal clock PCLKDS in accordance with the two first pre-fetch for the prefetched data PREFETCH1, mode according to the selection signal the first prefetch for selectively pre-fetching the output of the second free and in accordance with fetch PREFETCH2 and the mode selection signal and a second pre-fetch PREFETCH2 prefetch control signal generator for controlling the operation of PRCONGN.

데이터 입력 샘플링 회로 DIN SAMPLING에 의해 형성된 F0, F1, S0 및 S1 데이터는 내부 클럭 PCLKDS에 동기하여 DIN_F 단자 및 DINB_S 단자를 통해 입력된다. Data input sampling circuit F0, F1, S0 and S1 of data defined by the DIN SAMPLING in synchronization with the internal clock PCLKDS is input through the terminal and DIN_F DINB_S terminal. 상기 DIN LATCH는 DDR1 모드 동작에서는 시간에 따라 순차적으로 입력되는 F0 데이터와 S0 데이터를 상기 PCLKDS에 동기시켜서 동시에 출력하며, DDR2 모드 동작에서는 순차적으로 입력되는 F0, S0, F1 및 S1 데이터를 PCLKDS에 동기시켜서 동시에 출력한다. The DIN LATCH is DDR1 mode operation in by synchronization with the F0 data S0 data sequentially input in accordance with the time on the PCLKDS simultaneously output and, DDR2 mode operation in synchronization with the F0, S0, F1 and S1 data to be sequentially inputted to PCLKDS by outputs at the same time.

상기 제1 프리페치부 PREFETCH1은 입력단자 DIN_F로 입력되는 F데이터를 지연시키기 위한 타이밍 지연회로, 상기 타이밍 지연회로를 통과한 상기 F데이터를 입력으로 하여 이를 프리페치하기 위한 제1 플립-플롭 F/FIL1 및 입력단자 DINB_S로 입력되는 S데이터를 입력으로 하여 이를 프리페치하기 위한 제2 플립-플롭 F/FIL2를 포함한다. The first pre-fetch PREFETCH1 is input timing delay circuit for delaying the F data input to DIN_F, the timing delay circuit as the F data input to pass to pre-fetch them first flip-for-flop F / to the S data that is input to the input terminal DINB_S FIL1 and as input for the second flip-prefetch them - and a flop F / FIL2.

상기 제2 프리페치부 PREFETCH2는 모드 선택 신호에 따라 제1 플립-플롭 F/FIL1의 출력을 프리페치하거나 동작이 차단되는 제3 플립-플롭 F/FIL3 및 모드 선택 신호에 따라 제2 플립-플롭 F/FIL2의 출력을 프리페치하거나 동작이 차단되는 제4 플립-플롭F/FIL4을 포함한다. The second pre-fetch PREFETCH2 the first flip according to the mode selection signal, the second flip according to flop F / FIL3 and the mode selection signal-flop third flip is prefetched to the output of the flop F / FIL1 or action is blocked F / prefetch FIL2 or the output of the fourth flip movements are block - comprises flop F / FIL4.

상기 프리페치 제어신호 생성부 PRCONGN은 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제3 플립-플롭 F/FIL3 및 제4 플립-플롭 F/FIL4의 동작을 차단한다. When the pre-fetch control signal generator PRCONGN the mode selection signal requires the DDR1 operation, the third flip-flop block the operation of the F / FIL4-flop F / FIL3 and fourth flip. 또한, 프리페치 제어신호 생성부 PRCONGN은 모드 선택 신호가 DDR2 동작을 요구하는 경우, 제3 플립-플롭 F/FIL3이 제1 플립-플롭 F/FIL1의 출력 데이터를 프리페치하게 하고, 제4 플립-플롭 F/FIL4가 제2 플립-플롭 F/FIL2의 출력 데이터를 프리페치하게 한다. In the case where the prefetch control signal generator PRCONGN is a mode selection signal requires the DDR2 operation, the third flip-flop F / FIL3 the first flip-flop F / FIL1 and to pre-fetch the output data of the fourth flip- - allow the pre-fetch the output data of the flop F / FIL2-flop F / FIL4 the second flip.

도 7a 및 도 7b는 본 발명의 제5 실시예에 따른 DDR1 모드 또는 DDR2 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명하기 위한 타이밍도들이다. Figures 7a and 7b are timing charts for explaining the operation of the data input latch mode or DDR1 DIN LATCH in DDR2 mode according to the fifth embodiment of the present invention.

도 6 및 도 7a를 참조하여 DDR1 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명한다. 6 and the Fig. 7a will be described in the input data latch operation of the DIN LATCH in DDR1 mode.

DDR1 모드 동작에서 하나의 DQ에 2버스트로 입력된 데이터는 DIN SAMPLING회로를 거치면 DIN_F 단자에 F0 데이터가 입력되고, DINB_S 단자에 S0 데이터가 입력된다. The data on a DQ input to the second burst mode operation in a DDR1 geochimyeon the DIN SAMPLING circuit and F0 data is input to DIN_F terminal, the data S0 is input to the terminal DINB_S.

PCLKDS가 입력되는 NAND 게이트 NANDCKDS1의 일측 단자는 VDD 또는 고레벨이 입력되므로 인버터 INVCKDS1 및 INVCKDS2를 통과한 신호는 상기 PCLKDS의 반전된 클럭이 된다. One terminal of the NAND gate is NANDCKDS1 PCLKDS the input or the high level VDD, so the input signal passed through the inverter and INVCKDS1 INVCKDS2 is the inverted clock of the PCLKDS. 또한 인버터 INVCKDS3을 통과한 신호는 상기 NAND 게이트 및 인버터에서의 지연시간을 무시한다면, PCLKDS와 동일 위상을 가진 클럭이 된다. In addition, the signal having passed through the inverter INVCKDS3 is ignoring the delay time in the NAND gates and inverters, and a clock with a same phase and PCLKDS.

PCLKDS의 클럭0의 하강 에지에서 동기되어 DIN_F에 입력된 F0 데이터는 인버터 INVILF를 통해 전송 게이트 TGIL0에 입력된다. In synchronization with the falling edge of the clock 0 PCLKDS F0 of the data input to the DIN_F it is inputted to the transfer gate via the inverter TGIL0 INVILF. TGIL0는 PCLKDS의 고레벨에서 턴온되고 저레벨에서 턴오프되므로 PCLKDS의 클럭1의 상승 에지에서 F0 데이터를 샘플링하고 래치 LATLF에서 이를 래치한다. TGIL0 is therefore turned on at the high level of PCLKDS is turned off at the low level and latches them in the sampling data F0 on the rising edge of the clock 1 and latch PCLKDS LATLF. 전송 게이트 TGILF1은 PCLKDS의 저레벨에서 턴온되고 고레벨에서 턴오프되므로, 클럭1의 하강 에지에서 LATLF에 래치된 F0 데이터를 샘플링한다. TGILF1 transfer gate is turned on at a low level, so PCLKDS turned off at a high level, samples the data latched in the F0 LATLF on the falling edge of the clock 1. TGILF1에 의해 샘플링된 F0 데이터는 래치 LATILF1에 홀딩된 다. The data sampled by the F0 TGILF1 is the held in the latch LATILF1. 전송 게이트 TGILE1은 PCLKDS의 고레벨에서 턴온되고 저레벨에서 턴오프되므로 PCLKDS의 클럭2의 상승 에지에서 F0 데이터를 샘플링하고 래치 LATILE1에서 래치한 다음, 이를 DIN_F1단자로 출력한다. TGILE1 transfer gate is turned on because at high levels of PCLKDS turned off at the low level F0 to sample the data at the rising edge of the clock PCLKDS 2 and latched in the latch LATILE1 output to the next, DIN_F1 terminal. 따라서 F0 데이터는 PCLKDS의 클럭2의 상승 에지에 동기되어 출력된다. Therefore F0 data is output in synchronization with the rising edge of clock 2 of PCLKDS.

또한, DDR1 모드 동작에서 PDDR2는 저레벨이므로 상기 프리페치 제어신호 생성부의 NAND 게이트 NANDCKDS2를 통해 내부클럭 PCLKDS는 전송되지 않는다. Further, in the DDR1 mode operation is PDDR2 is not transmitted because of the low level via the NAND gate NANDCKDS2 generating the prefetch control signal of the internal clock PCLKDS.

PCLKDS의 클럭1의 상승 에지에서 동기되어 DINB_S에 입력된 S0 데이터는 인버터 INVILS를 통해 전송 게이트 TGILF2에 입력된다. In synchronization with the rising edge of the clock 1 PCLKDS of the input data S0 to DINB_S it is inputted to the transfer gate via the inverter TGILF2 INVILS. TGILF2는 PCLKDS의 저레벨에서 턴온되고 고레벨에서 턴오프되므로 PCLKDS의 클럭1의 하강 에지에서 S0 데이터를 샘플링하고 래치 LATILF2에서 이를 래치한다. TGILF2 is therefore turned on at low level and turned off at a high level PCLKDS S0 samples the data on the falling edge of the clock 1 of PCLKDS and latches it in the latch LATILF2. 전송 게이트 TGILE2은 PCLKDS의 고레벨에서 턴온되고 저레벨에서 턴오프되므로, 클럭2의 상승 에지에서 LATILF2에 래치된 S0 데이터를 샘플링한다. TGILE2 transfer gate is turned on at the high level, because of PCLKDS turned off at the low level, samples the data latched in the S0 LATILF2 on the rising edge of clock 2. TGILE2에 의해 샘플링된 S0 데이터는 래치 LATILE2에서 래치된 다음, 이를 DIN_S1단자로 출력한다. S0 data sampled by TGILE2 is latched in the latch LATILE2 then, outputs it to the terminal DIN_S1. 따라서 S0 데이터는 PCLKDS의 클럭2의 상승 에지에 동기되어 출력된다. Therefore, S0 data is output in synchronization with the rising edge of clock 2 of PCLKDS.

도 6 및 도 7b를 참조하여 DDR2 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명한다. 6 and FIG. 7b will be described in the input data latch operation of the DIN LATCH in DDR2 mode.

DDR2 모드 동작에서 하나의 DQ에 4버스트로 입력된 데이터는 DIN Sampling 회로를 거치면 DIN_F 단자에 F0 데이터 및 F1 데이터가 연속하여 입력되고, DINB_S 단자에 S0 데이터 및 S1 데이터가 연속하여 입력된다. In the DDR2-mode operation of the data input to the 4 bursts to one DQ is geochimyeon the DIN Sampling circuit is input to the data F0 and F1, the data is continuous in DIN_F terminal is input to the data S0 and S1 of data are contiguous in DINB_S terminal.

DDR2 모드 동작에서, DIN_F 단자로 내부 클럭 PCLKDS에 동기되어 연속으로 입력되는 데이터 F0 및 F1은 DIN_F1단자 및 DIN_F0단자로 출력된다. In the DDR2-mode operation, in synchronization with the internal clock to PCLKDS DIN_F terminal data F0 and F1 which is input in series is output to the terminal and DIN_F1 DIN_F0 terminal. 상기 데이터 F0는 플립-플롭 F/FIL1 및 F/FIL3를 통해 DIN_F0으로 출력되며, 데이터 F1은 플립-플롭 F/FIL1을 통해 DIN_F1으로 출력된다. The data F0 is the flip-flop is output as DIN_F0 via the F / F FIL1 and / FIL3, data F1 flip-flop is output as DIN_F1 through F / FIL1. 즉, DDR2 모드 동작에서는 플립-플롭 F/FIL3 및 F/FIL4는 PCLKDS에 따라 데이터들을 샘플링하고 홀딩하는 기능을 수행한다. That it is, in the DDR2 mode operation the flip-flop F / F and FIL3 / FIL4 performs a function of sampling and holding data in accordance with PCLKDS.

DDR2 모드 동작에서 DIN_F 단자로 입력된 F0 및 F1 데이터의 플립-플롭 F/FIL1에서의 전송과정은 상기 DDR1에서의 동작과 동일하다. In the DDR2 mode operation DIN_F input terminal F0 and F1 of the data flip-flop in the transmitting process of the F / FIL1 is the same as the operation in the DDR1. 다만, DDR2 모드에서는 PDDR2가 고레벨이 되므로 상기 프리페치 제어신호 생성부의 NAND 게이트 NANDCKDS2는 입력되는 PCLKDS를 전송할 수 있으므로 PCLKDS는 NANDCKDS2, 인버터 INVCKDS4 및 INVCKDS5를 통해 반전된 클럭을 플립-플롭 F/FIL3과 F/FIL4에 제공하고, NANDCKDS2 및 인버터 INVCKDS6을 통해 위상이 동일한 클럭을 플립-플롭 F/FIL3과 F/FIL4에 제공한다. However, in the DDR2 mode so PDDR2 the high level NAND gate NANDCKDS2 generating the prefetch control signal of, so to transfer PCLKDS input PCLKDS is NANDCKDS2, inverter flip an inverted clock through INVCKDS4 and INVCKDS5 - flop F / FIL3 and F / FIL4 provided to, and the same phase clock from the inverter and NANDCKDS2 INVCKDS6 flip-flop provides the F / F FIL3 and / FIL4.

PCLKDS의 클럭0의 하강 에지에서 동기되어 입력된 데이터 F0는 인버터 INVIL0, 전송 게이트 TGIL0, 래치 LATILF 및 플립-플롭 F/FIL1를 거쳐, 상기 플립-플롭 F/FIL1의 전송 게이트 TGILE1에 의해 PCLKDS의 클럭2의 상승 에지에서 샘플링되고 래치 LATILE1에서 홀딩된다. In synchronization with the falling edge of PCLKDS clock 0 of the input data F0 is the inverter INVIL0, transfer gate TGIL0, latch LATILF and flip-flop F / via FIL1, the flip-clock PCLKDS by the transfer gate TGILE1 flop F / FIL1 sampled on the rising edge of a second and is held in the latch LATILE1.

한편, DIN_F 단자에 데이터 F0보다 1클럭 지연되어 입력되는 데이터 F1은 PCLKDS의 클럭1의 하강 에지에서 DIN_F 단자에 입력된다. On the other hand, is one clock later than data F0 to F1 DIN_F terminal to which the input data is input to the terminal DIN_F on the falling edge of the clock 1 of PCLKDS. 상기 데이터 F1은 PCLKDS의 클럭2의 상승 에지에서 전송 게이트 TGIL0에 의해 샘플링된다. The data F1 is sampled by the rising edge of the transfer gate TGIL0 of PCLKDS clock 2. 상기 TGIL0에 의해 샘플링된 데이터 F1은 PCLKDS의 클럭2의 고레벨 구간동안 래치 LATILF에서 홀딩 된다. The sampling by the data F1 TGIL0 is held in the latch LATILF during the high level period of clock 2 of PCLKDS.

래치 LATILE1에 홀딩된 데이터 F0는 클럭2의 하강 에지에서 전송 게이트 TGILF3에 의해 샘플링되고 클럭2의 저레벨 구간 동안 래치 LATILF3에 의해 홀딩된다. The data held on the latch LATILE1 F0 is held by the latch LATILF3 during the low level period of the sampling clock and the second by a transfer gate TGILF3 on the falling edge of clock 2. PCLKDS의 클럭2의 고레벨 구간 동안 래치 LATLF에서 홀딩된 데이터 F1은 클럭2의 하강 에지에서 전송 게이트 TGILF1에 의해 샘플링되고 래치 LATILF1에 의해 클럭2의 저레벨 구간 동안 홀딩된다. The holding at the high level during the period of the clock 2 PCLKDS latch LATLF data F1 is sampled by the transfer gate TGILF1 on the falling edge of the clock 2 is held during the low level period of the clock 2 by the latch LATILF1.

래치 LATILF3에 의해 홀딩된 데이터 F0는 PCLKDS의 클럭3의 상승 에지에서 전송 게이트 TGILE3에 의해 샘플링되고, 래치 LATILE3을 통해 DIN_F0 단자로 출력된다. The data held by the latch LATILF3 F0 is sampled by the rising edge of the transfer gate TGILE3 PCLKDS clock 3, and is output to the terminal through the latch DIN_F0 LATILE3. 또한, 래치 LATILF1에 의해 클럭2의 저레벨 구간 동안 홀딩된 데이터 F1은 클럭3의 상승 에지에서 샘플링되고, 래치 LATIE1을 통해 DIN_F1 단자로 출력된다. Further, the data F1 for holding the low level period of the clock 2 by the latch LATILF1 are sampled on the rising edge of clock 3, and is output to the terminal through the latch DIN_F1 LATIE1.

DDR2 모드 동작에서, DINB_S 단자로 내부 클럭 PCLKDS에 동기되어 연속으로 입력되는 데이터 S0 및 S1은 DIN_S0단자 및 DIN_S1단자로 출력된다. In the DDR2-mode operation, in synchronization with the internal clock to PCLKDS DINB_S terminal data S0 and S1 are input in series is output to the terminal and DIN_S0 DIN_S1 terminal. 상기 데이터 S0는 플립-플롭 F/FIL2 및 F/FIL4를 통해 DIN_S0으로 출력되며, 데이터 S1은 플립-플롭 F/FIL2을 통해 DIN_S1으로 출력된다. The data S0 is the flip-flop is output as DIN_S0 via the F / F FIL2 and / FIL4, data S1 is the flip-flop is output as DIN_S1 through F / FIL2. 즉, DDR2 모드 동작에서는 플립-플롭 F/FIL2 및 F/FIL4는 PCLKDS에 따라 데이터들을 샘플링하고 홀딩하는 기능을 수행한다. That it is, in the DDR2 mode operation the flip-flop F / F and FIL2 / FIL4 performs a function of sampling and holding data in accordance with PCLKDS.

PCLKDS의 클럭1의 상승 에지에서 동기되어 입력된 데이터 S0는 인버터 INVILS 및 플립-플롭 F/FIL2를 거쳐, 상기 플립-플롭 F/FIL2의 전송 게이트 TGILE2에 의해 PCLKDS의 클럭2의 상승 에지에서 샘플링되고 래치 LATILE2에서 홀딩된다. In synchronization with the rising edge of the clock 1 of PCLKDS the input data S0 is the drive INVILS and flip-flop F / via FIL2, the flip-flop F / by FIL2 transfer gate TGILE2 of being sampled on the rising edge of clock 2 of PCLKDS It is held in the latch LATILE2.

한편, DINB_S 단자에 데이터 S0보다 1클럭 지연되어 입력되는 데이터 S1은 PCLKDS의 클럭2의 상승 에지에서 DINB_S 단자에 입력된다. On the other hand, the data S1 which is one clock later than the input data S0 is inputted to the terminal DINB_S DINB_S terminal on the rising edge of the clock PCLKDS 2. 상기 데이터 S1은 PCLKDS의 클럭2의 하강 에지에서 전송 게이트 TGILF2에 의해 샘플링된다. The data S1 is sampled by the transfer gate TGILF2 on the falling edge of clock 2 of PCLKDS. 상기 TGILF2에 의해 샘플링된 데이터 S1은 PCLKDS의 클럭2의 저레벨 구간동안 래치 LATILF2에서 홀딩된다. By the TGILF2 sampled data S1 is held in the latch during the low-level period of the clock 2 LATILF2 of PCLKDS. 래치 LATILE2에 홀딩된 데이터 S0는 클럭2의 하강 에지에서 전송 게이트 TGILF4에 의해 샘플링되고 클럭2의 저레벨 구간 동안 래치 LATILF4에 의해 홀딩된다. The data held on the latch LATILE2 S0 is held by the latch LATILF4 during the low level period of the sampling clock and the second by a transfer gate TGILF4 on the falling edge of clock 2.

PCLKDS의 클럭2의 저레벨 구간 동안 래치 LATILF2에서 홀딩된 데이터 S1은 클럭3의 상승 에지에서 전송 게이트 TGILE2에 의해 샘플링되고 래치 LATILE2를 통해 DIN_S1 단자로 출력된다. The data held in the latch during the low-level period of the LATILF2 PCLKDS clock 2 of S1 is sampled by the transfer gate TGILE2 the rising edge of the clock 3 is output to the terminal through the latch DIN_S1 LATILE2. 래치 LATILF4에 의해 홀딩된 데이터 S0는 PCLKDS의 클럭3의 상승 에지에서 전송 게이트 TGILE4에 의해 샘플링되고, 래치 LATILE4을 통해 DIN_S0 단자로 출력된다. The data held by the latch LATILF4 S0 is sampled by the rising edge of the transfer gate TGILE4 PCLKDS clock 3, and is output to the terminal through the latch DIN_S0 LATILE4.

상술한 바와 같이, DDR1에서 PCLKDS에 동기된 데이터 F0는 한주기동안 DIN_F 단자로 입력되고 데이터 S0는 상기 데이터 F0보다 1/2 클록 지연되어 DINB_S 단자에 입력된다. , The data F0 in synchronization with the PCLKDS DDR1 as described above is input to the terminal during the one period DIN_F data S0 is delayed one-half clock than the data F0 is input to the terminal DINB_S. 데이터 F0는 DIN LATCH에서 1.5클럭 지연되어 DIN_F1단자로 출력되고, 데이터 S0는 DIN LATCH에서 1클럭 지연되어 DIN_S1단자로 출력된다. Data F0 is 1.5 clock delay in DIN LATCH is output to the terminal DIN_F1, data S0 is one clock delay in DIN LATCH is output to the terminal DIN_S1. 따라서 데이터 F0와 S0는 PCLKDS에 동기되어 동시에 출력되어 2 비트 프리페치된다. Therefore, the data F0 and S0 is fetched in synchronization with PCLKDS is output two bits at the same time free.

DDR2 동작에서는 PCLKDS에 동기된 데이터 F0 및 상기 F0보다 1클럭 지연된 데이터 F1은 DIN_F 단자로 입력되고 데이터 S0 및 상기 S0보다 1클럭 지연된 데이터 S1은 DINB_S 단자로 입력된다. In DDR2 operation one clock delayed data F1 than the data F0 and F0 in synchronization with the PCLKDS are inputted to a data terminal DIN_F S0 and S1 than the one clock delayed data S0 is input to the terminal DINB_S. 데이터 S0는 데이터 F0보다 0.5클럭 지연되어 입력되며, 상기 데이터 S1은 상기 데이터 F1보다 0.5클럭 지연되어 입력된다. Data S0 is inputted is 0.5 clock lags the data F0, the data S1 is inputted is 0.5 clock delay than the data F1. 데이터 F0는 DIN LATCH에서 2.5클럭 지연되어 DIN_F0단자로 출력되고, 데이터 F1은 DIN LATCH에서 1.5클럭 지연되어 DIN_F1단자로 출력된다. Data F0 is 2.5 clock delay in DIN LATCH is output to the terminal DIN_F0, data F1 is 1.5 clock delay in DIN LATCH is output to the terminal DIN_F1. 데이터 S0는 DIN LATCH에서 2클럭 지연되어 DIN_S0단자로 출력되고, 데이터 S1은 DIN LATCH에서 1클럭 지연되어 DIN_S1단자로 출력된다. Data S0 is the second clock delay in DIN LATCH is output to the terminal DIN_S0, data S1 is delayed from the first clock DIN LATCH is output to the terminal DIN_S1. 따라서 데이터 F0, F1, S0 및 S1은 PCLKDS에 동기되어 동시에 출력되어 4 비트 프리페치된다. Therefore, the data F0, F1, S0 and S1 in synchronization with the PCLKDS is output at the same time is fetched 4 bits free.

실시예 6 Example 6

도 8은 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING을 도시한 회로도이다. Figure 8 is a graph showing the input-ordered DIN ORDERING unit according to the sixth embodiment of the present invention circuit.

도 8을 참조하면, 입력 오더링부 DIN ORDERING은 오더링 입력 발생부 ODIG, 제어 신호 발생부 CTLDG 및 데이터 선택부 DSEL를 포함한다. 8, and inputs an ordering unit comprises a DIN ORDERING ordered input ODIG generating unit, the control signal generating unit CTLDG and data selector DSEL.

오더링 입력 발생부 ODIG는 DIN LATCH에서 출력된 신호 F0 및 S0, 또는 F0, S0, F1 및 S1을 입력하여 SDRAM의 동작 모드에 따라 오더링 입력 데이터들을 출력한다. It ordered input ODIG generation section outputs the input data ordered in accordance with the operation mode of the SDRAM type the signals F0 and S0, or F0, S0, S1, and F1 output from the DIN LATCH.

제어 신호 발생부 CTLDG는 칼럼 프리디코더에서 생성되고 칼럼 디코딩 과정에서 무시된 CAi를 이용하여 데이터 선택부 DSEL의 전송 게이트를 제어하는 신호를 발생한다. Control signal generating unit CTLDG using a CAi generated by the column predecoder are ignored by the column decoding process and generates a signal for controlling the transfer gate of the data selector DSEL.

데이터 선택부 DSEL은 상기 제어 신호 발생부 CTLDG에서 발생한 제어 신호에 따라 오더링 입력 발생부 ODIG에서 발생한 오더링 입력 데이터들을 선택하여 DID_0, DID_1, DID_2 및 DID_3 라인으로 출력한다. Data selector DSEL outputs ordering generated in the input-ordered ODIG generation section in response to a control signal generated from the control signal generating unit CTLDG by selecting the input data to DID_0, DID_1, DID_2 and DID_3 line.

오더링 입력 발생부 ODIG는 제1 입력 발생부 ODG1, 제2 입력 발생부 ODG2, 제3 입력 발생부 ODG3, 제4 입력 발생부 ODG4 및 제5 입력 발생부 ODG5를 포함한다. Ordered input ODIG generating unit includes a first generating unit ODG1 input, a second input ODG2 generating unit, a third input ODG3 generating unit, a fourth input and a fifth input generation section ODG4 generator ODG5. 제1 입력 발생부 ODG1은 모드 선택 신호에 따라 데이터 입력 래치에 최초로 입력된 데이터를 선택하고, 제2 입력 발생부 ODG2는 모드 선택 신호에 따라 데이터 입력 래치에 두 번째로 입력된 데이터를 선택하며, 제3 입력 발생부 ODG3은 모드 선택 신호에 따라 데이터 선택이 차단되거나 상기 데이터 입력 래치에 세 번째로 입력된 데이터를 선택한다. PART 1 type generating ODG1 shall select the data entered the first in the data input latch in accordance with the mode selection signal, a second input generator ODG2 will select the second data input in the data input latch in accordance with the mode selection signal, the third input generation section ODG3 data is selected according to the mode selection signal is shut off or selects the data input to a third data input to the latch. 또한, 제4 입력 발생부 ODG4는 모드 선택 신호에 따라 데이터 선택이 차단되거나 상기 데이터 입력 래치에 네 번째로 입력된 데이터를 선택하며, 제5 입력 발생부 ODG5는 모드 선택 신호에 관계없이 상기 데이터 입력 래치에 마지막으로 입력된 데이터를 선택한다. The fourth input generation section ODG4 the data selected according to the mode selection signal is shut off or selects the data inputted to the fourth to the data input latch, the fifth input generation section ODG5 is the data type, regardless of the mode selection signal and selecting the last data entered into the latch.

제1 입력 발생부 ODG1은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_F0상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG1_1, DIN_F1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로 하는 NAND 게이트 NANDG1_2 및 상기 NAND 게이트 NANDG1_1 과 NANDG1_2의 출력들을 입력으로 가지는 NAND 게이트 NANDG1_3로 구성된다. A first input generation section ODG1 the NAND gate NANDG1_2 to the NAND gate NANDG1_1, DIN_F1 and DDR1 mode selection signal is a PDDR1 to data and DDR2 mode selection signal is a PDDR2 on, one of the output terminals of the DIN LATCH DIN_F0 as input to the input and it consists of a NAND gate NANDG1_3 having the NAND gate NANDG1_1 NANDG1_2 and output to the input. DDR1 모드 동작시, 제1 입력 발생부 ODG1은 DIN_F1의 데이터를 선택하여 DIN_FOD 라인으로 출력한다. When DDR1 mode operation, the input unit 1 is caused to select the data from the ODG1 DIN_F1 outputs the DIN_FOD line. 또한, DDR2 모드 동작시에는 DIN_F0의 데이터를 선택하여 DIN_FOD 라인으로 출력한다. When addition, DDR2 mode operation, the selected data to output to the DIN_F0 DIN_FOD line.

제2 입력 발생부 ODG2은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_S0상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG2_1, DIN_S1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로 하는 NAND 게이트 NANDG2_2 및 상기 NAND 게이트 NANDG2_1 과 NANDG2_2의 출력들을 입력으로 하는 NAND 게이트 NANDG2_3으로 구성된다. A second input generator ODG2 the NAND gate NANDG2_2 to the NAND gate NANDG2_1, DIN_S1 and DDR1 mode selection signal is a PDDR1 to data and DDR2 mode selection signal is a PDDR2 on, one of the output terminals of the DIN LATCH DIN_S0 as input to the input and it consists of a NAND gate NANDG2_3 to said NAND gate and NANDG2_1 NANDG2_2 output to the input. DDR1 모드 동작시, 제2 입력 발생부 ODG2은 DIN_S1의 데이터를 선택하여 DIN_SOD 라인으로 출력한다. When DDR1 mode operation, the input unit 2 is caused to select the data of ODG2 DIN_S1 outputs the DIN_SOD line. 또한, DDR2 모드 동작시에는 DIN_S0의 데이터를 선택하여 DIN_SOD 라인으로 출력한다. When addition, DDR2 mode operation, the selected data to output to the DIN_S0 DIN_SOD line.

제3 입력 발생부 ODG3은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_F1상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG3_1, 상기 NANDG3_1의 출력과 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDG3_2로 구성된다. The third input generation section ODG3 the NAND of the output and VDD, or a high-level voltage of the NAND gate NANDG3_1, the NANDG3_1 to data and DDR2 mode selection signal is a PDDR2 on, one of the output terminals of the DIN LATCH DIN_F1 as input to the input It consists of a gate NANDG3_2. DDR2 모드 동작시, 제3 입력 발생부 ODG3은 DIN_F1의 데이터를 선택하여 DIN_F1D 라인으로 출력한다. When DDR2 mode of operation, the third input ODG3 generator is to select the data of the outputs DIN_F1 DIN_F1D line. 그러나, DDR1 모드 동작시에는 DIN데이터의 선택이 없으므로 DIN_F1D 라인에는 저레벨이 출력된다. However, DDR1 mode operation when there is a low level is output DIN_F1D line because the selection of the data DIN.

제4 입력 발생부 ODG4은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_S1 상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG4_1, 상기 NANDG4_1의 출력과 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDG4_2로 구성된다. The fourth input generation section ODG4 the NAND of the output and VDD, or a high-level voltage of the NAND gate NANDG4_1, the NANDG4_1 to data and DDR2 mode selection signal is a PDDR2 on, one of the output terminals of the DIN LATCH DIN_S1 as input to the input It consists of a gate NANDG4_2. DDR2 모드 동작시, 제4 입력 발생부 ODG4은 DIN_S1의 데이터를 선택하여 DIN_S1D 라인으로 출력한다. When DDR2 mode of operation, a fourth input ODG4 generator is to select the data of the outputs DIN_S1 DIN_S1D line. 그러나, DDR1 모드 동작시에는 DIN데이터의 선택이 없으므로 DIN_S1D 라인에는 저레벨이 출력된다. However, DDR1 mode operation when there is a low level is output DIN_S1D line because the selection of the data DIN.

제5 입력 발생부 ODG5은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_S1상의 데이터 및 VDD를 입력으로 하는 NAND 게이트 NANDG5_1 및 상기 NAND 게이트 NANDG5_1의 출력과 VDD를 입력으로 하는 NAND 게이트 NANDG5_2로 구성된다. The fifth type is ODG5 generating unit is composed of a NAND gate NANDG5_2 to the VDD and the output of the NAND gate, and said NAND gate NANDG5_1 NANDG5_1 to VDD and the data on the one of the output terminals of the DIN DIN_S1 LATCH input to the input. DDR1 모드 동작 또는 DDR2 모드 동작에 무관하게, 제5 입력 발생부 ODG5는 DIN_S1의 데 이터를 선택하여 DIN_S1DD 라인으로 출력한다. DDR1 mode operation or independently of the DDR2 mode of operation, the fifth input ODG5 generating unit selects the data in the DIN_S1 outputs the DIN_S1DD line.

제어 신호 발생부 CTLDG는 제1 게이트 제어 신호 발생부 CTLDGG1, 제2 게이트 제어 신호 발생부 CTLDGG2, 제3 게이트 제어 신호 발생부 CTLDGG3 및 제4 게이트 제어 신호 발생부 CTLDGG4로 구성된다. Control signal generating unit CTLDG is composed of the first gate control signal generating unit CTLDGG1, a second gate control signal generating unit CTLDGG2, the third gate control signal generating unit CTLDGG3 and a fourth gate control signal generating unit CTLDGG4.

제1 게이트 제어 신호 발생부 CTLDGG1는 NOR 게이트 NORG1, 인버터 INVDG1, NAND 게이트 NANCKG1_1, 인버터 INVCKG1_1, NAND 게이트 NANCKG1_2 및 인버터 INVCKG1_2로 구성된다. The first gate control signal generating unit CTLDGG1 is composed of a NOR gate NORG1, INVDG1 inverter, NAND gate NANCKG1_1, INVCKG1_1 inverter, NAND gate and an inverter NANCKG1_2 INVCKG1_2.

NOR 게이트 NORG1은 칼럼 프리디코더의 출력인 CA1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로하며, 인버터 INVDG1는 NOR 게이트 NORG1의 출력을 입력으로 한다. NOR gate and the output of CA1 is NORG1 DDR1 and the mode selection signal of the column predecoder PDDR1 as input, an inverter INVDG1 is to be the output of NOR gate NORG1. NAND 게이트 NANCKG1_1의 입력은 칼럼 프리디코더의 출력인 CA0, 인버터 INVDG1의 출력 및 VDD 또는 고레벨의 전압이다. NANCKG1_1 input of the NAND gate is the output of CA0, and VDD voltage of the output or the high level of the inverter INVDG1 of the column predecoder. 상기 NAND 게이트 NANCKG1_1의 출력은 인버터 INVCKG1_1을 통해 NAND 게이트 NANCKG1_2에 입력된다. The output of the NAND gate NANCKG1_1 is inputted to the NAND gates through inverter NANCKG1_2 INVCKG1_1. NAND 게이트 NANCKG1_2은 PCLKD와 PWRITE 신호가 입력되는 NAND 게이트 NANG의 출력이 인버터 INVPD를 통해 반전된 신호 PCLKD1을 또 다른 입력 신호로 한다. NAND gate is the output of the NAND gate NANCKG1_2 NANG that PCLKD and PWRITE signal input and a signal inverted by the inverter PCLKD1 INVPD to another input signal. NAND 게이트 NANCKG1_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG1_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. The output of the NAND gate NANCKG1_2 is input to the data selector DSEL, is input to the inverter via a signal INVCKG1_2 also data selector DSEL. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG1_2에 전송한다. When the command is inputted PWRITE NANG NAND gate inverts the input of the inverter and sends PCLKD INVPD INVPD the inverter transmits a PCLKD1 the NAND gate NANCKG1_2.

제2 게이트 제어 신호 발생부 CTLDGG2는 NOR 게이트 NORG1, 인버터 INVDG1, NAND 게이트 NANCKG2_1, 인버터 INVCKG2_1, NAND 게이트 NANCKG2_2 및 인버터 INVCKG2_2로 구성된다. A second gate control signal generating unit CTLDGG2 is composed of a NOR gate NORG1, INVDG1 inverter, NAND gate NANCKG2_1, INVCKG2_1 inverter, NAND gate and an inverter NANCKG2_2 INVCKG2_2. 실시의 형태에 따라 제2 게이트 제어 신호 발생부 CTLDGG2는 NOR 게이트 NORG1, 인버터 INVDG1을 제1 게이트 제어 신호 발생부 CTLDGG1과 공통으로 가질 수 있거나, 독립적으로 가질 수 있다. According to the embodiment of the second gate control signal generating unit CTLDGG2 is or may have a NOR gate NORG1, inverter INVDG1 in common with the first gate control signal generating unit CTLDGG1, can have independently.

NOR 게이트 NORG1는 칼럼 프리디코더의 출력인 CA1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로하며, 인버터 INVDG1는 NOR 게이트 NORG1의 출력을 입력으로 한다. NOR gate and the output of CA1 is NORG1 DDR1 and the mode selection signal of the column predecoder PDDR1 as input, an inverter INVDG1 is to be the output of NOR gate NORG1. NAND 게이트 NANCKG2_1의 입력은 칼럼 프리디코더의 출력인 CA0의 반전된 신호인 CA0B, 인버터 INVDG1의 출력 및 DDR2 모드 선택 신호인 PDDR2이다. Input of the NAND gate is the output NANCKG2_1 DDR2 and the mode selection signal of the inverted signal CA0B, inverter INVDG1 CA0 of the output of column predecoder PDDR2. 상기 NAND 게이트 NANCKG2_1의 출력은 인버터 INVCKG2_1을 통해 NAND 게이트 NANCKG2_2에 입력된다. The output of the NAND gate NANCKG2_1 is inputted to the NAND gates through inverter NANCKG2_2 INVCKG2_1. NAND 게이트 NANCKG2_2는 PCLKD와 PWRITE 신호가 입력되는 NAND 게이트 NANG의 출력이 인버터 INVPD를 통해 반전된 신호 PCLKD1을 또 다른 입력 신호로 가진다. NANCKG2_2 NAND gate, the output of NAND gate NANG that PCLKD and PWRITE input signal having a signal inverted via an inverter PCLKD1 INVPD to another input signal. NAND 게이트 NANCKG2_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG2_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. The output of the NAND gate NANCKG2_2 is input to the data selector DSEL, is input to the inverter via a signal INVCKG2_2 also data selector DSEL. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG2_2에 전송한다. When the command is inputted PWRITE NANG NAND gate inverts the input of the inverter and sends PCLKD INVPD INVPD the inverter transmits a PCLKD1 the NAND gate NANCKG2_2.

제3 게이트 제어 신호 발생부 CTLDGG3은 NAND 게이트 NANCKG, NAND 게이트 NANCKG3_1, 인버터 INVCKG3_1, NAND 게이트 NANCKG3_2 및 인버터 INVCKG3_2로 구성된다. A third gate control signal generating unit CTLDGG3 is composed of a NAND gate NANCKG, NAND gate NANCKG3_1, INVCKG3_1 inverter, a NAND gate and an inverter NANCKG3_2 INVCKG3_2. NAND 게이트 NANCKG는 칼럼 프리디코더의 출력인 CA1 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 가진다. NANCKG NAND gate has as inputs the output of CA1 and DDR2 mode selection signal of the column predecoder PDDR2. NAND 게이트 NANCKG3_1의 입력은 NAND 게이트 NANCKG의 출력, 칼럼 프리디코더의 출력인 CA0 및 DDR2 모드 선택 신호인 PDDR2이다. NANCKG3_1 input of the NAND gate is the output of CA0 and DDR2 mode selection signal PDDR2 output, column pre-decoder of the NAND gate NANCKG. 상기 NAND 게이트 NANCKG3_1의 출력은 인버터 INVCKG3_1을 통해 NAND 게이트 NANCKG3_2에 입력된다. The output of the NAND gate NANCKG3_1 is inputted to the NAND gates through inverter NANCKG3_2 INVCKG3_1. NAND 게이트 NANCKG3_2는 인버터 INVPD의 출력 신호인 PCLKD1을 또 다른 입력 신호로 가진다. NAND gate NANCKG3_2 has a PCLKD1 the output signal of the inverter INVPD as another input signal. NAND 게이트 NANCKG3_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG3_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. The output of the NAND gate NANCKG3_2 is input to the data selector DSEL, is input to the inverter via a signal INVCKG3_2 also data selector DSEL. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG3_2에 전송한다. When the command is inputted PWRITE NANG NAND gate inverts the input of the inverter and sends PCLKD INVPD INVPD the inverter transmits a PCLKD1 the NAND gate NANCKG3_2.

제4 게이트 제어 신호 발생부 CTLDGG4는 NAND 게이트 NANCKG, NAND 게이트 NANCKG4_1, 인버터 INVCKG4_1, NAND 게이트 NANCKG4_2 및 인버터 INVCKG4_2로 구성된다. A fourth gate control signal generating unit CTLDGG4 is composed of a NAND gate NANCKG, NAND gate NANCKG4_1, INVCKG4_1 inverter, a NAND gate and an inverter NANCKG4_2 INVCKG4_2. 실시의 형태에 따라 제4 게이트 제어 신호 발생부 CTLDGG4는 NAND 게이트 NANCKG를 제3 게이트 제어 신호 발생부 CTLDGG3과 공통으로 가질 수 있거나, 독립적으로 가질 수 있다. According to the embodiment of the fourth gate control signal generating unit CTLDGG4 is or may have a NAND gate NANCKG in common with the third gate control signal generating unit CTLDGG3, it can have independently.

NAND 게이트 NANCKG는 칼럼 프리디코더의 출력인 CA1 및 DDR2 모드 선택 신호인 PDDR2을 입력으로 가진다. NANCKG NAND gate has an output of CA1 and DDR2 mode selection signal of the column predecoder PDDR2 as input. NAND 게이트 NANCKG4_1의 입력은 NAND 게이트 NANCKG의 출력, 칼럼 프리디코더의 출력인 CA0의 반전된 신호 CA0B, 및 VDD 또는 고레벨의 전압이 된다. NAND input of the gate is a signal NANCKG4_1 CA0B, and VDD, or a high-level voltage of the inverted output of the output CA0, column pre-decoder of the NAND gate NANCKG. 상기 NAND 게이트 NANCKG4_1의 출력은 인버터 INVCKG4_1을 통해 NAND 게이트 NANCKG4_2에 입력된다. The output of the NAND gate NANCKG4_1 is inputted to the NAND gates through inverter NANCKG4_2 INVCKG4_1. NAND 게이트 NANCKG4_2는 인버터 INVPD의 출력 신호인 PCLKD1을 또 다른 입력 신호로 가진다. NAND gate NANCKG4_2 has a PCLKD1 the output signal of the inverter INVPD as another input signal. NAND 게이트 NANCKG4_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG4_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. The output of the NAND gate NANCKG4_2 is input to the data selector DSEL, is input to the inverter via a signal INVCKG4_2 also data selector DSEL. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게 이트 NANCKG4_2에 전송한다. When the command is inputted PWRITE NANG NAND gate inverts the input, and transmits the drive PCLKD INVPD and transmitting the inverter is INVPD PCLKD1 the NAND gate NANCKG4_2.

데이터 선택부 DSEL은 제1 데이터 선택 출력부 DSELO1, 제2 데이터 선택 출력부 DSELO2, 제3 데이터 선택 출력부 DSELO3 및 제4 데이터 선택 출력부 DSELO4를 포함한다. The data selector DSEL includes first data selection output unit DSELO1, part 2 data selection output DSELO2, the third data selection output unit DSELO3 and fourth data selection output unit DSELO4.

제1 데이터 선택 출력부 DSELO1은 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL1_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL1_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL1_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL1_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL1 및 상기 래치 LATSEL1의 출력을 반전하는 인버터 INVSEL1으로 구성된다. Part 1 data selection output DSELO1 fourth transmission under the control signal from the gate control signal generating unit CLKDGG4 gate TGSEL1_1, third transmission under the control signal from the gate control signal generating unit CLKDGG3 gate TGSEL1_2, a second gate control signal generating unit CLKDGG2 from receiving the control signal transmission gate TGSEL1_3, the consists of a first gate control signal generating unit transfer gate TGSEL1_4, inverter INVSEL1 for inverting the latch LATSEL1 and the output of the latch LATSEL1 connected in common to said transfer gate that receives the control signal from the CLKDGG1 .

또한, 전송 게이트 TGSEL1_1에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결되며, 전송 게이트 TGSEL1_2에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결된다. Also, the transfer gate TGSEL1_1 a first and a connection line of the input DIN_F0D ODG1 generating unit, a transmission gate is coupled to the TGSEL1_2 has DIN_S0D line of the second input unit generating ODG2. 또한 전송 게이트 TGSEL1_3에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결되고, 전송 게이트 TGSEL1_4에는 제5 입력 발생부 ODG5의 DIN_S1DD라인이 연결된다. In addition, the transfer gate, the third input TGSEL1_3 generator is DIN_F1D ODG3 line of the connection, the transfer gate is connected to the TGSEL1_4 it has DIN_S1DD line of the input section 5 ODG5 occurs.

제2 데이터 선택 출력부 DSELO2은 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL2_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL2_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL2_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL2_4, 상기 전송 게이트들 에 공통으로 연결된 래치 LATSEL2 및 상기 래치 LATSEL2의 출력을 반전하는 인버터 INVSEL2로 구성된다. Part II data selection output DSELO2 fourth transmission under the control signal from the gate control signal generating unit CLKDGG4 gate TGSEL2_1, third transmission under the control signal from the gate control signal generating unit CLKDGG3 gate TGSEL2_2, a second gate control signal generating unit CLKDGG2 from receiving the control signal transmission gate TGSEL2_3, the consists of the first gate control signal generating unit transmission under the control signal from CLKDGG1 gate TGSEL2_4, inverter INVSEL2 for inverting the output of the latch LATSEL2 and the latch LATSEL2 connected in common to said transfer gate .

또한, 전송 게이트 TGSEL2_1에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결되며, 전송 게이트 TGSEL2_2에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결된다. Also, the transfer gate, the first and the TGSEL2_1 DIN_S0D lines in the sub-ODG2 2 input is connected to the transfer gate is connected to the TGSEL2_2 has DIN_F1D line of the input unit 3 ODG3 occurs. 또한 전송 게이트 TGSEL2_3에는 제4 입력 발생부 ODG4의 DIN_S1D라인이 연결되고, 전송 게이트 TGSEL2_4에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결된다. In addition, the transfer gate TGSEL2_3 the fourth line of the input and the DIN_S1D generator ODG4 connection, the transfer gate is connected to the TGSEL2_4 has DIN_F0D line of the first input unit generating ODG1.

제3 데이터 선택 출력부 DSELO3은 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL3_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL3_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL3_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL3_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL3 및 상기 래치 LATSEL3의 출력을 반전하는 인버터 INVSEL3으로 구성된다. Part 3 data selection output DSELO3 fourth transmission under the control signal from the gate control signal generating unit CLKDGG4 gate TGSEL3_1, third transmission under the control signal from the gate control signal generating unit CLKDGG3 gate TGSEL3_2, a second gate control signal generating unit CLKDGG2 from receiving the control signal transmission gate TGSEL3_3, the consists of a first gate control signal generating unit transfer gate TGSEL3_4, inverter INVSEL3 for inverting the latch LATSEL3 and the output of the latch LATSEL3 connected in common to said transfer gate that receives the control signal from the CLKDGG1 .

또한, 전송 게이트 TGSEL3_1에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결되며, 전송 게이트 TGSEL3_2에는 제4 입력 발생부 ODG4의 DIN_S1D라인이 연결된다. Also, the transfer gate, the third input TGSEL3_1 generator is DIN_F1D ODG3 line of the connection, the transfer gate is connected to the TGSEL3_2 has DIN_S1D line of the input unit 4 ODG4 occurs. 또한 전송 게이트 TGSEL3_3에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결되고, 전송 게이트 TGSEL3_4에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결된다. Also, the transfer gate TGSEL3_3 claim to be a line in the sub-DIN_F0D ODG1 1 input is connected to the transfer gate is connected to the TGSEL3_4 has DIN_S0D line of the second input unit generating ODG2.

제4 데이터 선택 출력부 DSELO4는 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL4_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL4_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL4_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL4_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL4 및 상기 래치 LATSEL4의 출력을 반전하는 인버터 INVSEL4로 구성된다. Part 4, the data selection output DSELO4 fourth transmission under the control signal from the gate control signal generating unit CLKDGG4 gate TGSEL4_1, the third gate control signal generating unit CLKDGG3 transfer gate TGSEL4_2, the second gate receiving the control signal from the control signal generating unit CLKDGG2 from receiving the control signal transmission gate TGSEL4_3, the consists of the first gate control signal generating unit transmission under the control signal from CLKDGG1 gate TGSEL4_4, inverter INVSEL4 for inverting the output of the latch LATSEL4 and the latch LATSEL4 connected in common to said transfer gate .

또한, 전송 게이트 TGSEL4_1에는 제4 입력 발생부 ODG4의 DIN_S1D라인이 연결되며, 전송 게이트 TGSEL4_2에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결된다. Also, the transfer gate TGSEL4_1 the fourth input line of the generator is DIN_S1D ODG4 this connection, the transfer gate TGSEL4_2 there is connected a line of the unit DIN_F0D ODG1 1 input occurs. 또한 전송 게이트 TGSEL4_3에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결되고, 전송 게이트 TGSEL4_4에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결된다. In addition, the transfer gate TGSEL4_3, the second and the connecting line of the input DIN_S0D ODG2 generating unit, a transmission gate is coupled to the TGSEL4_4 has DIN_F1D line of the input unit 3 ODG3 occurs.

도 9a 및 도 9b는 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING의 동작을 설명하기 위한 함수표들이다. Figures 9a and 9b are the function table for explaining the operation of the DIN ORDERING ordered input unit according to a sixth embodiment of the present invention.

도 9a는 본 실시예에 따른 입력 오더링부 DIN ORDERING의 DDR1 동작을 설명하기 위한 함수표이다. Figure 9a is a function table for explaining the operation of the input-ordered DDR1 portion DIN ORDERING according to this embodiment. 입력 오더링부의 DDR1 동작은 상기 도 8 및 도 9a를 참조하여 설명한다. DDR1 operation input portion ordering will be described with reference to the Figures 8 and 9a.

DDR1 모드 동작에서, 모드 선택 신호 PDDR1은 고레벨이되고, PDDR2는 저레벨이된다. In DDR1 mode of operation, the mode selection signal becomes a high level PDDR1, PDDR2 becomes a low level. PDDR2가 저레벨이므로 상기 제2 및 제3 게이트 제어 신호 발생부는 입력 신호를 전송할 수 없게 된다. Since PDDR2 a low level can not be transferred to the second and third gate control signal generation unit the input signal. 즉, NAND 게이트들 NANCKG2_1 및 NANCKG3_1의 출력은 나머지 입력에 관계없이 고레벨이 되며, 제2 및 제3 게이트 제어 신호 발생부의 출력을 제어 입력으로 하는 데이터 선택부의 전송 게이트들은 턴오프된다. That is, the output of NAND gates NANCKG2_1 NANCKG3_1 and becomes a high level regardless of the other input, a second and a third transfer gate to the output of the data selection portion gate control signal generated by a control input are turned off. 따라서 제1 및 제4 게이트 제어 신호 발생부만이 전송 게이트들의 동작을 제어한다. Therefore, the only one portion and a fourth gate control signal generated to control the operation of the transfer gate.

내부 쓰기 커맨드 PWRITE가 활성화되면 NAND 게이트 NANG는 내부 클럭 PCLKD 를 인버터 INVPD를 통해 제어 신호 발생부 CTLDG의 NAND 게이트들 NANCKG1_2, NANCKG2_2, NANCKG3_2 및 NANCKG4_2의 입력단에 전송한다. When the internal write command is active, the NAND gate PWRITE NANG transmits the internal clock PCLKD to an input of NAND gates NANCKG1_2, NANCKG2_2, NANCKG3_2 NANCKG4_2 and the control signal generator via an inverter CTLDG INVPD. 다만, 제2 및 제3 게이트 제어 신호 발생부는 데이터 선택부의 전송 게이트들을 제어할 수 없으므로, NAND 게이트들 NANCKG1_2 및 NANCKG4_2 만이 입력되는 PCKLD1에 따라 동작한다. However, the second and the third not able to control the gate control signal generator comprises: a transfer gate portion data selection, and operates in accordance with PCKLD1 that only NAND gates NANCKG1_2 and NANCKG4_2 input.

상기 제1 및 제2 게이트 제어 신호 발생부의 NOR 게이트 NORG1에 PDDR1의 고레벨이 입력되므로 상기 NOR 게이트 NORG1은 칼럼 프리디코더의 출력 CA1을 전송할 수 없으며, NAND 게이트 NANCKG1_1 및 NANCKG2_1에 고레벨만을 입력한다. The first and second gate control signal generating part since the NOR gate NORG1 high levels of PDDR1 input to the NOR gate NORG1 can not send the output CA1 of the column predecoder, and the high level input to the NAND gate only NANCKG1_1 and NANCKG2_1. DDR1 모드 동작에서 NAND 게이트 NANCKG2_1의 출력은 항상 고레벨이 되므로 NOR 게이트에 의한 NAND 게이트 NANCKG2_1의 동작은 의미가 없게 된다. The output of the NAND gate NANCKG2_1 in DDR1 mode operation is always high level, so the operation of the NAND gate NANCKG2_1 by the NOR gate is not meaningful.

또한 제3 및 제4 게이트 제어 신호 발생부의 NAND 게이트 NANCKG에 입력되는 PDDR2 신호는 저레벨이므로 NANCKG는 다른 입력 CA1에 관계없이 고레벨이 된다. In addition, the third and the 4 PDDR2 signal input to the gate NAND gate NANCKG portion control signals generated are low level so NANCKG is a high level regardless of other inputs CA1. 고레벨의 상기 NAND 게이트 NANCKG의 출력은 제3 게이트 제어 신호 발생부의 NANCKG3_1에 입력되고, 제4 게이트 제어 신호 발생부의 NANCKG4_1에 입력된다. The output of the high level of the NAND gate NANCKG third NANCKG3_1 is input to the gate control signal generating portion, is input to the gate control signal generating portion 4 NANCKG4_1. 다만 제3 게이트 제어 신호 발생부는 DDR1 동작에서 데이터 선택부 DSEL의 전송 게이트들을 제어할 수 없으므로 상기 NAND 게이트 NANCKG3_1의 동작은 의미가 없게된다. However, the third gate control signal generating unit is not able to control the transfer gates of the data selector DSEL DDR1 in operation the operation of the NAND gate NANCKG3_1 is not meaningful.

DDR1 모드 동작에서 칼럼 디코딩시 무시된 CA0가 저레벨이면, 제4 게이트 제어 신호 발생부의 NAND 게이트 NANCKG4_1의 출력은 저레벨이되고, 이 출력은 인버터 INVCKG4_1을 통해 NANCKG4_2에 입력된다. If the CA0 in the DDR1 mode operation ignored in decoding the low level column, the fourth output of the NAND gate NANCKG4_1 negative gate control signal generator is a low level, the output is input to the inverter through NANCKG4_2 INVCKG4_1. NANCKG4_2에 입력되는 PCLKD1의 고레벨 구간 동안 저레벨의 CA0는 인버터 INVCKG4_2로 전송되고, 제1 데이터 선택 출력 부 DSELO1의 전송 게이트 TGSEL1_1, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1 들을 턴온한다. Low-level CA0 during the high level period of the PCLKD1 input to NANCKG4_2 is transmitted to the drive INVCKG4_2, first data selection output unit DSELO1 transfer gate TGSEL1_1, second data selection output unit DSELO2 transfer gate TGSEL2_1, the third data selection output unit DSELO3 of the turns on the transfer gate TGSEL3_1 and fourth data selection output unit DSELO4 transfer gate of TGSEL4_1.

DDR1 모드 동작에서 제1 입력 발생부 ODG1은 DIN_F1 라인을 선택한다. PART 1 type occurred in DDR1 mode operation ODG1 selects the DIN_F1 line. 즉 PDDR2가 저레벨이므로 NAND 게이트 NANDG1_1의 출력은 다른 입력에 관계없이 고레벨이 된다. That is because it is the low level output of the NAND gate PDDR2 NANDG1_1 is a high level regardless of other inputs. 또한, PDDR1이 고레벨이므로 NAND 게이트 NANDG1_2의 출력은 다른 입력 DIN_F1라인의 데이터가 반전된 값이다. Further, since the high-level output of the NAND gate PDDR1 NANDG1_2 is the value data the inverted input of the other DIN_F1 line. NAND 게이트 NANDG1_3의 입력들중 하나는 고레벨인 NAND 게이트 NANDG1_1의 출력이므로 NAND 게이트 NANDG1_3는 DIN_F1 라인에 실린 데이터를 DIN_F0D 라인에 전송한다. One of the inputs of the NAND gate is high level NANDG1_3 NANDG1_3 the NAND gate is the output of the NAND gate NANDG1_1 transmits the data carried on the line DIN_F1 DIN_F0D line.

제2 입력 발생부 ODG2은 DIN_S1 라인을 선택한다. A second input generator ODG2 selects the DIN_S1 line. 즉 PDDR2가 저레벨이므로 NAND 게이트 NANDG2_1의 출력은 다른 입력에 관계없이 고레벨이 된다. That is because it is the low level output of the NAND gate PDDR2 NANDG2_1 is a high level regardless of other inputs. 또한, PDDR1이 고레벨이므로 NAND 게이트 NANDG2_2의 출력은 다른 입력 DIN_S1라인의 데이터가 반전된 값이다. Further, since the high-level output of the NAND gate PDDR1 NANDG2_2 is the value data the inverted input of the other DIN_S1 line. NAND 게이트 NANDG2_3의 입력들중 하나는 고레벨인 NAND 게이트 NANDG2_1의 출력이므로 NAND 게이트 NANDG2_3는 DIN_S1 라인에 실린 데이터를 DIN_S0D 라인에 전송한다. One of the inputs of the NAND gate is high level NANDG2_3 NANDG2_3 the NAND gate is the output of the NAND gate NANDG2_1 transmits the data carried on the line DIN_S1 DIN_S0D line.

제3 입력 발생부 ODG3는 DIN LATCH의 출력 라인들중 어느 것도 선택하지 않는다. Part 3 ODG3 input occurs is not selected, none of the output lines of DIN LATCH. 이는 PDDR2가 저레벨이므로, DIN_F1 라인에 실린 데이터에 관계없이 DIN_F1D라인에 저레벨을 출력하기 때문이다. This is because the low-level output to DIN_F1D line regardless of the data PDDR2 is carried on a low level because, DIN_F1 line.

제4 입력 발생부 ODG4는 DIN LATCH의 출력 라인들중 어느 것도 선택하지 않는다. Part 4 ODG4 input occurs is not selected, none of the output lines of DIN LATCH. 이는 PDDR2가 저레벨이므로, DIN_S1 라인에 실린 데이터에 관계없이 DIN_S1D 라인에 저레벨을 출력하기 때문이다. This is because the low-level output to DIN_S1D line regardless of the data PDDR2 is carried on a low level because, DIN_S1 line.

제5 입력 발생부 ODG5은 DIN_S1 라인을 선택한다. A fifth input generation section ODG5 selects the DIN_S1 line. 즉, NAND 게이트 NANDG5_1은 DIN_S1 라인상의 데이터와 VDD를 수신하고, NAND 게이트 NANDG5_2는 상기 NAND 게이트 NANDG5_1의 출력과 VDD를 수신한다. That is, NAND gate NANDG5_1 receives the data and on the VDD line and DIN_S1, NANDG5_2 NAND gate receives the output of the NAND gate and the VDD NANDG5_1. 따라서, 제5 입력 발생부 ODG5는 DIN_S1 라인상의 데이터를 DIN_S1DD 라인에 전송한다. Thus, the fifth input ODG5 generating unit transmits the data on the line DIN_S1 DIN_S1DD line.

상술한 바와 같이 DDR1 모드 동작에서 CA0가 저레벨이면, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1 들이 턴온된다. When CA0 is low level in DDR1 mode operation as described above, the first data selection output unit DSELO1 transfer gate TGSEL1_1, second data selection output unit DSELO2 transfer gate TGSEL2_1, the third transfer gate of the data selection output unit DSELO3 TGSEL3_1 and the the 4 is turned on to transfer gate TGSEL4_1 of the data selection output unit DSELO4.

따라서, 제1 데이터 선택 출력부 DSELO1의 출력 라인 DID_0에는 DIN_F0D상의 데이터인 DIN LATCH의 DIN_F1의 데이터가 전송된다. Thus, the first output data output from the selection unit DSELO1 line DID_0 has transmitted the data in the data of the DIN DIN_F1 LATCH on DIN_F0D. DDR1 모드 동작에서 DIN_F1에는 상기 도 7의 타이밍도에 도시된 바와 같이 F0데이터가 전송되므로 CA0가 저레벨일 때, DID_0에는 데이터 F0가 출력된다. Since in DDR1 mode operation has DIN_F1 F0 data is transmitted as illustrated in the timing of Fig. 7 when CA0 a low level, DID_0 is outputted, the data F0.

또한, 제2 데이터 선택 출력부 DSELO2의 출력 라인 DID_1에는 DIN_S0D상의 데이터인 DIN LATCH의 DIN_S1의 데이터가 전송된다. In addition, the second data selector outputs the output of the line portion DSELO2 DID_1 has transmitted the data in the data of the DIN DIN_S1 LATCH on DIN_S0D. DDR1 모드 동작에서 DIN_S1에는 상기 도 7에서 도시된 바와 같이 S0데이터가 전송되므로, CA0가 저레벨일 때 DID_1에는 데이터 S0가 출력된다. In DDR1 mode operation DIN_S1 a loose S0 data is transmitted as shown in FIG. 7, DID_1 is output to the data S0 when CA0 a low level.

제3 데이터 선택 출력부 DSELO3의 출력 라인 DID_3 및 제4 데이터 선택 출력부 DSELO4의 출력 라인 DID_4에는 데이터가 출력되지 않는다. 3 does not output the data output of the data selection line DID_4 output of the output section DSELO3 DID_3 line and the data selection output unit 4 DSELO4. 이는 DIN_F1D 라인 및 DIN_S1D 라인에 데이터가 전송되지 않고 상기 라인들이 저레벨 상태로 있기 때 문이다. This is because a gate line to the low level state in which the data is not transmitted to the line and DIN_F1D DIN_S1D line.

DDR1 모드 동작에서 칼럼 디코딩시 무시된 CA0가 고레벨이면, 제1 게이트 제어 신호 발생부 CTLDGG1의 NAND 게이트 NANCKG1_1의 출력은 저레벨이되고, 이 출력은 인버터 INVCKG1_1을 통해 NANCKG1_2에 입력된다. If the CA0 in the DDR1 mode operation ignored in decoding the column a high level, a low level and the output of NAND gate NANCKG1_1 the gate control signal generating unit CTLDGG1 1, this output is input through the inverter to NANCKG1_2 INVCKG1_1. NANCKG1_2에 입력되는 PCLKD1의 고레벨 구간 동안 고레벨의 CA0는 인버터 INVCKG1_2로 전송되고, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_4 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_4 들을 턴온한다. High levels of CA0 during the high level period of the PCLKD1 input to NANCKG1_2 is transmitted to the drive INVCKG1_2, first data selection output unit DSELO1 transfer gate TGSEL1_4, second data selection output unit DSELO2 transfer gate TGSEL2_4, the third data selection output unit DSELO3 of the turns on the transfer gate TGSEL3_4 and fourth data selection output unit DSELO4 transfer gate of TGSEL4_4.

제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4의 일측단자는 DIN_S1DD 라인에 연결되고 DIN_S1DD 라인은 제5 입력 발생부 ODG5에서 DIN_S1 라인에 연결된다. First data selection output unit transmitting side of the gate terminal of TGSEL1_4 DSELO1 is connected to the line and DIN_S1DD DIN_S1DD line is connected to a line in the sub-DIN_S1 ODG5 fifth input occurs. DDR1 동작에서 DIN_S1 라인에는 데이터 S0가 전송되므로 CA0가 고레벨일 때, DID_0라인에는 데이터 S0가 출력된다. Since DIN_S1 DDR1 line in operation, the transmission data S0 When CA0 is at high level, DID_0 line is output to the data S0.

제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F1 라인에 연결된다. Second data selection output unit transmitting side of the gate terminal of TGSEL2_4 DSELO2 is connected to the line and DIN_F0D DIN_F0D DIN_F1 line is connected to the line in Part ODG1 input occurs. DDR1 동작에서 DIN_F1 라인에는 데이터 F0가 전송되므로 CA0가 고레벨일 때, DID_1 라인에는 데이터 F0가 출력된다. Since DIN_F1 DDR1 line in operation, the transmission data F0 When CA0 is at high level, is output to the data line DID_1 F0.

제3 데이터 선택 출력부 DSELO3의 출력 라인 DID_3 및 제4 데이터 선택 출력부 DSELO4의 출력 라인 DID_4에는 데이터가 출력되지 않는다. 3 does not output the data output of the data selection line DID_4 output of the output section DSELO3 DID_3 line and the data selection output unit 4 DSELO4. 이는 DIN_S0D 라인 및 DIN_F1D 라인에 데이터가 전송되지 않고 상기 라인들이 저레벨 상태로 있기 때문이다. Which the line data is not transmitted to the DIN_S0D DIN_F1D lines and lines to be because the low level state.

도 9b는 본 실시예에 따른 입력 오더링부 DIN ORDERING의 DDR2 동작을 설명하기 위한 함수표이다. Figure 9b is a function table for explaining the operation of the DDR2-ordered input unit DIN ORDERING according to this embodiment. 입력 오더링부 DIN ORDERING의 DDR2 동작은 상기 도 8 및 도 9b를 참조하여 설명한다. Input-ordered part of the DIN ORDERING DDR2 operation will be described with reference to FIG. 8 and 9b.

DDR2 모드 동작에서 칼럼 디코딩시 무시된 CAi들을 이용하여 데이터 선택부의 전송게이트들을 제어한다. Using the CAi ignored upon decoding in the column DDR2 mode operation controls the transfer gate data selection portion. 칼럼 디코딩시, CA0 및 CA1이 무시되었으므로 이들의 논리를 조합하여 데이터 선택부의 전송 게이트들은 온/오프된다. Column decoding, CA0 and CA1 are ignored because a combination of these logical data transfer gate selected portions are on / off.

DDR2 모드 동작에서 모드 선택 신호 PDDR2는 고레벨이고 PDDR1은 저레벨이 된다. In the DDR2-mode operating mode selection signal is high level and PDDR2 PDDR1 becomes a low level. PDDR2가 고레벨이므로 오더링 입력 발생부 ODIG의 제1 입력 발생부 ODG1은 DIN LATCH의 DIN_F0라인을 선택한다. Because the high-level PDDR2 ordered input generation section ODIG first input occurs in the sub-ODG1 selects the lines of DIN DIN_F0 LATCH. 따라서 DIN_F0D 라인에는 DIN_F1 라인이 연결된다. Thus, the line DIN_F0D DIN_F1 line is connected. 제2 입력 발생부 ODG2은 DIN LATCH의 DIN_S0라인을 선택하므로 DIN_S0D 라인에는 DIN_S0 라인이 연결된다. Part 2 input is ODG2 is selected DIN_S0 the line of DIN LATCH so DIN_S0D line has an associated DIN_S0 line. 제3 입력 발생부 ODG3은 DIN LATCH의 DIN_F1라인을 선택하므로 DIN_F1D 라인에는 DIN_F1라인이 연결된다. The third input is selected the generator ODG3 DIN_F1 lines of DIN LATCH so DIN_F1D line has an associated DIN_F1 line. 제4 입력 발생부 ODG4은 DIN LATCH의 DIN_S1라인을 선택하므로 DIN_S1D 라인에는 DIN_S1 라인이 연결된다. The fourth input is selected the generator ODG4 DIN_S1 lines of DIN LATCH so DIN_S1D line has an associated DIN_S1 line. 제5 입력 발생부 ODG5는 DIN LATCH의 DIN_S1라인을 선택하므로 DIN_S1DD 라인에는 DIN_S1 라인이 연결된다. The fifth type is selected a generator ODG5 DIN_S1 lines of DIN LATCH so DIN_S1DD line has an associated DIN_S1 line.

DDR2 동작 모드에서, CA0 및 CA1이 저레벨이면, 제4 게이트 제어 신호 발생부의 NAND 게이트 NANCKG4_1은 저레벨을 출력한다. In DDR2 mode of operation, when CA0 and CA1 are low level, the NAND gate 4 NANCKG4_1 negative gate control signal generator outputs a low level. 상기 NAND 게이트 NANCKG4_1의 출력은 인버터 INVCKG4_1, NAND 게이트 NANCKG4_2 및 인버터 INVCKG4_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG4_1, 인버터 INVCKG4_1 및 NAND 게이트 NANCKG4_2를 통해 해당 전송 게이트의 PMOS를 제어한다. The output of the NAND gate via an inverter INVCKG4_1 NANCKG4_1 is, the NAND gate and an inverter NANCKG4_2 INVCKG4_2 controls the NMOS of the transfer gate, and controls the transfer gate of PMOS through the NAND gate NANCKG4_1, an inverter and a NAND gate INVCKG4_1 NANCKG4_2. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1 들이 턴온된다. Thus, the first data selection output unit DSELO1 transfer gate TGSEL1_1, the transfer gate of the part 2 data selection output DSELO2 TGSEL2_1, the third data selection output unit DSELO3 transfer gate TGSEL3_1 and fourth data selection output unit DSELO4 transfer gate TGSEL4_1 of the to It is turned on.

제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. First data selection output unit transmitting side of the gate terminal of TGSEL1_1 DSELO1 is connected to the line and DIN_F0D DIN_F0D DIN_F0 line is connected to the line in Part ODG1 input occurs. DDR2 동작에서 DIN_F0 라인에는 데이터 F0가 전송되므로 CA0 및 CA1이 저레벨일 때, DID_0라인에는 데이터 F0가 출력된다. DIN_F0 DDR2 line in operation, the data F0 is transmitted when CA0 and CA1 are low level, DID_0 line is output to the data F0.

제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. Second data selection output unit transmitting side of the gate terminal of TGSEL2_1 DSELO2 is connected to the line and DIN_S0D DIN_S0D DIN_S0 line is connected to the line in the second input unit generating ODG2. DDR2 동작에서 DIN_S0 라인에는 데이터 S0가 전송되므로 CA0 및 CA1이 저레벨일 때, DID_1 라인에는 데이터 S0가 출력된다. DIN_S0 DDR2 line in operation, the data S0 is transmitted when CA0 and CA1 are low level, DID_1 line is output to the data S0.

제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. One terminal of the third transfer gate TGSEL3_1 of the data selection output unit DSELO3 is connected to the line and DIN_F1D DIN_F1D line is connected to a line in the sub-DIN_F1 ODG3 third type occurs. DDR2 동작에서 DIN_F1 라인에는 데이터 F1이 전송되므로 CA0 및 CA1이 저레벨일 때, DID_2 라인에는 데이터 F1이 출력된다. DIN_F1 DDR2 line in operation, the data F1 is transmitted when CA0 and CA1 are low level, DID_2 line F1, the data is output.

제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1의 일측단자는 DIN_S1D 라인에 연결되고 DIN_S1D 라인은 제4 입력 발생부 ODG4에서 DIN_S1 라인에 연결된다. One terminal of the fourth transfer gate TGSEL4_1 of the data selection output unit DSELO4 is connected to the line and DIN_S1D DIN_S1D line is connected to a line in the sub-DIN_S1 ODG4 fourth input occurs. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0 및 CA1이 저레벨일 때, DID_3 라인에는 데이터 S1이 출력된다. DIN_S1 DDR2 line in operation, the data S1 is transmitted when CA0 and CA1 are low level, DID_3 line, the data S1 is output.

DDR2 동작 모드에서, CA1이 저레벨이고 CA0이 고레벨이면, 제3 게이트 제어 신호 발생부의 NAND 게이트 NANCKG3_1은 저레벨을 출력한다. In DDR2 mode of operation, the low level is CA1 and CA0 are high level, NAND gate portion NANCKG3_1 third gate control signal generator outputs a low level. 상기 NAND 게이트 NANCKG3_1의 출력은 인버터 INVCKG3_1, NAND 게이트 NANCKG3_2 및 인버터 INVCKG3_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG3_1, 인버터 INVCKG3_1 및 NAND 게이트 NANCKG3_2를 통해 해당 전송 게이트의 PMOS를 제어한다. The output of the NAND gate via an inverter INVCKG3_1 NANCKG3_1 is, the NAND gate and an inverter NANCKG3_2 INVCKG3_2 controls the NMOS of the transfer gate, and controls the transfer gate of PMOS through the NAND gate NANCKG3_1, an inverter and a NAND gate INVCKG3_1 NANCKG3_2. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_2, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_2, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_2 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_2 들이 턴온된다. Thus, the first data selection output unit DSELO1 transfer gate TGSEL1_2, the transfer gate of the part 2 data selection output DSELO2 TGSEL2_2, the third data selection output unit DSELO3 transfer gate TGSEL3_2 and fourth data selection output unit DSELO4 transfer gate TGSEL4_2 of the to It is turned on.

제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_2의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. First data selection output unit transmitting side of the gate terminal of TGSEL1_2 DSELO1 is connected to the line and DIN_S0D DIN_S0D DIN_S0 line is connected to the line in the second input unit generating ODG2. DDR2 동작에서 DIN_S0 라인에는 데이터 S0가 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_0라인에는 데이터 S0가 출력된다. Since DIN_S0 DDR2 line in operation, the transmission data S0 CA0 and the high level when the low level, CA1, DID_0 line is output to the data S0.

제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_2의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. The one terminal of the transfer gate portion of TGSEL2_2 DSELO2 2 data selection output is connected to the line and DIN_F1D DIN_F1D line is connected to the third input line from DIN_F1 generator ODG3. DDR2 동작에서 DIN_F1 라인에는 데이터 F1이 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_1 라인에는 데이터 F1이 출력된다. Since DIN_F1 DDR2 line in operation, the data F1 is transmitted when CA0 a high level and CA1 is low level, DID_1 line F1, the data is output.

제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_2의 일측단자는 DIN_S1D 라인에 연결되고 DIN_S1D 라인은 제4 입력 발생부 ODG4에서 DIN_S1 라인에 연결된다. A third transfer gate TGSEL3_2 one terminal of the data selector is connected to the output section DSELO3 DIN_S1D line is DIN_S1D line is connected to a line in the sub-DIN_S1 ODG4 fourth input occurs. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0이 고레벨이 고 CA1이 저레벨일 때, DID_2 라인에는 데이터 S1이 출력된다. Since DIN_S1 DDR2 line in operation, the data S1 is transmitted when CA0 a high level and CA1 is a low level, DID_2 line, the data S1 is output.

제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_2의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. One terminal of the fourth transfer gate TGSEL4_2 of the data selection output unit DSELO4 is connected to the line and DIN_F0D DIN_F0D line is connected to the line DIN_F0 in Part ODG1 input occurs. DDR2 동작에서 DIN_F0 라인에는 데이터 F0이 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_3 라인에는 데이터 F0이 출력된다. Since DIN_F0 DDR2 line in operation, the data F0 is transmitted when CA0 a high level and CA1 is low level, DID_3 line, the data F0 is outputted.

DDR2 동작 모드에서, CA1이 고레벨이고 CA0이 저레벨이면, 제2 게이트 제어 신호 발생부의 NAND 게이트 NANCKG2_1은 저레벨을 출력한다. In DDR2 mode of operation, a high level and CA1 is CA0 the low level, the NAND gate 2 NANCKG2_1 negative gate control signal generator outputs a low level. 상기 NAND 게이트 NANCKG2_1의 출력은 인버터 INVCKG2_1, NAND 게이트 NANCKG2_2 및 인버터 INVCKG2_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG2_1, 인버터 INVCKG2_1 및 NAND 게이트 NANCKG2_2를 통해 해당 전송 게이트의 PMOS를 제어한다. The output of the NAND gate via an inverter INVCKG2_1 NANCKG2_1 is, the NAND gate and an inverter NANCKG2_2 INVCKG2_2 controls the NMOS of the transfer gate, and controls the transfer gate of PMOS through the NAND gate NANCKG2_1, an inverter and a NAND gate INVCKG2_1 NANCKG2_2. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_3, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_3, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_3 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_3 들이 턴온된다. Thus, the first data selection output unit DSELO1 transfer gate TGSEL1_3, the transfer gate of the part 2 data selection output DSELO2 TGSEL2_3, the third data selection output unit DSELO3 transfer gate TGSEL3_3 and fourth data selection output unit DSELO4 transfer gate TGSEL4_3 of the to It is turned on.

제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_3의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. First data selection output unit transmitting side of the gate terminal of TGSEL1_3 DSELO1 is connected to the line and DIN_F1D DIN_F1D line is connected to a line in the sub-DIN_F1 ODG3 third type occurs. DDR2 동작에서 DIN_F1 라인에는 데이터 F1가 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_0라인에는 데이터 F1이 출력된다. Since DIN_F1 DDR2 line in operation, the transmission data F1 when CA0 and CA1 are the low-level high-level, DID_0 line F1, the data is output.

제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_3의 일측단자는 DIN_S1D 라인에 연결되고 DIN_S1D 라인은 제4 입력 발생부 ODG4에서 DIN_S1 라인에 연결된다. A second transmission gate TGSEL2_3 one terminal of the data selector is connected to the output section DSELO2 DIN_S1D line is DIN_S1D line is connected to the fourth input line from DIN_S1 generator ODG4. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_1 라인에는 데이터 S1이 출력된다. Since DIN_S1 DDR2 line in operation, the data S1 is transmitted when CA0 and CA1 is a low level high level, DID_1 line, the data S1 is output.

제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_3의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. One terminal of the third transfer gate TGSEL3_3 of the data selection output unit DSELO3 is connected to the line and DIN_F0D DIN_F0D line is connected to the line DIN_F0 in Part ODG1 input occurs. DDR2 동작에서 DIN_F0 라인에는 데이터 F0이 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_2 라인에는 데이터 F0이 출력된다. Since DIN_F0 DDR2 line in operation, the data F0 is transmitted when CA0 and CA1 is a low level high level, DID_2 line, the data F0 is outputted.

제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_3의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. One terminal of the fourth transfer gate TGSEL4_3 of the data selection output unit DSELO4 is connected to the line and DIN_S0D DIN_S0D line is connected to the line DIN_S0 in part two input occurs ODG2. DDR2 동작에서 DIN_S0 라인에는 데이터 S0이 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_3 라인에는 데이터 S0이 출력된다. Since DIN_S0 DDR2 line in operation, the data S0 is transmitted when CA0 and CA1 is a low level high level, DID_3 line, the data S0 is output.

DDR2 동작 모드에서, CA1이 고레벨이고 CA0이 고레벨이면, 제2 게이트 제어 신호 발생부의 NAND 게이트 NANCKG1_1은 저레벨을 출력한다. In DDR2 mode of operation, a high level and CA1 is CA0 the high level, the NAND gate 2 NANCKG1_1 negative gate control signal generator outputs a low level. 상기 NAND 게이트 NANCKG1_1의 출력은 인버터 INVCKG1_1, NAND 게이트 NANCKG1_2 및 인버터 INVCKG1_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG1_1, 인버터 INVCKG1_1 및 NAND 게이트 NANCKG1_2를 통해 해당 전송 게이트의 PMOS를 제어한다. The output of the NAND gate via an inverter INVCKG1_1 NANCKG1_1 is, the NAND gate and an inverter NANCKG1_2 INVCKG1_2 controls the NMOS of the transfer gate, and controls the transfer gate of PMOS through the NAND gate NANCKG1_1, an inverter and a NAND gate INVCKG1_1 NANCKG1_2. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_4 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_4 들이 턴온된다. Thus, the first data selection output unit DSELO1 transfer gate TGSEL1_4, the transfer gate of the part 2 data selection output DSELO2 TGSEL2_4, the third data selection output unit DSELO3 transfer gate TGSEL3_4 and fourth data selection output unit DSELO4 transfer gate TGSEL4_4 of the to It is turned on.

제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4의 일측단자는 DIN_S1DD 라인에 연결되고 DIN_S1DD 라인은 제5 입력 발생부 ODG5에서 DIN_S1 라인에 연결된다. First data selection output unit transmitting side of the gate terminal of TGSEL1_4 DSELO1 is connected to the line and DIN_S1DD DIN_S1DD line is connected to a line in the sub-DIN_S1 ODG5 fifth input occurs. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_0라인에는 데이터 S1이 출력된다. Since DIN_S1 DDR2 line in operation, the data S1 is transmitted when CA0 a high level and CA1 is high level, DID_0 line, the data S1 is output.

제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. Second data selection output unit transmitting side of the gate terminal of TGSEL2_4 DSELO2 is connected to the line and DIN_F0D DIN_F0D DIN_F0 line is connected to the line in Part ODG1 input occurs. DDR2 동작에서 DIN_F0 라인에는 데이터 F0이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_1 라인에는 데이터 F0이 출력된다. Since DIN_F0 DDR2 line in operation, the data F0 is transmitted when CA0 a high level and CA1 is high level, DID_1 line, the data F0 is outputted.

제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_4의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. One terminal of the third transfer gate TGSEL3_4 of the data selection output unit DSELO3 is connected to the line and DIN_S0D DIN_S0D line is connected to the line DIN_S0 in part two input occurs ODG2. DDR2 동작에서 DIN_S0 라인에는 데이터 S0이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_2 라인에는 데이터 S0이 출력된다. Since DIN_S0 DDR2 line in operation, the data S0 is transmitted when CA0 a high level and CA1 is high level, DID_2 line, the data S0 is output.

제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_4의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. One terminal of the fourth transfer gate TGSEL4_4 of the data selection output unit DSELO4 is connected to the line and DIN_F1D DIN_F1D line is connected to the third input line from DIN_F1 generator ODG3. DDR2 동작에서 DIN_F1 라인에는 데이터 F1이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_3 라인에는 데이터 F1이 출력된다. Since DIN_F1 DDR2 line in operation, the data F1 is transmitted when CA0 a high level and CA1 is high level, DID_3 line F1, the data is output.

도 10a 및 도 10b는 도 8에서 도시된 DID라인들과 도 1 및 도 5a 내지 도 5b에서 도시된 글로벌 데이터선 사이를 연결하는 전송 라인 연결부 DIN_CON을 도시한 회로도들이다. Figure 10a and 10b are a circuit diagram showing a transmission line connecting DIN_CON connecting the global data line shown in the DID line and FIGS. 1 and 5a-5b shown in Fig.

도 10a는 DDR1-1 모드 동작과 DDR2 모드 동작을 선택적으로 수행하는 전송 라인 연결부 DIN_CON을 도시한 회로도이다. Figure 10a is a circuit diagram showing a transmission line connecting DIN_CON to optionally perform a DDR1-1 mode operation and the DDR2-mode operation.

도 10a를 참조하면, 상기 전송 라인 연결부는 연결 신호 발생부 DGC, 서로 평행하게 배치된 글로벌 데이터선들, 상기 글로벌 데이터선들과 교차하며 서로 평형하게 배치된 DID 라인들 및 상기 글로벌 데이터선들과 DID 라인들을 전기적으로 연결하는 다수의 연결 트랜지스터들을 구비한다. Referring to Figure 10a, the transmission line connection is a connection signal generating unit DGC, each arranged in parallel in the global data lines, and intersecting with the global data lines the DID line disposed in equilibrium with each other and the global data line and a DID line and a plurality of transistors for electrically connecting the connection.

상기 연결 신호 발생부 DGC는 제1 연결 제어 신호부 DGCW1 및 제2 연결 제어 신호부 DGCW2를 포함한다. The connection signal generating unit DGC includes a first connection control signal DGCW1 portion and the second connection control signal portion DGCW2.

상기 제1 연결 제어 신호부 DGCW1은 NAND 게이트 NANCW1_1 및 NAND 게이트 NANCW1_2를 포함하고 상기 제2 연결 제어 신호부 DGCW2는 NAND 게이트 NANCW2_1 및 NOR 게이트 NORCW를 포함한다. The part 1 connected to the control signal DGCW1 includes a NAND gate and NAND gate NANCW1_1 NANCW1_2 and the part 2 connected to the control signal DGCW2 comprises a NAND gate and a NOR gate NANCW2_1 NORCW.

제1 연결 제어 신호부 DGCW1의 NAND 게이트 NANCW1_1 는 모드 선택 신호 PDDR1 및 상기 도 4a에서 DDR1-1 동작시 컬럼 디코더 블록 선택에 사용된 DCA1B를 입력으로 한다. Claim to a DCA1B used for the first connection control signal portion DGCW1 NAND gate NANCW1_1 is PDDR1 mode selection signal and the column decoder block selection DDR1-1 when operating in the Figures 4a to the input. 또한, NAND 게이트 NANCW1_2는 상기 NAND 게이트 NANCW1_1의 출력 및 모드 선택 신호 PDDR1을 입력으로 한다. In addition, NAND gate NANCW1_2 is the output, and the mode selection signal of the NAND gate PDDR1 NANCW1_1 as input.

제2 연결 제어 신호부 DGCW2의 NAND 게이트 NANCW2_1 는 모드 선택 신호 PDDR1 및 상기 도 4a에서 DDR1-1 동작시 컬럼 디코더 블록 선택에 사용된 DCA1을 입력으로 한다. The NAND gate 2 NANCW2_1 the connection control signal portion DGCW2 is the DCA1 using the mode selection signal and the column decoder block selection PDDR1 DDR1-1 when operating in the Figure 4a as input. 또한, NOR 게이트 NORCW는 상기 NAND 게이트 NANCW2_1의 출력 및 모드 선택 신호 PDDR2를 입력으로 한다. Additionally, NOR gate NORCW is the output, and the mode selection signal of the NAND gate PDDR2 NANCW2_1 as input.

글로벌 데이터선들은 서로 평행하게 배열되고 도시한 바에 따라 4개의 라인 GIO_E0, GIO_O0, GIO_E1 및 GIO_O1으로 구분된다. Global data lines are arranged parallel to each other are divided into four line GIO_E0, GIO_O0, GIO_E1 and GIO_O1, as shown.

DID 라인들은 서로 평행하게 배열되며 상기 글로벌 데이터 라인들과 교차하 도록 배열되고 도시된 바에 따라 4개의 라인 DID_0, DID_1, DID_2 및 DID_3으로 구분된다. DID lines are divided into four line DID_0, DID_1, DID_2 DID_3 and along the array is shown to the bar and are arranged parallel to each other crossing the global data line.

상기 글로벌 데이터선들과 DID 라인들을 전기적으로 연결하는 다수의 연결 트랜지스터들은 바람직하게는 NMOS 트랜지스터들로 구성된다. A plurality of connecting transistor for electrically connecting the global data line and a DID line are preferably made up of NMOS transistors. 트랜지스터 QC1_1은 DID_0 라인과 GIO_E0 라인 사이에 연결되고 게이트 단자에는 NAND 게이트 NANCW1_2의 출력단에 연결된 CNTL1B라인이 연결된다. QC1_1 transistor is connected between the line and DID_0 GIO_E0 line and a gate terminal connected to the line connected to the output terminal of the NAND gate CNTL1B NANCW1_2. 트랜지스터 QC1_2는 DID_0 라인과 GIO_E1 라인 사이에 연결되고 게이트 단자에는 NOR 게이트 NORCW의 출력단에 연결된 CNTL1라인이 연결된다. QC1_2 transistor is connected between the line and DID_0 GIO_E1 line and a gate terminal connected to the line connected to the output terminal of the NOR gate CNTL1 NORCW. 트랜지스터 QC2_1은 DID_1 라인과 GIO_O0 라인 사이에 연결되고 게이트 단자에는 NAND 게이트 NANCW1_2의 출력단에 연결된 CNTL1B라인이 연결된다. QC2_1 transistor is connected between the line and DID_1 GIO_O0 line and a gate terminal connected to the line connected to the output terminal of the NAND gate CNTL1B NANCW1_2. 트랜지스터 QC2_2는 DID_1 라인과 GIO_O1 라인 사이에 연결되고 게이트 단자에는 NOR 게이트 NORCW의 출력단에 연결된 CNTL1라인이 연결된다. QC2_2 transistor is connected between the line and DID_1 GIO_O1 line and a gate terminal connected to the line connected to the output terminal of the NOR gate CNTL1 NORCW. 트랜지스터 QC3은 DID_2 라인과 GIO_E1 라인 사이에 연결되고 게이트 단자에는 모드 선택 신호 PDDR2가 입력된다. QC3 transistor is connected between the line and DID_2 GIO_E1 line and a gate terminal, and the mode selection signal is input PDDR2. 트랜지스터 QC4은 DID_3 라인과 GIO_O1 라인 사이에 연결되고 게이트 단자에는 모드 선택 신호 PDDR2가 입력된다. QC4 transistor is connected between the line and DID_3 GIO_O1 line and a gate terminal, and the mode selection signal is input PDDR2.

DDR1-1 모드 동작에서, 모드 선택 신호 PDDR1은 고레벨이 되고 제1 연결 제어 신호부 DGCW1은 DCA1B라인을 통해 칼럼 어드레스 CA1의 반전된 신호인 CA1B를 NAND 게이트들 NANCW1_1 및 NANCW1_2를 통해 CNTL1B 라인으로 전송한다. In DDR1-1 mode of operation, the mode selection signal becomes a high level PDDR1 first control signal connection portion DGCW1 transmits CA1B the inverted signal of the column address CA1 through the line DCA1B CNTL1B line through the NAND gates NANCW1_1 and NANCW1_2 . 따라서, CA1이 저레벨이면 CA1B는 고레벨이 되고 상기 CNTL1B 라인에는 고레벨의 CA1B 신호가 전송된다. Thus, if the low level CA1B CA1 becomes the high level CNTL1B the line has a high level of transmitted signal CA1B. CNTL1B 라인에 연결된 트랜지스터 QC1_1 및 트랜지스터 QC2_1은 턴온되고 DID_0라인은 GIO_E0라인에 연결되고 DID_1 라인은 GIO_O0 라인에 연결된다. QC1_1 transistor and a transistor connected to QC2_1 CNTL1B line is turned on and the line is connected to DID_0 GIO_E0 line is DID_1 line is connected to GIO_O0 line. 상기 도8 및 도 9a에서 도시된 바와 같이 DID_0 라인에 전송된 F0 데이터는 GIO_E0 라인으로 전송되고 DID_1 라인에 전송된 S0 데이터는 GIO_O0 라인으로 전송된다. The data F0 to DID_0 line as described above in FIG. 8 and shown in Figure 9a is transferred to the S0 GIO_E0 line data transmission in DID_1 line is transmitted to GIO_O0 line. GIO_E0 라인으로 전송된 F0 데이터 및 GIO_O0 라인으로 전송된 S0 데이터는 로컬 데이터선 LIO로 전달되고 칼럼 디코더에 의해 선택된 칼럼 라인을 통해 해당하는 비트 라인에 전송되고 비트 라인 감지증폭기에 의해 증폭되고 해당 셀에 저장된다. The F0 data and the S0 data transmission GIO_O0 line transferred to GIO_E0 line is transferred to the local data lines LIO and is sent to corresponding bit line via a column line selected by the column decoder, amplified by the bit line sense amplifiers to the cell It is stored.

DDR1-1 모드 동작에서, CA1이 고레벨이면 제2 연결 제어 신호부 DGCW2는 CNTL1 라인에 고레벨의 CA1 신호를 전송한다. In DDR1-1 mode operation, if the high-level second connection control signal CA1 DGCW2 unit transmits a high-level signal to the CA1 CNTL1 line. PDDR1 및 CA1이 고레벨이므로 NAND 게이트 NANCW2_1은 저레벨의 신호를 출력한다. Because the high level and CA1 PDDR1 NANCW2_1 NAND gate outputs a low-level signal. PDDR2는 저레벨이고 NAND 게이트 NANCW2_1의 출력 또한 저레벨이므로 NOR 게이트 NORCW는 고레벨의 출력을 CNTL1 라인에 전송한다. PDDR2 is low level and the NOR gate output NORCW Since also the low level of the NAND gate NANCW2_1 transmits a high-level output on line CNTL1. CNTL1 라인을 통해 전송되는 NORCW의 출력에 의해 트랜지스터 QC1_2 및 트랜지스터 QC2_2은 턴온되고 DID_0라인은 GIO_E1라인에 연결되고 DID_1 라인은 GIO_O1 라인에 연결된다. By the output of NORCW transmitted through a line CNTL1 QC1_2 transistor and the transistor is turned on and the QC2_2 DID_0 line is connected to the line and GIO_E1 DID_1 line is connected to GIO_O1 line. 상기 도8 및 도 9a에서 도시된 바와 같이 DID_0 라인에 전송된 S0 데이터는 GIO_E1 라인으로 전송되고 DID_1 라인에 전송된 F0 데이터는 GIO_O1 라인으로 전송된다. The data S0 to DID_0 line as described above in FIG. 8 and shown in Figure 9a is transferred to the F0 GIO_E1 line data transmission in DID_1 line is transmitted to GIO_O1 line. GIO_E1 라인으로 전송된 S0 데이터 및 GIO_O1 라인에 전송된 F0 데이터는 로컬 데이터선 LIO로 전달되고 칼럼 디코더에 의해 선택된 칼럼 라인을 통해 해당하는 비트 라인에 전송되고 비트 라인 감지증폭기에 의해 증폭되고 해당 셀에 저장된다. The F0 data transfer to the S0 data and GIO_O1 line transferred to GIO_E1 line is local data line transmitted to LIO and is sent to corresponding bit line via a column line selected by the column decoder are amplified by the bit line sense amplifiers to the cell It is stored.

DDR2 모드 동작에서, PDDR1은 저레벨이고 PDDR2는 고레벨이므로 제1 연결 제어 신호부 DGCW1은 고레벨의 출력을 CNTL1B 라인에 전송한다. In the DDR2-mode operation, PDDR1 is low level and the high level because it is PDDR2 part 1 connected to the control signal DGCW1 transmits a high-level output to CNTL1B line. 따라서, 트랜지스터 QC1_1, QC2_1, QC3 및 QC4는 턴온된다. Thus, the transistor QC1_1, QC2_1, QC3, and QC4 are turned on. 상기 턴온된 트랜지스터들에 의해 DID_0 라 인은 GIO_E0 라인에 연결되고, DID_1 라인은 GIO_O0 라인에 연결된다. La by the turned-on transistor DID_0 is connected to the line GIO_E0, DID_1 line is connected to the GIO_O0 line. 또한, 고레벨의 PDDR2를 게이트 제어 신호로 하는 트랜지스터 QC3 및 QC4의 턴온에 의해 DID_2 라인은 GIO_E1 라인에 연결되고, DID_3 라인은 GIO_O1 라인에 연결된다. Further, by the turn on of transistors QC3 and QC4 to a high-level gate control signal to PDDR2 DID_2 line is connected to the line GIO_E1, DID_3 line is connected to the GIO_O1 line. 상기 도 8 및 도 9b에 도시된 바와 같이 CA0 및 CA1에 따른 데이터들은 DID라인을 통해 글로벌 데이터 라인인 GIO라인들에 전송된다. In FIG. 8, and the data corresponding to CA0 and CA1 as shown in Figure 9b, are sent to the global data lines GIO line through the DID line.

도 10b는 DDR1-2 모드 동작과 DDR2 모드 동작을 선택적으로 수행하는 전송 라인 연결부를 도시한 회로도이다. Figure 10b is a circuit diagram showing a transmission line connecting to optionally perform a DDR1-2 mode operation and the DDR2-mode operation.

도 10b를 참조하면, 상기 전송 라인 연결부는 서로 평행하게 배치된 글로벌 데이터선들 및 상기 글로벌 데이터선들과 교차하며 서로 평형하게 배치된 DID 라인들을 포함한다. Referring to Figure 10b, the transmission line connecting the intersection with the global data lines and the global data lines arranged in parallel with one another and include a DID line disposed in equilibrium with each other. DID_0 라인은 GIO_E0 라인에 연결되며 DID_1 라인은 GIO_O0 라인에 연결된다. DID_0 line is connected to the line is GIO_E0 DID_1 GIO_O0 line is connected to the line. 또한 DID_2 라인은 GIO_E1 라인에 연결되며 DID_4 라인은 GIO_O1 라인에 연결된다. Also DID_2 line is connected to the line is GIO_E1 DID_4 GIO_O1 line is connected to the line. 상기 도8 및 도 9a에서 도시된 바와 같이 DDR1-2 모드 동작에서는 DID_2 라인과 DID_3 라인에는 데이터가 전송되지 않으므로 GIO_E1 및 GIO_O1라인에는 데이터가 전송되지 않는다. In DDR1-2 mode operation as described above in FIG. 8 and shown in Figure 9a and lines DID_2 DID_3 line the data is not transmitted, the data is not transmitted and GIO_E1 GIO_O1 line.

또한, DDR2 모드 동작에서는 CA0 및 CA1에 따른 입력 오더링부의 출력 데이터는 상기 글로벌 데이터선들로 전송된다. In addition, DDR2 mode operation in the input-ordered output data portion of the CA0 and CA1 are transferred to the global data lines.

실시예 7 Example 7

도 11a 내지 도 11c는 본 발명의 제7 실시예에 따른 출력 오더링부 ORD를 도시한 회로도들이다. Figure 11a to Figure 11c is a view showing an output are ordered ORD unit according to the seventh embodiment of the present invention circuit.

상기 출력 오더링부는 출력 제어신호 생성부, 데이터 감지 증폭기 DATA S/A 및 출력 오더링 제어부 ORDC를 포함한다. It includes the ordered output unit outputs the control signal generator, the sense amplifier data DATA S / A and the output-ordered control ORDC.

도 11a는 DDR1-1 동작 및 DDR2 동작을 선택적으로 수행하는 출력 제어신호 생성부를 도시한 회로도이다. Figure 11a is a circuit diagram showing a generator output control signal for selectively performing an operation and the DDR2 DDR1-1 operation.

도 11a를 참조하면, 상기 출력 제어신호 생성부는 제1 출력 오더링 제어신호 생성부 DOCS1, 제2 출력 오더링 제어신호 생성부 DOCS2, 제3 출력 오더링 제어신호 생성부 DOCS3 및 제4 출력 오더링 제어신호 생성부 DOCS4로 구성된다. Referring to Figure 11a, it generates the output control signal unit comprises: a first output-ordered control-signal generating unit DOCS1, the second output-ordered control-signal generating unit DOCS2, the third output-ordered control-signal generating unit DOCS3 and fourth output-ordered control signal generator It consists DOCS4.

상기 제1 출력 오더링 제어신호 생성부 DOCS1은 CA0의 반전신호인 CA0B, CA1의 반전신호인 CA1B 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC1_1, 상기 NAND 게이트 NANDOC1_1의 출력을 반전하는 인버터 INVDOC1_1, 상기 인버터 INVDOC1_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC1_2 및 상기 NAND 게이트 NANDOC1_2의 출력을 반전하여 FRT0라인에 전송하는 인버터 INVDOC1_2로 구성된다. The first output-ordered control-signal generating unit DOCS1 is the inverted signal of the CA0 CA0B, the inverted signal of CA1 CA1B and VDD or NAND gates, as the input to a high-level voltage NANDOC1_1, an inverter for inverting the output of the NAND gate NANDOC1_1 INVDOC1_1, inverting the NAND gate NANDOC1_2 and the output of the NAND gate NANDOC1_2 to the control signal IOSA_CON for controlling the operation timing of the output of the data sense amplifier dATA S / a of the inverter INVDOC1_1 the input consists of the inverter INVDOC1_2 transmitting the FRT0 line. 상기 제1 출력 오더링 제어신호 생성부 DOCS1은 CA0 가 저레벨이고 CA1이 저레벨일 때, FRT0라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. Ordering the first output control signal generation section DOCS1 is a low level CA0 and CA1 controls the low level one time, and outputs a high level output on line FRT0 ordering control ORDC.

상기 제2 출력 오더링 제어신호 생성부 DOCS2은 CA0, CA1의 반전신호인 CA1B 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC2_1, 상기 NAND 게이트 NANDOC2_1의 출력을 반전하는 인버터 INVDOC2_1, 상기 인버터 INVDOC2_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC2_2 및 상기 NAND 게이트 NANDOC2_2의 출력을 반 전하여 FRT1라인에 전송하는 인버터 INVDOC1_2로 구성된다. The second output-ordered control-signal generating unit DOCS2 is CA0, that the CA1B and VDD, or a high-level voltage inverted signal of CA1 to input NAND gate NANDOC2_1, an inverter for inverting the output of the NAND gate NANDOC2_1 INVDOC2_1, the output of the inverter INVDOC2_1 and data dATA sense amplifier S / a of the NAND gate and an output of the NAND gate NANDOC2_2 NANDOC2_2 to a control signal for controlling the operation time of the input IOSA_CON half handed down the inverter consists of INVDOC1_2 transmitting the FRT1 line. 상기 제2 출력 오더링 제어신호 생성부 DOCS1은 CA0 가 고레벨이고 CA1이 저레벨일 때, FRT1라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. Ordering the second output control signal generation section is a high-level DOCS1 CA0 CA1 is and controls the low level one time, and outputs a high level output on line FRT1-ordered control ORDC.

상기 제3 출력 오더링 제어신호 생성부 DOCS3은 CA0의 반전신호인 CA0B, CA1 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC3_1, 상기 NAND 게이트 NANDOC3_1의 출력을 반전하는 인버터 INVDOC3_1, 상기 인버터 INVDOC3_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC3_2 및 상기 NAND 게이트 NANDOC3_2의 출력을 반전하여 FRT2라인에 전송하는 인버터 INVDOC3_2로 구성된다. The third output-ordered control-signal generating unit DOCS3 the NAND gate to input the inverted signal of CA0B, CA1 and VDD, or a high-level voltage of the CA0 NANDOC3_1, an inverter for inverting the output of the NAND gate NANDOC3_1 INVDOC3_1, the output of the inverter INVDOC3_1 and inverting the NAND gate and an output of the NAND gate NANDOC3_2 NANDOC3_2 to a control signal input to IOSA_CON for controlling the operation timing of the sense amplifier data dATA S / a and is composed of the inverter INVDOC3_2 transmitting a FRT2 ​​line. 상기 제3 출력 오더링 제어신호 생성부 DOCS3은 CA0 가 저레벨이고 CA1이 고레벨일 때, FRT2라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. The third output-ordered control-signal generating unit has a low level DOCS3 CA0 CA1 is and controls the high level one time, and outputs a high level output on line FRT2-ordered control ORDC.

상기 제4 출력 오더링 제어신호 생성부 DOCS4은 CA0, CA1 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC4_1, 상기 NAND 게이트 NANDOC4_1의 출력을 반전하는 인버터 INVDOC4_1, 상기 인버터 INVDOC4_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC4_2 및 상기 NAND 게이트 NANDOC4_2의 출력을 반전하여 FRT3라인에 전송하는 인버터 INVDOC4_2로 구성된다. Said fourth output ordering control signal generator DOCS4 is CA0, CA1 and the VDD or NAND gates, as the input to a high-level voltage NANDOC4_1, an inverter for inverting the output of the NAND gate NANDOC4_1 INVDOC4_1, the output of the inverter INVDOC4_1 and data sense amplifiers DATA inverting the NAND gate and an output of the NAND gate NANDOC4_2 NANDOC4_2 to a control signal input to IOSA_CON for controlling the operation time of the S / a is constituted by the inverter INVDOC4_2 transmitting the FRT3 line. 상기 제4 출력 오더링 제어신호 생성부 DOCS4은 CA0 가 고레벨이고 CA1이 고레벨일 때, FRT3라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. It said fourth output-ordered control-signal generating unit has a high level DOCS4 CA0 CA1 is and controls the high level one time, and outputs a high level output on line FRT3-ordered control ORDC.

도 11b는 DDR1-2 동작 및 DDR2 동작을 선택적으로 수행하는 출력 제어신호 생성부를 도시한 회로도이다. Figure 11b is a circuit diagram showing a generator output control signal for selectively performing an operation and the DDR2 DDR1-2 operation.

도 11b를 참조하면, 상기 출력 제어신호 생성부는 제5 출력 오더링 제어신호 생성부 DOCS5, 제6 출력 오더링 제어신호 생성부 DOCS6, 제7 출력 오더링 제어신호 생성부 DOCS7 및 제8 출력 오더링 제어신호 생성부 DOCS8로 구성된다. Referring to Figure 11b, generates the output control signal portion the fifth output ordering control signal generator DOCS5, the sixth output-ordered control-signal generating unit DOCS6, a seventh output ordering control signal generator DOCS7 and eighth output ordering control signal generator It consists DOCS8.

상기 제5 출력 오더링 제어신호 생성부 DOCS5은 CA1 및 모드 선택 신호 PDDR2를 입력으로 하는 NAND 게이트 NANDOC5_1, 상기 NAND 게이트 NANDOC5_1의 출력과 CA0의 반전신호인 CA0B 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC5_2, 상기 NAND 게이트 NANDOC5_2의 출력을 반전하는 인버터 INVDOC5_1, 상기 인버터 INVDOC5_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC5_3 및 상기 NAND 게이트 NANDOC5_3의 출력을 반전하여 FRT0라인에 전송하는 인버터 INVDOC5_2로 구성된다. NAND gate according to the fifth output ordering control signal generator DOCS5 are input to NAND gate NANDOC5_1, outputs as the inversion signal of CA0B and VDD, or a high-level voltage of the CA0 of the NAND gate NANDOC5_1 to enter the CA1 and the mode selection signal PDDR2 NANDOC5_2, the NAND gate inverter for inverting the output of NANDOC5_2 INVDOC5_1, the inverter INVDOC5_1 output and the data sense amplifier dATA S / to the control signal IOSA_CON for controlling the operation timing of the a input NAND gate NANDOC5_3 and the output of the NAND gate NANDOC5_3 of Flip to consists of transmitting to the drive INVDOC5_2 FRT0 line.

DDR1-2 동작시 모드 선택 신호 PDDR2는 저레벨이므로 상기 NAND 게이트 NANDOC5_1의 출력은 고레벨이 되고 상기 제5 출력 오더링 제어신호 생성부 DOCS5는 CA1의 레벨에 무관하게 CA0의 레벨에 따라 제어신호를 FRT0 라인에 출력한다. DDR1-2 operation when the mode selection signal PDDR2 is low level, so the output of the NAND gate NANDOC5_1 is a control signal according to the level of the high level and the fifth-ordered output control signal generation section DOCS5 is independent of the level of CA1 in FRT0 lines CA0 outputs. 즉 CA0가 저레벨일 때, FRT0라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. That is when CA0 a low level, and output the ordered output a high level on line FRT0 controls the control ORDC. 또한, DDR2 동작시 모드 선택 신호 PDDR2는 고레벨이므로 상기 NAND 게이트 NANDOC5_1은 CA1 신호를 출력에 전송할 수 있다. Further, when DDR2 operating mode selection signal is high level, so the NAND gate PDDR2 NANDOC5_1 may transmit a signal to the output CA1. 즉 DDR2 동작에서 CA0 및 CA1이 저레벨일 때, 제5 출력 오더링 제어신호 생성부 DOCS5는 FRT0 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. That is when the low level is CA0 and CA1 from the DDR2 operation, the fifth output ordering control signal generator controls the control unit DOCS5 ORDC ordered output to output a high level on line FRT0.

상기 제6 출력 오더링 제어신호 생성부 DOCS6은 CA0, 상기 NAND 게이트 NANDOC5_1의 출력 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC6_1, 상기 NAND 게이트 NANDOC6_1의 출력을 반전하는 인버터 INVDOC6_1, 상기 인버터 INVDOC6_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC6_2 및 상기 NAND 게이트 NANDOC6_2의 출력을 반전하여 FRT1라인에 전송하는 인버터 INVDOC6_2로 구성된다. It said sixth output ordering control signal generator DOCS6 is CA0, the NAND gates, the output and VDD or enter the high-level voltage of NANDOC5_1 NAND gate NANDOC6_1, an inverter for inverting the output of the NAND gate NANDOC6_1 INVDOC6_1, the output of the inverter INVDOC6_1 and inverting the NAND gate and an output of the NAND gate NANDOC6_2 NANDOC6_2 to a control signal input to IOSA_CON for controlling the operation timing of the sense amplifier data dATA S / a and is composed of the inverter INVDOC6_2 transmitting the FRT1 line.

DDR1-2 동작시 모드 선택 신호 PDDR2는 저레벨이므로 상기 NAND 게이트 NANDOC5_1의 출력은 고레벨이 되고 상기 제6 출력 오더링 제어신호 생성부 DOCS6은 CA1의 레벨에 무관하게 CA0의 레벨에 따라 제어신호를 FRT1 라인에 출력한다. DDR1-2 operation when the mode selection signal PDDR2 is low level, so the output of the NAND gate NANDOC5_1 is a control signal according to the level of the high level and the sixth output-ordered control-signal generating unit DOCS6 is independent of the level of CA1 CA0 to FRT1 line outputs. 즉 CA0가 고레벨일 때, FRT1라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. That is when CA0 is at high level, the output ordering to output a high level on line FRT1 controls the control ORDC. 또한, DDR2 동작시 모드 선택 신호 PDDR2는 고레벨이므로 상기 NAND 게이트 NANDOC5_1은 CA1 신호를 출력에 전송할 수 있다. Further, when DDR2 operating mode selection signal is high level, so the NAND gate PDDR2 NANDOC5_1 may transmit a signal to the output CA1. 즉 DDR2 동작에서 CA0이 고레벨이고 CA1이 저레벨일 때, 제6 출력 오더링 제어신호 생성부 DOCS6는 FRT1 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. That is, in the high-level DDR2 operation CA0 and CA1 controls the low level one time, the sixth output-ordered control signal generator includes a controller DOCS6 ORDC ordering outputs to output a high level on line FRT1.

상기 제7 출력 오더링 제어신호 생성부 DOCS7은 CA0의 반전신호인 CA0B, CA1 및 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDOC7_1, 상기 NAND 게이트 NANDOC7_1의 출력을 반전하는 인버터 INVDOC7_1, 상기 인버터 INVDOC7_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC7_2 및 상기 NAND 게이트 NANDOC7_2의 출력을 반 전하여 FRT2라인에 전송하는 인버터 INVDOC7_2로 구성된다. The seventh output ordering control signal generator DOCS7 are NAND gates, a reversal signals CA0 CA0B, CA1 and the mode selection signal is a PDDR2 input NANDOC7_1, an inverter for inverting the output of the NAND gate NANDOC7_1 INVDOC7_1, the output of the inverter INVDOC7_1 and data dATA sense amplifier S / a of the NAND gate and an output of the NAND gate NANDOC7_2 NANDOC7_2 to a control signal for controlling the operation time of the input IOSA_CON half handed down the inverter consists of INVDOC7_2 transmitting a FRT2 ​​line.

DDR1-2 모드 동작시 모드 선택신호 PDDR2는 저레벨이므로 상기 제7 출력 오더링 제어신호 생성부 DOCS7은 CA0 및 CA1의 레벨에 무관하게 FRT2 라인에 저레벨의 신호를 출력한다. DDR1-2 mode operation when the mode selection signal is low level, so PDDR2 the seventh output ordering control signal generator DOCS7 outputs a low level signal on line FRT2 ​​regardless of the levels of CA0 and CA1. 상기 FRT2 라인의 저레벨 신호는 출력 오더링부에서 데이터 감지 증폭기 DATA S/A의 출력의 전송을 차단하므로 DDR1-2 모드 동작시에는 상기 제7 출력 오더링 제어신호 생성부 DOCS7은 FRT2 라인에 유효한 제어신호를 출력하지 않는다. FRT2 low level signal from the line is the output-ordered because the data in the sense amplifier portion to block the transmission of the DATA output of the S / A valid control signal to the seventh output ordering control signal generator is DOCS7 FRT2 ​​line when DDR1-2 mode operation does not output. 또한, DDR2 동작시 모드 선택 신호 PDDR2는 고레벨이므로 CA0이 고레벨이고 CA1이 저레벨일 때, 제7 출력 오더링 제어신호 생성부 DOCS7는 FRT2 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. Further, when DDR2 operating mode selection signal is high level, so PDDR2 CA0 to control a high level and CA1 is low level one time, the seventh output ordering control signal generator includes a controller DOCS7 ORDC ordering outputs to output a high level on line FRT2.

상기 제8 출력 오더링 제어신호 생성부 DOCS8은 CA0, CA1 및 모드 선택 신호 PDDR2을 입력으로 하는 NAND 게이트 NANDOC8_1, CA0 및 모드 선택 신호 PDDR1을 입력으로 하는 NAND 게이트 NANDOC8_2, 상기 NAND 게이트 NANDOC8_1의 출력 및 상기 NAND 게이트 NANDOC8_2를 입력으로하는 NAND 게이트 NANDOC8_3, 상기 NAND 게이트 NANDOC8_3의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC8_4 및 상기 NAND 게이트 NANDOC8_4의 출력을 반전하여 FRT3라인에 전송하는 인버터 INVDOC8로 구성된다. Said eighth output ordering control signal generator DOCS8 is CA0, CA1 and the mode selection NAND gates, a NAND gate NANDOC8_1, CA0 and the mode selection signal PDDR1 to the signal PDDR2 as input to the input NANDOC8_2, the output of the NAND gate NANDOC8_1 and the NAND by inverting the NAND gate NANDOC8_3, the output of NAND gate NANDOC8_4 and the NAND gate NANDOC8_4 to the control signal IOSA_CON for controlling the operation timing of the output of the data sense amplifier dATA S / a of the NAND gate NANDOC8_3 as input to a gate NANDOC8_2 input It consists of transmitting to the drive INVDOC8 FRT3 line. DDR1-2 동작시 모드 선택 신호 PDDR1는 고레벨이며 PDDR2는 저레벨이다. When DDR1-2 operating mode selection signal is high level and PDDR1 PDDR2 is a low level. CA0가 고레벨이면, 상기 NAND 게이트 NANDOC8_2는 저레벨을 출력하고 NAND 게이트 NANDOC8_1의 출력에 무관하게 FRT3 라인에 고레벨의 제어신호를 출력하여 오더링 제어부 ORDC를 제어한다. When CA0 is at high level, the NAND gate NANDOC8_2 outputs a low level and to control the NAND gate NANDOC8_1 output regardless of the high level of ordered outputs a control signal to the control unit ORDC FRT3 line to the. 또한, DDR2 동작시 모드 선택 신호 PDDR1는 저레벨이므로 상기 NAND 게이트 NANDOC8_2은 고레벨을 출력한다. Further, when DDR2 operating mode selection signal is low level, so the NAND gate PDDR1 NANDOC8_2 outputs the high level. DDR2 동작에서 CA0 및 CA1이 고레벨일 때, NAND 게이트 NANDOC8_1은 저레벨을 출력한다. When CA0 and CA1 is at a high level operation DDR2, NAND gate NANDOC8_1 outputs a low level. 따라서 제8 출력 오더링 제어신호 생성부 DOCS8는 FRT3 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. Therefore it controls the eighth output ordering control signal generator includes a controller DOCS8 ORDC ordering outputs to output a high level on line FRT3.

도 11c는 감지 증폭기 DATA S/A 및 출력 오더링 제어부 ORDC를 도시한 회로도이다. Figure 11c is a circuit diagram showing a sense amplifier DATA S / A and the output-ordered control ORDC.

도 11c를 참조하면, 글로벌 데이터 라인 GIO_E0 및 /GIO_E0을 입력으로 하는 데이터 감지 증폭기 DATA S/A 및 상기 데이터 감지 증폭기 DATA S/A의 출력을 FRT1 내지 FRT4라인의 제어신호들에 따라 FDO라인들로 선택적으로 출력하는 출력 오더링 제어부 ORDC가 도시된다. Referring to Figure 11c, with FDO line in accordance with the control signals of the global data line GIO_E0 and / GIO_E0 a data sense to the input amplifier DATA S / A and the data sense amplifier DATA S / FRT1 to FRT4 line the output of the A the output control unit ordering ORDC which selectively outputs are shown.

상기 출력 오더링 제어부 ORDC는 제1 출력 선택부 ORDCS1, 제2 출력 선택부 ORDCS2, 제3 출력 선택부 ORDCS3 및 제4 출력 선택부 ORDCS4로 구성된다. The output-ordered control ORDC is composed of a first output selector ORDCS1, a second output selector ORDCS2, the third output and the fourth output selector ORDCS3 selector ORDCS4. 또한, 상기 제1 내지 제4 출력 선택부들은 데이터 감지 증폭기 DATA S/A의 출력단 DIN에 공통으로 연결된다. Further, the first to fourth output selection units are connected in common to the output terminal DIN of the data sense amplifier DATA S / A.

상기 제1 출력 선택부 ORDCS1은 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV1, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV1의 드레인에 연결되어 PINV1과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV1, VDD에 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL1, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL1, FRT0라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL1의 게이트에 공급하는 인버터 INVDCS1_1 및 상기 인버터 INVDCS1_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL1의 게이트에 공급하는 인버터 INVDCS1_2로 구성된다. The first output selector ORDCS1 the NMOS transistor with the drive structure with the connection and the data sense amplifiers DATA PMOS transistor output stage connected to the DIN of the S / A PINV1, the output terminal DIN is connected to the drain of the PMOS transistor PINV1 PINV1 NINV1, is connected to the VDD PMOS transistor to the control gate acts PCTL1, for inverting the control signal of the NMOS transistor NCTL1, FRT0 line is connected to the VSS to the control gate acts to supply the inverted signal to the gate of the PMOS transistor PCTL1 inverter INVDCS1_1 and inverting the output of the inverter and INVDCS1_1 consists INVDCS1_2 inverter for supplying the inverted output to the gate of the NMOS transistor NCTL1.

CMOS인버터 구조를 가지는 트랜지스터들 NCTL1 및 PCTL1은 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE01라인으로 출력한다. Transistors NCTL1 PCTL1 and having a CMOS inverter structure is as input the output DIN of the data DATA sense amplifier S / A and inverting them to output a DE01 line.

상기 제2 출력 선택부 ORDCS2은 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV2, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV1의 드레인에 연결되어 PINV2과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV2, VDD에 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL2, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL2, FRT1라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL2의 게이트에 공급하는 인버터 INVDCS2_1 및 상기 인버터 INVDCS2_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL2의 게이트에 공급하는 인버터 INVDCS2_2로 구성된다. It said first NMOS transistor having a drive structure with the second output selector ORDCS2 are tied to the data sense amplifier DATA PMOS transistor output stage connected to the DIN of the S / A PINV2, the output terminal DIN is connected to the drain of the PMOS transistor PINV1 PINV2 NINV2, is connected to the VDD PMOS transistor to the control gate acts PCTL2, for inverting the control signal of the NMOS transistor NCTL2, FRT1 line is connected to the VSS to the control gate acts to supply the inverted signal to the gate of the PMOS transistor PCTL2 inverter INVDCS2_1 and inverting the output of the inverter and INVDCS2_1 consists INVDCS2_2 inverter for supplying the inverted output to the gate of the NMOS transistor NCTL2.

CMOS인버터 구조를 가지는 트랜지스터들 NCTL2 및 PCTL2는 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE02라인으로 출력한다. The input of the output stage transistors DIN NCTL2 PCTL2 and has a CMOS inverter structure data DATA sense amplifier S / A and inverting them to output a DE02 line.

상기 제3 출력 선택부 ORDCS3은 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV3, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV3의 드레인에 연결되어 PINV3과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV3, VDD와 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL3, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL3, FRT2라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL3의 게이트에 공급하는 인버터 INVDCS3_1 및 상기 인버터 INVDCS3_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL3의 게이트에 공급하는 인버터 INVDCS3_2로 구성된다. The first NMOS transistor 3 output selection unit ORDCS3 are tied to the data sense amplifier DATA PMOS transistor output stage connected to the DIN of the S / A PINV3, the output terminal DIN is connected to the drain of the PMOS transistor PINV3 with the drive structure with PINV3 NINV3, is connected to the VDD PMOS transistor to the control gate acts PCTL3, for inverting the control signal of the NMOS transistor NCTL3, FRT2 ​​line is connected to the VSS to the control gate acts to supply the inverted signal to the gate of the PMOS transistor PCTL3 inverter INVDCS3_1 and inverting the output of the inverter and INVDCS3_1 consists INVDCS3_2 inverter for supplying the inverted output to the gate of the NMOS transistor NCTL3.

CMOS인버터 구조를 가지는 트랜지스터들 NCTL3 및 PCTL3은 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE03라인으로 출력한다. Transistors NCTL3 PCTL3 and having a CMOS inverter structure is as input the output DIN of the data DATA sense amplifier S / A and inverting them to output a DE03 line.

상기 제4 출력 선택부 ORDCS4는 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV4, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV4의 드레인에 연결되어 PINV4과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV4, VDD에 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL4, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL4, FRT3라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL4의 게이트에 공급하는 인버터 INVDCS4_1 및 상기 인버터 INVDCS4_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL4의 게이트에 공급하는 인버터 INVDCS4_2로 구성된다. Said fourth output selection unit ORDCS4 the NMOS transistor with the drive structure with the connection and the data sense amplifiers DATA PMOS transistor output stage connected to the DIN of the S / A PINV4, the output terminal DIN is connected to the drain of the PMOS transistor PINV4 PINV4 NINV4, is connected to the VDD PMOS transistor to the control gate acts PCTL4, for inverting the control signal of the NMOS transistor NCTL4, FRT3 line is connected to the VSS to the control gate acts to supply the inverted signal to the gate of the PMOS transistor PCTL4 inverter INVDCS4_1 and inverting the output of the inverter and INVDCS4_1 consists INVDCS4_2 inverter for supplying the inverted output to the gate of the NMOS transistor NCTL4.

CMOS인버터 구조를 가지는 트랜지스터들 NCTL4 및 PCTL4는 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE04라인으로 출력한다. The input of the output stage transistors DIN NCTL4 PCTL4 and has a CMOS inverter structure data DATA sense amplifier S / A and inverting them to output a DE04 line.

도 12a 및 도 12b는 데이터의 출력 경로를 도시한 블록도들이다. Figure 12a and Figure 12b are a block diagram showing an output destination of the data.

도 12a 및 도 12b를 참조하면, 본 발명에 따른 DDR1-1 및 DDR2 겸용 SDRAM은 단위 데이터 입출력당(1 DQ) 4개의 출력 오더링부 ORD1, ORD2, ORD3 및 ORD4를 구비한다. When FIG. 12a and FIG. 12b, and DDR1-1 DDR2 SDRAM combination according to the invention is provided with a data input and output unit each (1 DQ) 4 outputs an ordering unit ORD1, ORD2, ORD3 and ORD4. 각각의 출력 오더링부는 데이터 감지 증폭기 및 출력 오더링 제어부를 구비한다. Each of the output-ordered part and a data sense amplifier and an output-ordered control.

도 12a는 DDR1-1 및 DDR2 동작시의 데이터 출력 경로를 도시한 블록도이다. Figure 12a is a block diagram showing a data-output route at the time of operation DDR1-1 and DDR2.

도 12a를 참조하면, 글로벌 데이터 라인 및 FRT 라인의 신호들이 입력되는 4개의 출력 오더링부, 상기 출력 오더링부의 출력을 출력 래치/먹스에 공급하는 FDO 라인들 및 상기 FDO 라인들을 통해 전송되는 신호를 입력하여 풀-업 출력 데이터 DOP와 풀-다운 출력 데이터 DON으로 처리하기 위한 출력 래치/먹스가 도시된다. See Figure 12a when the input a signal that is transmitted on the global data line and FDO lines and the FDO line to input supplied to the four output ordering unit, outputs the output of the output-ordered latch / multiplexer in which a signal of FRT line the pull-up output data DOP and full-output latch / multiplexer to process a down output data DON is shown.

제1 출력 오더링부 ORD1에 입력된 GIO_E0라인 상의 데이터는 제1 데이터 감지 증폭기 DATA S/A1에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DE01 내지 DE04라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. First data on the GIO_E0 line in the output ordering unit ORD1 the first data sense amplifier DATA S / is amplified by A1 FRT0 to DE01 to FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line through DE04 line by the control signal on the FRT3 line is output. DDR1-1 동작시, 상기 제1 출력 오더링부 ORD1은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다. DDR1-1 during operation, the first output-ordered part ORD1 may select the line and FDO_F0 FDO_S0 line, DDR2 during operation, may select FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line.

제2 출력 오더링부 ORD2에 입력된 GIO_O0라인 상의 데이터는 제2 데이터 감지 증폭기 DATA S/A2에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DO01 내지 DO04라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. A second output data on the GIO_O0 line input to the ordering unit ORD2 second data sense amplifier DATA S / amplified by A2 and FRT0 to DO01 to FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line through DO04 line by the control signal on the FRT3 line is output. DDR1-1 동작시, 상기 제2 출력 오더링부 ORD2은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다. DDR1-1 during operation, the second output-ordered part ORD2 may select the line and FDO_F0 FDO_S0 line, DDR2 during operation, may select FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line.

제3 출력 오더링부 ORD3에 입력된 GIO_E1라인 상의 데이터는 제3 데이터 감지 증폭기 DATA S/A3에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DE11 내지 DE14라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. The data on the GIO_E1 line in the third output-ordered part ORD3 third data sense amplifier DATA S / amplified by A3 and FRT0 to DE11 to FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line through DE14 line by the control signal on the FRT3 line is output. DDR1-1 동작시, 상기 제3 출력 오더링부 ORD3은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다. DDR1-1 during operation, the third output-ordered part ORD3 may select the line and FDO_F0 FDO_S0 line, DDR2 during operation, may select FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line.

제4 출력 오더링부 ORD4에 입력된 GIO_O1라인 상의 데이터는 제4 데이터 감지 증폭기 DATA S/A4에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DO11 내지 DO14라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. A fourth data on the GIO_O1 line in the output ordering unit ORD4 fourth data sense amplifier DATA S / amplified by A4 and FRT0 to DO11 to FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line through DO14 line by the control signal on the FRT3 line is output. DDR1-1 동작시, 상기 제4 출력 오더링부 ORD4은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다. DDR1-1 during operation, the fourth output-ordered part ORD4 may select the line and FDO_F0 FDO_S0 line, DDR2 during operation, may select FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line.

DDR1-1 모드 동작에서 CA0 및 CA1이 저레벨이면, 제1 출력 오더링부 ORD1는 FRT0신호에 의해 제어되어 GIO_E0상의 데이터를 DE01라인을 통해 FDO_F0라인으로 출력하고 제2 출력 오더링부 ORD2은 FRT0신호에 의해 제어되고 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0라인으로 출력한다. If the operation mode in DDR1-1 CA0 and CA1 are low level, the first output-ordered part ORD1 is controlled by the output signal FRT0 data on the GIO_E0 FDO_F0 line through a DE01 line and the second output-ordered part is ORD2 by FRT0 signal controlled and outputs the data on the GIO_O0 FDO_S0 line through line DO01. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0 및 CA1이 저레벨인 상황에서 제3 출력 오더링부 ORD3 및 제4 출력 오더링부 ORD4 는 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다. DDR1-1 mode operation in FDO_F1 DFO_S1 line and the line is not active, so no, CA0 and CA1 is the third output from the low-level situation ORD3 ordering unit and the fourth output-ordered part ORD4 is output to output the data to the line and FDO_F1 FDO_S1 line It can not be input to the latch / mux.

DDR1-1 모드 동작에서 CA0이 고레벨이고 CA1이 저레벨이면, 제2 출력 오더링부 ORD2는 FRT1신호에 의해 제어되어 GIO_O0상의 데이터를 DO02 라인를 통해 FDO_F0라인으로 출력하고 제3 출력 오더링부 ORD3은 FRT1신호에 의해 제어되고 GIO_E1상의 데이터를 DE12 라인을 통해 FDO_S0라인으로 출력한다. When CA0 is a high level and CA1 is at a low level DDR1-1 mode of operation, the second output-ordered part ORD2 is controlled by the signal data on the FRT1 GIO_O0 to DO02 rainreul FRT1 FDO_F0 signal output line and the third output-ordered part ORD3 through It controlled and outputs the data on the GIO_E1 FDO_S0 line through a DE12 line. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0이 고레벨이고 CA1이 저레벨인 상황에서 제1 출력 오더링부 ORD1 및 제4 출력 오더링부 ORD4는 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다. DDR1-1 mode operation because the line and FDO_F1 DFO_S1 line is not be activated, the high level CA0 and CA1 of the first output from the low-level situation ORD1 ordering unit and the fourth output-ordered part is ORD4 FDO_F1 line and output data line to FDO_S1 and it can not be input to the output latch / mux.

DDR1-1 모드 동작에서 CA0이 저레벨이고 CA1이 고레벨이면, 제3 출력 오더링부 ORD3는 FRT2신호에 의해 제어되어 GIO_E1상의 데이터를 DE13 라인를 통해 FDO_F0라인으로 출력하고 제4 출력 오더링부 ORD4은 FRT2신호에 의해 제어되고 GIO_O1상의 데이터를 DO13 라인을 통해 FDO_S0라인으로 출력한다. If this low level CA0 and CA1 is at a high level DDR1-1 mode of operation, a third output-ordered ORD3 portion is controlled by the data on the signal FRT2 ​​GIO_E1 on DE13 rainreul FRT2 ​​FDO_F0 signal output line and the fourth output-ordered part ORD4 through It controlled and outputs the data on the GIO_O1 FDO_S0 line through line DO13. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0이 저레벨이고 CA1이 고레벨인 상황에서 제1 출력 오더링부 ORD1 및 제2 출력 오더링부 ORD2는 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다. DDR1-1 mode operation because the line and FDO_F1 DFO_S1 line is not be active, the low level CA0 and CA1 of the first output from the high-level situation ORD1 ordering unit and second output unit ORD2 ordered outputs the data to the line and FDO_F1 FDO_S1 line and it can not be input to the output latch / mux.

DDR1-1 모드 동작에서 CA0이 고레벨이고 CA1이 고레벨이면, 제1 출력 오더링부 ORD1는 FRT3신호에 의해 제어되어 GIO_E0상의 데이터를 DE04 라인를 통해 FDO_S0라인으로 출력하고 제4 출력 오더링부 ORD4은 FRT3신호에 의해 제어되고 GIO_O1상의 데이터를 DO14 라인을 통해 FDO_F0라인으로 출력한다. When CA0 is a high level and CA1 is at a high level DDR1-1 mode operation, the first output is controlled by the ordering unit ORD1 FRT3 signal data on a DE04 GIO_E0 rainreul FRT3 FDO_S0 signal output line and the fourth output-ordered part ORD4 through It controlled and outputs the data on the GIO_O1 FDO_F0 line through line DO14. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0이 고레벨이고 CA1이 고레벨인 상황에서 제2 출력 오더링부 ORD2 및 제3 출력 오더링부 ORD3은 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다. DDR1-1 mode operation because the line and FDO_F1 DFO_S1 line is not be activated, the high level and the second CA0 CA1 output from the high-level situation is ordered part ORD2 and third output-ordered part is ORD3 FDO_F1 line and output data line to FDO_S1 and it can not be input to the output latch / mux.

DDR2 모드 동작에서는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1 라인들 전체가 활 성화되고 출력 오더링부들에 의해 선택된다. DDR2 mode, all of the FDO_F0, FDO_S0, FDO_F1 and FDO_S1 line in operation is enabled is selected by the output-ordered parts.

CA0가 저레벨이고 CA1이 저레벨이면 제1 출력 오더링부 ORD1은 FRT0에 의해 제어되어 GIO_E0상의 데이터를 DE01 라인을 통해 FDO_F0 라인으로 전송한다. When CA0 and CA1 are the low-level low-level first output is controlled by the ordering unit ORD1 FRT0 transmits data on the GIO_E0 FDO_F0 line through a DE01 line. 또한 제2 출력 오더링부 ORD2는 FRT0에 의해 제어되어 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT0에 의해 제어되어 GIO_E1 상의 데이터를 DE11 라인을 통해 FDO_F1 라인으로 전송하며, 제4 출력 오더링부 ORD4은 FRT0에 의해 제어되어 GIO_O1 상의 데이터를 DO11 라인을 통해 FDO_S1 라인으로 전송한다. In addition, the second output-ordered part ORD2 is controlled by the FRT0 transmit data on the GIO_O0 the FDO_S0 line through DO01 line, and the third output-ordered part ORD3 is controlled by FRT0 the FDO_F1 line data on GIO_E1 through DE11 line transmission, and the fourth output-ordered ORD4 portion is controlled by the FRT0 transmits data on the GIO_O1 FDO_S1 line through line DO11. 따라서, CA0가 저레벨이고 CA1이 저레벨이면, FDO_F0 라인에는 GIO_E0의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_O0의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_E1의 데이터가 증폭되어 전송되고, FDO_S1 라인에는 GIO_O1의 데이터가 증폭되어 전송된다. Thus, CA0 a low level, and if CA1 is low level, FDO_F0 line there is transmitted data of GIO_E0 is amplified, FDO_S0 line there is transmitted data of GIO_O0 is amplified, FDO_F1 line there is transmitted data of GIO_E1 is amplified, FDO_S1 lines include data of GIO_O1 is amplified and transmitted.

DDR2 모드 동작에서 CA0가 고레벨이고 CA1이 저레벨이면 제1 출력 오더링부 ORD1은 FRT1에 의해 제어되어 GIO_E0상의 데이터를 DE02 라인을 통해 FDO_S1 라인으로 전송한다. CA0 is at high level in the DDR2-mode operation and the low level, CA1 is the first output is controlled by the ordering unit ORD1 FRT1 and transmits the data on the GIO_E0 FDO_S1 line through a DE02 line. 또한 제2 출력 오더링부 ORD2는 FRT1에 의해 제어되어 GIO_O0상의 데이터를 DO02 라인을 통해 FDO_F0 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT1에 의해 제어되어 GIO_E1 상의 데이터를 DE12 라인을 통해 FDO_S0 라인으로 전송하며, 제4 출력 오더링부 ORD4은 FRT1에 의해 제어되어 GIO_O1 상의 데이터를 DO12 라인을 통해 FDO_F1 라인으로 전송한다. In addition, the second output-ordered part ORD2 is controlled by the FRT1 transmit data on the GIO_O0 the FDO_F0 line through DO02 line, and the third output-ordered part ORD3 is controlled by the FRT1 the FDO_S0 line data on GIO_E1 through DE12 line transmission, and the fourth output-ordered ORD4 portion is controlled by the FRT1 and transmits the data on the GIO_O1 FDO_F1 line through line DO12. 따라서, CA0가 고레벨이고 CA1이 저레벨이면, FDO_F0 라인에는 GIO_O0의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_E1의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_O1의 데이터가 증 폭되어 전송되고, FDO_S1 라인에는 GIO_E0의 데이터가 증폭되어 전송된다. Thus, CA0 is at high level, and if CA1 is low level, FDO_F0 line there is transmitted data of GIO_O0 is amplified, FDO_S0 line there is transmitted data of GIO_E1 is amplified, FDO_F1 line there is transmitted data of GIO_O1 are amplify, FDO_S1 line there is transmitted the data GIO_E0 is amplified.

DDR2 모드 동작에서 CA0가 저레벨이고 CA1이 고레벨이면 제1 출력 오더링부 ORD1은 FRT2에 의해 제어되어 GIO_E0상의 데이터를 DE03 라인을 통해 FDO_F1 라인으로 전송한다. CA0 is at the low level, CA1 DDR2 mode operation and is a high level first output-ordered ORD1 unit is controlled by a FRT2 ​​and transmits the data on the GIO_E0 FDO_F1 line through a DE03 line. 또한 제2 출력 오더링부 ORD2는 FRT2에 의해 제어되어 GIO_O0상의 데이터를 DO03 라인을 통해 FDO_S1 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT2에 의해 제어되어 GIO_E1 상의 데이터를 DE13 라인을 통해 FDO_F0 라인으로 전송하며, 제4 출력 오더링부 ORD4는 FRT2에 의해 제어되어 GIO_O1 상의 데이터를 DO13 라인을 통해 FDO_S0 라인으로 전송한다. In addition, the second output-ordered part ORD2 is controlled by the FRT2 ​​transmit data on the GIO_O0 the FDO_S1 line through DO03 line, and the third output-ordered part ORD3 is controlled by FRT2 ​​the FDO_F0 line data on GIO_E1 through DE13 line transmission, and the fourth output-ordered part ORD4 is controlled by a FRT2 ​​and transmits the data on the GIO_O1 FDO_S0 line through line DO13. 따라서, CA0가 저레벨이고 CA1이 고레벨이면, FDO_F0 라인에는 GIO_E1의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_O1의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_E0의 데이터가 증폭되어 전송되고, FDO_S1 라인에는 GIO_O0의 데이터가 증폭되어 전송된다. Thus, CA0 a low level, and if CA1 is high level, FDO_F0 line there is transmitted data of GIO_E1 is amplified, FDO_S0 line there is transmitted data of GIO_O1 is amplified, FDO_F1 line there is transmitted data of GIO_E0 is amplified, FDO_S1 lines include data of GIO_O0 is amplified and transmitted.

DDR2 모드 동작에서 CA0가 고레벨이고 CA1이 고레벨이면 제1 출력 오더링부 ORD1은 FRT3에 의해 제어되어 GIO_E0상의 데이터를 DE04 라인을 통해 FDO_S0 라인으로 전송한다. CA0 is at high level in the DDR2-mode operation and the high-level first output CA1 is ordered ORD1 unit is controlled by the FRT3 and transmits the data on the GIO_E0 FDO_S0 line through a DE04 line. 또한 제2 출력 오더링부 ORD2는 FRT3에 의해 제어되어 GIO_O0상의 데이터를 DO04 라인을 통해 FDO_F1 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT3에 의해 제어되어 GIO_E1 상의 데이터를 DE14 라인을 통해 FDO_S1 라인으로 전송하며, 제4 출력 오더링부 ORD4은 FRT3에 의해 제어되어 GIO_O1 상의 데이터를 DO14 라인을 통해 FDO_F0 라인으로 전송한다. In addition, the second output-ordered part ORD2 is controlled by the FRT3 transmit data on the GIO_O0 the FDO_F1 line through DO04 line, and the third output-ordered part ORD3 is controlled by FRT3 in FDO_S1 line data on GIO_E1 through DE14 line transmission, and the fourth output-ordered ORD4 portion is controlled by the FRT3 and transmits the data on the GIO_O1 FDO_F0 line through line DO14. 따라서, CA0가 고레벨이고 CA1이 고레벨이면, FDO_F0 라인에는 GIO_O1의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_E0의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_O0의 데이터가 증 폭되어 전송되고, FDO_S1 라인에는 GIO_E1의 데이터가 증폭되어 전송된다. Thus, CA0 is at high level, and if CA1 is high level, FDO_F0 line there is transmitted data of GIO_O1 is amplified, FDO_S0 line there is transmitted data of GIO_E0 is amplified, FDO_F1 line there is transmitted data of GIO_O0 are amplify, FDO_S1 line there is transmitted the data GIO_E1 is amplified.

도 12b는 DDR1-2 및 DDR2 동작시의 데이터 출력 경로를 도시한 블록도이다. Figure 12b is a block diagram showing a data-output route at the time of operation DDR1-2 and DDR2.

도 12b를 참조하면, 제3 출력 오더링부 ORD3 및 제4 출력 오더링부 ORD4가 DDR1-2 모드 동작시에 활성화되지 않는 것을 제외하고는 상기 도 12a와 동일하다. Referring to Figure 12b, a third output is the same as in the Figure 12a, except that the ordered part, and the fourth output ORD3 ORD4 ordering unit that is not active at the time of DDR1-2 mode operation. 즉 DDR1-2 모드 동작시, GIO_E1 라인 및 GIO_O1 라인에는 데이터가 전송되지 않으며, 제3 출력 오더링부 ORD3 및 제4 출력 오더링부 ORD4는 동작을 하지 않는다. That is DDR1-2 mode when not operating, and GIO_E1 line GIO_O1 line the data is not transmitted, third and fourth output-ordered part ORD3 output ORD4 ordering unit does not operate. 따라서 DDR1-2 모드 동작시에는 제1 출력 오더링부 ORD1 및 제2 출력 오더링부 ORD2만이 동작한다. Therefore, when DDR1-2 mode operation, and operates only the first output and the second output-ordered ordered part ORD1 portion ORD2.

DDR1-2 모드 동작시 CA0이 저레벨이고 CA1이 저레벨이면, 제1 출력 오더링부 ORD1는 FRT0신호에 의해 제어되어 GIO_E0상의 데이터를 DE01라인을 통해 FDO_F0라인으로 출력하고 제2 출력 오더링부 ORD2는 FRT0신호에 의해 제어되고 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0라인으로 출력한다. DDR1-2 mode operation during a low-level CA0 and CA1 is the low level, the first output-ordered part ORD1 is controlled by the output signal FRT0 data on the GIO_E0 FDO_F0 line through a DE01 line and the second output signal ordering unit ORD2 is FRT0 a controlled and outputs the data on the GIO_O0 FDO_S0 line through line DO01.

DDR1-2 모드 동작시 CA0이 고레벨이고 CA1이 저레벨이면, 제1 출력 오더링부 ORD1는 FRT1신호 및 FRT3에 의해 제어된다. DDR1-2 mode operation when CA0 a high level and CA1 is the low level, the first output-ordered part ORD1 is controlled by a signal FRT1 and FRT3. 다만, FDO_F1 및 FDO_S1상의 데이터는 유효하지 않으므로 제1 출력 오더링부 ORD1은 GIO_E0상의 데이터를 FRT3의 제어신호에 따라 DE04라인을 통해 FDO_S0라인으로 출력하고 제2 출력 오더링부 ORD2은 FRT1신호에 의해 제어되고 GIO_O0상의 데이터를 DO02 라인을 통해 FDO_F0라인으로 출력한다. However, FDO_F1 and data on the FDO_S1 is not valid first output ordering unit ORD1 is output to FDO_S0 line through a DE04 line along the data on the GIO_E0 to a control signal FRT3 and second output-ordered part ORD2 is controlled by the FRT1 signal the data on the outputs GIO_O0 FDO_F0 the line through the line DO02.

DDR1-2 모드 동작시 CA0이 저레벨이고 CA1이 고레벨이면, 제1 출력 오더링부 ORD1은 FRT0신호에 의해 제어된다. When DDR1-2 mode operation CA0 CA1 the low level and when the high level, the first output is controlled by the ordering unit ORD1 FRT0 signal. 이는 상기 도 11b에서 도시된 바와 같이 제7 출 력 오더링 제어신호 생성부 DOCS7 및 제8 출력 오더링 제어신호 생성부 DOCS8이 CA1에 무관하며, CA0의 레벨에 따라 제어신호를 생성하기 때문이다. This is because to generate a control signal in accordance with the claim 7, and outputs the ordering control signal generator DOCS7 and eighth output ordering control signal generator DOCS8 is independent of the CA1 as described, levels of CA0 shown in FIG. 11b. 따라서 제1 출력 오더링부 ORD1은 GIO_E0상의 데이터를 DE01라인을 통해 FDO_F0라인으로 출력하고 제2 출력 오더링부 ORD2는 FRT0신호에 의해 제어되고 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0라인으로 출력한다. Therefore, the first output-ordered part ORD1 outputs the data on the GIO_E0 FDO_F0 line through a DE01 line and the second output is controlled by the ordering unit ORD2 FRT0 signal, and outputs the data on the GIO_O0 FDO_S0 line through line DO01.

DDR1-2 모드 동작시 CA0이 고레벨이고 CA1이 고레벨이면, 제1 출력 오더링부 ORD1은 FRT1신호 및 FRT3에 의해 제어된다. When CA0 DDR1-2 mode operation is the high level and CA1 is high level, the first output-ordered part ORD1 is controlled by a signal FRT1 and FRT3. 다만, FDO_F1 및 FDO_S1상의 데이터는 유효하지 않으므로 제1 출력 오더링부 ORD1은 GIO_E0상의 데이터를 FRT3의 제어신호에 따라 DE04라인을 통해 FDO_S0라인으로 출력하고 제2 출력 오더링부 ORD1은 FRT1신호에 의해 제어되고 GIO_O0상의 데이터를 DO02 라인을 통해 FDO_F0라인으로 출력한다. However, FDO_F1 and data on the FDO_S1 is not valid first output ordering unit ORD1 is output to FDO_S0 line through a DE04 line along the data on the GIO_E0 to a control signal FRT3 and second output-ordered part ORD1 is controlled by the FRT1 signal the data on the outputs GIO_O0 FDO_F0 the line through the line DO02.

DDR2 모드 동작은 상기 도 12a에서의 DDR2의 동작과 동일하므로 설명을 생략한다. DDR2 mode operation will be omitted the description of the same as DDR2 operation in FIG 12a.

실시예 8 Example 8

도 13은 본 발명의 제8 실시예에 따른 출력 데이터 래치/먹스부 DOUT LATCH/MUX를 도시한 회로도이다. 13 is a view showing an output data latch / MUX unit DOUT LATCH / MUX according to an eighth embodiment of the present invention circuit.

도 13을 참조하면, 출력 데이터 래치/먹스부 DOUT LATCH/MUX는 출력 데이터 제어신호 생성부 OUTCG, 출력 라인 선택부 DOSL 및 데이터 전송부 DDML을 포함한다. 13, and outputs the data latch / multiplexer unit DOUT LATCH / MUX includes a data output control signal generator OUTCG, line-selecting unit and the data transfer unit DOSL DDML.

상기 출력 데이터 제어신호 생성부 OUTCG는 제1 래치/먹스 제어신호 생성부 LMCG1, 제2 래치/먹스 제어신호 생성부 LMCG2, 제3 래치/먹스 제어신호 생성부 LMCG3 및 제4 래치/먹스 제어신호 생성부 LMCG4를 포함한다. Said output data control signal generator OUTCG the first latch / mux control signal generator LMCG1, the second latch / mux control signal generator LMCG2, the third latch / mux control signal generator LMCG3 and fourth latch / mux control signal generator and a portion LMCG4.

상기 제1 래치/먹스 제어신호 생성부 LMCG1은 내부 클럭 QCLK_F0 및 모드 선택 신호 PDDR1을 입력으로 가지는 NOR 게이트 NORLMC1, 상기 NOR 게이트 NORLMC1의 출력을 반전하는 인버터 INVLMC1_1 및 상기 인버터 INVLMC1_1의 출력을 반전하는 인버터 INVLMC1_2로 구성된다. The first latch / mux control signal generator LMCG1 is for inverting the output of NOR gate NORLMC1, inverter INVLMC1_1 and the inverter INVLMC1_1 for inverting the output of the NOR gate NORLMC1 having as inputs the internal clock QCLK_F0 and the mode selection signal PDDR1 inverter INVLMC1_2 It consists of a. 상기 인버터 INVLMC1_1의 출력은 QCKL_F0D 라인에 전송되며, 상기 인버터 INVLMC1_2의 출력은 /QCKL_F0D 라인에 전송된다. The output of the inverter INVLMC1_1 are sent to QCKL_F0D line, the output of the inverter INVLMC1_2 is transmitted to / QCKL_F0D line.

DDR1 모드 동작시 PDDR1은 고레벨이므로 상기 NOR 게이트 NORLMC1의 출력은 내부 클럭 QCLK_F0에 무관하게 저레벨을 출력한다. Since DDR1 mode operation when PDDR1 is high level the output of NOR gate NORLMC1 outputs the low level irrespective of the internal clock QCLK_F0. 따라서 QCLK_F0는 전송되지 않으며, QCKL_F0D 라인에는 고레벨이 출력되고 /QCKL_F0D 라인에는 저레벨이 출력된다. Thus QCLK_F0 are not sent, QCKL_F0D line has a low level, the high level is output to the output and / QCKL_F0D line.

또한, DDR2 모드 동작시 PDDR1은 저레벨이므로 상기 NOR 게이트 NORLMC1은 QCLK_F0를 반전하여 출력한다. In addition, since the low level when DDR2 is PDDR1 mode operation of the NOR gate NORLMC1 outputs inverts the QCLK_F0. 따라서 DDR2 모드 동작시에 QCKL_F0D 라인에는 QCLK_F0이 출력되고 /QCKL_F0D 라인에는 상기 QCLK_F0의 위상이 반전된 /QCLK_F0이 출력된다. Thus QCKL_F0D line when DDR2 QCLK_F0 mode operation, the output and / QCKL_F0D line, the phase of the QCLK_F0 a / QCLK_F0 inverted is output.

상기 제2 래치/먹스 제어신호 생성부 LMCG2는 내부 클럭 QCLK_F1 및 모드 선택 신호 PDDR2를 입력으로 가지는 NAND 게이트 NANLMC1, 상기 NAND 게이트 NANLMC1의 출력을 반전하는 인버터 INVLMC2_1 및 상기 인버터 INVLMC2_1의 출력을 반전하는 인버터 INVLMC2_2로 구성된다. Said second latch / mux control signal generator LMCG2 the NAND gate NANLMC1 having as inputs the internal clock QCLK_F1 and the mode selection signal PDDR2, an inverter for inverting the output of the inverter INVLMC2_1 and the inverter INVLMC2_1 for inverting the output of the NAND gate NANLMC1 INVLMC2_2 It consists of a. 상기 인버터 INVLMC2_1의 출력은 QCKL_F1D 라인 에 전송되며, 상기 인버터 INVLMC2_2의 출력은 /QCKL_F1D 라인에 전송된다. The output of the inverter INVLMC2_1 are sent to QCKL_F1D line, the output of the inverter INVLMC2_2 is transmitted to / QCKL_F1D line.

DDR1 모드 동작시 PDDR2은 저레벨이므로 상기 NAND 게이트 NANLMC1의 출력은 내부 클럭 QCLK_F1에 무관하게 고레벨을 출력한다. When DDR1 PDDR2 mode operation is the low level, so the output of NAND gate NANLMC1 outputs the high level irrespective of the internal clock QCLK_F1. 따라서 QCLK_F1는 전송되지 않으며, QCKL_F1D 라인에는 저레벨이 출력되고 /QCKL_F1D 라인에는 고레벨이 출력된다. Thus QCLK_F1 are not sent, QCKL_F1D line has the high level, the low level is output to the output and / QCKL_F1D line.

또한, DDR2 모드 동작시 PDDR2은 고레벨이므로 상기 NAND 게이트 NANDLMC1은 QCLK_F1를 반전하여 출력한다. Further, since the high level when DDR2 is PDDR2 mode operation the NAND gate NANDLMC1 outputs inverts the QCLK_F1. 따라서 DDR2 모드 동작시에 QCKL_F1D 라인에는 QCLK_F1이 출력되고 /QCKL_F1D 라인에는 상기 QCLK_F1의 위상이 반전된 /QCLK_F1이 출력된다. Thus QCKL_F1D line when DDR2 QCLK_F1 mode operation, the output and / QCKL_F1D line, the phase of the QCLK_F1 a / QCLK_F1 inverted is output.

상기 제3 래치/먹스 제어신호 생성부 LMCG3은 내부 클럭 QCLK_F0 및 모드 선택 신호 PDDR2을 입력으로 가지는 NAND 게이트 NANLMC2_1, 내부 클럭 CLKDQ의 반전된 신호인 /CLKDQ와 모드 선택 신호 PDDR1을 입력으로 하는 NAND 게이트 NANLMC2_2, 상기 NAND 게이트 NANLMC2_1의 출력과 NAND 게이트 NANLMC2_2의 출력을 입력으로 가지는 NAND 게이트 NANLMC2_3 및 상기 NAND 게이트 NANLMC2_3의 출력을 반전하는 인버터 INVLMC3로 구성된다. The third latch / mux control signal generator LMCG3 the NAND gate NANLMC2_2 of NAND gate NANLMC2_1, the inverted signal of the internal clock CLKDQ / CLKDQ and mode input the selection signal PDDR1 having as inputs the internal clock QCLK_F0 and the mode selection signal PDDR2 , the output of the NAND gate, and said NAND gate NANLMC2_3 NANLMC2_3 having an output with the output of the NAND gate of the NAND gate NANLMC2_2 NANLMC2_1 the input is configured as an inverter for inverting INVLMC3. 상기 NAND 게이트 NANLMC2_3의 출력은 QCKLQD 라인에 전송되며, 상기 인버터 INVLMC3의 출력은 /QCKLQD 라인에 전송된다. The output of the NAND gate NANLMC2_3 are sent to QCKLQD line, the output of the inverter INVLMC3 is transmitted to / QCKLQD line. DDR1 모드 동작시 PDDR1은 고레벨이고 PDDR2는 저레벨이므로 상기 NAND 게이트 NANLMC2_1의 출력은 내부 클럭 QCLK_F0에 무관하게 고레벨을 출력한다. DDR1 mode operation when PDDR1 is the high level and the low level PDDR2 Since the output of the NAND gate NANLMC2_1 outputs the high level irrespective of the internal clock QCLK_F0. 또한, NAND 게이트 NANLMC2_2는 /CLKDQ를 반전하여 출력한다. In addition, the output inverts the NAND gate is NANLMC2_2 / CLKDQ. 상기 /CLKDQ 신호는 /CLKDQD 라인으로부터 입력된다. The / CLKDQ signal is input from / CLKDQD line. 따라서 DDR1 모드 동작시, QCLKQD 라인에는 /CLKDQ가 전송되며, /QCLKQD 라인에는 CLKDQ가 전송된다. Thus DDR1 mode during operation, QCLKQD line has / CLKDQ is being transmitted, / QCLKQD line, the CLKDQ is transmitted.

DDR2 모드 동작시 PDDR1은 저레벨이고 PDDR2는 고레벨이므로, NAND 게이트 NANLMC2_2는 /CLKDQ에 관계없이 고레벨을 출력한다. When DDR2 is a low-level mode operation PDDR1 PDDR2 and outputs a high level regardless of the NAND gate is NANLMC2_2 / CLKDQ because the high level. 또한 NAND 게이트 NANLMC2_1은 QCLK_F0를 반전하여 출력한다. In addition, NAND gate NANLMC2_1 outputs inverts the QCLK_F0. 따라서, DDR2 모드 동작시 QCLKQD 라인에는 QCLK_F0이 출력되며, /QCLKQD 라인에는 QCLK_F0이 반전된 /QCLK_F0가 출력된다. Thus, DDR2 mode operation when there is line QCLKQD QCLK_F0 output, / QCLKQD line are outputted to the QCLK_F0 / QCLK_F0 reversed.

상기 제4 래치/먹스 제어신호 생성부 LMCG4는 내부 클럭 CLKDQ를 입력으로 가지는 인버터 INVLMC4_1, 상기 인버터 INVLMC4_1의 출력을 반전하는 인버터 INVLMC4_2 및 상기 인버터 INVLMC4_2의 출력을 반전하는 인버터 INVLMC4_3로 구성된다. It said fourth latch / mux control signal generator LMCG4 is composed of the inverter INVLMC4_1, INVLMC4_3 inverter for inverting the output of the inverter and the inverter INVLMC4_2 INVLMC4_2 for inverting the output of the inverter INVLMC4_1 having as inputs the internal clock CLKDQ. 상기 인버터 INVLMC4_2의 출력은 CLKDQD 라인에 전송되며, 상기 인버터 INVLMC4_3의 출력은 /CLKDQD 라인에 전송된다. The output of the inverter INVLMC4_2 are sent to CLKDQD line, the output of the inverter INVLMC4_3 is transmitted to / CLKDQD line.

DDR1 모드 동작 또는 DDR2 모드 동작에 무관하게 CLKDQD 라인에는 CLKDQ가 출력되고 /CLKDQD 라인에는 상기 CLKDQ가 반전된 /CLKDQ가 출력된다. Regardless of the operation mode or DDR1 DDR2 mode operation CLKDQD line has CLKDQ is output and / CLKDQD line, the output is the CLKDQ a / CLKDQ reversed.

상기 출력 라인 선택부 DOSL는 출력 데이터 래치/먹스 활성화 신호인 DOUT_ACT에 따라 FDO 라인들을 선택하여, 상기 FDO 라인들의 데이터를 상기 데이터 전송부 DDML에 제공한다. The line-selecting unit selects the DOSL FDO line according to the output data latch / mux DOUT_ACT activation signal, provides a data of the FDO line to the data transfer unit DDML. 출력 라인 선택부 DOSL은 입력되는 상기 DOUT_ACT를 반전하는 인버터 INVSL1_1과 INVSL2_1, 상기 인버터 INVSL1_1, INVSL2_1의 출력을 각각 반전하는 인버터 INVSL1_2과 INVSL2_2, 상기 인버터 INVSL1_1 내지 INVSL2_2 출력들을 이용하여 FDO 라인들을 선택하는 다수의 NAND 게이트들 NANLS1_1, NANLS1_2, NANLS2_1 및 NANLS2_2와 NOR 게이트들 NORLS1_1, NORLS1_2, NORLS2_1 및 NORLS2_2를 포함한다. Line-selector DOSL is using for inverting the DOUT_ACT input inverter INVSL1_1 and INVSL2_1, inverter INVSL1_2 and INVSL2_2, the inverter INVSL1_1 to INVSL2_2 output of each inverting the output of the inverter INVSL1_1, INVSL2_1 plurality of selecting FDO line includes NAND gates NANLS1_1, NANLS1_2, NANLS2_1 and NANLS2_2 and NOR gates NORLS1_1, NORLS1_2, NORLS2_1 and NORLS2_2.

DOUT_ACT가 입력되는 인버터 INVSL1_1은 이를 반전하며 반전된 신호를 인버터 INVSL1_2, NOR 게이트 NORLS1_1 및 NOR 게이트 NORLS1_2로 출력한다. Inverter INVSL1_1 DOUT_ACT which is input and outputs the inverted signal, and inverting it by the inverter INVSL1_2, NOR gate and NOR gate NORLS1_1 NORLS1_2. 인버터 INVSL1_1의 출력은 상기 NOR 게이트 NORLS1_1을 통해 FDO_F0 라인상의 데이터를 선택하는데 사용되고, 상기 NOR 게이트 NORLS1_2을 통해 FDO_F1 라인상의 데이터를 선택하는데 사용된다. INVSL1_1 output of the inverter is used to select the data on the FDO_F0 line through the NOR gate NORLS1_1, through the NOR gate NORLS1_2 is used to select the data on the FDO_F1 line.

또한, 인버터 INVSL1_2는 입력 신호를 반전하며 상기 반전된 신호를 NAND 게이트 NANLS1_1 및 NAND 게이트 NANLS1_2로 출력한다. Further, the inverter INVSL1_2 outputs an inverted input signal and the inverted signal of the NAND gate and NAND gate NANLS1_1 NANLS1_2. 상기 인버터 INVSL1_2의 출력은 상기 NAND 게이트 NANLS1_1을 통해 FDO_F0 라인상의 데이터를 선택하는데 사용되고, 상기 NAND 게이트 NANLS1_2를 통해 FDO_F1 라인상의 데이터를 선택하는데 사용된다. The output of the inverter INVSL1_2 is used to select the data on the FDO_F0 line through the NAND gate NANLS1_1, through the NAND gate NANLS1_2 is used to select the data on the FDO_F1 line.

DOUT_ACT가 입력되는 인버터 INVSL2_1은 이를 반전하며 반전된 신호를 인버터 INVSL2_2, NOR 게이트 NORLS2_1 및 NOR 게이트 NORLS2_2로 출력한다. Inverter INVSL2_1 DOUT_ACT which is input and outputs the inverted signal, and inverting it by the inverter INVSL2_2, NOR gate and NOR gate NORLS2_1 NORLS2_2. 인버터 INVSL2_1의 출력은 상기 NOR 게이트 NORLS2_1을 통해 FDO_S0 라인상의 데이터를 선택하는데 사용되고, 상기 NOR 게이트 NORLS2_2을 통해 FDO_S1 라인상의 데이터를 선택하는데 사용된다. INVSL2_1 output of the inverter is used to select the data on the FDO_S0 line through the NOR gate NORLS2_1, through the NOR gate NORLS2_2 is used to select the data on the FDO_S1 line.

또한, 인버터 INVSL2_2는 입력 신호를 반전하며 상기 반전된 신호를 NAND 게이트 NANLS2_1 및 NAND 게이트 NANLS2_2로 출력한다. Further, the inverter INVSL2_2 outputs an inverted input signal and the inverted signal of the NAND gate and NAND gate NANLS2_1 NANLS2_2. 상기 인버터 INVSL2_2의 출력은 상기 NAND 게이트 NANLS2_1을 통해 FDO_S0 라인상의 데이터를 선택하는데 사용되고, NAND 게이트 NANLS2_2에 입력되는 인버터 INVSL2_2의 출력은 상기 NAND 게이트 NANLS2_2를 통해 FDO_S1 라인상의 데이터를 선택하는데 사용된다. The output of the inverter INVSL2_2 is used to select the data on the FDO_S0 line through the NAND gate NANLS2_1, the output of the inverter INVSL2_2 input to the NAND gate NANLS2_2 is used to select the data on the FDO_S1 line through the NAND gate NANLS2_2.

상기 데이터 전송부 DDML은 제1 데이터 선택 전송부 DSELT1, 제2 데이터 선택 전송부 DSELT2, 제3 데이터 선택 전송부 DSELT3 및 제4 데이터 선택 전송부 DSELT4를 포함한다. The data portion transmits DDML comprises a first data transfer unit DSELT1 selection, the second selection data transfer unit DSELT2, the third data transfer unit selected DSELT3 and fourth selected data transfer unit DSELT4.

상기 제1 데이터 선택 전송부 DSELT1은 QCLKQD 라인 및 /QCLKQD 라인의 제어에 의해 상기 NAND 게이트 NANLS1_1의 출력을 전송하기 위한 전송 게이트 TGDOS1_1, 상기 전송 게이트 TGDOS1_1의 출력을 입력으로 가지는 래치 LATDOS1_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 래치 LATDOS1_1의 출력을 전송하기 위한 전송 게이트 TGDOS1_2 및 상기 전송 게이트 TGDOS1_2의 출력을 반전하여 DOP 단자로 출력하기위한 인버터 INVLSP를 가진다. The first data selecting transmission unit DSELT1 latch having a transfer gate TGDOS1_1, the output of the transfer gate TGDOS1_1 for transmitting an output of the NAND gate NANLS1_1 under the control of QCLKQD line and / QCLKQD line as an input LATDOS1_1, CLKDQD line and / Under the control of the transfer gate line inversion CLKDQD TGDOS1_2 and output of the transmission gate TGDOS1_2 for transmitting the output of the latch and has a LATDOS1_1 INVLSP inverter for outputting a DOP terminal. 또한 상기 제1 데이터 선택 전송부 DSELT1은 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NAND 게이트 NANLS1_2의 출력을 전송하기 위한 전송 게이트 TGDOS1_3, 상기 전송 게이트 TGDOS1_3의 출력을 입력으로 가지는 래치 LATDOS1_2, 상기 래치 LATDOS1_2의 출력을 반전하는 인버터 INVLS1 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS1의 출력을 래치 LATDOS1_1으로 전송하기 위한 전송 게이트 TGDOS1_4를 가진다. In addition, the first data selecting transmission unit DSELT1 is QCLK_F0D line and / under the control of QCLK_F0D line transmission for transmitting the output of the NAND gate NANLS1_2 gate TGDOS1_3, the latch having an output of the transfer gate TGDOS1_3 input LATDOS1_2, the latch LATDOS1_2 by the output of the control of the inverter and INVLS1 QCLK_F1D line and / QCLK_F1D line inversion has an TGDOS1_4 transfer gate for transmitting an output of the inverter in latch INVLS1 LATDOS1_1.

DDR1 동작 모드에서 제1 데이터 선택 전송부 DSELT1은 FDO_F0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DOP 단자에 출력하고, DDR2 동작 모드에서는 FDO_F0 라인 및 FDO_F1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DOP 단자로 각각 출력한다. After the delay in DDR1 mode of operation during a first data selecting transmission unit DSELT1 is a certain amount of time by selecting the data on FDO_F0 line, in synchronization with the CLKDQ output to the DOP terminal, and the DDR2 mode of operation for the data on the FDO_F0 line and FDO_F1 line after executing the delay time, in synchronization with the CLKDQ and outputs to the DOP terminal.

상기 제2 데이터 선택 전송부 DSELT2는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NAND 게이트 NANLS2_1의 출력을 전송하기 위한 전송 게이트 TGDOS2_1, 상기 전송 게이트 TGDOS2_1의 출력이 입력되는 래치 LATDOS2_1, 상기 래치 LATDOS2_1의 출력을 반전하는 인버터 INVLS2_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 인버터 INVLS2_1의 출력을 전송하기 위한 전송 게이트 TGDOS2_2, 상기 전송 게이트 TGDOS2_2의 출력이 입력되는 래치 LATDOS2_2 및 /CLKDQD 라인과 CLKDQD 라인의 제어에 의해 상기 래치 LATDOS2_2의 출력을 인버터 INVLSP에 전송하기 위한 전송 게이트 TGDOS2_3을 포함한다. Said second data selecting transmission unit DSELT2 is QCLK_F0D line and / under the control of QCLK_F0D line transmission for transmitting the output of the NAND gate NANLS2_1 gate TGDOS2_1, the output of the latch LATDOS2_1, the latch LATDOS2_1 in which the output of the transfer gate TGDOS2_1 input the control of the inverter INVLS2_1, CLKDQD line and / CLKDQD latch LATDOS2_2 and / CLKDQD line and CLKDQD line by a control in which the output of the transfer gate TGDOS2_2, the transfer gate TGDOS2_2 for transmitting an output of the inverter INVLS2_1 input of a line inversion by a transmission gate TGDOS2_3 for transmitting the output of the latch to the drive LATDOS2_2 INVLSP. 또한 상기 제2 데이터 선택 전송부 DSELT2는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NAND 게이트 NANLS2_2의 출력을 전송하기 위한 전송 게이트 TGDOS2_4, 상기 전송 게이트 TGDOS2_4의 출력을 입력으로 가지는 래치 LATDOS2_3, 상기 래치 LATDOS2_3의 출력을 반전하는 인버터 INVLS2_2 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS2_2의 출력을 래치 LATDOS2_1로 전송하기 위한 전송 게이트 TGDOS2_5를 가진다. In addition, the part 2 data selecting transmission DSELT2 latch LATDOS2_3, the latch LATDOS2_3 having a transfer gate TGDOS2_4, the output of the transfer gate TGDOS2_4 for transmitting an output of the NAND gate NANLS2_2 under the control of QCLK_F0D line and / QCLK_F0D line as an input by the output of the control of the inverter and INVLS2_2 QCLK_F1D line and / QCLK_F1D line inversion has an TGDOS2_5 transfer gate for transmitting an output of the inverter in latch INVLS2_2 LATDOS2_1.

DDR1 동작 모드에서 제2 데이터 선택 전송부 DSELT2는 FDO_S0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DOP 단자에 출력하고, DDR2 동작 모드에서는 FDO_S0 라인 및 FDO_S1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DOP 단자로 각각 출력한다. Part II data selection sent from the DDR1 operation mode DSELT2 is the selected data on the FDO_S0 line a predetermined time after the delay for, in synchronization with the CLKDQ output to the DOP terminal, DDR2 mode of operation for the data on the FDO_S0 line and FDO_S1 line after executing the delay time, in synchronization with the CLKDQ and outputs to the DOP terminal.

상기 제3 데이터 선택 전송부 DSELT3은 QCLKQD 라인 및 /QCLKQD 라인의 제어에 의해 상기 NOR 게이트 NORLS1_1의 출력을 전송하기 위한 전송 게이트 TGDOS3_1, 상기 전송 게이트 TGDOS3_1의 출력을 입력으로 가지는 래치 LATDOS3_1, CLKDQD 라 인 및 /CLKDQD 라인의 제어에 의해 상기 래치 LATDOS3_1의 출력을 전송하기 위한 전송 게이트 TGDOS3_2 및 상기 전송 게이트 TGDOS3_2의 출력을 반전하여 DON 단자로 출력하기위한 인버터 INVLSN을 가진다. Wherein the third data selection transmitting unit DSELT3 latch LATDOS3_1, CLKDQD having a transfer gate TGDOS3_1, the output of the transfer gate TGDOS3_1 for transmitting an output of the NOR gate NORLS1_1 under the control of QCLKQD line and / QCLKQD line to the input LA and / under the control of the transfer gate line inversion CLKDQD TGDOS3_2 and output of the transmission gate TGDOS3_2 for transmitting the output of the latch and has a LATDOS3_1 INVLSN inverter for outputting a DON terminal. 또한 상기 제3 데이터 선택 전송부 DSELT3은 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NOR 게이트 NORLS1_2의 출력을 전송하기 위한 전송 게이트 TGDOS3_3, 상기 전송 게이트 TGDOS3_3의 출력을 입력으로 가지는 래치 LATDOS3_2, 상기 래치 LATDOS3_2의 출력을 반전하는 인버터 INVLS3 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS3의 출력을 래치 LATDOS3_1으로 전송하기 위한 전송 게이트 TGDOS3_4를 가진다. In addition, the third data selecting transmission unit DSELT3 latch LATDOS3_2, the latch LATDOS3_2 having a transfer gate TGDOS3_3, the output of the transfer gate TGDOS3_3 for transmitting an output of the NOR gate NORLS1_2 under the control of QCLK_F0D line and / QCLK_F0D line as an input by the output of the control of the inverter and INVLS3 QCLK_F1D line and / QCLK_F1D line inversion has an TGDOS3_4 transfer gate for transmitting an output of the inverter in latch INVLS3 LATDOS3_1.

DDR1 동작 모드에서 제3 데이터 선택 전송부 DSELT3는 FDO_F0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DON 단자에 출력하고, DDR2 동작 모드에서는 FDO_F0 라인 및 FDO_F1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DON 단자로 각각 출력한다. In DDR1 operation mode a third data selecting transmission unit DSELT3 is then delayed for a period of time by selecting the data on FDO_F0 line, in synchronization with the CLKDQ the DDR2 operation output for DON terminal, and the mode for the data on the FDO_F0 line and FDO_F1 line after executing the delay time, in synchronization with the CLKDQ and outputs a DON terminal.

상기 제4 데이터 선택 전송부 DSELT4는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NOR 게이트 NORLS2_1의 출력을 전송하기 위한 전송 게이트 TGDOS4_1, 상기 전송 게이트 TGDOS4_1의 출력이 입력되는 래치 LATDOS4_1, 상기 래치 LATDOS4_1의 출력을 반전하는 인버터 INVLS4_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 인버터 INVLS4_1의 출력을 전송하기 위한 전송 게이트 TGDOS4_2, 상기 전송 게이트 TGDOS4_2의 출력이 입력되는 래치 LATDOS4_2 및 /CLKDQD 라인과 CLKDQD 라인의 제어에 의해 상기 래치 LATDOS4_2의 출력을 인버터 INVLSN에 전송하 기 위한 전송 게이트 TGDOS4_3을 포함한다. The fourth data selector transfer unit DSELT4 is QCLK_F0D line and / under the control of QCLK_F0D line transmission for transmitting the output of the NOR gate NORLS2_1 gate TGDOS4_1, the output of the latch LATDOS4_1, the latch LATDOS4_1 in which the output of the transfer gate TGDOS4_1 input the control of the inverter INVLS4_1, CLKDQD line and / CLKDQD latch LATDOS4_2 and / CLKDQD line and CLKDQD line by a control in which the output of the transfer gate TGDOS4_2, the transfer gate TGDOS4_2 for transmitting an output of the inverter INVLS4_1 input of a line inversion by a transmission gate TGDOS4_3 group for transferring the output of the latch to the drive LATDOS4_2 INVLSN. 또한 상기 제4 데이터 선택 전송부 DSELT4는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NOR 게이트 NORLS2_2의 출력을 전송하기 위한 전송 게이트 TGDOS4_4, 상기 전송 게이트 TGDOS4_4의 출력을 입력으로 가지는 래치 LATDOS4_3, 상기 래치 LATDOS4_3의 출력을 반전하는 인버터 INVLS4_2 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS4_2의 출력을 래치 LATDOS4_1로 전송하기 위한 전송 게이트 TGDOS4_5를 가진다. In addition, the fourth selecting data transfer unit DSELT4 latch LATDOS4_3, the latch LATDOS4_3 having a transfer gate TGDOS4_4, the output of the transfer gate TGDOS4_4 for transmitting an output of the NOR gate NORLS2_2 under the control of QCLK_F0D line and / QCLK_F0D line as an input by the output of the control of the inverter and INVLS4_2 QCLK_F1D line and / QCLK_F1D line inversion has an TGDOS4_5 transfer gate for transmitting an output of the inverter in latch INVLS4_2 LATDOS4_1.

DDR1 동작 모드에서 제4 데이터 선택 전송부 DSELT4는 FDO_S0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DON 단자에 출력하고, DDR2 동작 모드에서는 FDO_S0 라인 및 FDO_S1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DON 단자로 각각 출력한다. In DDR1 mode of operation the fourth data selecting transmission unit DSELT4 is then delayed for a period of time by selecting the data on FDO_S0 line, in synchronization with the CLKDQ the DDR2 operation output for DON terminal, and the mode for the data on the FDO_S0 line and FDO_S1 line after executing the delay time, in synchronization with the CLKDQ and outputs a DON terminal.

도 14a 및 도 14b는 DDR1 동작과 DDR2 동작을 선택적으로 수행하는 출력 데이터 래치/먹스부 DOUT LATCH/MUX의 동작을 설명하기 위한 타이밍도들이다. Figure 14a and 14b are timing diagrams for explaining the selective operation of the output data latch / MUX unit DOUT LATCH / MUX performing the operation DDR1 and DDR2 operation.

도 14a는 출력 데이터 래치/먹스부의 DDR1 동작을 설명하기 위한 타이밍도이다. Figure 14a is a timing diagram illustrating a data output latch / MUX unit DDR1 operation.

도 14a를 참조하면, DDR1 모드 동작에서 PDDR1은 고레벨이고 PDDR2는 저레벨이므로 제1 래치/먹스 제어신호 생성부 LMCG1의 출력 라인 QCLK_F0D에는 QCLK_F0에 무관하게 고레벨이 출력되며, 출력라인 /QCLK_F0D에는 저레벨이 출력된다. Referring to Figure 14a, in DDR1 mode operation PDDR1 is high level and PDDR2 is low level, so the first latch / mux output line QCLK_F0D of the control signal generator LMCG1 there is a high level is output irrespective of the QCLK_F0, the output line / QCLK_F0D has the low level, the output do. 또한 제2 래치/먹스 제어신호 생성부 LMCG2의 출력 라인 QCLK_F1D에는 저레벨이 출력되고 출력라인 /QCLK_F1D에는 고레벨이 출력된다. Also QCLK_F1D output line of the second latch / mux control signal generator LMCG2 has the low level is outputted to the output line / QCLK_F1D, the high level is output. 제3 래치/먹스 제어신호 생성부 LMCG3 의 출력 라인 QCLKQD에는 /CLKDQ가 출력되며, 출력 라인 /QCLKQD에는 CLKDQ가 출력된다. A third latch / mux control signal generator LMCG3 output line has QCLKQD / CLKDQ and the output of the output line / QCLKQD is output to the CLKDQ. 제4 래치/먹스 제어신호 생성부 LMCG4의 출력라인 CLKDQD에는 CLKDQ가 출력되고 출력라인 /CLKDQD에는 /CLKDQ가 출력된다. The fourth output line CLKDQD of the latch / mux control signal generator has been LMCG4 CLKDQ is output is output to the output line / CLKDQD has / CLKDQ. 상술한 제어신호들은 각각의 데이터 선택 전송부의 전송 게이트들의 동작을 제어한다. The above-described control signals control the respective operations of the data transfer selection transfer gate portion.

출력 데이터 래치/먹스 활성화 신호인 DOUT_ACT가 활성화되면, 출력 라인 선택부 DOSL의 NAND 게이트들 NANLS1_1, NANLS1_2, NANLS2_1 및 NANLS2_2 와 NOR 게이트들 NORLS1_1, NORLS1_2, NORLS2_1 및 NORLS2_2는 FDO 라인들을 선택하여, 상기 FDO 라인들의 데이터를 상기 데이터 전송부 DDML에 제공한다. When the output data latch / multiplexer enable signal is DOUT_ACT is active, the output line NAND gate of the selecting unit DOSL NANLS1_1, NANLS1_2, NANLS2_1 and NANLS2_2 and NOR gates NORLS1_1, NORLS1_2, NORLS2_1 and NORLS2_2 by selecting FDO line, the FDO line It provides the data from the data transmission unit DDML.

외부 클럭 ext CLK에 동기된 데이터들이 FDO라인들에 입력되면, 제1 데이터 선택 전송부 DSELT1의 전송 게이트 TGDOS1_1은 CLKDQ 및 /CLKDQ에의해 제어되어 래치 LATDOS1_1에 FDO_F0라인 상의 데이터를 홀드한다. When the synchronization with the external clock CLK ext data are inputted to the FDO line, the transfer gate section of TGDOS1_1 DSELT1 1 selected data transmission holds the data on line FDO_F0 the CLKDQ and / CLKDQ is to control to the latch LATDOS1_1. 홀드된 데이터를 F 데이터라 한다. It is referred to as the held data F data. 전송 게이트 TGDOS1_3은 DDR1 동작시 턴온 상태를 유지하고 전송게이트 TGDOS1_4는 턴오프 상태를 유지하므로 FDO_F1라인 상의 데이터는 전송이 차단된다. TGDOS1_3 transfer gate, so maintaining the turn-on state during operation, and the transfer gate DDR1 TGDOS1_4 maintains a turn-off state data on the FDO_F1 line is blocked is transmitted.

제2 데이터 선택 전송부 DSELT2의 전송 게이트 TGDOS2_1은 턴온 상태를 유지하고 FDO_S0라인 상의 데이터를 래치 LATDOS2_1에 홀드한다. The transfer gate section of TGDOS2_1 DSELT2 2 data transmission is selected maintain the turn-on state, and hold the data on the lines to the latch FDO_S0 LATDOS2_1. 홀드된 데이터를 S 데이터라한다면, 상기 F 데이터와 S 데이터는 상기 TGDOS1_1의 샘플링에 의해 상호간에 1/2 CLKDQ의 위상차를 가진다. If the held data LA S data, and the data F and S data has a phase difference of 1/2 CLKDQ to each other by the sampling of the TGDOS1_1.

상기 F 데이터는 전송 게이트 TGDOS1_2에 의해 샘플링되고 DOP단자로 출력된다. The F data is sampled by the transfer gate TGDOS1_2 DOP is output to the terminal. 전송 게이트 TGDOS1_2에 의한 샘플링은 CLKDQ의 상승에지에서 발생한다. Sampling by the transfer gate TGDOS1_2 is generated at the rising edge of the CLKDQ. 상기 S 데이터는 CLKDQD의 상승에지에서 전송 게이트 TGDOS2_2에 의해 샘플링되고, CLKDQ의 하강에지에서 전송 게이트 TGDOS2_3에 의해 샘플링되어 DOP단자로 출력된다. The S data is sampled by the rising edge of the transfer gate TGDOS2_2 CLKDQD, is sampled by the falling edge of the transfer gate TGDOS2_3 CLKDQ is output to the DOP terminal. 따라서 전송 게이트 TGDOS1_2에 의한 CLKDQ의 상승에지에서의 샘플링에 의해 F 데이터가 출력되고 전송 게이트 TGDOS2_3에 의한 CLKDQ의 하강에지에서의 샘플링에 의해 S 데이터가 출력되므로, 1클럭의 CLKDQ에 대해 F 데이터와 S 데이터가 연속하여 DOP 단자로 출력된다. Therefore, since the transmitting output F data by sampling on the rising edge of the CLKDQ by the gate TGDOS1_2 is S data is output by the sampling at the falling edge of the CLKDQ by the transfer gate TGDOS2_3, for CLKDQ the first clock F data and S the data is continuously outputted to the DOP terminal.

제3 데이터 선택 전송부 DSELT3의 전송 게이트 TGDOS3_1은 CLKDQ 및 /CLKDQ에의해 제어되어 래치 LATDOS3_1에 FDO_F0라인 상의 데이터를 홀드한다. A third transfer gate TGDOS3_1 the data transfer selection portion DSELT3 will hold the data on the line FDO_F0 LATDOS3_1 the latch is controlled by to the CLKDQ and / CLKDQ. 홀드된 데이터를 F 데이터라 한다. It is referred to as the held data F data. 전송 게이트 TGDOS3_3은 DDR1 동작시 턴온 상태를 유지하고 전송게이트 TGDOS3_4는 턴오프 상태를 유지하므로 FDO_F1라인 상의 데이터는 전송이 차단된다. TGDOS3_3 transfer gate, so maintaining the turn-on state during operation, and the transfer gate DDR1 TGDOS3_4 maintains a turn-off state data on the FDO_F1 line is blocked is transmitted.

제4 데이터 선택 전송부 DSELT4의 전송 게이트 TGDOS4_1은 턴온 상태를 유지하고 FDO_S0라인 상의 데이터를 래치 LATDOS4_1에 홀드한다. A fourth transfer gate TGDOS4_1 the data transfer selection portion DSELT4 maintains a turn-on state, and hold the data on the lines to the latch FDO_S0 LATDOS4_1. 홀드된 데이터를 S 데이터라한다면, 상기 F 데이터와 S 데이터는 상기 TGDOS4_1의 샘플링에 의해 상호간에 1/2 CLKDQ의 위상차를 가진다. If the held data LA S data, and the data F and S data has a phase difference of 1/2 CLKDQ to each other by the sampling of the TGDOS4_1.

상기 F 데이터는 전송 게이트 TGDOS4_2에 의해 샘플링되고 DOP단자로 출력된다. The F data is sampled by the transfer gate TGDOS4_2 DOP is output to the terminal. 전송 게이트 TGDOS4_2에 의한 샘플링은 CLKDQ의 상승에지에서 발생한다. Sampling by the transfer gate TGDOS4_2 is generated at the rising edge of the CLKDQ. 상기 S 데이터는 CLKDQD의 상승에지에서 전송 게이트 TGDOS4_2에 의해 샘플링되고, CLKDQ의 하강에지에서 전송 게이트 TGDOS4_3에 의해 샘플링되어 DON단자로 출력된다. The S data is sampled by the rising edge of the transfer gate TGDOS4_2 CLKDQD, is sampled by the falling edge of the transfer gate TGDOS4_3 CLKDQ is output to the DON terminal. 따라서 전송 게이트 TGDOS4_2에 의한 CLKDQ의 상승에지에서의 샘플링에 의해 F 데이터가 출력되고 전송 게이트 TGDOS4_3에 의한 CLKDQ의 하강에지에서의 샘플링에 의해 S 데이터가 출력되므로, 1클럭의 CLKDQ에 대해 F 데이터와 S 데이터가 연속하여 DON 단자로 출력된다. Therefore, since the transmitting output F data by sampling on the rising edge of the CLKDQ by the gate TGDOS4_2 is S data is output by the sampling at the falling edge of the CLKDQ by the transfer gate TGDOS4_3, for CLKDQ the first clock F data and S the data is continuous and output a DON terminal.

도 14b는 출력 데이터 래치/먹스부 DOUT LATCH/MUX의 DDR2 동작을 설명하기 위한 타이밍도이다. Figure 14b is a timing chart for explaining the operation of the DDR2 output data latch / MUX unit DOUT LATCH / MUX.

도 14b를 참조하면, DDR2 모드 동작에서 PDDR1은 저레벨이고 PDDR2는 고레벨이므로 제1 래치/먹스 제어신호 생성부 LMCG1의 출력 라인 QCLK_F0D에는 QCLK_F0이 출력되며, 출력라인 /QCLK_F0D에는 /QCLK_F0이 출력된다. Referring to Figure 14b, on the DDR2-mode operation PDDR1 is low level and the high level because it is the PDDR2 QCLK_F0 the output QCLK_F0D output line of the first latch / mux control signal generator LMCG1, the output line / QCLK_F0D this has / QCLK_F0 is output. 또한 제2 래치/먹스 제어신호 생성부 LMCG2의 출력 라인 QCLK_F1D에는 QCLK_F1이 출력되고 출력라인 /QCLK_F1D에는 /QCLK_F1이 출력된다. Also QCLK_F1D output line of the second latch / mux control signal generator has LMCG2 QCLK_F1 is output is output, the output line / QCLK_F1D has / QCLK_F1. 제3 래치/먹스 제어신호 생성부 LMCG3의 출력 라인 QCLKQD에는 QCLK_F0이 출력되며, 출력 라인 /QCLKQD에는 /QCLK_F0이 출력된다. The third output line of the latch / mux control signal generator LMCG3 QCLKQD has QCLK_F0 the output and the output line / QCLKQD has / QCLK_F0 is output. 제4 래치/먹스 제어신호 생성부 LMCG4의 출력라인 CLKDQD에는 CLKDQ가 출력되고 출력라인 /CLKDQD에는 /CLKDQ가 출력된다. The fourth output line CLKDQD of the latch / mux control signal generator has been LMCG4 CLKDQ is output is output to the output line / CLKDQD has / CLKDQ. 상술한 제어신호들은 각각의 데이터 선택 전송부의 전송 게이트들의 동작을 제어한다. The above-described control signals control the respective operations of the data transfer selection transfer gate portion.

출력 데이터 래치/먹스 활성화 신호인 DOUT_ACT가 활성화되면, 출력 라인 선택부 DOSL의 NAND 게이트들 NANLS1_1, NANLS1_2, NANLS2_1 및 NANLS2_2 와 NOR 게이트들 NORLS1_1, NORLS1_2, NORLS2_1 및 NORLS2_2는 FDO 라인들을 선택하여, 상기 FDO 라인들의 데이터를 상기 데이터 전송부 DDML에 제공한다. When the output data latch / multiplexer enable signal is DOUT_ACT is active, the output line NAND gate of the selecting unit DOSL NANLS1_1, NANLS1_2, NANLS2_1 and NANLS2_2 and NOR gates NORLS1_1, NORLS1_2, NORLS2_1 and NORLS2_2 by selecting FDO line, the FDO line It provides the data from the data transmission unit DDML.

외부 클럭 ext CLK에 동기된 데이터들이 FDO라인들에 입력되면, 제1 데이터 선택 전송부 DSELT1의 전송 게이트 TGDOS1_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS1_1에 FDO_F0라인 상의 데이터를 홀드한다. When the synchronization with the external clock CLK ext data are inputted to the FDO line, the first transmission gates of the data selection TGDOS1_1 DSELT1 transfer unit is controlled by the QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_F0 LATDOS1_1. 홀드된 데이터를 F 데이 터라 한다. The F data atmospheres of the held data. 동시에 전송 게이트 TGDOS1_3도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS1_2에 FDO_F1라인 상의 데이터를 홀드한다. At the same time the transfer gate TGDOS1_3 also controlled by the QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_F1 LATDOS1_2. 래치 LATDOS1_2상의 데이터는 인버터 INVLS1을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS1_4에 의해 샘플링되고, 래치 LATDOS 1_1에서 홀드된다. Data on the latch LATDOS1_2 undergoes inverter INVLS1, is sampled by the TGDOS1_4 performing a sampling operation on the rising edge of QCLK_F1, the latch is held in LATDOS 1_1. 전송 게이트 TGDOS1_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS1_4는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS1_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_F0 라인의 데이터 및 FDO_F1 라인의 데이터를 번갈아가며 홀드한다. Transfer gate TGDOS1_1 is to sample the data at the rising edge of QCLK_F0, transfer gate TGDOS1_4 Since the sample data on the rising edge of the QCLKF1, latch LATDOS1_1 it is alternately data from the data and FDO_F1 line FDO_F0 lines per one cycle of the external clock ext CLK gamyeo holds.

또한, 제2 데이터 선택 전송부 DSELT2의 전송 게이트 TGDOS2_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS2_1에 FDO_S0라인 상의 데이터를 홀드한다. In addition, the second transfer gate TGDOS2_1 of data selection is controlled by the transfer unit DSELT2 QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_S0 LATDOS2_1. 홀드된 데이터를 S 데이터라 한다. The held data is referred to as S data. 동시에 전송 게이트 TGDOS2_4도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS2_3에 FDO_S1라인 상의 데이터를 홀드한다. At the same time the transfer gate TGDOS2_4 also controlled by the QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_S1 LATDOS2_3. 래치 LATDOS2_3상의 데이터는 인버터 INVLS2_2을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS2_5에 의해 샘플링되고, 래치 LATDOS 2_1에서 홀드된다. Data on the latch LATDOS2_3 undergoes inverter INVLS2_2, is sampled by the TGDOS2_5 performing a sampling operation on the rising edge of QCLK_F1, the latch is held in LATDOS 2_1. 전송 게이트 TGDOS2_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS2_5는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS2_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_S0 라인의 데이터 및 FDO_S1 라인의 데이터를 번갈아가며 홀드한다. Transfer gate TGDOS2_1 is to sample the data at the rising edge of QCLK_F0, transfer gate TGDOS2_5 Since the sample data on the rising edge of the QCLKF1, latch LATDOS2_1 it is alternately data from the data and FDO_S1 line FDO_S0 lines per one cycle of the external clock ext CLK gamyeo holds. 상기 래치 LATDOS2_1에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS2_2에 의해 샘플링되고 래치 LATDOS2_2에서 홀드된다. The S data held in the latch LATDOS2_1 is sampled by the rising edge of the transfer gate TGDOS2_2 CLKDQ is held in the latch LATDOS2_2. 따라서 상기 래치 LATDOS2_2에 홀드된 S 데이터는 CLKDQ의 상승 에지 에서 전송 게이트 TGDOS2_2의 샘플링에 의해 래치 LATDOS2_1에서 홀드된 상태보다 지연된 상태가 된다. Therefore, the S data held in the latch LATDOS2_2 is a delayed state than the hold state in the latch LATDOS2_1 by sampling on the rising edge of the transfer gate TGDOS2_2 CLKDQ.

상기 제1 데이터 선택 전송부 DSELT1의 래치 LATDOS1_1에 홀드된 F 데이터는 CLKDQ의 상승에지에서 전송 게이트 TGDOS1_2에 의해 샘플링되고 인버터 INVLSP를 통해 DOP 단자로 출력된다. The first data transfer unit, select the data F to the latch hold the LATDOS1_1 DSELT1 is sampled by the rising edge of the transfer gate TGDOS1_2 CLKDQ is output to the terminal via an inverter INVLSP DOP. 상기 제2 데이터 선택 전송부 DSELT2의 래치 LATDOS2_2에 홀드된 S 데이터는 CLKDQ의 하강 에지에서 전송 게이트 TGDOS2_3에 의해 샘플링되고 인버터 INVLSP를 통해 DOP 단자로 출력된다. The second data held in the S latch LATDOS2_2 the data transfer selection portion DSELT2 is sampled by the falling edge of the transfer gate TGDOS2_3 CLKDQ is output to the terminal via an inverter INVLSP DOP.

제3 데이터 선택 전송부 DSELT3의 전송 게이트 TGDOS3_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS3_1에 FDO_F0라인 상의 데이터를 홀드한다. A third transfer gate TGDOS3_1 of data selection is controlled by the transfer unit DSELT3 QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_F0 LATDOS3_1. 홀드된 데이터를 F 데이터라 한다. It is referred to as the held data F data. 동시에 전송 게이트 TGDOS3_3도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS3_2에 FDO_F1라인 상의 데이터를 홀드한다. At the same time the transfer gate TGDOS3_3 also controlled by the QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_F1 LATDOS3_2. 래치 LATDOS3_2상의 데이터는 인버터 INVLS3을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS3_4에 의해 샘플링되고, 래치 LATDOS 3_1에서 홀드된다. Data on the latch LATDOS3_2 undergoes inverter INVLS3, is sampled by the TGDOS3_4 performing a sampling operation on the rising edge of QCLK_F1, the latch is held in LATDOS 3_1. 전송 게이트 TGDOS3_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS3_4는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS3_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_F0 라인의 데이터 및 FDO_F1 라인의 데이터를 번갈아가며 홀드한다. Transfer gate TGDOS3_1 is to sample the data at the rising edge of QCLK_F0, transfer gate TGDOS3_4 Since the sample data on the rising edge of the QCLKF1, latch LATDOS3_1 it is alternately data from the data and FDO_F1 line FDO_F0 lines per one cycle of the external clock ext CLK gamyeo holds.

또한, 제4 데이터 선택 전송부 DSELT4의 전송 게이트 TGDOS4_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS4_1에 FDO_S0라인 상의 데이터를 홀드한다. In addition, a fourth transfer gate TGDOS4_1 of data selection is controlled by the transfer unit DSELT4 QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_S0 LATDOS4_1. 홀드된 데이터를 S 데이터라 한다. The held data is referred to as S data. 동시에 전송 게이트 TGDOS4_4도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS4_3에 FDO_S1라인 상의 데이터를 홀드한다. At the same time the transfer gate TGDOS4_4 also controlled by the QCLK_F0 and / QCLK_F0 holds the data on the lines to the latch FDO_S1 LATDOS4_3. 래치 LATDOS4_3상의 데이터는 인버터 INVLS4_2을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS4_5에 의해 샘플링되고, 래치 LATDOS 4_1에서 홀드된다. Data on the latch LATDOS4_3 undergoes inverter INVLS4_2, is sampled by the TGDOS4_5 performing a sampling operation on the rising edge of QCLK_F1, the latch is held in LATDOS 4_1. 전송 게이트 TGDOS4_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS4_5는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS4_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_S0 라인의 데이터 및 FDO_S1 라인의 데이터를 번갈아가며 홀드한다. Transfer gate TGDOS4_1 is to sample the data at the rising edge of QCLK_F0, transfer gate TGDOS4_5 Since the sample data on the rising edge of the QCLKF1, latch LATDOS4_1 it is alternately data from the data and FDO_S1 line FDO_S0 lines per one cycle of the external clock ext CLK gamyeo holds. 상기 래치 LATDOS4_1에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS4_2에 의해 샘플링되고 래치 LATDOS4_2에서 홀드된다. The S data held in the latch LATDOS4_1 is sampled by the rising edge of the transfer gate TGDOS4_2 CLKDQ is held in the latch LATDOS4_2. 따라서 상기 래치 LATDOS4_2에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS4_2의 샘플링에 의해 래치 LATDOS4_1에서 홀드된 상태보다 지연된 상태가 된다. Therefore, the S data held in the latch LATDOS4_2 is a delayed state than the hold state in the latch LATDOS4_1 by sampling on the rising edge of the transfer gate TGDOS4_2 CLKDQ.

상기 제3 데이터 선택 전송부 DSELT3의 래치 LATDOS3_1에 홀드된 F 데이터는 CLKDQ의 상승에지에서 전송 게이트 TGDOS3_2에 의해 샘플링되고 인버터 INVLSN을 통해 DON 단자로 출력된다. The third data held in the F latch LATDOS3_1 the data transfer selection portion DSELT3 is sampled by the rising edge of the transfer gate TGDOS3_2 CLKDQ DON is output to the terminal through the inverter INVLSN. 상기 제4 데이터 선택 전송부 DSELT4의 래치 LATDOS4_2에 홀드된 S 데이터는 CLKDQ의 하강 에지에서 전송 게이트 TGDOS4_3에 의해 샘플링되고 인버터 INVLSN을 통해 DON 단자로 출력된다. The fourth of the S data held in the latch data of the selected transmission unit LATDOS4_2 DSELT4 is sampled by the falling edge of the transfer gate TGDOS4_3 CLKDQ DON is output to the terminal through the inverter INVLSN.

DOP 및 DON 단자로 출력된 데이터는 출력 버퍼에 입력되고, 상기 출력 버퍼에서는DOP 단자상의 데이터와 DON 단자상의 데이터를 제어신호로 하여 DOUT 데이터를 형성한다. The data output to the DOP and DON terminal is input to the output buffer, in the output buffer to the data and the data on the DOP DON terminals on the terminal as a control signal to form a data DOUT.

실시예 9 Example 9

도 15a 및 도 15b는 본 발명의 제9 실시예에 따라 DDR1-2 및 DDR2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도들이다. Figs. 15a and 15b are the view showing the arrangement of the output-ordered units for performing DDR1-2 DDR2 and operates in accordance with a ninth embodiment of the present invention.

도 15a는 DDR1-2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도이다. Figure 15a is a block diagram showing the arrangement of the output-ordered units for performing DDR1-2 operation.

도 15a를 참조하면, 4개의 뱅크, 각각의 뱅크마다 구비된 글로벌 데이터 라인 및 4개의 출력 오더링부가 도시된다. Referring to Figure 15a, the four banks, and the global data lines and four output-ordered addition shown provided for each of the banks.

제1 뱅크의 2개의 글로벌 데이터 라인은 제1 스위칭 수단을 통해 2개의 출력 오더링부들 ORD1 및 ORD2에 연결되며, 제2 뱅크의 2개의 글로벌 데이터 라인은 제2 스위칭 수단을 통해 상기 2개의 출력 오더링부들 ORD1 및 ORD2에 연결된다. Two global data line of the first bank has a first through a switching means coupled to two output-ordered portions ORD1 and ORD2, two global data line of the second bank are the said two through the second switching means outputs an ordering parts It is connected to ORD1 and ORD2.

제3 뱅크의 2개의 글로벌 데이터 라인은 제3 스위칭 수단을 통해 출력 오더링부들 ORD3 및 ORD4에 연결되며, 제4 뱅크의 글로벌 데이터 라인은 제4 스위칭 수단을 통해 상기 출력 오더링부들 ORD3 및 ORD4에 연결된다. The two global data line of the third bank of claim 3 is output through a switching means connected to the ordered portions ORD3 and ORD4, global data line of the four banks are connected to the output-ordered portions ORD3 and ORD4 through fourth switching means .

상기 4개의 스위칭 수단들은 뱅크 선택 신호에 따라 상보적인 동작을 수행한다. The four switching means should perform the complementary operation in accordance with the bank selection signal. 즉, 뱅크 선택 신호가 제1 뱅크를 선택하는 경우, 제1 스위칭 수단에 의해 제1 뱅크의 글로벌 데이터 라인은 출력 오더링부들 ORD1 및 ORD2에 연결되며, 나머지 스위칭 수단들은 뱅크들과 출력 오더링부들의 연결을 차단한다. That is, when the bank selection signal selecting the first bank, the global data line of the first bank by the first switching means is coupled to the output-ordered portions ORD1 and ORD2, the remaining switching means are connected to the parts ordering output of the bank the blocks. 즉, 제1 뱅크가 선택된 경우, 나머지 뱅크들의 글로벌 데이터 라인들의 데이터는 출력 오더링부에 입력되지 않으며, 제1 뱅크의 글로벌 데이터 라인들의 데이터가 출력 오더링부들 ORD1 및 ORD2에 입력된다. That is, when the first bank is selected, the data of the global data line of the other bank is not input to the sub-ordered output, data of the global data line of the first bank are input to the output-ordered parts and ORD1 ORD2. 2개의 출력 오더링부들에서의 동작은 상기 도 12b에서 설명한 바와 동일하다. Two output operations in the ordered parts are the same as illustrated in FIG 12b.

뱅크 선택 신호가 제2 뱅크를 선택하는 경우, 제2 스위칭 수단을 통해 제2 뱅크의 글로벌 데이터 라인상의 데이터는 상기 출력 오더링부들 ORD1 및 ORD2에 입력된다. When the bank selection signal selects the second bank, the second data on the global data line of the second bank through the switching means, the output is input to the ordered portions ORD1 and ORD2. 마찬가지로 뱅크 선택 신호가 제3 뱅크를 선택하는 경우, 제3 스위칭 수단을 통해 제3 뱅크의 글로벌 데이터 라인상의 데이터는 상기 출력 오더링부들 ORD3 및 ORD4에 입력된다. Similarly, if the bank selection signal for selecting the third bank, the data on the global data line in the third bank through the third switching means is input to the output-ordered parts and ORD3 ORD4. 또한, 뱅크 선택 신호가 제4 뱅크를 선택하는 경우, 제4 스위칭 수단을 통해 제4 뱅크의 글로벌 데이터 라인상의 데이터는 상기 출력 오더링부들 ORD3 및 ORD4에 입력된다. In addition, when the bank selection signal for selecting a fourth bank, and the data on the global data line in the fourth bank through the fourth switching means is input to the output-ordered parts and ORD3 ORD4.

선택된 뱅크의 글로벌 데이터 라인상의 데이터들은 2개의 출력 오더링부들에 입력된다. Data on the global data line of the selected bank are input to the two output-ordered parts. 예컨대, 제1 뱅크가 선택되고 상기 제1 뱅크의 글로벌 데이터 라인들 GIO_E0 및 GIO_O0의 데이터들은 출력 오더링부들 ORD1 및 ORD2에 각각 입력된다. For example, the first bank is selected, global data line of the data and GIO_E0 GIO_O0 of the first bank are respectively inputted to the output-ordered parts and ORD1 ORD2. 출력 오더링부 ORD1에 입력된 GIO_E0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. The data on the input to the output-ordered GIO_E0 ORD1 unit is amplified by the data sense amplifier according to the control of FRT line is output to the output latch / mux. 또한, 출력 오더링부 ORD2에 입력된 GIO_O0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. Further, the data on the input to the output-ordered GIO_O0 ORD2 unit is amplified by the sense amplifier data is output according to a control line of FRT to the output latch / mux. 상기 제1 뱅크가 선택되어 글로벌 데이터 라인상의 데이터가 증폭되는 동안, 나머지 뱅크들은 선택되지 아니한다. While the first bank is selected and amplified, the data on the global data line, and the other banks are not selected does.

상술한 동작은 제2 뱅크, 제3 뱅크 또는 제4 뱅크가 선택되는 경우에도 동일하다. The above-described operations are the same even when the second bank, the third bank or the fourth bank is selected. 즉, 제3 뱅크가 선택되는 경우, 제3 뱅크의 글로벌 데이터 라인들은 출력 오더링부들 ORD3 및 ORD4에 입력되고 각각의 오더링부에 구비된 데이터 감지 증폭기에 의해 증폭되고, FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. That is, the third bank if selected, the output latches 3 banks of global data lines are input to the output-ordered portions ORD3 and ORD4 and amplified by the data sense amplifier with each of the ordered part, according to the control of FRT line / it is outputted to the mUX.

DDR1-2 동작에서 하나의 DQ당 2개의 출력 오더링부들이 동작하게 되고, 2비트 프리페치 방식을 사용한다. One of the two output-ordered parts per DQ and operate in DDR1-2 operation, uses the 2-bit pre-fetch system. 즉, 1주기의 클럭동안 2비트의 데이터가 처리된다. That is, the 2-bit data is processed during 1 clock cycle. 이러한 멀티비트 프리패치 방식을 사용하는 DRAM의 경우, 출력 오더링부의 개수도 증가되어야 하지만, 상술한 바대로, 각각의 뱅크의 글로벌 데이터선을 출력 오더링부에 연결할 경우, 적은 수의 출력 오더링부를 구비하여 DDR1 동작을 구현할 수 있다. For a DRAM using this multi-bit prefetch system, it is increased number of parts of the output-ordered, but in the above description, when connecting the unit-ordered output of the global data line in each bank, and comprising a-ordered output of the small number of It may implement a DDR1 operation. 또한, 메모리 클럭이 증가되고 글로벌 데이터 라인의 길이가 증가함에 따른 데이터 로딩 현상은 다수의 스위칭 수단을 구비하여 회피할 수 있다. In addition, the data loading phenomenon resulting from the memory clock signal is increased and the increase in the length of the global data line can be avoided by having a plurality of switching means. 즉, 선택된 뱅크의 동작시, 선택되지 않은 뱅크들의 글로벌 데이터 라인의 연결을 차단하여 과도한 데이터 라인의 길이에 따른 데이터 로딩 현상은 방지될 수 있다. That is, the data loading phenomenon along the length of the excess data lines to block the operation, the connection to the global data line of the non-selected banks of the selected bank can be prevented.

도 15b는 DDR2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도이다. Figure 15b is a block diagram showing the arrangement of the output-ordered units for performing the operation DDR2.

도 15b를 참조하면, 4개의 뱅크, 각각의 뱅크마다 구비된 글로벌 데이터 라인 및 4개의 출력 오더링부가 도시된다. Referring to Figure 15b, the four banks, and the global data lines and four output-ordered addition shown provided for each of the banks.

제1 뱅크의 4개의 글로벌 데이터 라인은 제1 스위칭 수단을 통해 4개의 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결되며, 제2 뱅크의 4개의 글로벌 데이터 라인은 제2 스위칭 수단을 통해 상기 4개의 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결된다. Four global data line of the first bank has a first through the switching means is connected to the four output-ordered portions ORD1, ORD2, ORD3 and ORD4, four global data line of the second bank are the 4 through the second switching means output is connected to the ordered portions ORD1, ORD2, ORD3 and ORD4. 제3 뱅크의 4개의 글로벌 데이터 라인은 제3 스위칭 수단을 통해 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결되며, 제4 뱅크의 글로벌 데이터 라인은 제4 스위칭 수단을 통해 상기 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결된다. Four global data line of the third bank of claim 3 is output through a switching means connected to the ordered portions ORD1, ORD2, ORD3 and ORD4, global data line of the four banks is a fourth the output-ordered portions through the switching means ORD1, It is connected to ORD2, ORD3 and ORD4.

상기 4개의 스위칭 수단들은 뱅크 선택 신호에 따라 상보적인 동작을 수행한다. The four switching means should perform the complementary operation in accordance with the bank selection signal. 즉, 뱅크 선택 신호가 제1 뱅크를 선택하는 경우, 제1 스위칭 수단에 의해 제1 뱅크의 글로벌 데이터 라인은 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결되며, 나머지 스위칭 수단들은 뱅크들과 출력 오더링부들의 연결을 차단한다. That is, when the bank selection signal selecting the first bank, a first global data line of the first bank by the switching means is connected to the output-ordered portions ORD1, ORD2, ORD3 and ORD4, the remaining switching means are banks and output blocks the connection of the parts ordered. 즉, 제1 뱅크가 선택된 경우, 나머지 뱅크들의 글로벌 데이터 라인들의 데이터는 출력 오더링부에 입력되지 않으며, 제1 뱅크의 글로벌 데이터 라인들의 데이터가 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 입력된다. That is, when the first bank is selected, the data of the global data line of the other bank is not input to the negative output-ordered, data from global data line of the first bank are input to the output-ordered portions ORD1, ORD2, ORD3 and ORD4. 4개의 출력 오더링부들에서의 동작은 상기 도 12b에서 설명한 바와 동일하다. Four output operations in the ordered parts are the same as illustrated in FIG 12b.

예컨대, 제1 뱅크가 선택되고 상기 제1 뱅크의 글로벌 데이터 라인들 GIO_E0 , GIO_O0, GIO_E1 및 GIO_O1의 데이터들은 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 각각 입력된다. For example, the first bank is selected, global data lines GIO_E0, GIO_O0, data of GIO_E1 and GIO_O1 of the first bank are respectively inputted to the output-ordered portions ORD1, ORD2, ORD3 and ORD4. 출력 오더링부 ORD1에 입력된 GIO_E0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. The data on the input to the output-ordered GIO_E0 ORD1 unit is amplified by the data sense amplifier according to the control of FRT line is output to the output latch / mux. 또한, 출력 오더링부 ORD2에 입력된 GIO_O0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. Further, the data on the input to the output-ordered GIO_O0 ORD2 unit is amplified by the sense amplifier data is output according to a control line of FRT to the output latch / mux. 출력 오더링부 ORD3에 입력된 GIO_E1상의 데이터 및 출력 오더링부 ORD4에 입력된 GIO_O1상의 데이터에서도 동일한 동작이 수행된다. In the data on the input to the GIO_O1 GIO_E1 data and outputs an ordering unit ORD4 on the input to the output-ordered part ORD3 the same operation is performed. 또한 상기 제1 뱅크가 선택되어 글로벌 데이터 라인상의 데이터가 증폭되는 동안, 나머지 뱅크들은 선택되지 아니한다. Also during which the first bank is selected and amplified, the data on the global data line, and the other banks are not selected does.

상술한 동작은 제2 뱅크, 제3 뱅크 또는 제4 뱅크가 선택되는 경우에도 동일하다. The above-described operations are the same even when the second bank, the third bank or the fourth bank is selected. 즉, 제3 뱅크가 선택되는 경우, 제3 뱅크의 글로벌 데이터 라인들은 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 입력되고 각각의 오더링부에 구비된 데이터 감지 증폭기에 의해 증폭되고, FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. That is, when the third bank is selected, global data line of the third bank are input to the output-ordered portions ORD1, ORD2, ORD3 and ORD4 and amplified by the data sense amplifier with each of the ordered part, the control of FRT line depending on is outputted to the output latch / mux.

DDR2 동작에서 하나의 DQ당 2개의 출력 오더링부들이 동작하게 되고, 4비트 프리페치 방식을 사용한다. One of the two output-ordered parts per DQ and operate in DDR2 operation and uses a 4-bit prefetch scheme. 즉, 1주기의 클럭에 대해 4비트의 데이터가 처리된다. That is, the 4-bit data is processed for the first clock cycle. 이러한 멀티비트 프리패치 방식을 사용하는 DRAM의 경우, 출력 오더링부의 개수도 증가되어야 하지만, 상술한 바대로, 각각의 뱅크의 글로벌 데이터선을 출력 오더링부에 연결할 경우, 적은 수의 출력 오더링부를 구비하여 DDR2 동작을 구현할 수 있다. For a DRAM using this multi-bit prefetch system, it is increased number of parts of the output-ordered, but in the above description, when connecting the unit-ordered output of the global data line in each bank, and comprising a-ordered output of the small number of It may implement a DDR2 operation. 또한, 메모리 클럭이 증가되고 글로벌 데이터 라인의 길이가 증가함에 따른 데이터 로딩 현상은 다수의 스위칭 수단을 구비하여 회피할 수 있다. In addition, the data loading phenomenon resulting from the memory clock signal is increased and the increase in the length of the global data line can be avoided by having a plurality of switching means.

또한, 메모리의 제조 과정에서 상기 DDR1-2 또는 DDR2 동작을 수행하는 메모리를 선택할 수 있다. Further, it is possible in the manufacturing process of the memory to select the memory to perform the DDR1-2 or DDR2 operation. 즉, 소정의 과정을 통해 동일한 메모리가 DDR1-2 동작을 수행하도록 제조할 수 있으며, DDR2 동작을 수행하도록 제조할 수 있다. That is, the same memory through a predetermined process, can be produced to perform DDR1-2 operation, it may be made to perform the operation DDR2.

동작 모드의 선택은 다음과 같은 과정을 이용한다. The choice of operating mode uses the following process.

첫째는, 금속 배선 공정을 이용하는 것이다. The first is to use a metal wiring process. 즉, 금속물의 증착 및 식각을 이용하는 금속 배선 공정에서, DQ당 2개의 글로벌 데이터 라인들을 각각의 뱅크에 형성하고, 상기 2개의 글로벌 데이터 라인들이 2개의 출력 오더링부에 입력되도록 금속 배선을 형성한다. In other words, a metal wire such that the metal wiring process using a metal matter deposited and etched to form the two global data lines per DQ in each bank, and the inputs to the two global data lines to the two output-ordered part. 상술한 과정을 수행하는 경우, 메모리는 DDR1-2 동작을 수행하게 된다. When performing the above-described process, the memory is to perform a DDR1-2 operation. 또한, 금속 배선 공정에서, DQ당 4개의 글로벌 데이터 라인들을 각각의 뱅크에 형성하고, 상기 4개의 글로벌 데이터 라인들이 4개의 출력 오더링부에 입력되도록 금속 배선을 형성한다. Further, in the metal wiring process, a metal wiring is formed such that four global data line each form, and the four global data line in the bank per DQ are input to four output ordering unit. 이러한 과정을 통해, 메모리는 DDR2 동작을 수 행하게 된다. Through this process, the memory is able to perform operations DDR2.

둘째는, MRS신호를 이용하는 것이다. The second is to use the MRS signal. 즉, 상기 도15a에서 출력 오더링부 ORD1, ORD2에 입력되는 글로벌 데이터 라인과 출력 오더링부 ORD3, ORD4에 입력되는 글로벌 데이터 라인 사이에 소정의 스위치를 구비한다. In other words, between the output from the Fig. 15a-ordered ORD1 portion, ordering the global data line and the output is input to the unit ORD2 ORD3, global data line input to the ORD4 having a predetermined switch. 상기 스위치는 MRS신호에 따라 온/오프 동작을 수행한다. Wherein the switch performs the ON / OFF operation in accordance with the MRS signal. 따라서 스위치가 온 상태인 경우, 선택된 뱅크의 글로벌 데이터 라인에 대해 4개의 출력 오더링부가 연결되어 메모리는 DDR2 동작을 수행한다. Therefore, if the switch is in the on state, is added to connect the four output ordering on global data lines of a selected memory bank performs a DDR2 operation. 또한 스위치가 오프 상태인 경우, 선택된 뱅크의 글로벌 데이터 라인에 대해 2개의 출력 오더링부가 연결되어 메모리는 DDR1-2 동작을 수행하게 된다. In addition, if the switch is in the OFF state, is added to connect the two output-ordered for the global data lines of a selected memory bank is to perform the operation DDR1-2.

셋째는, 퓨즈(fuse)를 사용하는 것이다. The third is to use fuses (fuse). 즉, 상기 도 15a에서 출력 오더링부 ORD1, ORD2에 입력되는 글로벌 데이터 라인과 출력 오더링부 ORD3, ORD4에 입력되는 글로벌 데이터 라인 사이에 퓨즈를 구비한다. That is, in Fig. 15a-ordered output unit ORD1, the global data line and the output is input to the ordering unit ORD2 ORD3, and a fuse between the global data line input to the ORD4. 레이저 등을 이용하여 상기 퓨즈를 컷팅(cutting)한 경우, 메모리는 DDR1-2 동작을 수행하게 되며, 퓨즈를 컷팅하지 않고 연결관계를 유지하는 경우, 선택된 뱅크의 글로벌 데이터 라인에 대해 4개의 출력 오더링부가 연결되어 메모리는 DDR2 동작을 수행하게 된다. If the cut (cutting) the fuse using a laser or the like, if the memory is to perform a DDR1-2 operation, maintaining the connection relationship without cutting the fuse, four output ordering to a global data line of the selected bank It is added to connect the memory is to perform a DDR2 operation.

실시예 10 Example 10

도 16a 내지 도 16e는 본 발명의 제10 실시예에 따른 모드 선택부 MODESEL을 도시한 회로도들이다. Figure 16a-Figure 16e are the MODESEL showing a mode selecting unit according to a tenth embodiment of the present invention circuit.

도 16a는 MRS(Mode Register Set)을 이용하여 모드 선택부 MODESEL을 구현한 회로도이다. Figure 16a is a circuit diagram implementing the mode selection unit MODESEL using a MRS (Mode Register Set).

도 16a를 참조하면, 모드 레지스터(Mode Resister)로부터 입력되는 어드레스들 A k , A m , A n 을 논리 조합하기 위한 NAND 게이트 NAMRS는 모드 선택 신호 PDDR1을 출력하고, 인버터 INVMRS는 상기 모드 선택 신호 PDDR1을 반전하여 모드 선택 신호 PDDR2를 출력한다. Referring to Figure 16a, a mode register (Mode Resister) addresses A k, A m, A n NAND gate NAMRS to combinational logic to input from the output of the mode selection signal PDDR1, and inverter INVMRS is the mode selection signal PDDR1 the inverted outputs a mode selection signal PDDR2. 모드 레지스터는 메모리의 동작 모드를 CPU가 지정하기 위해 사용하는 레지스터이다. The mode register is a register that is used to specify the mode of operation of the CPU memory. 즉, SDRAM은 CAS 레이턴시나 버스트 길이등이 미리 설정되어 엑세스되는데, 이러한 동작 모드가 미리 설정되어 저장되는 장소가 모드 레지스터이다. That is, there is the SDRAM access, etc. CAS latency and the burst length is set in advance, is a place where such an operation mode is set is stored in the mode register in advance. 상기 도 16a에서의 어드레스는 기존의 유저 스펙에서 SDRAM의 사용자가 시스템의 용도에 맞게 동작 모드를 제어하도록 제공된 어드레스들 중에서 선택하여 사용한다. The address in Fig. 16a is used to select from the supplied address of the user in the conventional SDRAM specification user to control the operation mode according to the application of the system.

도 16b는 퓨즈-커팅(Fuse-Cutting)을 이용하여 모드 선택부 MODESEL을 구현한 회로이다. Figure 16b is a fuse-is a circuit implementation of the mode selection unit by using a cutting MODESEL (Fuse-Cutting).

도 16b를 참조하면, 상기 모드 선택부는 VDD를 게이트 입력으로 하고 소스에 VDD가 공급되는 트랜지스터 QPF, 상기 트랜지스터 QPF와 인버터 구조를 이루면서 소스가 VSS에 연결된 트랜지스터 QNF, 상기 트랜지스터 QNF의 드레인과 트랜지스터 QPF의 드레인 사이에 구비된 퓨즈, 래치 구성을 가지는 인버터 INVF1 및 INVF2로 구성된다. Referring to Figure 16b, the mode selection unit transistor is VDD is supplied to the source of VDD to the gate input QPF, the transistor source is connected to VSS yirumyeonseo the transistor QPF the inverter structure of QNF, the transistor QNF drain of the transistor of the QPF It is composed of an inverter and INVF1 INVF2 having a fuse latch configuration provided to the drain.

퓨즈-커팅이 없는 경우, 트랜지스터 QPF 및 QNF는 CMOS 트랜지스터 역할을 하므로 모드 선택 신호 PDDR1은 저레벨이되고, 모드 선택 신호 PDDR2는 고레벨이 된다. Fuse-the absence of cutting, the transistor QPF and QNF becomes the low level because the mode selection signal PDDR1 the CMOS transistor role, the mode selection signal becomes a high level PDDR2. 따라서 SDRAM은 DDR2 모드 동작을 한다. Therefore, SDRAM has a DDR2 mode operation.

퓨즈-커팅이 있는 경우, 트랜지스터 QPF 및 QNF 는 서로 전기적으로 절연되고 PDDR1은 트랜지스터 QPF에 의해 고레벨이되고 ,PDDR2는 인버터 INVF1에 의해 저레벨이 된다. Fuse-if there is a cutting, and a QPF QNF transistor is electrically isolated from each other PDDR1 becomes the high level by the transistor QPF, PDDR2 is the low level by the inverter INVF1. 따라서 SDRAM은 DDR1 모드 동작을 한다. Therefore, SDRAM has a DDR1 mode operation.

도 16c는 금속 배선의 연결에 따른 모드 선택부 MODESEL을 구현한 회로도이다. Figure 16c is a circuit diagram implementing the mode selection unit MODESEL according to the connection of the metal wiring.

도 16c를 참조하면, 상기 모드 선택부는 반도체 제조 공정에서 VDD 단자 또는 VSS 단자로 선택적으로 연결이 가능한 인버터 INVMT1 및 상기 인버터 INVMT의 출력인 PDDR1을 반전하는 인버터 INVMT2를 포함한다. Referring to Figure 16c, and the mode selection unit comprises an inverter for inverting the output of INVMT2 PDDR1 capable of selectively connecting the semiconductor manufacturing process to the terminal VDD or VSS terminal INVMT1 inverter and the inverter INVMT.

금속 배선 공정에서 상기 인버터 INVMT1이 VDD 단자에 연결되면, PDDR1은 저레벨이 되고, PDDR2는 고레벨이 되므로, SDRAM은 DDR2 동작을 수행한다. When the inverter INVMT1 connected to the VDD terminal in the metal wiring process, PDDR1 becomes a low level, since the high level is PDDR2, SDRAM performs DDR2 operation. 상기 인버터 INVMT1이 VSS 단자에 연결되면, PDDR1은 고레벨이 되고, PDDR2는 저레벨이 되므로, SDRAM은 DDR1 동작을 수행한다. When the inverter is connected to the VSS terminal INVMT1, PDDR1 becomes a high level, since the low level is PDDR2, SDRAM performs DDR1 operation.

도 16d는 금속 본딩(Metal Bonding)에 따른 모드 선택부 MODESEL을 구현한 회로도이다. Figure 16d is a circuit diagram illustrating an implementation of the mode selection unit MODESEL according to metal bonding (Metal Bonding).

도 16d를 참조하면, 상기 모드 선택부는 금속 본딩에 의해 VSS 핀 또는 VDD 핀에 연결되는 패드 PADOP, 상기 패드 PADOP상의 신호를 반전하기 위한 인버터 INVB1 및 상기 인버터 INVB1의 출력인 PDDR1신호를 반전하여 PDDR2 신호를 출력하는 인버터 INVB2를 포함한다. Referring to Figure 16d, to the mode selection unit invert the inverter INVB1 and an output PDDR1 signal of the inverter INVB1 for inverting a signal on the pad PADOP, the pad PADOP connected to the VSS pin or VDD pin by the metal bonding PDDR2 signal to an inverter for outputting INVB2.

금속 본딩은 웨이퍼 상태의 반도체 소자에 대한 전기적 특성 검사인 EDS(Electric Die Sorting)이 종료된 후, 정상적으로 동작하는 소자들에 대해 수행되는 패키지 공정의 하나이다. Metal bonding is one of the packaging process is performed on after the electrical characteristic test of EDS (Electric Die Sorting) for a semiconductor device of the wafer end state, devices operating normally. 금속 본딩은 패드와 소자의 핀들 사이를 금속선으로 연결하는 것을 지칭한다. Metal bonding & quot; refers to the connection between the pins of the pad and the metal wire element. 다만, 본 실시예에서는 금속선으로 연결하는 것 뿐 아니라 볼 본딩등 여하한 형태의 패드와 외부 핀사이의 전기적 연결 형태를 포함한다. However, in this embodiment, it includes an electrical connection forms between to connect the metal wire as well as the ball bonding, such as any type of pad and the external pin.

도 16e는 금속 본딩 및 로드를 구비하여 모드 선택부 MODESEL을 구현한 회로도이다. FIG. 16e is a circuit diagram implementing the selected mode with a metal bonding portion and the rod MODESEL.

도 16e를 참조하면, 모드 선택부는 금속 본딩시 VDD 핀과 선택적으로 연결되는 패드 PADLD, 상기 패드상의 신호 PDDR1을 반전하여 PDDR2 신호를 출력하기 위한 인버터 INVLD 및 게이트 단자로 VDD가 인가되고 직렬로 연결된 다수의 트랜지스터들 QLD1, QLD2 및 QLDn을 구비한다. FIG plurality Referring to 16e, the mode selection unit is the VDD to the drive INVLD and a gate terminal for outputting a PDDR2 signal by inverting the signal PDDR1 on the pads PADLD, which are selectively connected to the VDD pin during metal bonding are connected in series the transistor includes a QLD1, QLD2 and QLDn.

상기 트랜지스터들 QLD1, QLD2 및 QLDn은 로드로서의 역할을 가진다. Said transistor QLD1, QLD2 QLDn and has a role as a load. 금속 본딩에 의해 패드 PADLD가 VDD 핀에 연결되면, PDDR1는 고레벨이되며 PDDR2는 저레벨이 된다. If by a metal bonding pad is connected to a VDD pin PADLD, PDDR1 is the high level and the low level is PDDR2. 다수의 트랜지스터들 QLD1, QLD2 및 QLDn은 게이트 단자에 입력되는 VDD에 의해 턴온되나, 각각의 트랜지스터의 소스-드레인 저항 R DS 에 의해 PDDR1은 고레벨이 된다. A plurality of transistors QLD1, QLD2 and QLDn but is turned on by the VDD input to the gate terminal, the source of each transistor - PDDR1 by the drain resistance R DS is the high level. 따라서, SDRAM은 DDR1 모드로 동작한다. Therefore, SDRAM operates with DDR1 mode. 금속 본딩이 없으면, PDDR1은 VDD에 의해 턴온된 다수의 트랜지스터들 QLD1, QLD2 및 QLDn에 의해 저레벨이 된다. If the metal bonding, PDDR1 is a low level by a plurality of transistors QLD1, QLD2 QLDn and turned on by the VDD.

상기 도 16e는 다수의 트랜지스터를 로드로 설정하였으나, 소스-드레인 저항 R DS 가 큰 하나의 트랜지스터를 구비하여 로드를 구현할 수 있다. FIG. 16e is set, but the number of transistors as a load, source-drain resistance R DS to implement the load having a large single transistor. 즉, 소스-드레인 사이의 채널의 폭에 비해 채널의 길이를 크게하면, 다수의 트랜지스터를 구비하는 대신 하나의 트랜지스터를 구비하여 동일한 효과를 가져올 수 있다. That is, the source - by increasing the length of the channel than the width of the channel between the drain, it can bring the same effect by having one transistor, rather than with a plurality of transistors.

실시예 11 Example 11

도 17은 본 발명의 제11 실시예에 따른 ODT(On Die Termination)를 모드 선택 신호에 따라 구현하는 회로도이다. 17 is a circuit diagram that implements along the ODT (On Die Termination) according to an eleventh embodiment of the present invention, the mode selection signal.

도 17을 참조하면, ODT 회로는 풀-업 ODT 코드인 PU_ODT_CODE, 내부 쓰기 커맨드 PWRITE 및 모드 선택 신호 PDDR2를 입력으로 가지는 NAND 게이트 NANPU, VDD 및 패드 PADIOA 사이에 공통으로 연결된 다수의 풀업 트랜지스터들 QODTP1, QODTP2, ..., QODTPn을 포함한다. S Referring to Figure 17, a pull-up circuit ODT ODT encoded PU_ODT_CODE, the internal write command and the mode selection signal PWRITE NANPU NAND gate, a plurality of pull-up transistors connected in common and between the VDD pads for PADIOA having as input PDDR2 QODTP1, QODTP2, ..., it includes QODTPn. 또한, 상기 ODT 회로는 풀-다운 ODT 코드인 PD_ODT_CODE, 내부 쓰기 커맨드 PWRITE 및 모드 선택 신호 PDDR2를 입력으로 가지는 NAND 게이트 NANPD, 상기 NAND 게이트 NANPD의 출력을 반전하는 인버터 INVPD 및 VSS 와 패드 PADIOA 사이에 공통으로 연결된 다수의 풀다운 트랜지스터들 QODTN1, QODTN2, ..., QODTn을 포함한다. In addition, the ODT circuit is a full-common between down ODT encoded PD_ODT_CODE, the internal write command PWRITE and a mode having a selected signal PDDR2 input NAND gate NANPD, inverter INVPD and VSS and the pad PADIOA for inverting the output of the NAND gate NANPD plurality of pull-down transistor QODTN1, QODTN2, ... associated with and includes QODTn.

SDRAM을 채용하는 시스템에서 SDRAM과 다른 소자들 사이의 연결관계는 단순한 도전라인을 통한 연결로 파악될 수 없는 특징을 가진다. In a system employing the SDRAM connection between the SDRAM and the other element has a feature that can not be identified as a connection via a simple conductive line. 즉, 고속 데이터 전송이 일어나는 경우, 이러한 연결관계는 신호의 상승 시간(Rising Time)과 하강 시간(Falling Time)이 매우 짧으므로 신호의 파장 및 라인의 길이등을 감안하여야 하는 전송 라인으로 해석하여야 한다. That is, when the high-speed data transfer takes place, such a connection relationship is because the very short rise time (Rising Time) and the falling time (Falling Time) of a signal to be interpreted as a transmission line to be considering the length of the wavelength and the line of the signal . 따라서, 전송 라인이 반사파를 최소화하는 임피던스의 정합을 이루기 위해 데이터 입출력 패드, 어드레스가 입력되는 패드 또는 각 종 커맨드가 입력되는 패드에 임피던스 정합 회로를 구비한다. Thus, the pad or pads of each type of compound command is input on which the data input-output pads, address input to achieve the impedance matching of minimizing the reflected wave transmission line having an impedance matching circuit. 상기 임피던스 정합 회로를 ODT 회로라 한다. And the impedance matching circuit la ODT circuit.

본 실시예에서는 상기 패드 PADIOA에 입출력되는 신호의 종류에 따라 그 임피던스를 달리하도록 회로를 구현한다. In the present embodiment implements a circuit for varying the impedance according to the type of signal to be output to the pad PADIOA. 즉, 내부 쓰기 커맨드 PWRITE가 활성화되고, PDDR2가 고레벨이 되어 SDRAM이 DDR2 동작을 수행하면 ODT_CODE들인 PU_ODT_CODE 및 PD_ODT_CODE에 따라 상기 풀업 트랜지스터들 QODTP1 내지 QODTPn은 턴온되며, 상기 풀다운 트랜지스터들 QODTN1 내지 QODTNn도 턴온되어 패드상에 소정의 임피던스를 생성한다. That is, the internal write command PWRITE is activated, PDDR2 is a high level SDRAM When performing DDR2 operation of said pull-up transistors according to ODT_CODE which are PU_ODT_CODE and PD_ODT_CODE QODTP1 to QODTPn is turned on, is turned on and also the pull-down transistor QODTN1 to QODTNn and it generates a predetermined impedance to the pad.

또한, 본 실시예에서는 패드 PADIOA의 용도에 따라 그 임피던스를 달리할 수 있다. Further, in the present embodiment it may be changed according to the usage of the impedance pad PADIOA. 즉, 패드에 입력되는 신호가 데이터, 어드레스 또는 커맨드에 따라 풀업 트랜지스터들 및 풀 다운 트랜지스터들의 수를 달리할 수 있다. In other words, the signal inputted to the pad can be varied the number of pull-up transistors and pull-down transistor depending on the data, address or command.

PDDR2가 저레벨이 되는 DDR1 동작에서는 풀업 트랜지스터들 및 풀다운 트랜지스터들은 오프되어 ODT회로는 동작하지 않는다. In DDR1 operation PDDR2 is a low level of the pull-up transistor and pull-down transistors are turned off ODT circuit is not operated.

상기와 같은 본 발명에 따르면, 하나의 메모리 장치내에 DDR1 동작과 DDR2 동작을 수행하는 회로들을 구비하여 SDRAM의 최종 사용자의 필요에 따라 2가지 동작중의 하나를 선택적으로 사용할 수 있다. In accordance with the present invention as described above, in the one memory device it can be selectively used one of the two operating in accordance with the needs of the end user of the SDRAM having circuitry for performing operations DDR1 and DDR2 operation. DDR1 SDRAM 과 DDR2 SDRAM은 단일한 제조공정을 가지게되어 보다 효율적인 공정관리가 가능하며 수율을 향상시킬 수 있다. SDRAM DDR1 and DDR2 SDRAM is a more efficient process control is possible to have a single production process and may improve yield.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Wherein in a preferred embodiment has been with reference to describe, to vary the invention within the scope not departing from the spirit and scope of the invention as set forth in the claims below are those skilled in the art modifications and variations of the present invention it will be appreciated that it can be.

Claims (96)

  1. 삭제 delete
  2. DDR1 모드 동작 또는 DDR2 모드 동작의 선택적 수행을 제어하기 위한 모드 선택부; DDR1 mode operation or mode selection unit for controlling the selective implementation of the DDR2 mode operation;
    입력되는 로우 어드레스를 디코딩하기 위한 로우 디코딩부; Row decoder for decoding input row addresses are;
    상기 모드 선택부의 모드 선택 신호에 따라 하나의 DQ(단위 데이터 입출력)당 2개의 글로벌 데이터 라인 또는 4 개의 글로벌 데이터 라인을 선택하기 위한 칼럼 디코딩부; A column decoder for selecting one of two global data lines or the four global data line per DQ (the data input-output unit) according to the mode selection unit mode selection signal;
    상기 모드 선택 신호에 따라 상기 하나의 DQ당 2개의 글로벌 데이터 라인 또는 4개의 글로벌 데이터선을 통해 데이터를 입출력하기 위한 코어부; A core section for, depending on the mode selection signal to input and output data on the one of the two global data lines or the four global data line per DQ; And
    상기 모드 선택 신호에 따라 2비트 프리페치 또는 4비트 프리페치를 수행하여 상기 데이터를 입출력하기 위한 입출력 제어부를 포함하며, By performing the 2-bit pre-fetch or a 4-bit prefetch in response to the mode selection signal input and output comprising a control unit for inputting and outputting the data;
    상기 칼럼 디코딩부는 The column decoding section
    TTL 레벨의 어드레스를 CMOS 레벨로 전환하기 위한 입력 어드레스 버퍼; Input address buffer for switching the address of the TTL level to a CMOS level;
    상기 입력 어드레스 버퍼의 출력을 수신하고, 모드 선택 신호에 따라 내부 클럭에 동기된 칼럼 어드레스를 출력하기 위한 칼럼 어드레스 래치; Receiving the output of the address input buffer, and a column address latch for outputting the column address in synchronization with the internal clock in accordance with the mode selection signal;
    상기 칼럼 어드레스를 디코딩하기 위한 칼럼 프리디코더; Column pre-decoder for decoding the column address;
    상기 디코딩된 칼럼 어드레스를 수신하고, 하나의 DQ에 대해 2 개 또는 4 개의 글로벌 데이터 라인을 활성화하는 칼럼 디코더를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The receiving the decoded column address, characterized in that it comprises a column decoder for enabling two or four global data line for a single DQ DDR1 and DDR2 SDRAM combine.
  3. 제2항에 있어서, 상기 칼럼 어드레스 래치는, 읽기 동작시 내부 클럭의 상승 에지 또는 하강 에지에서 상기 어드레스 버퍼의 출력을 샘플링하고 내부 레이턴시없이 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 2, wherein the column address is latched, reading operation during characterized in that the sampling and output without latency inside the output of said address buffer at a rising edge or a falling edge of the internal clock Combine DDR1 and DDR2 SDRAM.
  4. 제2항에 있어서, 상기 칼럼 어드레스 래치는, 쓰기 동작시 입력되는 상기 모드 선택 신호에 따라 내부 레이턴시를 달리하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 2, wherein said column address latch, characterized in that varying the internal latency DDR1 and DDR2 SDRAM combined according to the mode selection signal is input during a write operation.
  5. 제4항에 있어서, 상기 칼럼 어드레스 래치는, DDR1 동작에서 내부 레이턴시가 2이며, DDR2 동작에서는 내부 레이턴시가 3인 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. According to claim 4, wherein said column address latch, and a second internal latency in operation DDR1, DDR2 work with DDR1 and DDR2 SDRAM combination, characterized in that inside the latency is 3.
  6. 제2항에 있어서, 상기 칼럼 디코더는, 4개의 디코딩 블록을 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 2, wherein said column decoder, comprising: four block decoding Combine DDR1 and DDR2 SDRAM.
  7. 제6항에 있어서, 상기 4개의 디코딩 블록은 하나의 디코딩 블록에 대해 2개의 서브 디코딩 블록을 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Claim 6, wherein the four decode blocks DDR1 and DDR2 SDRAM Combine, characterized in that it comprises two sub-decoding blocks for decoding a block in.
  8. 제6항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호에 따라 1개 또는 2개의 어드레스를 무시하고 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. According to claim 6, wherein the column decoder generates, DDR1 and DDR2 SDRAM combination characterized in that, ignoring the decoded address with one or two, depending on the mode selection signal.
  9. 제8항에 있어서, 상기 칼럼 디코더는, DDR1 동작에서 상기 1개의 어드레스를 무시하고, DDR2 동작에서는 상기 2개의 어드레스를 무시하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 8, wherein the column decoder generates, ignoring the one address from the DDR1 operation and, the operation DDR2 DDR1 and DDR2 SDRAM combination, characterized in that ignoring the two addresses.
  10. 제9항에 있어서, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우에 무시되는 상기 1개의 어드레스는 최하위 어드레스인 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Claim 9 wherein the mode selection signal is the one address to be ignored in the case that requires a DDR1 operation DDR1 and DDR2 SDRAM combination, characterized in that the least significant address.
  11. 제9항에 있어서, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우에 무시되는 상기 2개의 어드레스는 2개의 최하위 어드레스인 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Claim 9 wherein the mode selection signal is the two addresses to be ignored in the case that requires a DDR2 operation two least significant address of DDR1 and DDR2 SDRAM combination, characterized in that a.
  12. 제6항에 있어서, 상기 칼럼 디코더는 제1 디코딩 블록, 제2 디코딩 블록, 제3 디코딩 블록 및 제4 디코딩 블록을 순차적으로 구비하며, 각각의 디코딩 블록에 디코딩을 위해 입력되는 n개의 어드레스에 따라 각각의 디코딩 블록은 1 DQ당 2 n 개의 칼럼 선택 라인을 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 6, wherein the column decoder According to the first decoding block, the second decoded block, the third decoded block and the fourth provided with a decoding block sequentially, n of the address input for decoding in each decoding block each of the decoding block 1 DDR1 and DDR2 SDRAM combination, characterized in that 2 n of the column line having a selected per DQ.
  13. 제12항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 13. The method of claim 12, wherein, when the column decoder, and the mode selection signal requires the DDR1 operation,
    상기 제1 디코딩 블록과 상기 제3 디코딩 블록이 하나의 단위가 되어 입력되는 어드레스를 디코딩하고, The first decoded block and the third block is decoded and the decoded address is input is a single unit,
    상기 제2 디코딩 블록과 상기 제4 디코딩 블록이 하나의 단위가 되어 입력되는 상기 어드레스를 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The second decoded block and the fourth block is decoded, characterized in that for decoding the address to be entered as one unit of the combined DDR1 and DDR2 SDRAM.
  14. 제12항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 13. The method of claim 12, wherein, when the column decoder, and the mode selection signal requires the DDR1 operation,
    상기 제1 디코딩 블록과 상기 제2 디코딩 블록이 하나의 단위가 되어 입력되는 어드레스를 디코딩하고, The first decoded block and the second decoding block decodes an address to be input is a single unit,
    상기 제3 디코딩 블록과 상기 제4 디코딩 블록이 하나의 단위가 되어 입력되는 상기 어드레스를 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The third decoded block and the fourth block is decoded, characterized in that for decoding the address to be entered as one unit of the combined DDR1 and DDR2 SDRAM.
  15. 제12항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호가 DDR2 동작을요구하는 경우, 상기 제1 디코딩 블록, 상기 제2 디코딩 블록, 상기 제3 디코딩 블 록 및 상기 제4 디코딩 블록이 각각 입력되는 어드레스를 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 12, wherein the column decoder generates, when the mode selection signal requires the DDR2 operation, the first decoding block, wherein the second decoded block, the third decoded block and the input, respectively the fourth decoding block It characterized in that for decoding the address DDR1 and DDR2 SDRAM is combined.
  16. 제2항에 있어서, 상기 코어부는 4개의 뱅크를 가지며, 각각의 뱅크는 하나의 입출력 단자로 데이터를 출력 또는 하나의 입출력 단자로 데이터를 입력하기 위해 4 개의 셀 어레이를 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 2, wherein the core portion has the four banks, each bank DDR1 comprising the four cell array for inputting data to data in a single input-output terminal to the output or one of the output terminals and DDR2 combine SDRAM.
  17. 제16항에 있어서, 상기 코어부의 각각의 뱅크는 제1 셀 어레이, 제2 셀 어레이, 제3 셀 어레이 및 제4 셀 어레이를 구비하며, 상기 각각의 셀 어레이는 로컬 데이터 라인 및 글로벌 데이터 라인을 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 17. The method of claim 16, wherein each bank of the core portion has a first cell array, a second cell array, the third cell array and the fourth includes a cell array, the cell array of each of the local data lines and global data lines comprising: Combine DDR1 and DDR2 SDRAM.
  18. 제17항에 있어서, 상기 제1 셀 어레이, 상기 제2 셀 어레이, 상기 제3 셀 어레이 및 상기 제4 셀 어레이는 각각 이에 상응하는 디코딩 블록의 출력 신호에 의해 제어되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 17, wherein the first cell array, wherein the second cell array, the third cell array and the fourth cell array, respectively thereto as equivalent being controlled by the output signal of the decoding block to DDR1 and DDR2 Combine SDRAM.
  19. 제17항에 있어서, 상기 코어부는 상기 모드 선택 신호에 따라 2개 또는 4개의 셀 어레이에 상기 데이터를 입력하거나, 상기 데이터를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Of claim 17 wherein said core portion DDR1 and DDR2 SDRAM combination characterized in that the inputting the data to the two or four cell array according to the mode selection signal, and outputs the data to.
  20. 제19항에 있어서, 상기 코어부는 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제1 셀 어레이 또는 상기 제3 셀 어레이에 제1 데이터를 입출력하고, 상기 제2 셀 어레이 또는 상기 제4 셀 어레이에 제2 데이터를 입출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 20. The method of claim 19 wherein the core portion and wherein the mode selection signal is a case that requires a DDR1 operation, output the first data to the first cell array, or the third cell array, and said second cell array or the fourth cell characterized in that input and output the second data to the array combine DDR1 and DDR2 SDRAM.
  21. 제20항에 있어서, 상기 제1 데이터 및 상기 제2 데이터는 내부 클럭에 동기되어 동시에 입출력되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 20, wherein the first data and the second data in synchronization with the internal clock, characterized in that the input and output at the same time combine DDR1 and DDR2 SDRAM.
  22. 제19항에 있어서, 상기 코어부는 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제1 셀 어레이 또는 상기 제2 셀 어레이에 제1 데이터를 입출력하고, 상기 제3 셀 어레이 또는 상기 제4 셀 어레이에 제2 데이터를 입출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 20. The method of claim 19 wherein the core portion when said mode selection signal requires the DDR1 operation, output the first data to the first cell array or the second cell array, and the third cell array or the fourth cell characterized in that input and output the second data to the array combine DDR1 and DDR2 SDRAM.
  23. 제19항에 있어서, 상기 코어부는 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 20. The method of claim 19 wherein the core portion when said mode selection signal requires the DDR2 operation,
    상기 제1 셀 어레이에 제1 데이터를 입출력하고, And wherein the input and output of the first data in the first cell array,
    상기 제2 셀 어레이에 제2 데이터를 입출력하고, Wherein the input and output and the second data to the second cell array,
    상기 제3 셀 어레이에 제3 데이터를 입출력하고, Wherein the input and output and the third data to the third cell array,
    상기 제4 셀 어레이에 제4 데이터를 입출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. DDR1 and DDR2 SDRAM Combine characterized in that input and output a fourth data to the fourth cell array.
  24. 제23항에 있어서, 24. The method of claim 23,
    상기 제1 데이터는 상기 제1 셀 어레이에 상응하는 제1 로컬 데이터 라인 및 제1 글로벌 데이터 라인을 통해 입출력되고, It said first data is input and output via the first local data line and the first global data line corresponding to the first cell array,
    상기 제2 데이터는 상기 제2 셀 어레이에 상응하는 제2 로컬 데이터 라인 및 제2 글로벌 데이터 라인을 통해 입출력되고, The second data is input and output via the second local data line and a second global data line corresponding to said second cell array,
    상기 제3 데이터는 상기 제3 셀 어레이에 상응하는 제3 로컬 데이터 라인 및 제3 글로벌 데이터 라인을 통해 입출력되고, Wherein the third data is output via a third local data line and the third global data line corresponding to the third cell array,
    상기 제4 데이터는 상기 제4 셀 어레이에 상응하는 제4 로컬 데이터 라인 및 제4 글로벌 데이터 라인을 통해 입출력되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The fourth data is a fourth local data line and the fourth, characterized in that the input and output through a global data line DDR1 and DDR2 SDRAM combination corresponding to the fourth cell array.
  25. 제24항에 있어서, 상기 제1 데이터, 상기 제2 데이터, 상기 제3 데이터 및 상기 제4 데이터는 내부 클럭에 동기되어 동시에 입출력되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 25. The method of claim 24, wherein the first data and the second data, the third data and the fourth data is synchronized with the internal clock, characterized in that the input and output at the same time combine DDR1 and DDR2 SDRAM.
  26. 제17항에 있어서, 상기 코어부는, 18. The method of claim 17 wherein the core portion,
    제1 스위칭 수단을 통해 상기 입출력 제어부의 제1 쌍의 출력 오더링부들 또는 4개의 출력 오더링부들에 연결된 제1 뱅크; The first bank is connected to the first through the switching means-ordered output of the first pair of the input-output control units or four-ordered output units;
    제2 스위칭 수단을 통해 상기 입출력 제어부의 제1 쌍의 출력 오더링부들 또 는 상기 4개의 출력 오더링부들에 연결된 제2 뱅크; The second bank connected to the second output of the first pair ordering of the input and output control unit via the switching means or units of the four-ordered output units;
    제3 스위칭 수단을 통해 상기 입출력 제어부의 제2 쌍의 출력 오더링부들 또는 상기 4개의 출력 오더링부들에 연결된 제3 뱅크; The third bank is connected to the second pair of output portions ordering or ordering the four output portions of the input and output control unit 3 through the switching means; And
    제4 스위칭 수단을 통해 상기 입출력 제어부의 제2 쌍의 출력 오더링부들 또는 상기 4개의 출력 오더링부들에 연결된 제4 뱅크를 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The fourth output of the second pair of the input and output control unit via the switching means ordering parts or DDR1 and DDR2 SDRAM combination, characterized in that with the fourth bank coupled to the four output parts ordering.
  27. 제26항에 있어서, 상기 제1 스위칭 수단 내지 제4 스위칭 수단은 뱅크 선택 신호에 따라 상호 상보적으로 동작하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Of claim 26 wherein the first switching means to the fourth switching means is DDR1 and DDR2 SDRAM combination characterized in that the enemy action in a mutually complementary in accordance with the bank selection signal.
  28. 제27항에 있어서, 상기 각각의 뱅크는 DDR1 동작에서는 하나의 DQ당 한쌍의 출력 오더링부들에 연결되고, DDR2 동작에서는 하나의 DQ당 4개의 출력 오더링부들에 연결되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 28. The method of claim 27, wherein each bank DDR1 work on one and connected to a pair of output-ordered parts per DQ, DDR2 work with a DDR1 and DDR2 combination, characterized in that connected to the four output ordering parts per DQ SDRAM.
  29. 제28항에 있어서, 상기 DDR1 동작 또는 상기 DDR2 동작의 선택적 수행은 금속 배선 공정을 통해 이루어지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Claim 28, wherein the DDR2 DDR1 operation or operations are carried out selectively DDR1 and DDR2 SDRAM combination, characterized in that formed through the metal wiring process of the.
  30. 제28항에 있어서, 상기 DDR1 동작 또는 상기 DDR2 동작의 선택적 수행은 스위치를 이용하여 이루어지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. According to claim 28, wherein the selectively performing of the operation or the DDR1 DDR2 operation which comprises using a switch DDR1 and DDR2 SDRAM combine.
  31. 제28항에 있어서, 상기 DDR1 동작 또는 상기 DDR2 동작의 선택적 수행은 퓨즈-컷팅을 이용하여 이루어지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Claim 28, wherein the selective operation or DDR1, DDR2 perform operations to fuse - DDR1 which comprises using a combined cutting and DDR2 SDRAM.
  32. 제2항에 있어서, 상기 입출력 제어부는, The method of claim 2, wherein the input and output control unit,
    상기 모드 선택 신호에 따라 상기 코어부에 2비트 데이터를 동시에 입력하거나 상기 코어부에 4비트 데이터를 동시에 입력하기 위한 입력 제어부; Input control for the input two bits of data to the core portion at the same time or to input 4-bit data at the same time in the core portion in accordance with said mode selection signal; And
    상기 모드 선택 신호에 따라 상기 코어부로부터 동시에 입력된 상기 2비트 데이터를 하나의 출력핀에 버스트 길이 2로 출력하거나, 상기 코어부로부터 동시에 입력된 상기 4비트 데이터를 상기 하나의 출력핀에 버스트 길이 4로 출력하는 것을 특징으로 하는 출력 제어부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Depending on the mode selection signal output from the core portion to the said two bits of data input at the same time with a burst length of 2 to a single output pin, or a from the core portion of the 4-bit data input at the same time on the single output pin burst length characterized in that it comprises an output control unit, characterized in that the output to 4 DDR1 and DDR2 SDRAM combine.
  33. 제32항에 있어서, 상기 입력 제어부는, 33. The method of claim 32, wherein the input control member,
    TTL 레벨로 입력되는 입력 데이터를 CMOS 레벨을 가지는 내부 입력 데이터로 전환하기 위한 입력 버퍼; An input buffer for converting the input data to be inputted to the TTL level to the internal input data having a CMOS level;
    상기 내부 입력 데이터를 내부 클럭에 동기하여 샘플링 하기 위한 입력 샘플링부; Input sampling section for sampling in synchronization with the internal input data with the internal clock;
    위상차를 가지고 입력되는 상기 샘플링된 데이터들을 상기 모드 선택 신호에 따라 2개의 데이터로 동시에 출력하거나 4개의 데이터로 동시에 출력하기 위한 입 력 래치부; Input latch unit for simultaneously output to the two pieces of data, or output at the same time as four data along said sampled input data having a phase difference in the mode selection signal;
    상기 입력 래치부의 출력을 상기 모드 선택 신호에 따라 2개의 DID라인으로 출력하거나 4개의 DID 라인으로 출력하기 위한 입력 오더링부; Portion of the input latch output of ordered input for outputting two DID line or the output of four DID line according to the mode selection signal; And
    상기 모드 선택 신호에 따라 상기 DID 라인들과 글로벌 데이터의 연결을 제어하기 위한 전송 라인 연결부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Depending on the mode selection signal, characterized in that it comprises a transmission line connecting portion for controlling the connection of the DID line and the global data DDR1 and DDR2 SDRAM combine.
  34. 제33항에 있어서, 상기 입력 래치부는, The method of claim 33, wherein the input latch section,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2 비트 프리페치를 수행하고, When the mode selection signal requires the DDR1 operation, and perform a two bit pre-fetch,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4 비트 프리페치를 수행하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the DDR2 operation, characterized in that for performing the 4-bit prefetch Combine DDR1 and DDR2 SDRAM.
  35. 제34항에 있어서, 상기 입력 래치부는, The method of claim 34, wherein the input latch unit,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 출력 단자로 각각의 데이터를 출력하고, When the mode selection signal requires the DDR1 operation, and outputs each data to the two output terminals,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 출력 단자로 각각의 데이터를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the DDR2 operation, characterized in that the outputs each data to the four output terminals combine DDR1 and DDR2 SDRAM.
  36. 제34항에 있어서, 상기 입력 오더링부는, 35. The method of claim 34, wherein the input-ordered part,
    상기 모드 선택 신호에 따라 상기 입력 래치의 출력 라인들을 선택하고, Depending on the mode selection signal, and selecting the output lines of said input latches,
    2개의 칼럼 어드레스를 이용하여 상기 선택된 입력 래치의 출력 라인들상의 데이터들을 DID 라인들에 전송하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. That the second data on the output line of said selected input latches using a single column address, wherein transmitting the DID line DDR1 and DDR2 SDRAM combine.
  37. 제36항에 있어서, 상기 입력 오더링부는, 37. The method of claim 36, wherein the input-ordered part,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 입력 래치의 출력 라인들중 2개가 선택되며, When the mode selection signal requires the DDR1 operation, the two are are selected among the output lines of said input latches,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 입력 래치의 출력 라인들중 4개가 선택되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the operation DDR2, DDR1 and DDR2 SDRAM combination characterized in that the selection of the four output lines of the input latch.
  38. 제36항에 있어서, 상기 입력 오더링부는, 37. The method of claim 36, wherein the input-ordered part,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 DID 라인들에 상기 선택된 입력 래치의 출력 라인들상의 데이터들을 전송하고, When the mode selection signal requires the DDR1 operation, and sends the data on the outputs of the selected input latches in the DID of the two line-line,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들에 상기 선택된 입력 래치의 출력 라인들상의 데이터들을 전송하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The mode selection signal when requesting the DDR2 operation, characterized in that for transmitting data on the output line of the selected input latches in four DID line DDR1 and DDR2 SDRAM combine.
  39. 제38항에 있어서, 상기 입력 오더링부는, 39. The method of claim 38, wherein the input-ordered part,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 하나의 칼럼 어드레스에 따라 상기 2개의 DID 라인들에 전송되는 상기 데이터가 결정되고, When the mode selection signal requires the DDR1 operation, the data to be transmitted to the two DID line is determined according to one of the column address,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 2개의 칼럼 어드레스에 따라 상기 4개의 DID 라인들에 전송되는 상기 데이터가 결정되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the operation DDR2, DDR1 and DDR2 SDRAM combination, it characterized in that according to the two column addresses to which the data is determined to be transmitted to said four DID line.
  40. 제33항에 있어서, 상기 전송 라인 연결부는, 상기 모드 선택 신호와 하나의 칼럼 어드레스을 이용하여 DID 라인들과 글로벌 데이터 라인들 사이의 연결을 제어하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 35. The method of claim 33, wherein the transmission line connecting part, DDR1 and DDR2 SDRAM combination characterized in that by using the mode selection signal and a column eodeureseueul controls the connection between the DID line and the global data line.
  41. 제40항에 있어서, 상기 전송 라인 연결부는, 41. The method of claim 40, wherein the transmission line connecting part,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 DID 라인들을 2개의 글로벌 데이터 라인들에 각각 연결하고, When the mode selection signal requires the DDR1 operation, each connected to two DID line on the two global data line,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들을 4개의 글로벌 데이터 라인들에 각각 연결하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the DDR2 operation, characterized in that each connecting four DID line to the four global data lines combine DDR1 and DDR2 SDRAM.
  42. 제33항에 있어서, 상기 전송 라인 연결부는, 4개의 DID라인들을 4개의 글로벌 데이터 라인들에 각각 연결하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 35. The method of claim 33, wherein the transmission line connecting part, characterized in that each connecting four DID line to the four global data lines combine DDR1 and DDR2 SDRAM.
  43. 제32항에 있어서, 상기 출력 제어부는, 33. The method of claim 32, wherein the output control unit,
    상기 글로벌 데이터 라인 상의 데이터를 증폭하고 2개의 칼럼 어드레스 또 는 상기 모드 선택 신호를 조합하여 출력 라인을 제어하기 위한 출력 오더링부; Amplifying data on the global data line and the two column address or unit-ordered outputs for controlling the line-out by combining the mode selection signal;
    상기 모드 선택 신호와 내부 클럭을 이용하여 상기 출력 오더링부의 출력을 버스트 길이 2 또는 버스트 길이 4인 데이터들로 출력하기 위한 출력 래치/먹스부; The mode selection signal and the internal clock to the output-ordered portion outputting a second burst length or burst length of 4, using the output of the latch / multiplexer to output a data part;
    상기 출력 래치/먹스부의 출력을 TTL레벨로 출력하기 위한 출력 버퍼; An output buffer for outputting the output latch / multiplexer output of a TTL level; And
    상기 출력 버퍼의 출력을 데이터 입/출력 단자로 공급하기 위한 출력 드라이브부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. That receives the output of the output buffer comprises an output drive for supplying a data input / output terminals combined DDR1 and DDR2 SDRAM.
  44. 제43항에 있어서, 상기 출력 오더링부는 하나의 데이터 입/출력 단자에 대해 4개를 구비하고 각각의 출력 오더링부는 이에 상응하는 글로벌 데이터 라인 상의 데이터를 입력으로 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 44. The method of claim 43, wherein the output-ordered part, characterized in that with the provided four for a single data input / output terminal and each output-ordered portion corresponding input data on the global data line to DDR1 and DDR2 Combine SDRAM .
  45. 제44항에 있어서, 상기 출력 오더링부는, 상기 2개의 칼럼 어드레스들을 조합하여 4개의 출력 라인들중 하나를 활성화시키는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. 45. The method of claim 44, wherein the output-ordered part, DDR1 and DDR2 SDRAM combine, comprising a combination of the two column address enable one of four output lines.
  46. 제43항에 있어서, 상기 출력 오더링부는, 44. The method of claim 43, wherein the output-ordered part,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 2개의 출력 라인들중 하나를 활성화하고, When the mode selection signal requires the DDR1 operation, and to activate the one of the two output lines,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 4개의 출력 라인들중 하나를 활성화하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the operation DDR2, DDR1 and DDR2 SDRAM combination, characterized in that to enable one of the four output lines.
  47. 제43항에 있어서, 상기 출력 래치/먹스부는, The method of claim 43 wherein the output latch / MUX unit,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 버스트 길이가 2인 데이터를 출력하고, When the mode selection signal requires the DDR1 operation, and the burst length output the second data,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 버스트 길이가 4인 데이터를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. When the mode selection signal requires the DDR2 operation, characterized in that the burst length is 4, the output data DDR1 and DDR2 SDRAM combine.
  48. 제2항에 있어서, 상기 모드 선택부는, The method of claim 2, wherein the mode selection unit,
    모드 레지스터로부터 입력되는 적어도 하나의 어드레스를 조합하기 위한 조합 논리 회로를 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Mode that has at least a combinational logic circuit for combining the one of the address inputted from the register, characterized in Combination DDR1 and DDR2 SDRAM.
  49. 제2항에 있어서, 상기 모드 선택부는, The method of claim 2, wherein the mode selection unit,
    퓨즈-커팅 여부에 따라 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Fuse-, characterized in that for outputting a mode selection signal for requesting operation or DDR1 DDR2 operation depending on whether a cutting Combine DDR1 and DDR2 SDRAM.
  50. 제2항에 있어서, 상기 모드 선택부는, The method of claim 2, wherein the mode selection unit,
    VDD 단자 또는 VSS 단자와의 금속 배선 여부에 따라 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. To output a mode selection signal for requesting operation or DDR1 DDR2 operates in accordance with whether or not the metal wire with the terminal VDD or VSS terminal, characterized Combine DDR1 and DDR2 SDRAM.
  51. 제2항에 있어서, 상기 모드 선택부는, The method of claim 2, wherein the mode selection unit,
    금속 본딩에 의한 VDD핀 또는 VSS핀과의 연결 여부에 따라 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. It characterized in that for outputting a mode selection signal for requesting operation or DDR1 DDR2 operating in accordance with whether they are connected to VDD pin or VSS pin by the metal bonding Combine DDR1 and DDR2 SDRAM.
  52. 제2항에 있어서, 상기 모드 선택부는, The method of claim 2, wherein the mode selection unit,
    VDD핀과 선택적으로 연결되는 패드; Pads connected to the VDD pin and optionally; And
    상기 패드 및 VSS사이에 직렬로 연결된 적어도 하나의 로드 트랜지스터를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. Characterized in that it comprises at least one load transistor coupled in series between the pad and a VSS Combine DDR1 and DDR2 SDRAM.
  53. 제52항에 있어서, 상기 모드 선택부는, 상기 VDD핀과 상기 패드 사이의 전기적 연결에 의해 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM. The method of claim 52 wherein the mode selection unit, the VDD pin and DDR1 and DDR2 SDRAM combination, characterized in that for outputting a mode selection signal for requesting operation or DDR1 DDR2 operated by the electrical connection between the pads.
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