KR100663976B1 - NAND Flash Memory Array and Operating Method of the same Using Charge Trap Memory Cell with Multi-Doped Layers - Google Patents

NAND Flash Memory Array and Operating Method of the same Using Charge Trap Memory Cell with Multi-Doped Layers Download PDF

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Abstract

본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.The present invention relates to a NAND flash memory array using a charge trap memory cell having a plurality of doped layers in an active region, and a method of operating the same.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 F-N 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.Unlike the structure of the conventional charge trap memory cell, the memory cell used in the present invention appropriately forms a plurality of doping layers in the active region, thereby inducing electrons to be band-band tunneled at the portion forming the PN junction with the source / drain region, The electrons are accelerated in a predetermined reverse bias state to induce an avalanche phenomenon, and the holes generated at this time are injected into the charge trap layers of each charge trap memory cell. The method provides a method of operating a NAND flash memory array by injecting N into a charge trap layer of each cell.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NANDCharge Trap, Flash Memory, Tunneling, Avalanche, NAND

Description

복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드 플래시 메모리 어레이 및 그 동작방법{NAND Flash Memory Array and Operating Method of the same Using Charge Trap Memory Cell with Multi-Doped Layers}NAND Flash Memory Array and Operating Method of the Same Using Charge Trap Memory Cell with Multi-Doped Layers

도 1은 종래의 플로팅 게이트 형태의 플래시 메모리 셀(FLOTOX : Floating-Gate-Tunneling-Oxide)의 구조를 나타내는 단면도이다.1 is a cross-sectional view illustrating a structure of a conventional floating memory flash memory cell (FLOTOX: Floating-Gate-Tunneling-Oxide).

도 2는 종래의 소노스(SONOS : Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하트랩 플래시 메모리 셀의 구조를 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating a structure of a charge trap flash memory cell having a conventional Sonos (SONOS: Silicon-Oxide-Nitride-Oxide-Silicon) type.

도 3은 종래 전하트랩 메모리 셀의 이레이즈시 게이트에서 전자가 터널링되어 질화막쪽으로 넘어오는 백-터널링(Back-tunneling) 효과를 설명하는 에너지 밴드도이다.FIG. 3 is an energy band diagram illustrating a back-tunneling effect in which electrons are tunneled to the nitride film at the gate of the conventional charge trap memory cell. FIG.

도 4는 종래 전하트랩 메모리 셀의 구조에서 게이트에 의하여 유도된 핫 홀(hot hole)이 주입되는 메카니즘(mechanism)을 보여주는 설명도이다.FIG. 4 is an explanatory diagram showing a mechanism in which a hot hole induced by a gate is injected in the structure of a conventional charge trap memory cell.

도 5는 본 발명에 사용되는 3개의 도핑층을 갖는 전하트랩 메모리 셀의 구조를 나타내는 단면도이다.5 is a cross-sectional view showing the structure of a charge trap memory cell having three doped layers used in the present invention.

도 6은 본 발명에 사용되는 전하트랩 메모리 셀에서 소정의 역 바이어스가 인가될 경우 깊은 공핍(deep depletion) 영역이 형성되고 그 속에서 터널링된 전자에 의하여 애벌런치 현상을 일으키고, 이때 생성된 홀이 전하트랩층인 질화물층으로 주입되는 것을 보여주는 설명도이다.FIG. 6 shows a deep depletion region when a predetermined reverse bias is applied in a charge trap memory cell used in the present invention, and causes an avalanche phenomenon by electrons tunneled therein. It is explanatory drawing which shows that it is injected into the nitride layer which is a charge trap layer.

도 7은 본 발명에 사용되는 메모리 셀에서 애벌런치발생유도층의 N형 불순물 농도가 일정수준에 못 미쳐 애벌런치 현상이 일어나지 않을 경우의 프로그램 상태를 보여주는 전기적 특성도이다.FIG. 7 is an electrical characteristic diagram illustrating a program state when an avalanche phenomenon does not occur due to an N-type impurity concentration of an avalanche generation induction layer in a memory cell used in the present invention.

도 8은 본 발명에 사용되는 메모리 셀에서 애벌런치발생유도층의 N형 불순물 농도가 일정수준 이상되어 애벌런치 현상이 일어날 경우의 프로그램 상태를 보여주는 전기적 특성도이다.FIG. 8 is an electrical characteristic diagram illustrating a program state when an N-type impurity concentration of an avalanche generation induction layer is a predetermined level or more in a memory cell used in the present invention.

도 9는 본 발명에 사용되는 메모리 셀에서 3개의 도핑층을 구현한 다음 SIMS 분석한 결과도이다.9 is a result of SIMS analysis after implementing three doped layers in a memory cell used in the present invention.

도 10은 본 발명에 사용되는 N형 웰(well) 내부에 3개의 도핑층을 갖는 전하트랩 메모리 셀의 구조를 나타내는 단면도이다.10 is a cross-sectional view showing the structure of a charge trap memory cell having three doped layers inside an N-type well used in the present invention.

도 11은 본 발명에 사용되는 N형 웰(well) 내부에 2개의 도핑층을 갖는 전하트랩 메모리 셀의 구조를 나타내는 단면도이다.FIG. 11 is a cross-sectional view illustrating a structure of a charge trap memory cell having two doped layers in an N-type well used in the present invention.

도 12는 본 발명의 NAND 플래시 메모리 어레이를 간략히 그린 구조도이다.12 is a schematic structural diagram of a NAND flash memory array of the present invention.

도 13은 본 발명에 사용되는 메모리 셀의 내구성을 보여주는 전기적 특성도이다.13 is an electrical characteristic diagram showing the durability of the memory cell used in the present invention.

도 14는 본 발명에 사용되는 메모리 셀의 인젝션 효율(Injection Efficiency)을 보여주는 전기적 특성도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : N형 웰(well)
20 : 3개의 도핑층 20' : 2개의 도핑층
22 : 문턱전압조절층 24 : 터널링발생유도층
26 : 애벌런치발생유도층 30 : 소스 또는 드레인
40 : 유전층 42 : 제 1 산화물층
44 : 질화물층 46 : 제 2 산화물층
14 is an electrical characteristic diagram showing the injection efficiency of the memory cell used in the present invention.
<Description of the symbols for the main parts of the drawings>
10 semiconductor substrate 12 N-type well
20: 3 doped layers 20 ': 2 doped layers
22: threshold voltage control layer 24: tunneling generation induction layer
26: avalanche generation induction layer 30: source or drain
40 dielectric layer 42 first oxide layer
44 nitride layer 46 second oxide layer

50 : 게이트50: gate

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본 발명은 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 보다 상세하게는 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.The present invention relates to a NAND flash memory array and a method of operating the same, and more particularly, to a NAND flash memory array using a charge trap memory cell having a plurality of doped layers in an active region.

디지털 컴퓨터 메모리 분야는 보다 강력한 컴퓨팅 환경의 요구로 나날이 발전을 거듭하고 있다. 그 중에 플래시 메모리 분야는 1990년대 후반부터 모바일과 멀티미디어 환경에서 그 금광을 찾게 되었는데, 최근 휴대폰, PDA, MP3 플레이어, USB 드라이브 등 현대 모바일 및 멀티미디어 컴퓨팅 환경의 확장과 보다 많은 정보를 휴대하기 좋은 저장장치의 필요성으로 인해 그 중요성이 점점 더 커져가고 있다. 따라서, 플래시 메모리에 대한 수요도 급증하면서 그에 따른 셀 사이즈의 축소화와 저전력, 고속 동작 등이 계속 요구되고 있다.
상용되고 있는 플래시 메모리는 단위 셀의 배열(array) 형태에 따라 NOR 형과 NAND 형으로 분류되고 있다. 즉, 플래시 메모리에는 비트 라인(bit line)과 소스 라인(source line)에 셀이 병렬로 연결된 NOR 형과 직렬로 연결된 NAND 형이 있다. NOR 형 플래시 메모리는 마이크로 프로세서나 마이크로 컨트롤러를 실행시키기 위한 프로그램이나 오퍼레이팅 시스템(operating system)을 저장하기 위한 코드 저장(code storage)용으로 주로 사용되고, NAND 형 플래시 메모리는 이미지, 음악, 기타 음성 자료 파일을 저장하기 위한 데이터 저장(data storage)용으로 주로 사용된다.
The field of digital computer memory continues to evolve with the demand for a more powerful computing environment. Among them, the flash memory sector has been found gold mine in mobile and multimedia environments since the late 1990s. Recently, the expansion of modern mobile and multimedia computing environments such as mobile phones, PDAs, MP3 players, USB drives, and storage devices to carry more information Its importance is growing increasingly important. Therefore, the demand for flash memory is rapidly increasing, and accordingly, the reduction in cell size, low power, and high speed operation are continuously required.
Commercially available flash memories are classified into NOR and NAND types according to the arrangement of the unit cells. That is, the flash memory includes a NOR type connected in series with a NOR type in which cells are connected in parallel to a bit line and a source line. NOR-type flash memory is primarily used for code storage to store programs or operating systems for running microprocessors or microcontrollers. NAND-type flash memory is used for image, music and other audio data files. It is mainly used for data storage to store data.

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고용량, 저전력 및 고속 플래시 메모리를 구현하기 위해서는 핵심이 되는 메모리 셀의 개발이 필수적으로 요구되어 왔다.
그러나, 도 1과 같은 종래의 플로팅 게이트 형태의 플래시 메모리 셀(FLOTOX : Floating-Gate-Tunneling-Oxide)은 구조상의 한계로 인하여 나노미터 영역으로 갈수록 소자 축소화에 어려움을 겪고 있다. 이것은 셀 사이의 간격이 줄어듦에 따라 플로팅게이트의 커플링에 따른 상호간의 간섭현상이 심화되는 데에 따른 결과이다.
In order to realize high capacity, low power, and high speed flash memory, development of a core memory cell has been required.
However, in the conventional floating gate type flash memory cell (FLOTOX: Floating-Gate-Tunneling-Oxide) as shown in FIG. 1, due to structural limitations, it is difficult to reduce the device size toward the nanometer region. This is a result of the increased interference between the coupling of the floating gate as the spacing between the cells is reduced.

따라서, 최근에는 제조공정을 단순화시키고 커플링의 영향을 거의 받지 않는 구조로, 도 2와 같은 MOSFET 구조에서 게이트 산화막 대신 전하트랩층(charge trap layer)을 포함하는 하나 이상의 유전층을 삽입한 형태의 전하트랩 메모리 소자가 차세대 플래시 메모리 셀로 부상하고 있다. 그 대표적인 것으로 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon), MONOS (Metal-Oxide-Nitride-Oxide-Silicon), MNOS (Metal-Nitride-Oxide-Silicon) 등이 있는데, 이는 모두 질화막을 전하트랩층으로 사용하여 질화막 내에 존재하는 다량의 딥 레벨 트랩(deep level trap) 들을 이용하고 있다.
그런데, 종래의 전하트랩 메모리 소자는 상기 플로팅 게이트 메모리 셀(FLOTOX 셀)과 마찬가지로, 일반적으로 NMOS 형태로 제작되어 왔다. 그래서, 프로그램을 위해 전하트랩층인 질화막 내로 전자를 주입시키는 수단으로 채널의 핫 일렉트론 주입 방식(CHE : Channel Hot-Electron 주입 방식)이나 F-N(Fowler-Nordheim) 터널링 방식이 이용되었다.
Therefore, recently, the manufacturing process is simplified and hardly affected by the coupling. In the MOSFET structure as shown in FIG. 2, one or more dielectric layers including a charge trap layer instead of the gate oxide layer are inserted. Trap memory devices are emerging as next-generation flash memory cells. Typical examples include SONOS (Silicon-Oxide-Nitride-Oxide-Silicon), MONOS (Metal-Oxide-Nitride-Oxide-Silicon), and MNOS (Metal-Nitride-Oxide-Silicon). A large amount of deep level traps present in the nitride film is used.
By the way, conventional charge trap memory devices, like the floating gate memory cells (FLOTOX cells), have been generally manufactured in the form of NMOS. Therefore, a channel hot electron injection method (CHE: Channel Hot-Electron injection method) or FN (Fowler-Nordheim) tunneling method has been used as a means for injecting electrons into the nitride film, which is a charge trap layer, for programming.

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상기 CHE 주입 방식으로 프로그램을 할 경우 질화막층의 격리된 트랩 특성으로 인해 주입된 전자가 질화막 내에서 수평적으로 거의 이동하지 않고 전자가 주입된 드레인 또는 소스 상단 근처에 집중적으로 분포되어 그 상태를 유지하게 되는 데, 이 특성을 이용하여 하나의 셀 내에 두 개의 비트를 저장하는 수단으로도 이용되었다. 이러한 예로 NOR 플래시 메모리로 분류되는 NROMTM 또는 MirrorBitTM라는 이름의 버츄얼 그라운드 어레이(Virtual Ground Array)에서 성공적으로 사용된 바 있다. When programming by the CHE injection method, the injected electrons are hardly moved horizontally in the nitride film due to the isolated trap characteristics of the nitride film layer, and the electrons are concentrated in the vicinity of the top of the drain or source into which the electrons are injected to maintain the state. This feature was also used as a means of storing two bits in one cell. This example has been used successfully in a virtual ground array named NROM or MirrorBit , which is classified as NOR flash memory.

그러나, 상기 CHE 주입 방식은 프로그램을 위해 채널에 큰 값의 수평적 전계를 필요로 하므로 소스와 드레인에 각각 다른 전압을 자유롭게 인가할 수 있어야 하며(IEEE Elec. Dev. Lett., vol. 21, pp. 543-545, 2000), 채널 스케일 다운시 트랩된 전자간의 간섭과 전자들의 이웃 트랩 영역으로 이동 등으로 스켈링 다운에 일정한 한계가 있고, 또한 인젝션 효율이 떨어져 전력소모가 크다는 문제점 등이 제기되어 왔다(Trans. Electron Dev., vol. 49, no. 11, pp. 1939-1946, 2002).However, since the CHE injection method requires a large horizontal electric field in the channel for programming, it must be able to freely apply different voltages to the source and the drain (IEEE Elec. Dev. Lett., Vol. 21, pp 543-545, 2000), there is a problem that there is a certain limit in scaling down due to interference between electrons trapped during channel scale-down and movement of electrons into a neighboring trap area, and high power consumption due to poor injection efficiency. (Trans. Electron Dev., Vol. 49, no. 11, pp. 1939-1946, 2002).

그리고, 종래 전하트랩 메모리 셀은 플로팅 게이트가 필요 없고 MOSFET 구조에서 유전막의 구성만을 바꾸면 되는 구조적인 단순함으로 인해 제조 공정상의 큰 이점이 있지만, 프로그램 동작을 통해 주입된 전자를 소거하는 데는 큰 어려움이 따른다는 결정적인 단점이 존재한다. 즉, 질화막 내에 존재하는 깊은 트랩은 일단 주입된 전자가 빠져나가지 못하도록 막는 역할을 함으로써, 전하 보유(retention) 특성은 개선되는 효과를 가져오지만 이레이즈에 있어서는 동작 전압을 크게 상승시키는 결과를 초래한다. In addition, the conventional charge trap memory cell has a great advantage in the manufacturing process due to the structural simplicity that does not need a floating gate and only needs to change the structure of the dielectric film in the MOSFET structure, but it is difficult to erase the injected electrons through the program operation. There is a decisive disadvantage. In other words, the deep trap present in the nitride film serves to prevent the injected electrons from escaping, so that the charge retention characteristic is improved, but in the erase, the operation voltage is greatly increased.

그런데, 강한 네거티브 바이어스 조건이 게이트에 가해질 경우 질화막의 깊은 트랩 내 전자는 잘 방출되지 않음으로 인해 채널에서 홀이 F-N 터널링을 통해 주입되어 이미 프로그램된 전자와 재결합함으로써 이레이즈 동작이 이루어진다는 메커니즘이 일반적으로 받아들여지고 있다. 그러나 동일한 조건에서 홀의 F-N 터널링 전류는 전자에 비해 그 값이 훨씬 작다. 그리고 유전체를 전하저장소로 이용하는 전하트랩 메모리는 도체 개념의 플로팅 게이트를 사용하는 FLOTOX 셀에 비해 커플링 비율(coupling ratio)이 매우 작으므로 인가된 게이트 전압을 터널링 산화막에 집중시키는데 근본적인 한계가 있다. 따라서 이러한 두 가지 요인(낮은 홀 터널링 전류와 커플링 비율) 때문에 강한 네거티브 게이트 전압에서는 오히려 게이트로부터 도 3과 같이 전자가 터널링되어 넘어오게 되는 백-터널링(Back-tunneling) 효과가 발생하게 되어, 이레이즈 속도는 크게 저하되고 문턱전압 원상태로의 복구는 일정 수준에서 멈춰지는 결과를 가져오게 되는 문제점이 있었다.However, when a strong negative bias condition is applied to the gate, the electrons in the deep trap of the nitride film are not emitted well, so that the mechanism of erasing operation is achieved by injecting holes in the channel through FN tunneling and recombining with the electrons already programmed. It is accepted. However, under the same conditions, the hole's F-N tunneling current is much smaller than the electron's. In addition, the charge trap memory using the dielectric as the charge storage has a very small coupling ratio compared to the FLOTOX cell using the floating gate of the conductor concept, and thus there is a fundamental limitation in concentrating the applied gate voltage to the tunneling oxide. Therefore, these two factors (low hole tunneling current and coupling ratio) result in a back-tunneling effect in which electrons are tunneled over from the gate as shown in FIG. 3 at a strong negative gate voltage. There is a problem that the ease rate is greatly reduced and the recovery to the original state of the threshold voltage is stopped at a certain level.

결국, 전하트랩 메모리의 진정한 상업화를 위해서는 상기와 같은 불완전한 이레이즈 문제를 반드시 극복해야 한다.As a result, the incomplete erasure problem must be overcome for the true commercialization of the charge trap memory.

현재, 그 방법의 하나로, 상기 셀 당 2비트 저장 방식인 NROMTM 전하트랩 메모리에서는 핫 홀(hot-hole) 주입 방법을 통해 이레이즈 문제를 해결하고 있다. 이 방법은 도 4와 같이 NMOS 구조에서 소스 또는 드레인과 바디 사이에 역 바이어스로 강한 음 전압을 인가했을 경우, 게이트 아래 소스 또는 드레인의 N+ 영역은 표면에서 반전(inversion)되어 홀이 유도되는 효과를 가져 온다. 이때 부분적으로 형성된 N+-P+ 접합영역에는 큰 전계가 걸리게 되고, 이로부터 밴드간 터널링(Band-to-Band Tunneling) 현상이 일어난다. 이 후 채널 쪽으로 빠져나오는 홀은 소스 또는 드레인과 바디 사이에 걸린 전압으로 인하여 더욱 가속되고, 이중 충분한 운동량을 가진 핫 홀은 게이트 전압의 도움을 받아 질화막층으로 보다 쉽게 주입하게 된다. 이러한 방식의 핫 홀은 F-N 터널링된 홀보다 훨씬 큰 에너지를 가지게 되어 홀의 무거운 질량과 터널링 장벽에도 불구하고 효과적으로 질화막으로 주입이 가능하게 된다. Currently, as an example of the method, the erasure problem is solved by a hot-hole injection method in the NROM TM charge trap memory, which is a 2-bit storage method per cell. In this method, when a strong negative voltage is applied with a reverse bias between a source or a drain and a body in an NMOS structure as shown in FIG. 4, the N + region of the source or drain under the gate is inverted at the surface to induce a hole. Bring it. At this time, a partially formed N + -P + junction region is subjected to a large electric field, from which band-to-band tunneling occurs. The hole exiting the channel is then accelerated further by the voltage between the source or drain and the body, of which hot holes with sufficient momentum are more easily injected into the nitride layer with the aid of the gate voltage. This type of hot hole has much greater energy than the FN tunneled hole, which enables effective injection into the nitride film despite the heavy mass of the hole and the tunneling barrier.

그러나, 상기와 같은 핫 홀 주입 방식으로 이레이즈 동작을 일으키기 위해서는 게이트, 바디 전압 뿐만 아니라 소스와 드레인 바이어스도 일정한 값으로 잡아 줄 수 있어야 한다. 그런데 NAND 방식의 어레이에서는 이러한 방법을 적용할 수가 없다는 결정적인 문제점이 있다. 왜냐하면 종래 NMOS 형태의 메모리 셀에 상기와 같이 핫 홀 주입 방식으로 이레이즈 동작을 하기 위해 게이트에 강한 음 전압을 가할 경우 채널은 어큐뮬레이션 모드(accumulation mode)로 꺼지게 되어 통상적인 낸드 어레이의 비트 라인(Bit line)으로부터 공급되는 전압을 직렬로 연결된 각 셀의 소스 및 드레인에 효과적으로 전달할 수가 없기 때문이다.However, in order to perform the erase operation by the hot hole injection method as described above, the source and drain biases as well as the gate and body voltages must be set to a constant value. However, there is a critical problem that such a method cannot be applied to an NAND array. This is because when a strong negative voltage is applied to the gate for the erasure operation by the hot hole injection method to the conventional NMOS type memory cell, the channel is turned off in the accumulation mode, so that the bit line of the conventional NAND array ( This is because the voltage supplied from the bit line cannot be effectively transferred to the source and drain of each cell connected in series.

따라서, 프로그램과 이레이즈를 모두 F-N 터널링 방식으로 할 수 밖에 없는 NAND형 플래시 메모리에 있어서는, 결정적으로 상기와 같은 백-터널링 효과에 의한 이레이즈 속도 문제가 발생되어 전하트랩 메모리의 상업화가 지연되는 가장 큰 원인이었다.Therefore, in the NAND-type flash memory which requires only the program and erasure to be FN tunneled, the erase rate problem caused by the back-tunneling effect occurs decisively, and the commercialization of the charge trap memory is delayed. It was a big cause.

한편, 핫 홀 주입 방식이 아닌 F-N 터널링 방식을 이용하여 상기 이레이즈 속도 문제를 개선하기 위하여 지금까지 다양한 시도가 있어 왔다.Meanwhile, various attempts have been made so far to improve the erase rate problem by using F-N tunneling instead of hot hole injection.

그 중에 레이싱거(Reisinger) 등은 전하트랩 메모리 셀의 게이트를 N+가 아닌 P+를 도핑한 폴리실리콘을 사용함으로써 게이트와 질화막 사이의 터널링 장벽을 높여 백-터널링 효과를 줄이려는 시도가 있었으나(Dig. Symp. VLSI Tech., 1997, pp. 113-114), 게이트(워드라인)에 강한 네거티브(negative) 전압이 인가될 경우에는 결국 게이트의 밸런스 밴드(valence band) 전자가 터널링되어 질화막으로 넘어오게 되어 이레이즈 속도 개선에는 일정한 한계가 있었다.Among them, Reisinger and others attempted to reduce the back-tunneling effect by increasing the tunneling barrier between the gate and the nitride film by using polysilicon doped P + instead of N + in the gate of the charge trap memory cell ( Dig.Symp.VLSI Tech., 1997, pp.113-114), when a strong negative voltage is applied to the gate (word line), the balance band electrons of the gate are tunneled and transferred to the nitride film. There was a limit to the improvement of the erase rate.

또 다른 방법으로, 도 2의 블로킹 산화막(Blocking Oxide)을 고유전율 물질(예컨대 Al2O3)로 대치하여 블로킹층의 정전용량을 증가시킴으로써 전계가 터널 산화막에 집중되도록 하거나(Ext. Abst. Int'l Conf. Solid State Dev. Materials, 2002, pp. 162-163), 게이트를 폴리실리콘 대신 TaN 금속을 사용하여(TANOS 구조) 게이트의 터널 장벽을 높임으로써 백-터널링을 억제하여 이레이즈 속도를 좀 더 개선할 수는 있었다(Tech. Dig. Int'l Electron Dev. Meet., 2003, pp. 613-616). 그러나, 고유전율 물질이나 금속 게이트는 통상의 실리콘 CMOS 공정 기술에 비해 안정성이 크게 떨어질 뿐만 아니라 TANOS 구조에서 일정두께 이상의 터널 산화막을 적용하는 것은 어렵기 때문에 전하 보유(retention) 특성의 취약함을 극복하기 어려운 문제점이 있었다.Alternatively, the blocking oxide of FIG. 2 may be replaced with a high dielectric constant material such as Al 2 O 3 to increase the capacitance of the blocking layer so that the electric field is concentrated on the tunnel oxide (Ext. Abst. Int. 'l Conf.Solid State Dev.Materials, 2002, pp. 162-163), using TaN metal instead of polysilicon (TANOS structure) to increase the tunnel barrier of the gate to suppress back-tunneling to reduce the erase rate. Further improvements were possible (Tech. Dig. Int'l Electron Dev.Meet., 2003, pp. 613-616). However, high-k materials and metal gates are not only significantly less stable than conventional silicon CMOS process technology, but also overcome the weakness of charge retention characteristics because it is difficult to apply a tunnel oxide film with a certain thickness in the TANOS structure. There was a difficult problem.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점 들을 해결하기 위하여 새로운 구조의 PMOS형 전하트랩 메모리 셀을 제안하고, 상기 새로운 구조의 전하트랩 메모리 셀을 이용한 NAND 형 플래시 메모리 어레이 및 그 동작방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention proposes a PMOS type charge trap memory cell having a new structure to solve the above problems of the prior art, and provides a NAND type flash memory array using the charge trap memory cell having the new structure and an operation method thereof. Its purpose is to.

제안된 메모리 셀은 그 구동 원리상 소스와 드레인 간에 흐르는 채널 전류가 필요 없어, 수직 전계만 가하여 프로그램하는 기존 NAND 플래시 메모리 어레이에 효과적으로 활용함으로써, 종래 채널과 게이트의 전위를 조절하여 F-N 터널링으로 원하는 셀을 프로그램 했던 방식 대신, 본 발명에서는 바디와 채널 사이에 걸리는 전압을 다르게 함으로써 선택된 비트라인에서만 핫 홀을 발생시키고, 상기 핫 홀을 비트라인과 수직적으로 교차하는 워드라인(게이트) 전압을 조절함으로써 선택된 셀에만 주입하여 프로그램하는 방식을 새롭게 제공한다.The proposed memory cell does not need the channel current flowing between the source and the drain because of its driving principle. Therefore, the proposed memory cell is effectively utilized for the existing NAND flash memory array which is programmed by applying only a vertical electric field, thereby controlling the potential of the conventional channel and gate. In the present invention, the hot holes are generated only in the selected bit line by varying the voltage applied between the body and the channel, and the word line (gate) voltage that vertically intersects the hot holes is selected. It provides a new way to program by injecting only cells.

즉, 종래 전하트랩 메모리 셀의 구조에서 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드-투-밴드(band-to-band) 터널링되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 F-N 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식을 이용하여 NAND 형 플래시 메모리 어레이를 구동하는 방법을 제공한다.In other words, by appropriately forming a plurality of doping layers in the active region in the structure of the conventional charge trap memory cell, the electrons are band-to-band tunneled at the portion forming the PN junction with the source / drain region. The electrons are accelerated in a predetermined reverse bias state to induce an avalanche phenomenon, and the holes generated at this time are injected into the charge trap layer of the charge trap memory cell. A method of driving a NAND type flash memory array using a method of injecting electrons into the charge trap layer is provided.

본 발명에 따른 낸드형 플래시 메모리 어레이는 하나 이상의 비트 라인(bit line)과, 상기 각 비트 라인에 제 1 선택 트랜지스터, 다수의 전하트랩 메모리 셀 및 제 2 선택 트랜지스터가 서로 소스/드레인이 맞물려 직렬연결되고, 상기 제 2 선택 트랜지스터의 소스는 상기 비트 라인과 수직 배열된 공통 소스 라인에 전기적으로 연결되고, 상기 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트는 상기 비트 라인과 교차되도록 배열된 제 1 선택 게이트 라인 및 제 2 선택 게이트 라인에 각각 전기적으로 연결되고, 상기 다수의 전하트랩 메모리 셀의 게이트들은 상기 비트 라인과 교차되도록 배열된 다수의 워드 라인(word line)에 각각 전기적으로 연결된 플래시 메모리 어레이로서,
상기 전하트랩 메모리 셀은 반도체 기판과; 상기 기판에 N형 불순물로 도핑되어 형성된 터널링발생유도층을 포함하는 복수개의 도핑층으로 형성된 액티브 영역과; 상기 액티브 영역 상에 형성된 게이트와; 상기 게이트에 인접하고 서로 이격되어 상기 액티브 영역에 P형 불순물로 상기 터널링발생유도층과 PN 접합을 이루도록 형성된 소스/드레인 영역과; 상기 게이트와 상기 액티브 영역 사이에 전하트랩층을 가지는 하나 이상의 유전층을 구비한 전하트랩 메모리 셀인 것으로 이를 이용한 플래시 메모리 어레이임에 그 특징이 있다.
The NAND flash memory array according to the present invention has one or more bit lines, and a first select transistor, a plurality of charge trap memory cells, and a second select transistor are connected in series with each other by a source / drain. And the source of the second select transistor is electrically connected to a common source line vertically arranged with the bit line, and the gate of the first select transistor and the gate of the second select transistor are arranged to intersect the bit line. A flash memory electrically connected to a first select gate line and a second select gate line, respectively, and gates of the plurality of charge trap memory cells electrically connected to a plurality of word lines arranged to intersect the bit line; As an array,
The charge trap memory cell comprises a semiconductor substrate; An active region formed of a plurality of doping layers including a tunneling generation inducing layer doped with N-type impurities on the substrate; A gate formed on the active region; Source / drain regions adjacent to the gate and spaced apart from each other to form a PN junction with the tunneling generation inducing layer in the active region with P-type impurities; A charge trap memory cell having at least one dielectric layer having a charge trap layer between the gate and the active region is a flash memory array using the same.

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상기 본 발명의 낸드형 플래시 메모리 어레이의 전하트랩 메모리 셀의 구조에 관한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
[구조에 관한 제 1 실시예]
우선, 도 5와 같이, 종래 전하트랩 메모리 셀 구조에서, 반도체 기판(10)은 N형 기판을 사용하고 상기 기판에 3개의 도핑층(20)을 형성하여 액티브 영역으로 만들고, 소스/드레인 영역(30)은 P형 불순물을 도핑한 PMOS 구조이다.
여기서, 3개의 도핑층(20)은 기판 상부로부터 문턱전압조절층(22), 터널링발생유도층(24) 및 애벌런치발생유도층(26)으로 구성된다.
이때 문턱전압조절층(22)은 P형 불순물로 기판 상단에 얇게 도핑하여 형성시킨 층으로, 본 발명을 구현하는데 필수적으로 있어야 하는 것은 아니나, 다른 두 층 즉, 터널링발생유도층(24)과 애벌런치발생유도층(26)의 형성으로 채널이 형성될 부분에 높은 농도의 N형 불순물이 주입되어 셀의 문턱전압을 높이는 결과를 초래하여 셀을 구동(프로그램, 이레이즈 및 리드)시 문제를 발생시킬 수 있으므로 이를 방지하고 적절한 초기 문턱전압을 유지하기 위하여 보충적으로 형성시키는 도핑층이다.
그리고, 애벌런치발생유도층(26)은 N형 불순물로 상기 소스/드레인 영역(30) 이하로 깊고 넓게 도핑하여 형성시킨 층으로, 도 6과 같이, 소정의 역 바이어스가 인가될 경우 소스/드레인 영역(30)에서 점선까지 깊은 공핍(deep depletion) 영역을 형성하여 소스/드레인 영역(30)과 터널링발생유도층(24)의 접합 즉, PN 접합 부분에서 밴드-투-밴드(band-to-band) 터널링된 전자를 가속시켜 애벌런치 현상을 발생시키고, 애벌런치 현상으로부터 생성된 홀을 다시 반대 방향으로 가속시키는 층이므로, 본 발명을 구현하는데 필수적으로 있어야 하는 도핑층이다. 여기서 상기와 같이 애벌런치 현상을 발생시키고 홀을 적절히 가속시키기 위해 상기 N형 불순물의 피크 도핑농도를 조절하여야 되는데, 5×1017/cm3 이상으로 하는 것이 바람직하다. 애벌런치발생유도층(26)의 N형 불순물 농도가 일정수준에 못 미쳤을 경우(도 7)와 N형 불순물 농도가 일정수준 이상 되었을 경우(도 8)는 셀의 프로그램 구동시 결정적으로 영향을 준다.
그리고, 터널링발생유도층(24)은 상기 문턱전압조절층(22)과 애벌런치발생유도층(26) 사이에 형성되어 있는 도핑층으로, 상기 애벌런치발생유도층(26)의 불순물과 같거나 보다 무거운 N형 불순물로 상기 소스/드레인 영역(30)과 PN접합을 이루도록 도핑되어 형성된 층이다. 이 터널링발생유도층(24) 또한 상기 PN 접합 부분에서 전자를 밴드-투-밴드(band-to-band) 터널링시키기 위한 층이어서, 본 발명을 구현하는데 필수적으로 있어야 하는 도핑층이다. 여기에서도 상기와 같은 밴드-투-밴드 터널링이 일어나게 하기 위해선 상기 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상으로 하는 것이 바람직하다.
상기 3개의 도핑층(20)을 구현함에 있어, 문턱전압조절층(22)의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, 애벌런치발생유도층(26)의 N형 불순물은 인(P) 또는 비소(As)로 하며, 터널링발생유도층(24)의 N형 불순물은 상기 애벌런치발생유도층의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 애벌런치발생유도층의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 각각 할 수 있다.
보다 구체적으로 문턱전압조절층(22)의 P형 불순물은 붕소(B)로, 애벌런치발생유도층(26)의 N형 불순물은 비소(As)로, 터널링발생유도층(24)의 N형 불순물은 안티몬(Sb)으로 각각 하여 상기 3개의 도핑층(20)을 구현한 다음 SIMS 분석한 결과는 도 9와 같다.
그리고, 상기 게이트는 TaN 등 금속으로 형성될 수도 있으나, 통상의 CMOS 공정을 그대로 따르기 위해서는 불순물이 도핑된 폴리실리콘으로 하는 것이 바람직하다. 특히, 메모리 셀의 제조공정을 고려하면 소스/드레인 영역(30)의 형성과 게이트의 불순물 도핑이 동시에 이루어지게 하는 것이 공정단가를 낮추게 되므로, 폴리실리콘으로 된 게이트에 도핑되는 불순물은 P형으로 하는 것이 보다 바람직하다.
나아가, 상기 전하트랩층은 통상과 같이 질화물층(44)으로 형성됨이 바람직하나, 반드시 이에 한정되지 아니하고 전하를 보유할 수 있는 것이라면 어떤 것도 가능하다.
[구조에 관한 제 2 실시예]
다음은, 도 10과 같이, 종래 전하트랩 메모리 셀 구조에서, 반도체 기판(10)에 N형 웰(well)(12)을 형성하고, 상기 N형 웰(well) 내부에 3개의 도핑층(20)을 형성하여 액티브 영역으로 만들고, 소스/드레인 영역(30)은 P형 불순물을 도핑한 PMOS 구조이다.
여기서도 3개의 도핑층(20)은 기판 상부로부터 문턱전압조절층(22), 터널링발생유도층(24) 및 애벌런치발생유도층(26)으로 구성되고, 각 층에 대한 설명 및 게이트에 대한 설명은 상기 구조에 관한 제 1 실시예와 같다.
그리고, 상기 반도체 기판(10)은 P형 기판이 사용되었으나 이에 한정되지는 않는다.
[구조에 관한 제 3 실시예]
전하트랩 메모리 셀 구조에 관한 또 다른 실시예는, 도 11과 같이, 종래 전하트랩 메모리 셀 구조에서, 반도체 기판(10)에 N형 웰(well)(12)을 형성하고, 상기 N형 웰(well) 내부에 2개의 도핑층(20')을 형성하여 액티브 영역으로 만들고, 소스/드레인 영역(30)은 P형 불순물을 도핑한 PMOS 구조이다.
여기서 2개의 도핑층(20')은 기판 상부로부터 문턱전압조절층(22), 터널링발생유도층(24)으로 구성되고, 각 층에 대한 설명 및 게이트에 대한 설명은 상기 구조에 관한 제 1 실시예와 같다.
상기 N형 웰(well)(12)에 소정의 역 바이어스가 인가될 경우에도 상기 구조에 관한 제 1, 2 실시예와 마찬가지로, 도 6과 같이, 상기 N형 웰(well)(12)에 깊은 공핍(deep depletion) 영역이 형성되어, 본 실시예에서는 결국 상기 N형 웰(well)(12)이 상기 실시예들에서의 애벌런치발생유도층(26)의 기능을 하게 된다.
따라서, 상기 N형 웰(well) 불순물의 피크 도핑농도는 애벌런치발생유도층의 기능을 하도록 5×1017/cm3 이상으로 하는 것이 바람직하다.
An embodiment of the structure of a charge trap memory cell of a NAND flash memory array of the present invention will be described in detail with reference to the accompanying drawings.
[First Embodiment of Structure]
First, as shown in FIG. 5, in the conventional charge trap memory cell structure, the semiconductor substrate 10 uses an N-type substrate and forms three doped layers 20 on the substrate to form an active region, and a source / drain region ( 30 shows a PMOS structure doped with P-type impurities.
Here, the three doped layers 20 are composed of a threshold voltage regulating layer 22, a tunneling generation inducing layer 24, and an avalanche generation induction layer 26 from the top of the substrate.
In this case, the threshold voltage regulating layer 22 is a layer formed by thinly doping the upper surface of the substrate with P-type impurities, but it is not necessary to implement the present invention, but the other two layers, that is, the tunneling induction layer 24 and the priming Formation of the launch generation induction layer 26 causes high concentration of N-type impurities to be injected into the portion where the channel is to be formed, resulting in an increase in the threshold voltage of the cell, thereby causing problems in driving (programming, erasing, and reading) the cell. The doping layer is supplemented to prevent this and to maintain an appropriate initial threshold voltage.
In addition, the avalanche generation induction layer 26 is a layer formed by deeply and broadly doping the source / drain region 30 or less with N-type impurities. As shown in FIG. 6, when a predetermined reverse bias is applied, the source / drain A deep depletion region is formed from the region 30 to the dotted line so that the band-to-band at the junction of the source / drain region 30 and the tunneling inducing layer 24, that is, the PN junction portion, is formed. band) Since the tunneled electrons are accelerated to generate an avalanche phenomenon, and a hole generated from the avalanche phenomenon is again accelerated in the opposite direction, it is a doping layer that should be essential for implementing the present invention. Here, the peak doping concentration of the N-type impurity should be adjusted to generate an avalanche phenomenon and to properly accelerate the hole, but preferably 5 × 10 17 / cm 3 or more. When the N-type impurity concentration of the avalanche generation induction layer 26 is lower than a certain level (FIG. 7) and when the N-type impurity concentration is higher than or equal to a certain level (FIG. 8), the cell program is critically influenced when the program is driven. .
In addition, the tunneling generation induction layer 24 is a doping layer formed between the threshold voltage regulating layer 22 and the avalanche generation induction layer 26, and is the same as an impurity of the avalanche generation induction layer 26. The layer is doped with a heavier N-type impurity to form a PN junction with the source / drain region 30. This tunneling induction layer 24 is also a layer for band-to-band tunneling of electrons at the PN junction, which is a doping layer which is essential for implementing the present invention. Here, in order to cause such band-to-band tunneling, the peak doping concentration of the N-type impurity is preferably 1 × 10 18 / cm 3 or more.
In implementing the three doped layers 20, the P-type impurity of the threshold voltage adjusting layer 22 is boron (B) or indium (In), and the N-type impurity of the avalanche generation induction layer 26 Phosphorus (P) or arsenic (As), and the N-type impurity of the tunneling generation layer 24 is arsenic (As) or antimony (Sb) when the impurity of the avalanche generation layer is phosphorus (P). When the impurities in the avalanche generation inducing layer are arsenic (As), antimony (Sb) may be used.
More specifically, the P-type impurity of the threshold voltage regulating layer 22 is boron (B), the N-type impurity of the avalanche generation inducing layer 26 is arsenic (As), and the N-type of the tunneling generation induction layer 24. Impurities are antimony (Sb), respectively, and the three doped layers 20 are embodied, followed by SIMS analysis.
The gate may be formed of a metal such as TaN, but in order to follow the conventional CMOS process as it is, it is preferable to use polysilicon doped with impurities. In particular, in consideration of the manufacturing process of the memory cell, the formation of the source / drain region 30 and the doping of the gate at the same time reduce the process cost. Therefore, the impurity that is doped into the polysilicon gate is P It is more preferable.
Further, the charge trap layer is preferably formed of the nitride layer 44 as usual, but is not limited thereto, and may be any one that can hold a charge.
[Second Embodiment of Structure]
Next, as shown in FIG. 10, in a conventional charge trap memory cell structure, an N type well 12 is formed in a semiconductor substrate 10, and three doped layers 20 are formed in the N type well. ) To form an active region, and the source / drain region 30 is a PMOS structure doped with P-type impurities.
Here, the three doped layers 20 are composed of a threshold voltage regulating layer 22, a tunneling generation inducing layer 24, and an avalanche generation induction layer 26 from the top of the substrate. Is the same as the first embodiment of the above structure.
In addition, although the P-type substrate is used as the semiconductor substrate 10, the present invention is not limited thereto.
[Third Embodiment of Structure]
According to another embodiment of the charge trap memory cell structure, as shown in FIG. 11, in the conventional charge trap memory cell structure, an N type well 12 is formed in a semiconductor substrate 10, and the N type well ( Two doped layers 20 'are formed inside the well to form an active region, and the source / drain region 30 is a PMOS structure doped with P-type impurities.
Here, the two doped layers 20 'are composed of the threshold voltage regulating layer 22 and the tunneling generation inducing layer 24 from the top of the substrate. Same as the example.
Even when a predetermined reverse bias is applied to the N-type well 12, as in the first and second embodiments of the structure, as shown in FIG. 6, the N-well 12 is deep. A depletion region is formed so that in this embodiment, the N type well 12 eventually functions as the avalanche generation inducing layer 26 in the embodiments.
Therefore, the peak doping concentration of the N-type well impurity is preferably 5 × 10 17 / cm 3 or more to function as an avalanche generation inducing layer.

그리고, 상기 반도체 기판(10)도 P형 기판이 사용되었으나 이에 한정되지는 않는다.In addition, although the P-type substrate is used as the semiconductor substrate 10, it is not limited thereto.

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본 발명의 또 다른 형태는 본 발명의 일 형태인 상기 낸드형 플래시 메모리 어레이를 동작시키는 방법에 관한 것으로, 도 12와 같이, 상기 각 비트 라인(BL1, BL2), 다수의 워드 라인들(WL1, WL2), 공통 소스 라인(SL), 제 1 선택 게이트 라인(SG1), 제 2 선택 게이트 라인(SG2) 및 다수의 전하트랩 메모리 셀들(셀A, 셀B, 셀C 등)의 액티브 영역(도면에 미도시) 각각에 소정의 바이어스(bias) 전압을 인가함으로써, Still another aspect of the present invention relates to a method of operating the NAND flash memory array of one embodiment of the present invention. As shown in FIG. 12, each of the bit lines BL1 and BL2 and a plurality of word lines WL1, WL2), common source line SL, first select gate line SG1, second select gate line SG2, and active regions of a plurality of charge trap memory cells (cell A, cell B, cell C, etc.) By applying a predetermined bias voltage to each,

상기 다수의 전하트랩 메모리 셀들 중 특정 셀(셀B)만 선택하고, 상기 선택된 특정 전하트랩 메모리 셀(셀B)의 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고, 상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 만들고, 상기 핫 홀을 게이트 전계의 도움을 받아(gate field enhanced) 상기 전하트랩층으로 주입시키는 방식으로 프로그램하며, Selecting only a specific cell (cell B) among the plurality of charge trap memory cells and tunneling band-to-band from a tunneling induction layer of the selected specific charge trap memory cell (cell B) The electrons are accelerated in a deep depletion region formed in the avalanche generation inducing layer or the N-type well to generate an avalanche phenomenon, and the holes generated in the avalanche phenomenon are again Program into a hot hole by accelerating from a deep depletion region towards the substrate surface, and injecting the hot hole into the charge trap layer with a gate field enhanced;

상기 바이어스(bias) 전압 조건을 바꾸어 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 특정 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 한다.
도 12는 낸드형 플래시 메모리 어레이를 간략히 나타낸 것에 불과하여, 실제로는 각 비트 라인의 제 1 선택 게이트 라인(SG1)과 제 2 선택 게이트 라인(SG2) 사이에 16개 혹은 32개의 워드 라인들이 지나갈 수 있다.
Erasing the charge trap memory cells of a particular block at once by changing the bias voltage condition to inject electrons from the channel of the active region into the charge trap layer by Fowler-Nordheim tunneling. It is characterized by.
12 is a simplified illustration of a NAND flash memory array, and in practice, 16 or 32 word lines may pass between the first select gate line SG1 and the second select gate line SG2 of each bit line. have.

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[프로그램 방법에 관한 실시예]Embodiment of Program Method

상기 낸드형 플래시 메모리 어레이에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 선택된 특정 전하트랩 메모리 셀(셀B)에 상기 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고, 상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 상기 전하트랩층으로 주입시키는 방식으로 프로그램하기 위하여,Tunneling band-to-band from the tunneling induction layer to the selected specific charge trap memory cell (Cell B) by applying a predetermined bias voltage to the NAND flash memory array Accelerated electrons are generated in the deep depletion region formed in the avalanche generation inducing layer or the N-type well to generate an avalanche phenomenon, and a hole generated in the avalanche phenomenon is again To program in such a way that it accelerates from the deep depletion region towards the substrate surface and injects the hot trap into the charge trap layer,

상기 선택된 특정 전하트랩 메모리 셀(셀B)이 포함된 블록의 액티브 바디 영역에는 일정 전압 VB를 인가하며, 상기 선택된 특정 전하트랩 메모리 셀(셀B)의 소스/드레인이 다른 셀(셀A)과 직렬로 전기적으로 연결된 비트 라인(BL1)에는 밴드-투-밴드 터널링과 애벌런치 현상이 일어나도록 VB보다 낮은 전압 VSEL를 인가하고, 그 밖의 비트 라인(BL2)에는 밴드-투-밴드 터널링과 애벌런치 현상이 일어나지 않도록 상기 VSEL보다는 높고 상기 VB보다는 낮거나 같은 전압 VUNS를 인가하며, 상기 선택된 특정 전하트랩 메모리 셀(셀B)의 게이트가 전기적으로 연결된 워드 라인(WL2)에는 액티브 영역에서 생성된 핫 홀을 전하트랩층으로 충분히 주입시키기 위해 상기 VSEL보다 낮은 전압 VPGM을 인가하고, 그 밖의 워드 라인(WL1)은 연결된 셀(셀A)의 채널은 켜지지만 핫 홀의 주입은 일어나지 않도록 상기 VPGM보다는 높고 상기 VSEL보다는 낮은 전압 VPASS를 인가하며, 상기 제 1 선택 게이트 라인(SG1)은 제 1 선택 트랜지스터가 켜지도록 상기 VSEL보다는 낮은 전압 VSG1을 인가하며, 상기 제 2 선택 게이트 라인(SG2)은 제 2 선택 트랜지스터가 꺼지도록 상기 VSEL보다는 높은 전압 VSG2를 인가하며, 상기 공통 소스 라인(SL)에는 상기 VSEL보다는 높거나 같고 상기 VB보다는 낮은 전압 VS를 인가한다.A predetermined voltage V B is applied to an active body region of the block including the selected specific charge trap memory cell (cell B), and a cell (cell A) having a different source / drain of the selected specific charge trap memory cell (cell B). A voltage V SEL lower than V B is applied to the bit line BL1 electrically connected in series with the circuit, and a band-to-band tunneling is applied to the other bit line BL2. A voltage V UNS that is higher than V SEL and lower than or equal to V B is applied to prevent excessive avalanche phenomenon, and is active on a word line WL2 to which a gate of the selected specific charge trap memory cell (cell B) is electrically connected. in order to sufficiently inject the hot hole generation in the region in the charge trap layer, and applying a low voltage V PGM than the V SEL, the other word line (WL1) is the channel of the cell (cell a) is coupled on, but Hole injection are applied to the first select gate line (SG1) has first low voltage V SG1 than the V SEL to the selection transistor is turned on, a high than the V PGM, and applying a low voltage V PASS, rather than the V SEL, not to occur, and The second select gate line SG2 applies a voltage V SG2 higher than the V SEL so that the second select transistor is turned off, and the common source line SL is higher than or equal to the V SEL and lower than V B. Apply the voltage V S.

보다 구체적으로, 상기 VB는 2 내지 10 V로 하고, 상기 VSEL은 0 V(접지)로, 상기 VUNS는 상기 VB와 동일한 값으로 하고, 상기 VPASS는 -2 내지 -10 V로, 상기 VPGM은 -11 내지 -18 V로 하고, 상기 VSG1은 -5 내지 -10 V로, 상기 VSG2는 1 내지 5 V로 하고, 상기 VS는 O V(접지)로 하여, 상기 선택된 특정 전하트랩 메모리 셀(셀B)을 프로그램할 수 있다.More specifically, the V B is 2 to 10 V, the V SEL is 0 V (ground), the V UNS is the same value as the V B , the V PASS is -2 to -10 V The V PGM is -11 to -18 V, the V SG1 is -5 to -10 V, the V SG2 is 1 to 5 V, and the V S is OV (ground). A specific charge trap memory cell (cell B) can be programmed.

[이레이즈 방법에 관한 실시예]Example of Erasing Method

상기 낸드형 플래시 메모리 어레이에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 특정 블록의 전하트랩 메모리 셀들을 한번에 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 각 액티브 영역의 채널로부터 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 이레이즈하기 위하여,By applying a predetermined bias voltage to the NAND flash memory array, electrons are drawn from the channels of each active region by Fowler-Nordheim tunneling of the charge trap memory cells of the particular block at a time. In order to erase by injecting into the charge trap layer of each cell,

상기 특정 전하트랩 메모리 셀(셀B)이 포함된 블록의 액티브 영역 바디 영역에는 일정 전압 VB를 인가하며, 상기 블록의 모든 워드 라인(WL1, WL2)에는 전기적으로 연결되어 있는 전하트랩 메모리 셀들에 상기 파울러-노드하임 터널링(Fowler-Nordheim tunneling)이 일어나도록 상기 VB보다 높은 전압 VERS를 인가한다.A predetermined voltage V B is applied to an active region body region of a block including the specific charge trap memory cell (cell B), and is connected to charge trap memory cells electrically connected to all word lines WL1 and WL2 of the block. A voltage V ERS higher than V B is applied to cause the Fowler-Nordheim tunneling to occur.

보다 구체적으로, 상기 각 비트 라인(BL1, BL2)은 모두 플로팅(floating)시키고, 상기 VSG1과 VSG2는 상기 VB와 동일한 전압을 인가하고, 상기 공통 소스 라인(SL)은 플로팅(floating)시키고, 상기 VERS는 상기 VB보다 16 내지 21 V 더 높은 것으로 하여 특정 블록의 전하트랩 메모리 셀들을 한번에 이레이즈할 수 있다.More specifically, each of the bit lines BL1 and BL2 is floating, V SG1 and V SG2 apply the same voltage as V B, and the common source line SL is floating. In addition, the V ERS is 16 to 21 V higher than the V B to erase the charge trap memory cells of a specific block at a time.

본 발명의 낸드형 플래시 메모리 어레이에 사용되는 전하트랩 메모리 셀의 내구성(Endurance Characteristics) 조사를 위하여,In order to investigate the endurance characteristics of the charge trap memory cell used in the NAND flash memory array of the present invention,

애벌런치발생유도층(26)을 As+ 이온을 1.6×1013/cm2 의 도즈량으로 60keV의 에너지로 이온주입하는 단계와; 상기와 동일한 이온을 동일한 도즈량으로 120keV의 에너지로 이온주입하는 단계와; 상기와 동일한 이온을 동일한 도즈량으로 180keV의 에너지로 이온주입하는 단계로 형성시키고, 그 상부에 Sb+ 이온을 1.5×1013/cm2 의 도즈량으로 20keV의 에너지로 이온주입하여 터널링발생유도층(24)을 형성시킨 다음, 터널링발생유도층(24) 상부에 BF2+ 이온을 2.5×1013/cm2 의 도즈량으로 5keV의 에너지로 이온주입하여 문턱전압조절층(22)을 형성하여 구현한 전하트랩 메모리 셀에 대하여,Ion implanting an avalanche generation inducing layer 26 to the energy of 60keV with a dose of As + ions of 1.6 × 10 13 / cm 2, and; Ion implanting the same ions as above with an energy of 120 keV at the same dose; Forming the same ions as described above in the step of ion implantation with the energy of 180keV at the same dose amount, Sb + ions are implanted with energy of 20keV at the dose of 1.5 × 10 13 / cm 2 on top of the tunneling induction layer (24), and then the threshold voltage regulating layer (22) is formed by implanting BF 2+ ions into the energy of 5 keV at a dose of 2.5 × 10 13 / cm 2 on the tunneling induction layer 24. For the implemented charge trap memory cell,

프로그램 조건은 VG=-10 V, VB=4 V, VS=VD=0 V(이때 프로그램되는 시간 TPGM=100μsec)로 하고, 이레이즈 조건은 VG=18 V, VB=VS=V D=0 V(이때 이레이즈되는 시간 TERS=1msec)로 하여 10,000여번 프로그램과 이레이즈를 반복 실시한 결과, 도 13과 같이, 불과 2 V 이하의 문턱전압 변화만 초래하는 우수한 내구성을 보여주었다.Program conditions are V G = -10 V, V B = 4 V, V S = V D = 0 V (time programmed at this time T PGM = 100 μsec), and the erase condition is V G = 18 V, V B = V S = V D = 0 As a result of repeating 10,000 programs and erasing with V (time erased at time T ERS = 1 msec), as shown in FIG. 13, it showed excellent durability resulting in a threshold voltage change of only 2 V or less.

또한, 본 발명의 낸드형 플래시 메모리 어레이에 사용되는 전하트랩 메모리 셀의 구동시 전력소모 정도를 알아보기 위해, In addition, to determine the power consumption of the charge trap memory cell used in the NAND flash memory array of the present invention,

상기 내구성 조사시 사용되었던 동일한 셀에 대하여 VS=VD=0 V 상태에서 VG를 0 내지 -6 V로 분류하여 VB 인가에 따른 캐리어 인젝션 효율(Carrier Injection Efficiency)을 조사한 결과는 도 14와 같다.V S = V D = 0 for the same cell that was used in the durability investigation In the V state, V G is classified into 0 to -6 V and the results of the investigation of the carrier injection efficiency according to V B application are shown in FIG. 14.

캐리어 인젝션 효율 γ는 다음과 같이 프로그램시 액티브 바디 영역의 전류(IB)에 대한 전하트랩층인 질화물층으로 주입되는 핫 홀에 의한 게이트 전류(IG)의 비로 정의되는 것으로서, 프로그램의 효율 나아가 메모리 셀의 전력소모를 알아볼 수 있는 물리량이다.Carrier injection efficiency γ is defined as the ratio of the gate current (I G ) by the hot holes injected into the nitride layer, which is a charge trap layer, to the current (I B ) of the active body region during programming as follows. It is a physical quantity that can recognize power consumption of a memory cell.

γ = |IG|/|IB|= |IG|/|IS+IDγ = | I G | / | I B | = | I G | / | I S + I D |

도 14를 살펴보면, 게이트 전압의 절대값이 커질수록 인젝션 효율이 높아지는 것을 알 수 있는데, VG가 -6 V일 경우 인젝션 효율은 10-4 내지 10-3가 되어 종래 CHE의 경우(10-6 정도)보다 훨씬 높다는 것을 확인할 수 있다.Referring to FIG. 14, it can be seen that the injection efficiency increases as the absolute value of the gate voltage increases. When V G is -6 V, the injection efficiency becomes 10 -4 to 10 -3 and thus, in the case of the conventional CHE (10 -6). It is much higher than).

본 발명의 낸드형 플래시 메모리 어레이에 사용되는 전하트랩 메모리 셀은 종래 P+ 소스/드레인 형성시 주로 사용되는 붕소(B)의 확산으로 인한 소자 축소화의 어려움, 바디 도핑을 높였을 경우 소스/드레인과 바디 접합부분에서의 많은 누설전류가 발생하는 문제 등으로 기피하던 PMOSFET 구조를 오히려 이용하여, 상기 붕소 확산 문제는 기판에 고 농도의 N형 터널링발생유도층을 형성하여 막고, 상기 고 농도의 터널링발생유도층에 기인하여 소스/드레인과 바디 접합부분에서 발생하는 많은 누설전류는 오히려 이용하여 애벌런치 현상을 일으키는 소스로 활용한 점에 큰 특징이 있다.The charge trap memory cell used in the NAND flash memory array of the present invention is difficult to reduce the device due to the diffusion of boron (B), which is mainly used to form P + source / drain, and the source / drain when the body doping is increased. The boron diffusion problem is prevented by forming a high concentration N-type tunneling induction layer on a substrate by using a PMOSFET structure that has been avoided due to a problem of generating a large leakage current in the body junction portion, and the high concentration tunneling occurrence. Due to the induction layer, many leakage currents generated at the source / drain and body junctions are rather used as a source of avalanche phenomenon.

따라서, 본 발명에 사용되는 전하트랩 메모리 셀은 채널 밑에 고 농도의 N형 터널링발생유도층을 두어 상기 소스/드레인의 도펀트(dopant) 확산을 막아줄 뿐만아니라 채널의 전기적 펀치-두루(punch-through) 및 단채널효과(short channel effect)를 막아주어 PMOSFET 구조이지만 원하는 크기까지 셀을 축소하여 만들 수 있는 탁월한 효과가 있다.Therefore, the charge trap memory cell used in the present invention has a high concentration of N-type tunneling induction layer under the channel to prevent the dopant diffusion of the source / drain as well as the electrical punch-through of the channel. PMOSFET structure prevents short channel effect) and short channel effect.

그리고, 종래 핫 캐리어 발생 방식은 대부분 채널에서 수평적으로 캐리어를 가속하여 충돌시킨 후 이 중에 에너지와 운동방향이 적절한 캐리어 만을 수직적으로 주입하는 방식이어서 그 인젝션 효율이 현저히 낮은데 비하여, 본 발명에 사용되는 전하트랩 메모리 셀은 수직방향으로 터널링된 전자를 가속시켜 애벌런치 현상을 발생시키고, 애벌런치 현상으로 생성된 홀을 다시 수직방향으로 가속시켜 핫 홀 상태로 전하트랩층인 질화막층에 주입시키므로 인젝션 효율을 크게 높여 셀 구동시 전력소모를 획기적으로 낮출 수 있는 효과가 있다.In addition, the conventional hot carrier generation method is a method of vertically injecting only the carrier of the appropriate energy and the movement direction of the vertical after the carrier accelerates and collides horizontally in most channels, the injection efficiency is significantly lower than that used in the present invention, The charge trap memory cell accelerates electrons tunneled in the vertical direction to generate an avalanche phenomenon, and accelerates the holes generated by the avalanche phenomenon in the vertical direction again and injects them into the nitride layer, which is a charge trap layer, in a hot hole state. By greatly increasing the power consumption of the cell can significantly lower the effect.

또한, 낸드형 플래시 메모리 어레이에 사용될 수 있는 종래 전하트랩 메모리 셀은 프로그램(전자 주입)과 이레이즈(홀 주입)에 있어 모두 F-N 터널링 방식을 이용하는데 비하여, 본 발명에 사용되는 셀은 프로그램시는 핫 홀 주입 방식을 이용하고 이레이즈시에는 F-N 터널링 방식을 이용하여 전자를 주입함으로써, 프로그램과 이레이즈 양쪽 모두 비약적인 속도 개선의 효과가 있다.In addition, conventional charge trap memory cells that can be used in NAND flash memory arrays use the FN tunneling scheme for both program (electron injection) and erase (hole injection), whereas the cells used in the present invention By injecting electrons using a hot hole injection method and an FN tunneling method when erasing, there is a significant speed improvement effect for both the program and the erase.

본 발명에 의하여, 결국 이레이즈 속도문제와 셀 구동시 전력소모 문제를 해결하고, 셀의 축소화가 얼마든지 가능하게 되어 고집적으로 대용량을 갖는 고속 NAND형 플래시 메모리를 구현할 수 있게 되었다. According to the present invention, it is possible to solve the erase rate problem and the power consumption problem when driving the cell, and to reduce the size of the cell as much as possible, thereby implementing a high-density high-speed NAND flash memory.

Claims (19)

  1. 하나 이상의 비트 라인(bit line)과,One or more bit lines,
    상기 각 비트 라인에 제 1 선택 트랜지스터, 다수의 전하트랩 메모리 셀 및 제 2 선택 트랜지스터가 서로 소스/드레인이 맞물려 직렬연결되고,A first select transistor, a plurality of charge trap memory cells, and a second select transistor are connected to each bit line in series with a source / drain coupled thereto;
    상기 제 2 선택 트랜지스터의 소스는 상기 비트 라인과 수직 배열된 공통 소스 라인에 전기적으로 연결되고,A source of the second select transistor is electrically connected to a common source line vertically aligned with the bit line,
    상기 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트는 상기 비트 라인과 교차되도록 배열된 제 1 선택 게이트 라인 및 제 2 선택 게이트 라인에 각각 전기적으로 연결되고,A gate of the first select transistor and a gate of the second select transistor are electrically connected to a first select gate line and a second select gate line arranged to intersect the bit line, respectively;
    상기 다수의 전하트랩 메모리 셀의 게이트들은 상기 비트 라인과 교차되도록 배열된 다수의 워드 라인(word line)에 각각 전기적으로 연결된 낸드(NAND)형 플래시 메모리 어레이에 있어서,In the NAND type flash memory array, the gates of the plurality of charge trap memory cells are electrically connected to a plurality of word lines arranged to intersect the bit lines.
    상기 전하트랩 메모리 셀은 The charge trap memory cell
    반도체 기판과; A semiconductor substrate;
    상기 기판에 N형 불순물로 도핑되어 형성된 터널링발생유도층을 포함하는 복수개의 도핑층으로 형성된 액티브 영역과; An active region formed of a plurality of doping layers including a tunneling generation inducing layer doped with N-type impurities on the substrate;
    상기 액티브 영역 상에 형성된 게이트와;A gate formed on the active region;
    상기 게이트에 인접하고 서로 이격되어 상기 액티브 영역에 P형 불순물로 상기 터널링발생유도층과 PN 접합을 이루도록 형성된 소스/드레인 영역과; Source / drain regions adjacent to the gate and spaced apart from each other to form a PN junction with the tunneling generation inducing layer in the active region with P-type impurities;
    상기 게이트와 상기 액티브 영역 사이에 전하트랩층을 가지는 하나 이상의 유전층을 구비한 전하트랩 메모리 셀인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.And a charge trap memory cell having at least one dielectric layer having a charge trap layer between the gate and the active region.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 전하트랩 메모리 셀의 상기 복수개의 도핑층은 The plurality of doped layers of the charge trap memory cell
    상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층과;A threshold voltage regulating layer formed by doping with a P-type impurity on an upper surface of the substrate on the tunneling generation inducing layer;
    상기 터널링발생유도층 하단 및 상기 소스/드레인 영역 아래에 N형 불순물로 도핑되어 형성된 애벌런치발생유도층을 더 포함한 3개의 도핑층인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.And three doped layers further comprising an avalanche generating inducing layer formed by being doped with N-type impurities under the tunneling inducing layer and below the source / drain region.
  3. 제 2 항에 있어서,The method of claim 2,
    상기 전하트랩 메모리 셀의 상기 3개의 도핑층은 반도체 기판에 형성된 N형 웰(well) 내부에 형성된 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.And the three doped layers of the charge trap memory cell are formed inside an N-type well formed in a semiconductor substrate.
  4. 제 1 항에 있어서,The method of claim 1,
    상기 전하트랩 메모리 셀의 상기 복수개의 도핑층은 The plurality of doped layers of the charge trap memory cell
    반도체 기판에 형성된 N형 웰(well) 내부에 형성되고,Is formed inside an N-type well formed in a semiconductor substrate,
    상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층을 더 포함한 2개의 도핑층인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.NAND type flash memory array, characterized in that the doping layer further comprises a threshold voltage control layer formed by doping with the P-type impurities on the substrate above the tunneling generation layer.
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  10. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3,
    상기 전하트랩 메모리 셀의 상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, The P-type impurity of the threshold voltage control layer of the charge trap memory cell is boron (B) or indium (In),
    상기 전하트랩 메모리 셀의 상기 애벌런치발생유도층의 N형 불순물은 인(P) 또는 비소(As)로 하며, N-type impurities of the avalanche generation inducing layer of the charge trap memory cell are phosphorus (P) or arsenic (As),
    상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물은 상기 애벌런치발생유도층의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 애벌런치발생유도층의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.The N-type impurity of the tunneling induction layer of the charge trap memory cell is arsenic (As) or antimony (Sb) when the impurity of the avalanche generation induction layer is phosphorus (P). NAND flash memory array, characterized in that when the impurity is arsenic (As) antimony (Sb).
  11. 제 4 항에 있어서,The method of claim 4, wherein
    상기 전하트랩 메모리 셀의 상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, The P-type impurity of the threshold voltage control layer of the charge trap memory cell is boron (B) or indium (In),
    상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물은 상기 N형 웰(well)의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 N형 웰(well)의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.The N type impurity of the tunneling induction layer of the charge trap memory cell is arsenic (As) or antimony (Sb) when the impurity of the N type well is phosphorus (P), and the N type well NAND type flash memory array, characterized in that if the impurity () is arsenic (As).
  12. 제 10 항에 있어서,The method of claim 10,
    상기 전하트랩 메모리 셀의 상기 애벌런치발생유도층의 N형 불순물의 피크 도핑농도는 5×1017/cm3 이상이고, The peak doping concentration of the N-type impurities in the avalanche generation inducing layer of the charge trap memory cell is 5 × 10 17 / cm 3 or more,
    상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.NAND type flash memory array, characterized in that the peak doping concentration of the N-type impurity of the tunneling generation layer of the charge trap memory cell is 1 × 10 18 / cm 3 or more.
  13. 제 11 항에 있어서,The method of claim 11,
    상기 전하트랩 메모리 셀의 상기 N형 웰(well) 불순물의 피크 도핑농도는 5×1017/cm3 이상이고, The peak doping concentration of the N-type well impurity of the charge trap memory cell is 5 × 10 17 / cm 3 or more,
    상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이.NAND type flash memory array, characterized in that the peak doping concentration of the N-type impurity of the tunneling generation layer of the charge trap memory cell is 1 × 10 18 / cm 3 or more.
  14. 제 2 항 또는 제 4 항의 낸드(NAND)형 플래시 메모리 어레이에 대하여,With respect to the NAND flash memory array of claim 2 or 4,
    상기 각 비트 라인, 다수의 워드 라인들, 제 1, 2 선택 게이트 라인, 공통 소스 라인 및 다수의 전하트랩 메모리 셀들의 액티브 영역 각각에 소정의 바이어스(bias) 전압을 인가함으로써,By applying a predetermined bias voltage to each of the active regions of each of the bit lines, the plurality of word lines, the first and second select gate lines, the common source line and the plurality of charge trap memory cells,
    상기 다수의 전하트랩 메모리 셀들 중 특정 셀만 선택하고,Selects only a specific cell of the plurality of charge trap memory cells,
    상기 선택된 특정 전하트랩 메모리 셀의 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고,A deep depletion of electrons tunneled from the tunneling induction layer of the selected specific charge trap memory cell to the avalanche generation induction layer or the N-type well accelerates in the depletion region, causing an avalanche phenomenon,
    상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 만들고,The hole generated in the avalanche phenomenon is accelerated from the deep depletion region to the substrate surface to make a hot hole,
    상기 핫 홀을 게이트 전계의 도움을 받아(gate field enhanced) 상기 전하트랩층으로 주입시키는 방식으로 프로그램하고,Program the hot holes into the charge trap layer with the help of a gate field enhanced,
    상기 바이어스(bias) 전압 조건을 바꾸어 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법.NAND type, characterized in that for changing the bias voltage condition to inject electrons from the channel of the active region into the charge trap layer by Fowler-Nordheim tunneling How flash memory arrays work.
  15. 제 14 항에 있어서,The method of claim 14,
    상기 선택된 특정 전하트랩 메모리 셀이 포함된 블록의 액티브 영역에는 일정 전압 VB를 인가하며,A predetermined voltage V B is applied to an active region of the block including the selected specific charge trap memory cell.
    상기 선택된 특정 전하트랩 메모리 셀의 소스/드레인이 다른 셀과 직렬로 전기적으로 연결된 비트 라인에는 밴드-투-밴드 터널링과 애벌런치 현상이 일어나도록 VB보다 낮은 전압 VSEL를 인가하고, 그 밖의 비트 라인에는 밴드-투-밴드 터널링과 애벌런치 현상이 일어나지 않도록 상기 VSEL보다는 높고 상기 VB보다는 낮거나 같은 전압 VUNS를 인가하며,A bit line having a voltage V SEL lower than V B is applied to a bit line in which the source / drain of the selected specific charge trap memory cell is electrically connected in series with another cell, so that band-to-band tunneling and avalanche occur. A voltage V UNS higher than V SEL and lower than or equal to V B is applied to a line to prevent band-to-band tunneling and avalanche phenomenon,
    상기 선택된 특정 전하트랩 메모리 셀의 게이트가 전기적으로 연결된 워드 라인에는 액티브 영역에서 생성된 핫 홀을 전하트랩층으로 충분히 주입시키기 위해 상기 VSEL보다 낮은 전압 VPGM을 인가하고, 그 밖의 워드 라인은 연결된 셀의 채널은 켜지지만 핫 홀의 주입은 일어나지 않도록 상기 VPGM보다는 높고 상기 VSEL보다는 낮은 전압 VPASS를 인가하며,A word line having a voltage V PGM lower than V SEL is applied to a word line electrically connected to a gate of the selected specific charge trap memory cell to sufficiently inject hot holes generated in an active region into the charge trap layer. Apply a voltage V PASS higher than V PGM and lower than V SEL so that the channel of the cell is turned on but no injection of hot holes occurs,
    상기 제 1 선택 게이트 라인은 제 1 선택 트랜지스터가 켜지도록 상기 VSEL보다는 낮은 전압 VSG1을 인가하며,The first select gate line applies a voltage V SG1 lower than the V SEL to turn on the first select transistor,
    상기 제 2 선택 게이트 라인은 제 2 선택 트랜지스터가 꺼지도록 상기 VSEL보다는 높은 전압 VSG2를 인가하며,The second select gate line applies a voltage V SG2 higher than the V SEL to turn off the second select transistor,
    상기 공통 소스 라인에는 상기 VSEL보다는 높거나 같고 상기 VB보다는 낮은 전압 VS를 인가하여,A voltage V S higher than or equal to V SEL and lower than V B is applied to the common source line.
    상기 선택된 특정 전하트랩 메모리 셀을 프로그램하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법.And operating the selected specific charge trap memory cell.
  16. 제 15 항에 있어서,The method of claim 15,
    상기 VB는 2 내지 10 V로 하고,The V B is 2 to 10 V,
    상기 VSEL은 0 V(접지)로, 상기 VUNS는 상기 VB와 동일한 값으로 하고,The V SEL is 0 V (ground), the V UNS is the same value as the V B ,
    상기 VPASS는 -2 내지 -10 V로, 상기 VPGM은 -11 내지 -18 V로 하고,The V PASS is -2 to -10 V, the V PGM is -11 to -18 V,
    상기 VSG1는 -5 내지 -10 V로, 상기 VSG2는 1 내지 5 V로 하고,The V SG1 is -5 to -10 V, the V SG2 is 1 to 5 V,
    상기 VS는 O V(접지)로 하여,The V S is OV (ground),
    상기 선택된 특정 전하트랩 메모리 셀을 프로그램하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법.And operating the selected specific charge trap memory cell.
  17. 제 14 항에 있어서,The method of claim 14,
    상기 특정 전하트랩 메모리 셀이 포함된 블록의 액티브 영역에는 일정 전압 VB를 인가하며,A predetermined voltage V B is applied to an active region of the block including the specific charge trap memory cell.
    상기 블록의 모든 워드 라인에는 전기적으로 연결되어 있는 전하트랩 메모리 셀들에 상기 파울러-노드하임 터널링(Fowler-Nordheim tunneling)이 일어나도록 상기 VB보다 높은 전압 VERS를 인가하여,A voltage V ERS higher than V B is applied to all word lines of the block so that the Fowler-Nordheim tunneling occurs to electrically connected charge trap memory cells.
    상기 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법.And erasing the charge trap memory cells of the block at one time.
  18. 제 17 항에 있어서,The method of claim 17,
    상기 각 비트 라인은 모두 플로팅(floating)시키고, Each of the bit lines are all floating,
    상기 VSG1과 VSG2는 상기 VB와 동일한 전압을 인가하고,The V SG1 and V SG2 apply the same voltage as the V B ,
    상기 공통 소스 라인은 플로팅(floating) 하여,The common source line is floating,
    상기 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법.And erasing the charge trap memory cells of the block at one time.
  19. 제 17 항에 있어서,The method of claim 17,
    상기 VERS는 상기 VB보다 16 내지 21 V 더 높은 것으로 하여,The V ERS is 16 to 21 V higher than the V B ,
    상기 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법.And erasing the charge trap memory cells of the block at one time.
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