KR100656446B1 - Circuit for inputting address in semiconductor memory apparatus - Google Patents

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KR100656446B1
KR100656446B1 KR20050115065A KR20050115065A KR100656446B1 KR 100656446 B1 KR100656446 B1 KR 100656446B1 KR 20050115065 A KR20050115065 A KR 20050115065A KR 20050115065 A KR20050115065 A KR 20050115065A KR 100656446 B1 KR100656446 B1 KR 100656446B1
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KR
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Grant
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semiconductor memory
latch unit
address latch
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KR20050115065A
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조주환
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주식회사 하이닉스반도체
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Abstract

An address input circuit of a semiconductor memory device is provided to increase time margin required in processing each address by comprising a latch part and a latch part to address an X-address and a Y-address, respectively. An X-address latch part(400) receives an internal clock and addresses according to the input of a command and then latches only X-address. A Y-address latch part(500) receives the internal clock and the addresses according to the input of the command and then latches only Y-address among. A clock buffer(100) converts an external clock into the internal clock, and then transmits the internal clock to the X-address latch part and the Y-address latch part.

Description

반도체 메모리 장치의 어드레스 입력 회로{Circuit for Inputting Address in Semiconductor Memory Apparatus} An address input circuit of the semiconductor memory device {Circuit for Inputting Address in Semiconductor Memory Apparatus}

도 1은 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도, Figure 1 is a block diagram of the address input circuit of the semiconductor memory device according to the prior art,

도 2는 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도, Figure 2 is a timing for explaining an operation of the address input circuit of the semiconductor memory device according to the prior art,

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도, Figure 3 is a configuration of an address input circuit of the semiconductor memory device according to an embodiment of the present invention,

도 4는 도 3에 도시한 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도, Figure 4 is a timing chart for explaining the operation of the address input circuit of the semiconductor memory device shown in Figure 3,

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도이다. Figure 5 is a block diagram of the address input circuit of the semiconductor memory device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명> <Reference Numerals [>

10/100 : 클럭 버퍼 20/200 : 어드레스 버퍼 10/100: 20/200 clock buffer: address buffer

30/300 : 커맨드 디코더 35 : 신호 조합부 30/300: a command decoder 35. Signal combiner

40 : 어드레스 래치부 50/700 : X-어드레스 경로 40: an address latch unit 50/700: X- address path

60/900 : 프리차지 어드레스 경로 70/800 : Y-어드레스 경로 60/900: precharge address path 70/800: Y- address path

400 : X-어드레스 래치부 500 : Y-어드레스 래치부 400: X- address latch unit 500: Y- address latch unit

600 : 프리차지 어드레스 래치부 600: pre-charging the address latch unit

본 발명은 반도체 메모리 장치의 어드레스 입력 회로에 관한 것으로, 보다 상세하게는 고속으로 동작하는 반도체 메모리 장치에 입력되는 각각의 어드레스의 타이밍 마진을 증가시키는 반도체 메모리 장치의 어드레스 입력 회로에 관한 것이다. The present invention relates to address input circuitry of a semiconductor memory device that relates to the address input circuit of the semiconductor memory device, increasing the timing margin of each address More specifically input to the semiconductor memory device to operate at a high speed.

일반적으로 SDRAM(Synchronous Dynamic RAM)은 외부로부터 클럭(clock)을 입력 받아 내부 클럭으로 변환시킨 뒤 각각의 어드레스 및 데이터를 상기 내부 클럭에 동기시켜 처리한다. In general, SDRAM (Synchronous Dynamic RAM) is for receiving a clock (clock) from the outside in synchronization with the processing in which after the respective address and data converted into the internal clock to the internal clock. 상기 SDRAM 뿐만 아니라 DDR(Double Data Rate) SDRAM 등의 보다 진보된 형태의 반도체 메모리 장치에서도 클럭을 통해 어드레스 및 데이터를 입력 받는다. The SDRAM as well as DDR (Double Data Rate) receives the address and the data on the clock in the more advanced aspect of the semiconductor memory device such as SDRAM. 이 때 어드레스는 제어하고자 하는 메모리 셀의 정보를 담고 있어야 하므로 로우(Row) 어드레스(이하, X-어드레스), 컬럼(Column) 어드레스(이하, Y-어드레스) 및 프리차지(precharge) 어드레스를 포함한다. This is because when the address should contain the information of the memory cell to control the row (Row) address (hereinafter, X- address), the column (Column) address (hereinafter, Y- address) and precharge (precharge) the address . 반도체 메모리 장치에서 수행하는 모드 레지스터 셋트(MRS), 액티브(active), 읽기(read), 쓰기(write) 및 프리차지(precharge) 등의 동작을 지시하는 커맨드(command)는 어드레스와 함께 입력되어 처리된다. The mode register set performed by the semiconductor memory device (MRS), active (active), read (read), write (write) and a precharge command (command) for instructing the operation of such (precharge) is input with the address processing do.

이하, 종래의 기술에 따른 어드레스 입력 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다. Hereinafter, it will be described with reference to the address input circuit of Fig. 1 and 2 according to the prior art as follows.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도이다. 1 is a configuration diagram of the address input circuit of the semiconductor memory device according to the prior art FIG.

도시한 어드레스 입력 회로는 칩 외부에서 전달되는 외부 클럭(ext_clk)을 변환하여 내부 클럭(int_clk)을 생성하는 클럭 버퍼(10), 칩 외부에서 전달되는 어드레스를 받아들여 일시 저장한 후 전송하는 어드레스 버퍼(20), 상기 어드레스에 대해 X-어드레스, Y-어드레스 또는 프리차지 어드레스를 정의하는 커맨드(command)를 출력하는 커맨드 디코더(30), 상기 커맨드 디코더(30)로부터 출력되는 복수 개의 커맨드(command) 신호를 하나로 조합하여 출력하는 신호 조합부(35), 상기 커맨드(command)의 입력에 따라 상기 클럭 버퍼(10)에서 출력된 상기 내부 클럭(int_clk)과 상기 어드레스 버퍼(20)에서 출력된 어드레스를 입력 받아 상기 내부 클럭(int_clk)의 라이징 에지 타임에 상기 어드레스를 래치시키는 어드레스 래치부(40), 상기 어드레스 래치부(40)에서 래치된 어드레스를 The illustrated address input circuit comprises an address buffer for transmission and then accept an external clock address (ext_clk) converted to the internal clock (int_clk) clock buffer 10, it passes from the outside of the chip to generate the transmitted outside the chip temporarily stores 20, a command decoder 30 for outputting a command (command) that defines the address X-, Y- address or an address pre-charging for the addresses, the plurality of commands (command) output from the command decoder (30) combining the signals to one to the address received from the clock buffer 10 of the internal clock (int_clk) and the address buffer 20 outputs in accordance with the input of the signal combination unit 35, the command (command) to the output input receives the latched address in the address latch unit 40, the address latch section 40 for latching the address on the rising edge time of the internal clock (int_clk) 모리 뱅크 영역으로 전송하는 X-어드레스 경로(50), 상기 어드레스 래치부(40)에서 래치된 어드레스를 메모리 뱅크 영역으로 전송하는 프리차지 어드레스 경로(60) 및 상기 어드레스 래치부(40)에서 래치된 어드레스를 메모리 뱅크 영역으로 전송하는 Y-어드레스 경로(70)로 구성된다. X- latched in the address path 50, a pre-charge address path (60) and said address latch unit (40) for transmitting the latched address in the address latch unit 40 in the memory bank area of ​​transmitting the memory bank area It consists of an address to the Y- address path 70 for transmission to the memory bank area.

상기 커맨드(command)의 어드레스 래치 지시에 따라 상기 어드레스 래치부(40)는 상기 어드레스 버퍼(20)로부터 어드레스를 입력 받아 상기 내부 클럭 (int_clk)의 라이징 에지 타임에 상기 어드레스를 래치시킨다. And the command (command), the address latch unit 40 in accordance with instructions in the address latch causes the latch to the address on the rising edge time of the internal clock (int_clk) receives the address from the address buffer 20. 이 때 래치되는 어드레스에는 X-어드레스, Y-어드레스 및 프리차지 어드레스가 포함되어 있다. Address is latched at this time contains the address X-, Y- address and a precharge address. 상기 각각의 어드레스는 상기 커맨드 디코더(30)로부터 전달되는 커맨드(command)에 의해 X-어드레스, Y-어드레스 및 프리차지 어드레스로 구분된다. Wherein each address is divided into an address X-, Y- address and a precharge address by the command (command) transmitted from the command decoder (30). 상기 커맨드(command)에 의해 구분되는 상기 X-어드레스는 상기 어드레스 래치부(40)에서 래치되어 상기 X-어드레스 경로(50)에 전달되고 상기 커맨드(command)에 의해 구분되는 상기 Y-어드레스는 상기 Y-어드레스 래치부(40)에서 래치되어 상기 Y-어드레스 경로(60)에 전달되며 상기 커맨드(command)에 의해 구분되는 상기 프리차지 어드레스는 상기 어드레스 래치부(40)에서 래치되어 상기 프리차지 어드레스 경로(70)에 전달된다. The X- Y- address is the address latched in the address latch unit 40 is transmitted to the X- address path 50 is divided by the command (command), separated by the command (command) is the Y- is latched in the address latch unit 40, the pre-charge address is transmitted to the Y- address path 60 is divided by the command (command) is the pre-charge address is latched in the address latch part 40 It is transmitted to the path 70. 이후 상기 X-어드레스 경로(50), 상기 Y-어드레스 경로(60) 및 상기 프리차지 어드레스 경로(70)는 입력되는 어드레스들을 메모리 뱅크 영역으로 전송하여 각각의 메모리 뱅크 영역에 구비된 어드레스 디코더에서 디코딩 되도록 한다. Then, the X- address path 50, and the Y- address path 60 and the pre-charge address path 70 is decoded in the address decoder comprising for each memory bank area, and transmitting an address that is input to the memory bank area such that.

도 2는 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도이다. Figure 2 is a timing chart for explaining the operation of the address input circuit of the semiconductor memory device according to the related art.

도면을 통해 상기 내부 클럭(int_clk)의 첫 번째 라이징 에지 타임에 X-어드레스가 래치되고 상기 내부 클럭(int_clk)의 두 번째 라이징 에지 타임에 Y-어드레스가 래치되는 것을 확인할 수 있다. May be on the first rising edge time of the internal clock (int_clk) through a drawing X- address is latched and confirmed to be the Y- address latch to the second rising edge of the internal clock (int_clk) time.

저속으로 동작하는 반도체 메모리 장치에서는 이와 같은 방법으로 어드레스를 래치시켜도 문제될 것이 없었다. According to the semiconductor memory device which operates at a low speed would be no problem even if an address latch in the same way. 그러나 고속으로 동작하는 반도체 메모리 장치에서는 이와 같은 방법으로 어드레스를 래치시키게 되면 하나의 어드레스를 처리하 는 데 드는 시간이 더 짧아져야 한다. However, the time required for the processing and the one of the address must be shorter when the semiconductor memory device to operate at a high speed thereby latching the address in this way. 즉 도 2의 경우, X-어드레스를 처리하지 못했는데도 Y-어드레스가 입력되어 래치되는 경우가 발생할 수 있다. That is, can occur when applies to the second, it is also entered to process the X- Y- address mothaetneunde address latch. 따라서 고속으로 동작하는 반도체 메모리 장치에서는 상술한 방법으로는 정상적인 어드레스 입력을 기대하기 어렵게 된다. Therefore, the semiconductor memory device to operate at a high speed is difficult to expect a normal address is input in the manner described above.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 어드레스 입력시 X-어드레스를 래치시키기 위한 래치부 및 Y-어드레스를 래치시키기 위한 래치부를 각각 구비함으로써 각각의 어드레스를 처리하는 데 드는 시간 마진을 증가시키는 반도체 메모리 장치의 어드레스 입력 회로를 제공하는 데에 그 기술적 과제가 있다. The present invention been made in view of solving the above problems by comprising a latch for latching the address input when the latch portion and the Y- address for latching the X- address of the semiconductor memory device respectively for handling each address to provide an address input circuit of a semiconductor memory device which increases the lifting time margin is that aspect.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 어드레스 입력 회로는, 커맨드의 입력에 따라 내부 클럭과 어드레스를 입력 받아 상기 어드레스 중 X-어드레스만을 래치시키는 X-어드레스 래치부; An address input circuit of the semiconductor memory device of the present invention for achieving the above-mentioned technical problem is, X- address latch unit receives a command input according to the input of the internal clock and the address to latch only the X- address of the addresses; 및 커맨드의 입력에 따라 상기 내부 클럭과 상기 어드레스를 입력 받아 상기 어드레스 중 Y-어드레스만을 래치시키는 Y-어드레스 래치부;를 포함하는 것을 특징으로 한다. And upon input of the command receiving the internal clock and the Y- address address latch unit for latching only the Y- address from the address; characterized in that it comprises a.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다. Hereinafter will be described in more detail a preferred embodiment of the present invention with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어드레스 입력 회 로의 구성도이다. 3 is a block to an address input circuit of the semiconductor memory device in accordance with one embodiment of the present invention.

본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는 도시한 바와 같이, 칩 외부에서 전달되는 외부 클럭(ext_clk)을 변환하여 내부 클럭(int_clk)을 생성하는 클럭 버퍼(100), 칩 외부에서 전달되는 어드레스를 받아들여 일시 저장한 후 전송하는 어드레스 버퍼(200), 상기 어드레스에 대해 X-어드레스 또는 Y-어드레스를 정의하는 커맨드(command)를 출력하는 커맨드 디코더(300), 커맨드(command)의 입력에 따라 상기 내부 클럭(int_clk)과 상기 어드레스를 입력 받아 상기 어드레스 중 X-어드레스만을 래치시키는 X-어드레스 래치부(400), 커맨드(command)의 입력에 따라 상기 내부 클럭(int_clk)과 상기 어드레스를 입력 받아 상기 어드레스 중 Y-어드레스만을 래치시키는 Y-어드레스 래치부(500), 상기 X-어드레스 래치부(400)에서 래치된 X-어드레스를 메모리 뱅크 영역으로 전 A data input circuit of the semiconductor memory device according to the invention, the chip converts the external clock transferred from the outside (ext_clk) internal clock address (int_clk) clock buffer 100, transferred from the outside of the chip to generate, as shown the address buffer 200 for transmission to accept and then temporarily stored, upon input of the command decoder 300, the command (command) for outputting a command (command) that defines the X- Y- address or addresses for the addresses receiving the internal clock (int_clk) and the address X- address latch unit 400, depending on the type of the command (command) receiving the internal clock (int_clk) and the address of the address of the address latch only X- around the X- Y- address latched in the address latch unit 500, the X- address latch unit 400 to latch only the Y- address from the address to the memory bank area 송하는 X-어드레스 경로(700) 및 상기 Y-어드레스 래치부(500)에서 래치된 Y-어드레스를 메모리 뱅크 영역으로 전송하는 Y-어드레스 경로(800)로 구성된다. It consists of a transmission X- address path 700 and the Y- address path (800) for transmitting the latched Y- address from the Y- address latch unit 500 to the memory bank region.

상기 클럭 버퍼(100)에서 출력되는 상기 내부 클럭(int_clk)과 상기 어드레스 버퍼(200)에서 출력되는 상기 어드레스는 상기 X-어드레스 래치부(400) 및 상기 Y-어드레스 래치부(500)에 함께 입력된다. Wherein said address clock buffers the internal clock outputted from the (100) (int_clk) and output from the address buffer 200 is input with the X- address latch unit 400 and the Y- address latch unit 500 do. 그리고 X-어드레스의 래치 동작을 지시하는 커맨드(command)는 상기 X-어드레스 래치부(400)에 입력되고 Y-어드레스의 래치 동작을 지시하는 커맨드(command)는 상기 Y-어드레스 래치부(500)에 각각 입력된다. And the command (command) for instructing the operation of the X- address latch command (command) is the Y- address latch unit 500 for input to the X- address latch unit 400, and instructs the latch operation of the Y- address respectively, are input to. 이후 상기 X-어드레스의 래치 동작을 지시하는 커맨드(command)에 의해 상기 X-어드레스 래치부(400)는 상기 X-어드레스를 상기 내부 클럭(int_clk)을 이용하여 래치시킨다. Then, the X- said address latch unit 400 by the command (command) for instructing latch operations of the X- address is then latched using the internal clock (int_clk) the X- address. 마찬가지로 상기 Y-어드레스의 래치 동작을 지시하는 커맨드(command)에 의해 상기 Y-어드레스 래치부(500)는 상기 Y-어드레스를 래치시킨다. Similarly, by the command (command) for instructing the latch operation of the Y- address the Y- address latch unit 500 then latch the Y- address.

상기 X-어드레스 경로(700)는 상기 X-어드레스 래치부(400)로부터 전달되는 X-어드레스를 메모리 뱅크 영역으로 전송하고 상기 Y-어드레스 경로(800)는 상기 Y-어드레스 래치부(500)로부터 전달되는 Y-어드레스를 메모리 뱅크 영역으로 전송한다. From the X- address path 700 is the X- address latch unit 400 sends the address to the memory bank area X- and the Y- address path 800 is the Y- address latch unit 500 are transferred from the It transmits the Y- address to be transmitted to the memory bank area.

도 4는 도 3에 도시한 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도이다. 4 is a timing chart for explaining the operation of the address input circuit of the semiconductor memory device shown in Fig.

도면을 통해 상기 내부 클럭(int_clk)의 첫 번째 라이징 에지 타임에 상기 X-어드레스가 래치되고 상기 내부 클럭(int_clk)의 두 번째 라이징 에지 타임에 Y-어드레스가 래치되는 것을 확인할 수 있다. May be through the drawing and the X- address is latched on the first rising edge time of the internal clock (int_clk) notice that the Y- address latch to the second rising edge of the internal clock (int_clk) time. 여기에서 상기 X-어드레스와 상기 Y-어드레스는 각각 다른 래치부에서 의해 래치된다. Here, the X- address and the Y- address is latched by the latch portion from each other. 따라서 상기 내부 클럭(int_clk)의 주파수가 높아진다고 해도 상기 X-어드레스의 처리 시간에 의해 상기 Y-어드레스의 처리 시간이 영향을 받지 않는다는 것을 알 수 있다. Thus even if the frequency of the internal clock (int_clk) nopahjindago seen that by the processing time of the X- address does not influence the processing time of the Y- address.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도이다. Figure 5 is a block diagram of the address input circuit of the semiconductor memory device according to another embodiment of the present invention.

본 발명의 다른 실시예에는 상기 X-어드레스 래치부(400), 상기 Y-어드레스 래치부(500) 외에 커맨드(command)의 입력에 따라 상기 내부 클럭(int_clk)과 상기 어드레스를 입력 받아 상기 어드레스 중 프리차지 어드레스만을 래치시키는 프리차지 어드레스 래치부(600) 및 상기 프리차지 어드레스 래치부(600)에서 래치된 프리 차지 어드레스를 메모리 뱅크 영역으로 전송하는 프리차지 어드레스 경로(900)가 추가로 구비된다. Alternate embodiments of the present invention is received in accordance with the input of the X- address latch unit 400, the Y- address latch unit 500 in addition to the command (command) input to the internal clock (int_clk) and the address of the address precharge address only latch precharge address latch unit 600 and the pre-charge address for transmitting the latched pre-charge address at said pre-charge address latch unit 600 to the memory bank area of ​​the path (900) is further provided with.

상기 프리차지 어드레스의 래치 동작을 지시하는 커맨드(command)에 의해 상기 프리차지 어드레스 래치부(600)는 상기 프리차지 어드레스를 상기 내부 클럭(int_clk)을 이용하여 래치시킨다. By the command (command) for instructing the operation of the latch address precharge the precharge address latch part 600 is thereby latched using the internal clock (int_clk) the pre-charge address. 이후 상기 프리차지 어드레스 경로(900)는 상기 프리차지 어드레스 래치부(600)로부터 전달되는 프리차지 어드레스를 메모리 뱅크 영역으로 전송한다. Then, the pre-charge address path 900 transmits a precharge address transmitted from the precharge address latch unit 600 to the memory bank area.

이처럼 상기 X-어드레스 및 상기 Y-어드레스를 래치시키는 래치부를 각각 따로 구비하여 각각의 어드레스를 따로 처리하면 상기 반도체 메모리 장치에 고속으로 어드레스가 입력될 때 각각의 어드레스를 처리하기 위한 시간 마진을 넉넉히 확보할 수 있게 된다. Thus, the X- address and the time when the processing separately each address by each having a separate latch portion to latch the Y- address to be the address inputs at a high speed in the semiconductor memory device generously the time margin for processing each address obtained It is able to.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Thus, persons skilled in the art will appreciate that the present invention without changing the technical spirit or essential features may be embodied in other specific forms. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. Therefore, the embodiment described in the above examples should be understood as illustrative and not be limiting in all aspects. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. The scope of the invention is intended to be included within the scope of the above description becomes than indicated by the claims, which will be described later, the spirit and scope, and all such modifications as derived from the equivalent concept of the appended claims the invention do.

이상에서 설명한 본 발명의 반도체 메모리 장치의 어드레스 입력 회로는 어 드레스 입력시 X-어드레스를 래치시키기 위한 래치부 및 Y-어드레스를 래치시키기 위한 래치부를 각각 구비함으로써 각각의 어드레스를 처리하는 데 드는 시간 마진을 증가시키는 효과가 있다. Address of the semiconductor memory device of the present invention described in the above input circuit lifting time margin to handle each address by comprising a latch for latching the latching portion and the Y- address latch for the addresses when X- input words each dress It has the effect of increasing the.

Claims (8)

  1. 커맨드의 입력에 따라 내부 클럭과 어드레스를 입력 받아 상기 어드레스 중 X-어드레스만을 래치시키는 X-어드레스 래치부; Depending on the type of the command receives the internal clock and the address X- address latch unit to latch only the X- address of the addresses; And
    커맨드의 입력에 따라 상기 내부 클럭과 상기 어드레스를 입력 받아 상기 어드레스 중 Y-어드레스만을 래치시키는 Y-어드레스 래치부; Depending on the type of the command receiving the internal clock and the Y- address address latch unit for latching only the Y- address from the address;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. An address input circuit of a semiconductor memory device comprising: a.
  2. 제 1 항에 있어서, According to claim 1,
    외부 클럭을 상기 내부 클럭으로 변환하여 상기 X-어드레스 래치부 및 상기 Y-어드레스 래치부에 전송하는 클럭 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. The converts the external clock to the internal clock X- address latch unit and the address input circuit of a semiconductor memory device characterized in that it further includes a clock buffer for transmission to the Y- address latch unit.
  3. 제 1 항에 있어서, According to claim 1,
    어드레스를 받아들여 일시 저장한 후 상기 X-어드레스 래치부 및 상기 Y-어드레스 래치부에 전송하는 어드레스 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. Then it takes in the address temporarily stored in the X- address latch unit and the address input circuit of a semiconductor memory device characterized in that it further comprises an address buffer for transmission to the Y- address latch unit.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3,
    상기 어드레스 버퍼로부터 상기 X-어드레스 래치부 및 상기 Y-어드레스 래치 부에 전송되는 어드레스에 대해 X-어드레스 또는 Y-어드레스를 정의하는 커맨드를 출력하여 상기 X-어드레스 래치부 또는 상기 Y-어드레스 래치부에 각각 전달하는 커맨드 디코더를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. The X- from the address buffer, the address latch section and the Y- address latch section and said output a command to define the X- Y- address or addresses for the address sent to the address latch part X- or the Y- address latch unit each delivery address input circuit of the semiconductor memory device, characterized in that further comprising a command decoder to the.
  5. 커맨드의 입력에 따라 내부 클럭과 어드레스를 입력 받아 상기 어드레스 중 X-어드레스만을 래치시키는 X-어드레스 래치부; Depending on the type of the command receives the internal clock and the address X- address latch unit to latch only the X- address of the addresses;
    커맨드의 입력에 따라 상기 내부 클럭과 상기 어드레스를 입력 받아 상기 어드레스 중 Y-어드레스만을 래치시키는 Y-어드레스 래치부; Depending on the type of the command receiving the internal clock and the Y- address address latch unit for latching only the Y- address from the address; And
    커맨드의 입력에 따라 상기 내부 클럭과 상기 어드레스를 입력 받아 상기 어드레스 중 프리차지 어드레스만을 래치시키는 프리차지 어드레스 래치부; Depending on the type of the command receiving the internal clock and the address precharge address latch unit to latch only the pre-charge address of the addresses;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. An address input circuit of a semiconductor memory device comprising: a.
  6. 제 5 항에 있어서, 6. The method of claim 5,
    외부 클럭을 상기 내부 클럭으로 변환하여 상기 X-어드레스 래치부, 상기 Y-어드레스 래치부 및 상기 프리차지 어드레스 래치부에 전송하는 클럭 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. The converts the external clock to the internal clock X- address latch portion, an address of the semiconductor memory device characterized in that it further comprises a clock buffer for transmission to the Y- address latch section and the pre-charge address latch section input circuit .
  7. 제 5 항에 있어서, 6. The method of claim 5,
    칩 외부로부터 어드레스를 받아들여 일시 저장한 후 상기 X-어드레스 래치 부, 상기 Y-어드레스 래치부 및 상기 프리차지 어드레스 래치부에 전송하는 어드레스 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. Then takes in the address from the external chip temporarily storing addresses of the semiconductor memory device characterized in that it further comprises an address buffer for transmission to said address latch unit X-, Y- the address latch section and the pre-charge address latch unit The input circuit.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, A method according to any one of claims 5 to 7,
    상기 어드레스 버퍼로부터 상기 X-어드레스 래치부, 상기 Y-어드레스 래치부 및 상기 프리차지 어드레스 래치부에 전송되는 어드레스에 대해 X-어드레스 또는 Y-어드레스 또는 프리차지 어드레스 래치부를 정의하는 커맨드를 출력하여 상기 X-어드레스 래치부 또는 상기 Y-어드레스 래치부 또는 상기 프리차지 어드레스 래치부에 각각 전달하는 커맨드 디코더를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로. The output from the address buffer to the address latch part X-, Y- said address latch unit and a command defining X- Y- address or addresses or the precharge address latch part for the address transmitted to the address latch unit the precharge X- address latch portion or the address input circuit of the semiconductor memory device, characterized in that further comprising a command decoder to pass respectively in the Y- address latch portion or the pre-charge address latch unit.
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