KR100635717B1 - 전력변환설비용 위상 동기 루프 - Google Patents

전력변환설비용 위상 동기 루프 Download PDF

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Abstract

이 발명은 불평형 현상발생시 주로 문제가 되는 0상 성분(Zero-Sequence)을 제거하여 고속 응답특성에 전혀 영향을 주지않고 불평형 현상 발생시 PLL 알고리즘의 동작특성을 향상시킬 수 있으며, 불안정 현상의 요인이 될 수 있는 역상 성분은 기존 PLL의 PI 제어기 파라미터의 튜닝으로도 출력의 불안정 현상을 저감하도록 하는, 전력변환설비용 위상 동기 루프(PLL)에 관한 것으로서,
3상 교류(AC) 전력신호(Va, Vb, Vc)가 입력되면 각각 0상 성분(V0abc=(Va+Vb+Vc)/3)을 빼주기 위한 가산기와, 상기한 가산기로부터 입력되는 신호(Va',Vb',Vc')를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력하는 d-q 변환기와, PLL 출력(θPLL)을 이용하여 정현파 신호(sin(θPLL), cos(θPLL))를 생성하여 출력하는 정현파 생성기와, 상기한 전압신호(Vds, Vqs)와 상기한 정현파 신호(sin(θPLL), cos(θPLL))를 각각 곱하여 출력하는 곱셈기와, 상기한 곱셈기로부터 입력되는 신호를 더하여 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))로서 출력하는 가산기와, Vqscosθ=Vds sinθ가 되도록 하여 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하는 PI 제어기와, 상기한 PI 제어기로부터 입력되는 신호의 이득을 조정하는 이득조정기와, 상기한 이득조정기로부터 입력되는 신호를 적분하여 출력하는 적분기를 포함하여 이루어진다.
위상동기루프, 가산기, PI 제어기, 적분기, 이득조정기, PLL, 곱셈기

Description

전력변환설비용 위상 동기 루프{Phase Locked Loop}
도 1은 3상 평형 교류(AC) 계통 전압의 순시치를 벡터로 나타낸 도면이다.
도 2는 정지좌표에서의 d-q 변환을 나타낸 도면이다.
도 3은 회전좌표에서의 d-q 변환을 나타낸 도면이다.
도 4는 Vqscosθ=Vds sinθ이면 d축이 계통전압 V와 평행인 모습을 보여주는 도면이다.
도 5는 종래의 표준적인 위상 동기 루프(PLL)의 구성도이다.
도 6은 종래의 표준적인 위상 동기 루프(PLL)이 전력변환설비에 적용되어 있는 모습을 나나탠 도면이다.
도 7은 3상 불평형 교류(AC) 파형을 평형성분으로 변환시킨 것을 나타낸 도면이다.
도 8은 3상 불평형 교류(AC) 파형을 벡터 구성을 나타낸 도면이다.
도 9는 이 발명의 일실시예에 따른 전력변환설비용 위상 동기 루프(PLL)의 구성도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : d-q 변환기 2, 4 : 곱셈기
3 : 가산기 5 : 사인생성기
6 : PI 제어기 7 : 코사인생성기
8 : 이득 조정기 9 : 적분기
이 발명은 위상 동기 루프(PLL) 분야에 관한 것으로서, 좀더 세부적으로 말하자면 불평형 현상발생시 주로 문제가 되는 0상 성분(Zero-Sequence)을 제거하여 고속 응답특성에 전혀 영향을 주지않고 불평형 현상 발생시 PLL 알고리즘의 동작특성을 향상시킬 수 있으며, 불안정 현상의 요인이 될 수 있는 역상 성분은 기존 PLL의 PI 제어기 파라미터의 튜닝으로도 출력의 불안정 현상을 저감하도록 하는, 전력변환설비용 위상 동기 루프(PLL)를 제공하는 데 있다.
FACTS(Flexible AC Transmission System) 및 HVDC(High Voltage Direct Current system)와 같은 전력변환설비에서는, 컨버터(인버터)와 같은 전력변환장치의 점호각을 적절히 제어하기 위한 기준 정보가 있어야 하기 때문에 3상 평형 교류(AC) 전력계통의 동기 위상 정보가 필요하다.
이를 위하여 기본적으로 2가지 방향의 접근방법이 있다.
첫번째 방법은 동기 발전기로부터 직접 주파수를 측정하는 방법이다. 그러나, 이 방법은 교류(AC) 계통에서 사고가 발생할 때 동기기의 속도가 동요하게 되므로 주파수 입력신호가 왜곡되어 컨버터의 점호각 제어가 불안정하게 될 수 있다.
두번째 방법은 교류(AC) 계통 파형으로부터 주파수를 측정하는 방법이다. 이 방법을 위하여 도 5에 도시되어 있는 바와 같은 알고리즘적 구성을 갖는 위상 동기 루프(Phase Locked Loop, PLL)가 사용된다. 이를 도 1 내지 도 4를 참조로 하여 구체적으로 설명하면 다음과 같다.
도 1은 3상 평형 교류(AC) 계통 전압의 순시치를 벡터로 나타낸 도면이다. 도 1에 도시되어 있는 바와 같은 3상 평형 교류(AC) 계통 전압은 다음의 식 (1)을 이용하여 도 2에 도시되어 있는 바와 같은 d-q 정지좌표로 변환할 수가 있고, 또한 다음의 식 (2)를 이용하여 도 3에 도시되어 있는 바와 같은 d-q 회전좌표로 변환할 수 있다.
Figure 112004049770678-pat00001
이때, 도 4에 도시되어 있는 바와 같이 Vqscosθ=Vds sinθ이면 d축이 계통전압 V와 평행하다고 볼 수 있으므로 계통 동기 위상 θ를 구할 수 있다.
이것을 알고리즘적으로 표현한 것이 도 5의 위상 동기 루프(PLL)이다. 도 5는 종래의 표준적인 위상 동기 루프(PLL)의 구성도이다.
도 5에 도시되어 있는 바와 같이 종래의 표준적인 위상 동기 루프(PLL)의 구성은, 3상 교류(AC) 전력신호(Va, Vb, Vc)가 입력되면 이를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력하는 d-q 변환기(1)와, PLL 출력(θPLL)을 이용하여 정현파 신호(sin(θPLL), cos(θPLL))를 생성하여 출력하는 사인생성기(5) 및 코사인 생성기(7)와, 상기한 전압신호(Vds, Vqs)와 상기한 정현파 신호(sin(θPLL), cos(θ PLL))를 각각 곱하여 출력하는 제1 곱셈기(2) 및 제2 곱셈기(4)와, 상기한 제1 곱셈기(2) 및 제2 곱셈기(4)로부터 입력되는 신호를 더하여 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))로서 출력하는 가산기(3)와, Vqscosθ=V ds sinθ가 되도록 하여 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하는 PI 제어기(6)와, 상기한 PI 제어기(6)로부터 입력되는 신호의 이득을 조정하는 이득조정기(8)와, 상기한 이득조정기(8)로부터 입력되는 신호를 적분하여 출력하는 적분기(9)를 포함하여 이루어진다.
상기한 구성에 의한 종래의 표준적인 위상 동기 루프(PLL)는 작용은 다음과 같다.
3상 교류(AC) 전력신호(Va, Vb, Vc)가 입력되면, d-q 변환기(1)는 이를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력한다.
한편, 위상동기루프(PLL)의 출력신호인 PLL 출력(θPLL)은 전단으로 피드백되는데, PLL 출력(θPLL)이 피드백되는 과정에서 사인생성기(5)를 통하면서 sin(θPLL)이 되고 코사인생성기(7)를 통하면서 cos(θPLL)이 된다.
상기한 신호(sin(θPLL), cos(θPLL))는 각각 제1 곱셈기(2)를 통하면서 전압신호(Vds)와 곱해져서 sin(θPLL)이 되고, 제2 곱셈기(4)를 통하면서 전압신호(Vqs )와 곱해져서 Vqscos(θPLL)이 된다.
이 값들은 가산기(3)를 거치면서 -Vdssin(θPLL)+Vqscos(θPLL)의 PLL 출력오차(PLLerr)가 되어 PI 제어기(6)로 출력된다.
PI 제어기(6)에서는 Vqscosθ=Vds sinθ가 되도록 함으로써 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하여, PLL 출력(θ)이 입력 위상(θ)과 같아져서 동기가 되도록 한다.
이와 같이 도 5에 도시되어 있는 위상 동기 루프(PLL)의 알고리즘은 간단하면서도 매우 효과적인 방법이므로 도 6에 도시되어 있는 바와 같이 FACTS(Flexible AC Transmission System) 및 HVDC(High Voltage Direct Current system)와 같은 전력변환설비에 표준적으로 적용되고 있다.
이와 같이 FACTS 및 HVDC와 같이 3상 평형 교류(AC) 전력계통에 적용되는 전력제어용 전력변환설비인 인버터의 경우, 인버터의 점호각을 제어하기 위한 기준 주파수를 얻기 위해서 위상 동기 루프(PLL)을 사용한다.
상기한 위상 동기 루프(PLL)는 FACTS 및 HVDC와 같은 전력변환설비의 점호각 제어를 위한 기본 주파수 정보를 제공하므로, 전력변환설비의 안정성과 성능에 큰 영향을 주게 된다.
따라서 위상 동기 루프(PLL)은 전력변환 설비의 안정성과 성능에 크게 영향을 미치게 되므로, 정확한 응답특성은 물론, 고속으로 동작해야 하며, 정확한 기준 동기 위상 정보를 제공할수 있어야 한다. 이에따라 위상 동기 루프(PLL)는 간단한 구성이 필수적이며, 이를 위해 위상 동기 루프(PLL)에 대한 많은 연구가 진행되고 있으며 그 결과 표준적인 위상 동기 루프(PLL)의 알고리즘이 개발되어 있다.
그러나 기존의 위상 동기 루프(PLL)의 경우, 위상 동기 루프(PLL) 알고리즘의 입력신호에 교류(AC) 계통의 불평형으로 인한 0상 성분(Zero-Sequence)와 역상 성분(Negative Sequence)가 존재하기 때문에, 교류(AC) 전력계통에 불평형 현상이 발생할 때나 왜곡된 계통 파형이 발생할 때 출력에 불안정 현상이 발생하는 취약한 단점이 있다.
즉, 위상 동기 루프(PLL)은 FACTS 및 HVDC등의 전력변환설비의 제어에 널리 사용되는 일반적인 알고리즘이지만, 불평형 교류(AC) 계통 파형의 유입시 위상 동기 루프(PLL)의 입력 신호에 0상 성분(Zero-Sequence)과 역상 성분(Negative Sequence)이 존재하기 때문에 과도적인 불안정 현상이 발생하는 단점이 있다.
따라서 위상 동기 루프(PLL)의 계산속도에는 영향을 미치지 않고 효과적으로 불평형시 불안정을 해소하는 방법이 필요하다.
이를 위해서 위상 동기 루프(PLL)의 입력단에 0상 성분(Zero-Sequence)과 역상 성분(Negative Sequence)을 제거하고 정상 성분(Positive Sequence)만 입력하는 방법이 있다.
그러나 이러한 방법은, 정상성분의 검출을 위한 부가적인 알고리즘이 필요하고, 페이즈 쉬프터(Phase shifter) 등과 같은 120도 위상이동 요소를 만들기 위한 시간지연요소를 필요로 하는 문제점이 있다.
본 발명의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 불평형 현상발생시 주로 문제가 되는 0상 성분(Zero-Sequence)을 제거하여 고속 응답특성에 전혀 영향을 주지않고 불평형 현상 발생시 PLL 알고리즘의 동작특성을 향상시킬 수 있으며, 불안정 현상의 요인이 될 수 있는 역상 성분은 기존 PLL의 PI 제어기 파라미터의 튜닝으로도 출력의 불안정 현상을 저감하도록 하는, 전력변환설비용 위상 동기 루프(PLL)를 제공하는 데 있다.
본 발명은 AC 전력계통에서의 1선 또는 2선 지락과 같은 고장 발생시 발생되는 불평형 AC 파형에 대하여 0상 성분을 제거한 신호를 위상 동기 루프(PLL) 알고리즘의 입력신호로 사용하므로 위상 동기 루프(PLL) 알고리즘의 계산속도에 전혀 영향을 미치지 않고 성능을 개선하였다.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 3상 교류(AC) 전력신호(Va, Vb, Vc)가 입력되면 각각 0상 성분(V0abc=(Va+Vb+Vc)/3)을 빼주기 위한 가산기와, 상기한 가산기로부터 입력되는 신호(Va',Vb',Vc')를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력하는 d-q 변환기와, PLL 출력(θPLL)을 이용하여 정현파 신호(sin(θPLL), cos(θPLL))를 생성하여 출력하는 정현파 생성기와, 상기한 전압신호(Vds, Vqs)와 상기한 정현파 신호(sin(θPLL), cos(θPLL))를 각각 곱하여 출력하는 곱셈기와, 상기한 곱셈기로부터 입력되는 신호를 더하여 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))로서 출력하는 가산기와, Vqscosθ=Vds sinθ가 되도록 하여 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하는 PI 제어기와, 상기한 PI 제어기로부터 입력되는 신호의 이득을 조정하는 이득조정기와, 상기한 이득조정기로부터 입력되는 신호를 적분하여 출력하는 적분기를 포함하여 이루어진다.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 이 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 동작상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.
도 9는 이 발명의 일실시예에 따른 전력변환설비용 위상 동기 루프(PLL)의 구성도이다. 도 9에 도시되어 있는 바와 같이, 이 발명의 일실시예에 따른 전력변환설비용 위상 동기 루프의 구성은, 3상 교류(AC) 전력신호(Va, Vb, Vc)가 입력되면 각각 0상 성분(V0abc=(Va+Vb+Vc)/3)을 빼주기 위한 가산기(11, 12, 13)와, 상기한 가산기(11, 12, 13)로부터 입력되는 신호(Va',Vb',Vc')를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력하는 d-q 변환기(1)와, PLL 출력(θPLL)을 이용하여 정현파 신호(sin(θPLL), cos(θPLL))를 생성하여 출력하는 사인생성기(5) 및 코사인 생성기(7)와, 상기한 전압신호(Vds, Vqs)와 상기한 정현파 신호(sin(θPLL), cos(θPLL))를 각각 곱하여 출력하는 제1 곱셈기(2) 및 제2 곱셈기(4)와, 상기한 제1 곱셈기(2) 및 제2 곱셈기(4)로부터 입력되는 신호를 더하여 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))로서 출력하는 가산기(3)와, Vqscosθ=Vds sinθ가 되도록 하여 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하는 PI 제어기(6)와, 상기한 PI 제어기(6)로부터 입력되는 신호의 이득을 조정하는 이득조정기(8)와, 상기한 이득조정기(8)로부터 입력되는 신호를 적분하여 출력하는 적분기(9)를 포함하여 이루어진다.
상기한 구성에 의한, 이 발명의 일실시예에 따른 전력변환설비용 위상 동기 루프(PLL)의 작용은 다음과 같다.
이 발명은 FACTS(Flexible AC Transmission System) 및 HVDC(High Voltage Direct Current system)와 같이 AC 전력계통에 연계된 전력변환설비의 제어에 이용하는 AC 계통에 대한 동기 위상 측정방법인 위상 동기 루프(PLL) 알고리즘의 개선에 관한 것이다.
전력계통에서 표준으로 사용하고 있는 동기 위상 검출 알고리즘인 위상 동기 루프(PLL)의 경우 교류(AC) 계통의 불평형 발생시 PLL 입력 신호에 0상 성분(Zero-Sequence)과 역상 성분(Negative Sequence)의 존재로 인하여 과도적인 불안정 현상이 나타난다. 상기한 0상 성분과 역상 성분중에서 주요 불안정 요인은 0상 성분이다.
이러한 불안정 현상은 위상 동기 루프(PLL)의 PI 제어기에 의해서 점차 해소되지만, 입력신호에서 0상 성분을 미리 제거하게 되면 불안정 현상이 매우 크게 감소 되어 PLL의 응답특성이 크게 개선된다.
상기한 0상 성분의 제거는 각 입력(Va, Vb, Vc)에서 Vabc=(Va+Vb+Vc)/3 를 빼주기만 하면 되므로 위상 동기 루프(PLL)에 부가적인 요소, 특히 페이즈 시프트와 같은 시간 지연요소가 필요 없다. 따라서 매우 간단하게 효과적인 위상 동기 루프(PLL)의 성능개선이 가능하다.
본 발명의 이론적 근거를 좀더 구체적으로 설명하면 다음과 같다.
도 7에 도시되어 있는 바와 같이 3상 AC 불평형 파형은, 정상성분(Vb1, Vc1)과 역상성분(Vb2, Vc2)과 0상성분(Vb0)의 3상 평형 벡터성분으로 해석할 수 있다.
따라서, 도 8에 도시되어 있는 바와 같이 불평형 현상에 의한 파형(Va, Vb, Vc)은 다음의 수식(3)과 같이 정상분과 역상분 및 0상분의 벡터합으로 나타낼 수가 있다.
Va=Va1+Va2+Va0
Vb=Vb1+Vb2+Vb0 = a2Va1 + aVa2 + Va0
Vc=Vc1+Vc2+Vc0 = aVa1 + a2Va2 + Va0 (3)
여기에서, Va1은 A상 정상분, Va2은 A상 역상분, Va0은 A상 영상분, a=ej120°, a=e-j120°이다.
상기한 수식(3)을 행렬형태로 나타내면 다음의 식(4)와 같다.
Figure 112006046505493-pat00011
(4)
상기한 식(4)는 역행렬로 만들수 있으므로 A상에 대한 정상분, 역상분, 영상분의 형태는 다음의 식(5)와 같다.
Figure 112006046505493-pat00012
(5)
상기한 식(4) 및 식(5)에서 a2는 a2를 의미하는 것으로, 문서작성기의 수식표현의 한계로 상기한 바와 같이 수식상에서 표시되었다.
이와 같은 수식들을 고려하여 볼 때, 불평형 파형(Va, Vb, Vc)에서 V0abc=(Va+Vb+Vc)/3를 빼주기만하여도 불평형 파형(Va, Vb, Vc)에서 0상성분(V0abc)을 제거할 수 있다.
이를 위한 본 발명의 구성은 도 7에 나타나 있는데, 도 7에 도시되어 있는 바와 같이 기존의 PLL의 입력신호(Va, Vb, Vc)에서 0상 성분(V0abc=(Va+Vb+Vc)/3)을 가산기(11, 12, 13)에서 각각 빼줌으로써 0상 성분이 포함되지 않은 신호(Va',Vb',Vc')가 d-q 변환기(1)로 유입되게 된다.
0상 성분이 포함되지 않은 신호(Va',Vb',Vc')가 입력되면, d-q 변환기(1)는 이를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력한다.
한편, 위상동기루프(PLL)의 출력신호인 PLL 출력(θPLL)은 전단으로 피드백되는데, PLL 출력(θPLL)이 피드백되는 과정에서 사인생성기(5)를 통하면서 sin(θPLL)이 되고 코사인생성기(7)를 통하면서 cos(θPLL)이 된다.
상기한 신호(sin(θPLL), cos(θPLL))는 각각 제1 곱셈기(2)를 통하면서 전압신호(Vds)와 곱해져서 sin(θPLL)이 되고, 제2 곱셈기(4)를 통하면서 전압신호(Vqs )와 곱해져서 Vqscos(θPLL)이 된다.
이 값들은 가산기(3)를 거치면서 -Vdssin(θPLL)+Vqscos(θPLL)의 PLL 출력오차(PLLerr)가 되어 PI 제어기(6)로 출력된다.
PI 제어기(6)에서는 Vqscosθ=Vds sinθ가 되도록 함으로써 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하여, PLL 출력(θ)이 입력 위상(θ)과 같아져서 동기가 되도록 한다.
이에 따라, AC 불평형 현상의 발생시 가장 문제가 되는 0상 성분((Va+Vb+Vc)/3)을 미리 빼줌으로써 위상 동기 루프(PLL)의 응답특성 및 성능은 크게 향상 및 개선된다.
또 다른 불안정 요소인 역상 성분(Negative Sequence)의 경우에, 불평형 현상 발생시 크게 나타나지 않으므로 불평형 현상에서 주요 요인으로 작용하지 않으며, 위상 동기 루프(PLL)의 알고리즘의 PI 제어기 파라미터의 적절한 선택으로도 충분히 대응할수 있다.
위에서 설명한 바와 같이, 위상 동기 루프(PLL)는 FACTS 및 HVDC와 같은 전력변환설비의 점호각제어를 위해 필수적인 기본 주파수를 측정하는 알고리즘이다. 위상 동기 루프(PLL)의 알고리즘의 출력에 오차가 있으면 전력변환설비의 점호각 제어를 정확히 할수 없으므로 전체적인 전력변환설비의 안정성과 성능에 큰 영향을 주게 된다. 따라서 간단하면서도 고속의 응답특성을 가져야 하므로 정확한 결과를 얻을수 있는 위상 동기 루프(PLL)의 알고리즘이 매우 중요하다. 본 발명은 기존의 위상 동기 루프(PLL)의 알고리즘의 고속 응답특성을 전혀 저감시키지 않고 별도의 부가 요소(시간지연 요소)없이 효과적으로 교류(AC) 계통의 불평형 현상 발생시 위상 동기 루프(PLL)의 알고리즘의 응답 특성을 향상시킬 수가 있다.
이상의 실시예에서 살펴 본 바와 같이 이 발명은, 불평형 현상발생시 주로 문제가 되는 0상 성분(Zero-Sequence)을 제거하여 고속 응답특성에 전혀 영향을 주지않고 불평형 현상 발생시 PLL 알고리즘의 동작특성을 향상시킬 수 있으며, 불안정 현상의 요인이 될 수 있는 역상 성분은 기존 PLL의 PI 제어기 파라미터의 튜닝으로도 출력의 불안정 현상을 저감하도록 하는, 효과를 갖는다.

Claims (2)

  1. 3상 교류(AC) 전력신호(Va, Vb, Vc)가 입력되면 각각 0상 성분(V0abc=(Va+Vb+Vc)/3)을 빼주기 위한 가산기와,
    상기한 가산기로부터 입력되는 신호(Va',Vb',Vc')를 d-q 변환하여 전압신호(Vds, Vqs)로서 출력하는 d-q 변환기와,
    PLL 출력(θPLL)을 이용하여 정현파 신호(sin(θPLL), cos(θPLL))를 생성하여 출력하는 정현파 생성기와,
    상기한 전압신호(Vds, Vqs)와 상기한 정현파 신호(sin(θPLL), cos(θPLL))를 각각 곱하여 출력하는 곱셈기와,
    상기한 곱셈기로부터 입력되는 신호를 더하여 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))로서 출력하는 가산기와,
    Vqscosθ=Vds sinθ가 되도록 하여 상기한 PLL 출력오차(PLLerr=-Vdssin(θPLL)+Vqscos(θPLL))가 0이 되도록 하는 PI 제어기와,
    상기한 PI 제어기(6)로부터 입력되는 신호의 이득을 조정하는 이득조정기와,
    상기한 이득조정기(8)로부터 입력되는 신호를 적분하여 출력하는 적분기를 포함하여 이루어지는 것을 특징으로 하는 전력변환설비용 위상 동기 루프.
  2. 제 1항에 있어서,
    상기한 0상 성분으로서 (Va+Vb+Vc)/3)을 빼주며, 역상 성분(Negative Sequence)의 경우에 위상 동기 루프(PLL)의 알고리즘의 PI 제어기 파라미터를 이용하는 것을 특징으로 하는 전력변환설비용 위상 동기 루프.
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