KR100620812B1 - Semiconductor device having termination circuit line formed by wafer-level redistribution process - Google Patents

Semiconductor device having termination circuit line formed by wafer-level redistribution process Download PDF

Info

Publication number
KR100620812B1
KR100620812B1 KR1020050072386A KR20050072386A KR100620812B1 KR 100620812 B1 KR100620812 B1 KR 100620812B1 KR 1020050072386 A KR1020050072386 A KR 1020050072386A KR 20050072386 A KR20050072386 A KR 20050072386A KR 100620812 B1 KR100620812 B1 KR 100620812B1
Authority
KR
South Korea
Prior art keywords
termination circuit
semiconductor
circuit line
layer
pattern
Prior art date
Application number
KR1020050072386A
Other languages
Korean (ko)
Inventor
이종주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050072386A priority Critical patent/KR100620812B1/en
Application granted granted Critical
Publication of KR100620812B1 publication Critical patent/KR100620812B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228Resistive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225Shielding layers formed together with wiring layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Abstract

본 발명은 고속 디지털 반도체 소자에 관한 것으로, 반도체 기판 내에 저항과 인덕터를 갖는 터미네이션 회로선을 형성할 경우 공정 변화에 따른 시그널 인테그리티(signal integrity)가 나빠지고 반도체 소자의 크기가 증가하고 기생 캐패시턴스의 증가로 인한 터미네이션 회로선의 장점을 상쇄시키는 문제점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed digital semiconductor device. In the case of forming a termination circuit line having a resistor and an inductor in a semiconductor substrate, signal integrity is worsened due to process changes, the size of the semiconductor device is increased, and the parasitic capacitance is increased. There is a problem to cancel the advantage of the termination circuit due to.
이와 같은 문제점을 해결하기 위해서, 본 발명은 웨이퍼 레벨 재배선 공정으로 활성면에 형성된 다층의 유전체층 사이에 적어도 한 층 이상의 터미네이션 회로선이 형성된 반도체 소자를 제공한다.In order to solve such a problem, the present invention provides a semiconductor device in which at least one or more termination circuit lines are formed between multiple dielectric layers formed on an active surface by a wafer level redistribution process.
본 발명의 구조를 따르면 터미네이션 회로선이 반도체 기판의 활성면 전면을 이용하여 웨이퍼 레벨 재배선 공정으로 형성할 수 있기 때문에, 영역에 대한 문제가 거의 없으므로 요구되는 저항값과 인덕턴스값을 쉽게 구현할 수 있다. 터미네이션 회로선은 사진 공정에 기초하여 형성되기 때문에, 그 단면적과 길이를 매우 정확하게 제어하는 것이 가능하고, 금속에 따른 전도도의 변화도 일정한 값을 유지하도록 할 수 있어 공정 변화 등에 의한 저항값과 인덕턴스값의 변화를 최소화할 수 있다.According to the structure of the present invention, since the termination circuit line can be formed by the wafer level redistribution process using the entire active surface of the semiconductor substrate, there is almost no problem with the region, so that the required resistance value and inductance value can be easily realized. . Since the termination circuit line is formed based on the photographic process, it is possible to control the cross-sectional area and length very precisely, and the change of conductivity according to the metal can be maintained at a constant value, so that the resistance value and the inductance value due to the process change etc. Change can be minimized.
또한 공정에 따른 변화가 거의 없는 터미네이션 회로값을 형성할 수 있기 때문에, 우수한 시그널 인테그리티의 확보가 가능하다. 아울러 터미네이션 회로선은 저유전율의 두꺼운 유전체층 위에 형성되기 때문에, 터미네이션 회로선이 가지는 기생 캐패시턴스를 최소화할 수 있어 우수한 시그널 인테그리티 확보에 보다 유리 하다.In addition, it is possible to form a termination circuit value with little change according to the process, thereby ensuring excellent signal integrity. In addition, since the termination circuit line is formed on a thick dielectric layer of low dielectric constant, the parasitic capacitance of the termination circuit line can be minimized, which is more advantageous for securing excellent signal integrity.
터미네이션(termination), 웨이퍼 레벨 공정(wafer-level process), 인피덕스 매칭(impedance matching), 시그널 인테그리티(signal integrity), 신호 반사, 고주파, 디지털 Termination, Wafer-Level Process, Inductance Matching, Signal Integrity, Signal Reflection, High Frequency, Digital

Description

웨이퍼 레벨 재배선으로 형성된 터미네이션 회로선을 갖는 반도체 소자{Semiconductor device having termination circuit line formed by wafer-level redistribution process}Semiconductor device having termination circuit line formed by wafer-level redistribution process
도 1 및 도 2는 종래기술에 따른 반도체 소자 내부의 입출력 회로 영역에 형성된 터미네이션 회로선을 보여주는 회로도들이다.1 and 2 are circuit diagrams illustrating a termination circuit line formed in an input / output circuit region inside a semiconductor device according to the related art.
도 3은 도 1 및 도 2의 터미네이션 회로에 의한 입력임피던스의 주파수특성을 보여주는 그래프이다.3 is a graph showing the frequency characteristics of the input impedance by the termination circuit of FIGS.
도 4는 본 발명의 실시예에 따른 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자를 보여주는 평면도이다.4 is a plan view illustrating a semiconductor device having a termination circuit line formed by a wafer level redistribution process according to an embodiment of the present invention.
도 5는 본 발명의 실시예에 따른 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자를 보여주는 단면도이다.5 is a cross-sectional view illustrating a semiconductor device having a termination circuit line formed by a wafer level redistribution process according to an embodiment of the present invention.
도 6은 도 5의 터미네이션 회로의 개략적인 회로도이다.6 is a schematic circuit diagram of the termination circuit of FIG. 5.
도 7은 도 5의 터미네이션 회로가 터미네이션 제어 스위치에 연결된 상태를 보여주는 개략적인 회로도이다.FIG. 7 is a schematic circuit diagram illustrating a state in which the termination circuit of FIG. 5 is connected to a termination control switch.
도 8은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자를 보여주는 단면도이다.8 is a cross-sectional view illustrating a semiconductor device having a termination circuit line formed by a wafer level redistribution process according to another exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
30 : 반도체 기판 32 : 활성면30 semiconductor substrate 32 active surface
34 : 비활성층 41 : 전원 패턴34: inactive layer 41: power pattern
41a, 41b : 전원 패드 43 : 연결 패드41a, 41b: power pad 43: connection pad
44 : 접지 패턴 45 : 접지 패드44: ground pattern 45: ground pad
46a, 46b : 신호 패드 48 : 제어 스위치46a, 46b: signal pad 48: control switch
49 : 제어 스위치 패드 50 : 칩 패드49: control switch pad 50: chip pad
60, 80 : 유전체층 72 : 저항(ESR)60, 80: dielectric layer 72: resistance (ESR)
74 : 인덕터(L) 100 : 반도체 소자74: inductor (L) 100: semiconductor device
본 발명은 고속 디지털 반도체 소자에 관한 것으로, 더욱 상세하게는 활성면에 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자에 관한 것이다.The present invention relates to a high-speed digital semiconductor device, and more particularly to a semiconductor device having a termination circuit line formed on the active surface by a wafer level redistribution process.
최근 디지털 기기의 급속한 발전으로 고속 디지털 반도체 소자의 디지털 신호 속도가 이미 수 기가(Giga)bps에 이루고 있다. 이러한 고속 디지털 신호/데이터 링크에서는 드라이버(driver)와 채널(channel), 채널과 리시버(receiver) 사이에서와 같은 곳에서 임피던스 미스-메칭(impedance mis-matching)으로 인한 고속신호의 반사 현상이 심각한 신호의 왜곡으로 이어져 BER(Bit Error Rate)이 증가하는 문제가 있다.With the recent rapid development of digital devices, the digital signal speed of high-speed digital semiconductor devices has already reached several gigabits (bps). In such high-speed digital signals / data links, signals with high reflection of high-speed signals due to impedance mis-matching, such as between a driver and a channel, a channel, and a receiver, are severe. There is a problem that leads to distortion of the bit error rate (BER) increases.
이와 같은 문제점을 해소하기 위한 방안으로 반도체 소자에 터미네이션 회로(termination circuit)를 형성하는 방법이 제시되었다. 터미네이션 회로(15)를 구현하기 위한 일반적인 방법 중의 하나가, 도 1에 도시된 바와 같이, 채널을 구성하고 있는 전송선의 특성임피던스에 메칭되는 값을 가지는 저항(14)을 입/출력 단자(13)에 연결하는 것이다.In order to solve such a problem, a method of forming a termination circuit in a semiconductor device has been proposed. One of the general methods for implementing the termination circuit 15 is, as shown in Figure 1, the input / output terminal 13 to the resistor 14 having a value matched to the characteristic impedance of the transmission line constituting the channel To connect.
최근에 와서는 인쇄회로기판, 플렉시블 케이블(flexible cable) 등의 유전매질 상에 구현되는 전송선과 같은 주파수 의존 송신(frequence dependent transmission) 특성 및 반도체 소자의 신호 단자의 입력 캐패시턴스(input capacitance)에 의한 고속신호왜곡을 보상하는 방법으로, 도 2에 도시된 바와 같은, 등가 회로(equalization circuit)의 채용이 시도되고 있다.Recently, high-speed due to frequency dependent transmission characteristics such as transmission lines implemented on dielectric media such as printed circuit boards and flexible cables, and input capacitance of signal terminals of semiconductor devices As a method of compensating for signal distortion, the adoption of an equalization circuit, as shown in FIG. 2, has been attempted.
등가 회로로 구현된 터미네이션 회로(25)는 입/출력 단자(23)에 저항(24)과 시리즈 인덕터(26; series inductor)가 연결된 수동 등가 회로(passive equalization circuit)의 채용이 효과적이다. 즉 터미네이션 회로(25)는 반도체 소자(20)에서 입출력을 형성하는 트랜지스터 등에 의한 입력 캐패시턴스(29)와 병렬로 구성되어 병렬 LC 공진(parallel LC resonance)을 일으키게 되는데, 인덕터(26)에 직렬로 연결된 저항(24)의 큰 저항값에 의해 낮은 Q-인자(factor)를 가지는 병렬공진회로가 형성되어 반도체 소자(20)의 속도에 부합되는 영역 중 고주파영역의 손실을 보상하는 영역에 공진주파수가 위치하여 넓은 주파수영역에서 고주파손실을 보상하는 효과를 가지게 된다.The termination circuit 25 implemented as an equivalent circuit is effective to employ a passive equalization circuit in which a resistor 24 and a series inductor 26 are connected to the input / output terminal 23. That is, the termination circuit 25 is configured in parallel with the input capacitance 29 by a transistor or the like which forms an input / output in the semiconductor device 20 to cause parallel LC resonance, which is connected in series with the inductor 26. The resonant frequency is located in the region compensating for the loss of the high frequency region among the regions corresponding to the speed of the semiconductor device 20 by forming a parallel resonance circuit having a low Q-factor by the large resistance value of the resistor 24. Therefore, it has an effect of compensating high frequency loss in a wide frequency range.
즉 도 3에 도시된 바와 같이, 터미네이션 회로가 없는 반도체 소자(1)에 비 해서 터미네이션 회로가 있는 반도체 소자(10, 20)에서 고주파손실을 보상하는 효과가 발생됨을 쉽게 알 수 있다. 그리고 도 1의 저항(14)만 연결된 터미네이션 회로(15)를 갖는 반도체 소자(10)에 비해서 도 2의 저항(24)과 인덕터(26)가 함께 연결된 터미네이션 회로(25)를 갖는 반도체 소자(20)가 고주파손실을 보상하는 효과가 더 크다는 것도 알 수 있다.That is, as shown in FIG. 3, it can be easily seen that the effect of compensating for high frequency loss occurs in the semiconductor devices 10 and 20 having the termination circuit as compared to the semiconductor device 1 having no termination circuit. In addition to the semiconductor device 10 having the termination circuit 15 connected only to the resistor 14 of FIG. 1, the semiconductor device 20 having the termination circuit 25 connected to the resistor 24 and the inductor 26 of FIG. 2 together. It can also be seen that) has a greater effect of compensating high frequency loss.
그런데 이와 같은 종래기술에 따른 터미네이션 회로(15, 25)는 반도체 소자 내부(12, 22)의 입출력 회로 영역에 위치하게 되는데, 다음과 같은 구현상에 문제점을 가지고 있다.However, the termination circuits 15 and 25 according to the related art are located in the input / output circuit area of the semiconductor devices 12 and 22, but there are problems in the following implementation.
터미네이션 회로의 저항은 폴리 실리콘(poly-silicon)으로 형성될 수 있다. 폴리 실리콘은 고저항성을 가지고 부피가 작은 장점이 있지만, 저항도(resistivity)가 공정에 따른 변화가 매우 커서 시그널 인테그리티(signal integrity)가 매우 나쁜 단점이 있다. 이러한 단점을 해소하기 위해서, 제어 스위치와 더불어 고저항들을 병렬로 조합하여 구현할 수 있지만, 이 경우 복잡한 터미네이션 회로가 요구되고, 터미네이션 회로의 추가에 따른 전력 소모 및 전원잡음이 증가하는 문제가 발생될 수 있다.The resistance of the termination circuit may be formed of poly-silicon. Polysilicon has the advantages of high resistance and small volume, but has a disadvantage in that signal integrity is very bad due to a large change in resistivity due to processes. In order to solve this disadvantage, high resistances can be combined in parallel with the control switch, but in this case, a complicated termination circuit is required, and power consumption and power noise increase due to the addition of the termination circuit can occur. have.
그리고 수 nH 수준의 인덕터를 반도체 소자 내에 구현하기 위해서는, 수mm의 길이를 갖는 회로층을 형성해야 하기 때문에, 반도체 소자의 크기가 커지는 문제가 발생될 수 있다. 반도체 소자 내부의 얇은 층간 유전체층들에 의해 인덕터 자체가 가지는 기생(parasitic) 캐패시턴스가 증가하여 터미네이션 회로의 장점을 상쇄시키는 문제점이 있다.In addition, in order to implement an inductor having a level of several nH in the semiconductor device, a circuit layer having a length of several mm must be formed, which may cause a problem that the size of the semiconductor device becomes large. There is a problem that the parasitic capacitance of the inductor itself increases due to the thin interlayer dielectric layers inside the semiconductor device, thereby canceling the advantage of the termination circuit.
따라서, 본 발명의 제 1 목적은 저항값과 인덕턴스값을 정밀하게 제어할 수 있는 터미네이션 회로선을 갖는 반도체 소자를 제공하는 데 있다.Accordingly, a first object of the present invention is to provide a semiconductor device having a termination circuit line capable of precisely controlling a resistance value and an inductance value.
본 발명의 제 2 목적은 반도체 소자에 인덕터를 형성하더라도 반도체 소자의 크기 증가를 최소화하고, 기생 캐패시턴스를 줄일 수 있는 터미네이션 회로선을 갖는 반도체 소자를 제공하는 데 있다.A second object of the present invention is to provide a semiconductor device having a termination circuit line capable of minimizing the increase in size of the semiconductor device and reducing parasitic capacitance even when an inductor is formed in the semiconductor device.
상기 목적을 달성하기 위하여, 본 발명은 웨이퍼 레벨 재배선 공정을 이용하여 반도체 기판의 활성면에 터미네이션이 필요한 입/출력 회로로 연결되는 신호 패턴과 전원 또는 접지 패턴을 연결하는 다수개의 터미네이션 회로선들을 갖는 반도체 소자를 제공한다.In order to achieve the above object, the present invention provides a plurality of termination circuit lines connecting a signal pattern and a power or ground pattern connected to an input / output circuit requiring termination on an active surface of a semiconductor substrate using a wafer level redistribution process. It provides a semiconductor device having.
즉 본 발명에 따른 반도체 소자는 전원/접지 패턴 및 신호 패턴을 포함하는 회로 배선층이 형성된 반도체 기판을 포함한다. 비활성층은 반도체 기판의 활성면을 덮는다. 제 1 유전체층은 비활성면을 덮는다. 터미네이션 회로선들은 제 1 유전층 위에 웨이퍼 레벨 재배선 공정을 이용하여 금속선으로 길게 형성되며, 제 1 유전체층과 비활성층을 관통하여 일단은 신호 패턴에 연결되고 타단은 전원/접지 패턴에 연결된다. 그리고 제 2 유전체층이 터미네이션 회로선을 덮어 외부 환경으로부터 보호한다.That is, the semiconductor device according to the present invention includes a semiconductor substrate on which a circuit wiring layer including a power supply / ground pattern and a signal pattern is formed. The inactive layer covers the active surface of the semiconductor substrate. The first dielectric layer covers the inactive surface. Termination circuit lines are elongated with a metal line using a wafer level redistribution process on the first dielectric layer, penetrating the first dielectric layer and the inactive layer, one end of which is connected to a signal pattern and the other end of which is connected to a power / ground pattern. The second dielectric layer covers the termination circuitry to protect it from the external environment.
본 발명에 따른 반도체 소자에 있어서, 터미네이션 회로선은 구불구불한 길(meander), 나선(spiral) 또는 솔레노이드(solenoid) 형태로 형성될 수 있다.In the semiconductor device according to the present invention, the termination circuit line may be formed in a meander, spiral or solenoid shape.
본 발명에 따른 반도체 소자에 있어서, 전원/접지 패턴은 활성면에 노출되는 전원/접지 패드들을 포함하고, 신호 패턴은 활성면에 노출되는 신호 패드들을 포함한다. 이때 전원/접지 패드들과 신호 패드들은 제 2 유전체층 밖으로 노출된다.In the semiconductor device according to the present invention, the power / ground pattern includes power / ground pads exposed on the active surface, and the signal pattern includes signal pads exposed on the active surface. The power / ground pads and signal pads are then exposed out of the second dielectric layer.
본 발명에 따른 반도체 소자에 있어서, 터미네이션 회로선들 중에는 일단은 신호 패드에 연결되고, 타단은 전원/접지 패드에 연결되는 적어도 하나 이상의 터미네이션 회로선이 포함되어 있다.In the semiconductor device according to the present invention, one or more termination circuit lines, one end of which is connected to a signal pad and the other end of which is connected to a power supply / grounding pad, are included in the termination circuit lines.
또는 터미네이션 회로선들 중에는 일단은 신호 패드에 연결되고, 타단은 전원/접지 패드 외측의 전원/접지 패턴 부분에 연결되는 적어도 하나 이상의 터미네이션 회로선이 포함되어 있다.Alternatively, at least one termination circuit line may be connected to one end of the termination circuit lines, and the other end of the termination circuit lines may be connected to a power / ground pattern portion outside the power / ground pad.
본 발명에 따른 반도체 소자에 있어서, 전원/접지 패턴은 터미네이션 회로선의 타단이 연결되며, 활성면에 노출된 연결 패드를 더 포함할 수 있다.In the semiconductor device according to the present invention, the power supply / grounding pattern may further include a connection pad connected to the other end of the termination circuit line and exposed to the active surface.
본 발명에 따른 반도체 소자에 있어서, 신호 패턴은 터미네이션 제어 스위치를 포함하며, 터미네이션 회로선들 중에는 일단이 제어 스위치의 단자에 연결되는 적어도 하나 이상의 터미네이션 회로선을 포함한다. 제어 스위치 단자는 활성면에 노출된 패드일 수 있다. 또는 제 1 유전체층과 비활성층을 관통하는 비아를 통하여 노출된 제어 스위치 단자에 터미네이션 회로선의 일단이 연결될 수 있다.In the semiconductor device according to the present invention, the signal pattern includes a termination control switch, and among the termination circuit lines, at least one termination circuit line, one end of which is connected to a terminal of the control switch. The control switch terminal may be a pad exposed on the active surface. Alternatively, one end of the termination circuit line may be connected to the exposed control switch terminal through the via passing through the first dielectric layer and the inactive layer.
그리고 본 발명에 따른 반도체 소자에 있어서, 제 1 유전체층은 적어도 수㎛ 두께로 형성될 수 있다.In the semiconductor device according to the present invention, the first dielectric layer may be formed to have a thickness of at least several μm.
본 발명은 또한 다층의 터미네이션 회로선을 포함하는 반도체 소자를 제공한다. 즉 반도체 소자는 내부에 전원 패턴, 접지 패턴, 신호 패턴을 포함하는 회로 배선층이 형성된 반도체 기판을 포함한다. 칩 패드들은 회로 배선층과 연결되어 반도체 기판의 상부면에 형성된 전원 패드, 접지 패드 및 신호 패드를 포함한다. 비활성층은 칩 패드들을 제외한 반도체 기판의 활성면을 덮는다. 다수의 유전체층은 칩 패드들이 노출되게 비활성층을 덮도록 형성된다. 그리고 터미네이션 회로선은 유전체층들 사이에 웨이퍼 레벨 재배선 공정을 이용하여 금속선으로 길게 형성되며, 일단은 신호 패드에 연결되고 타단은 전원 패턴 또는 접지 패턴에 연결된다.The invention also provides a semiconductor device comprising a multilayer termination circuit line. That is, the semiconductor device includes a semiconductor substrate having a circuit wiring layer including a power supply pattern, a ground pattern, and a signal pattern therein. The chip pads include a power pad, a ground pad, and a signal pad connected to the circuit wiring layer and formed on the upper surface of the semiconductor substrate. The inactive layer covers the active surface of the semiconductor substrate except for the chip pads. Multiple dielectric layers are formed to cover the inactive layer so that the chip pads are exposed. The termination circuit line is formed to be long by a metal line using a wafer level redistribution process between dielectric layers, one end of which is connected to a signal pad and the other end of which is connected to a power supply pattern or a ground pattern.
본 발명에 따른 반도체 소자에 있어서, 유전체층은 적어도 3층 이상으로 형성되며, 유전체층들 사이에 다층으로 터미네이션 회로선이 형성될 수 있다.In the semiconductor device according to the present invention, the dielectric layer is formed of at least three or more layers, and a termination circuit line may be formed in multiple layers between the dielectric layers.
그리고 본 발명에 따른 반도체 소자에 있어서, 안정적인 전원 공급과 노이즈 차폐효과를 향상시키기 위해서, 유전체층 사이에 적어도 한 층 이상이 접지층 또는 전원층으로 형성될 수 있다.In the semiconductor device according to the present invention, at least one or more layers may be formed as a ground layer or a power layer between dielectric layers in order to improve a stable power supply and noise shielding effect.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선(70a, 70b)을 갖는 반도체 소자(100)를 보여주는 평면도이다. 도 5는 본 발명의 실시예에 따른 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선(70a)을 갖는 반도체 소자(100)를 보여주는 단면도이다. 그리고 도 6은 도 4의 터미네이션 회로(70)의 개략적인 회로도이다.4 is a plan view illustrating a semiconductor device 100 having termination circuit lines 70a and 70b formed by a wafer level redistribution process according to an exemplary embodiment of the present invention. 5 is a cross-sectional view illustrating a semiconductor device 100 having a termination circuit line 70a formed by a wafer level redistribution process according to an embodiment of the present invention. 6 is a schematic circuit diagram of the termination circuit 70 of FIG.
도 4 내지 도 6을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 웨이퍼 레벨 재배선 공정을 이용하여 반도체 기판(30)의 활성면(32)에 다수개의 터미네이션 회로선(70a, 70b)이 형성된 구조를 갖는다. 즉 반도체 소자(100)는 전원/접지 패턴(41, 44) 및 신호 패턴(도시 안됨)을 포함하는 회로 배선층이 형성된 반도체 기판(30)과, 반도체 기판의 활성면(32)을 덮는 비활성층(34; passivation layer)과, 비활성층(34)을 덮는 제 1 유전체층(60)과, 제 1 유전체층(60) 위에 금속선으로 길게 형성되며 제 1 유전체층(60)과 비활성층(34)을 관통하여 일단은 신호 패턴에 연결되고 타단은 전원/접지 패턴(41, 44)에 연결되는 터미네이션 회로선(70a, 70b)과, 터미네이션 회로선(70a, 70b)을 덮는 제 2 유전체층(80)을 포함한다.4 to 6, the semiconductor device 100 according to the exemplary embodiment of the present invention uses a wafer level redistribution process to form a plurality of termination circuit lines 70a, which are formed on the active surface 32 of the semiconductor substrate 30. 70b) is formed. That is, the semiconductor device 100 may include a semiconductor substrate 30 having a circuit wiring layer including power supply / ground patterns 41 and 44 and a signal pattern (not shown), and an inactive layer covering the active surface 32 of the semiconductor substrate ( 34; a passivation layer, a first dielectric layer 60 covering the inactive layer 34, and a long metal line formed on the first dielectric layer 60, and passing through the first dielectric layer 60 and the inactive layer 34 once. And a second dielectric layer 80 covering the termination circuit lines 70a and 70b connected to the signal pattern and the other end connected to the power / ground patterns 41 and 44.
따라서 제 1 유전체층(60) 위에 길게 형성된 터미네이션 회로선(70a, 70b)은 저항(74)으로서의 기능과 더불어 낮은 Q인자의 인덕터 특성을 동시에 갖기 때문에, 별도의 저항이나 인덕터를 구현할 필요없이 저항(74)과 인덕터(72)가 직렬로 연결된 수동 등가 회로의 터미네이션 회로(70)를 구현할 수 있다. 그리고 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선(70a, 70b)의 저항값과 인덕턴스값은 공정에 따른 변화가 작아서 고속 시그널 인테그리티(high-speed signal integrity)를 확보할 수 있다.Therefore, since the termination circuit lines 70a and 70b formed on the first dielectric layer 60 have a function of the resistor 74 and a low Q factor inductor at the same time, the resistor 74 does not need to implement a separate resistor or inductor. ) And the inductor 72 may implement a termination circuit 70 of a passive equivalent circuit connected in series. In addition, the resistance value and the inductance value of the termination circuit lines 70a and 70b formed by the wafer level redistribution process are small according to the process, thereby ensuring high-speed signal integrity.
본 발명의 실시예에 따른 터미네이션 회로선(70a, 70b)을 갖는 반도체 소자(100)에 대해서 구체적으로 설명하면 다음과 같다.Hereinafter, the semiconductor device 100 having the termination circuit lines 70a and 70b according to the embodiment of the present invention will be described in detail.
반도체 소자(100)는 활성면(32)에 회로 배선층과 전기적으로 연결된 복수개의 칩 패드들(50)이 형성된 반도체 기판(30)과, 반도체 기판(30)의 내부의 회로 배 선층과 칩 패드(50)들을 보호하기 위한 비활성층(34)으로 구성된다. 칩 패드(50)는 보통 알루미늄(Al)으로 되어 있으며, 비활성층(34)은 산화막, 질화막 또는 그 조합으로 되어 있다.The semiconductor device 100 includes a semiconductor substrate 30 having a plurality of chip pads 50 electrically connected to a circuit wiring layer on an active surface 32, a circuit wiring layer and a chip pad inside the semiconductor substrate 30. 50 inert layer 34 for protecting them. The chip pad 50 is usually made of aluminum (Al), and the inactive layer 34 is made of an oxide film, a nitride film, or a combination thereof.
전원/접지 패턴(41, 44)은 활성면(32)에 노출되는 전원/접지 패드들(41a, 41b, 45)을 포함하고, 신호 패턴은 활성면(32)에 노출되는 신호 패드들(46a, 46b)을 포함한다. 이때 전원/접지 패드(41a, 41b, 45) 및 신호 패드들(46a, 46b)이 칩 패드(50)를 구성하며, 본 실시예에 개시된 바와 같이 활성면(32)에 일렬로 배열되게 형성될 수 있다.The power / ground patterns 41 and 44 include power / ground pads 41a, 41b, and 45 exposed to the active surface 32, and the signal pattern is signal pads 46a exposed to the active surface 32. , 46b). At this time, the power / grounding pads 41a, 41b, 45 and the signal pads 46a, 46b constitute the chip pad 50, and are formed to be arranged in a line on the active surface 32 as disclosed in this embodiment. Can be.
비활성층(34) 위에 터미네이션 회로선(70a, 70b)을 형성하기 위해서, 비활성층(34) 위에 칩 패드(50)가 노출되도록 제 1 유전체층(60)이 소정의 두께로 형성된다.In order to form the termination circuit lines 70a and 70b on the inactive layer 34, the first dielectric layer 60 is formed to a predetermined thickness so that the chip pad 50 is exposed on the inactive layer 34.
제 1 유전체층(60)은 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리벤즈옥사졸(polybenzoxazole; PBO), 에폭시(epoxy) 등과 같은 중합체 물질(polymer)로 이루어지며, 응력 완충과 전기 절연의 기능을 한다. 특히 제 1 유전체층(60)은 저유전율을 갖기 때문에, 터미네이션 회로선(70a, 70b)이 가질 수 있는 기생 캐패시턴스를 줄이는 역할도 담당한다. 기생 캐패시턴스를 줄이기 위해서, 최소한 제 1 유전체층(60)은 수㎛ 정도로 형성되며, 더 두껍게 형성할 수도 있다.The first dielectric layer 60 is made of a polymer such as polyimide, benzocyclobutene (BCB), polybenzoxazole (PBO), epoxy, and the like. It functions as electrical insulation. In particular, since the first dielectric layer 60 has a low dielectric constant, the first dielectric layer 60 also plays a role of reducing parasitic capacitance that the termination circuit lines 70a and 70b may have. In order to reduce the parasitic capacitance, at least the first dielectric layer 60 is formed on the order of several micrometers, and may be formed thicker.
제 1 유전체층(60)은 통상적인 스핀 코팅(spin coating) 방법 등에 의하여 형성될 수 있다. 제 1 유전체층(60)으로부터 칩 패드(50)를 노출시키는 방법은 통 상적인 사진 공정을 사용한다.The first dielectric layer 60 may be formed by a conventional spin coating method or the like. The method of exposing the chip pad 50 from the first dielectric layer 60 uses a conventional photographic process.
터미네이션 회로선(70a, 70b)은 제 1 유전체층(60) 위에 재배선 공정으로 금속선으로 길게 형성된 라인 저항들(74)을 사용하여 자체적으로 인덕터(72)를 갖는 고속 디지털 입/출력 회로의 터미네이션 회로(70)를 구현한다. 이때 필요한 저항값과 인덕턴스값은 사용되는 금속의 종류 및 디멘션(dimension)에 의해 저항값이 결정되고, 금속 라인 자체의 디멘션 및 길이와 모양에 의해 인덕턴스값이 정해지게 된다. 즉 터미네이션 회로선(70a, 70b)이 갖는 저항값은 ESR(Equivalent series resistance)값으로 볼 수 있다.Termination circuit lines 70a and 70b are termination circuits of high-speed digital input / output circuits having inductors 72 by themselves using line resistors 74 formed of metal lines elongated on the first dielectric layer 60 in a redistribution process. Implement 70. In this case, the resistance value and the inductance value required are determined by the type and dimension of the metal used, and the inductance value is determined by the dimension, length, and shape of the metal line itself. That is, the resistance value of the termination circuit lines 70a and 70b may be regarded as an equivalent series resistance (ESR) value.
특히 터미네이션 회로선(70a, 70b)은 활성면(32)의 전면에 형성할 수 있기 때문에, 형성할 영역에 대한 문제가 없으므로 요구되는 저항값과 인덕턴스값을 쉽게 구현할 수 있다. 터미네이션 회로선(70a, 70b)은 재배선용 금속으로 구현되기 때문에, 공정 변화 등에 의한 저항값과 인덕턴스값의 변화를 최소화시킬 수 있다.In particular, since the termination circuit lines 70a and 70b can be formed on the entire surface of the active surface 32, there is no problem about the area to be formed, so that the required resistance value and inductance value can be easily realized. Since the termination circuit lines 70a and 70b are made of metal for redistribution, changes in resistance and inductance due to process change can be minimized.
터미네이션 회로선(70a, 70b)은 터미네이션이 필요한 입/출력 회로(46)로 연결되는 신호 패드들(46a, 46b)이 전원 패턴(41)에 연결될 수 있도록 배선된다. 터미네이션 회로선(70a, 70b)의 형성 방법으로 전해도금(electroplating), 스퍼터링(sputtering), 이베포레이션(evaporation)과 같은 일반적인 박막 증착 방법이 사용되며, 사진 공정(photolithography)이 병행된다. 터미네이션 회로선(70a, 70b)은 길게 형성될 수 있도록 구불구불한 길(meander), 나선(spiral) 또는 솔레노이드(solenoid) 형태로 구현될 수 있으며, 이에 한정되는 것은 아니다.The termination circuit lines 70a and 70b are wired so that the signal pads 46a and 46b connected to the input / output circuit 46 requiring termination can be connected to the power supply pattern 41. As a method of forming the termination circuit lines 70a and 70b, general thin film deposition methods such as electroplating, sputtering, and evaporation are used, and photolithography is performed in parallel. The termination circuit lines 70a and 70b may be implemented in a meander, spiral or solenoid shape to be formed long, but are not limited thereto.
이때 터미네이션 회로선(70a, 70b)은 신호 패드(46b)와 전원 패드(41b)를 연 결하도록 구현되거나, 신호 패드(46a)와 전원 패드(41b)에서 이격된 전원 패턴(41) 부분에 연결되도록 구현될 수 있다.In this case, the termination circuit lines 70a and 70b are implemented to connect the signal pad 46b and the power pad 41b or are connected to portions of the power pattern 41 spaced apart from the signal pad 46a and the power pad 41b. May be implemented.
특히 후자의 경우, 터미네이션 회로선(70a)의 타단이 연결될 전원 패턴(41) 부분에 대응되는 활성면(32) 위에 전원 패턴(41)과 연결된 연결 패드(43)를 형성하여 연결하거나, 제 1 유전체층(60)과 비활성층(34)을 관통하는 비아(via)를 통하여 연결할 수 있다. 본 실시예에서는 연결 패드(43)가 형성된 예를 개시하였다.In particular, in the latter case, a connection pad 43 connected to the power supply pattern 41 is formed on the active surface 32 corresponding to the portion of the power supply pattern 41 to which the other end of the termination circuit line 70a is to be connected, or the first connection is performed. Connections may be made through vias penetrating through the dielectric layer 60 and the inactive layer 34. In the present embodiment, an example in which the connection pad 43 is formed is disclosed.
터미네이션 회로선(70a, 70b)으로 연결된 신호 패드(46a, 46b)와 전원 패턴(41)의 연결 구조를 살펴보면, 아래와 위로 제 1 전원 패드(41a)와 제 2 전원 패드(41b)가 각기 배치되고, 제 1 및 제 2 전원 패드(41a, 41b) 사이에 제 1 및 제 2 신호 패드(46a, 46b)가 배치되고, 제 1 및 제 2 신호 패드(46a, 46b)의 사이에 접지 패드(45)가 배치된다. 제 1 및 제 2 전원 패드(41a, 41b)와 연결된 전원 패턴(41)이 칩 패드(50)를 중심으로 우측에 형성되고, 접지 패드(45)와 연결된 접지 패턴(44)이 칩 패드(50)를 중심으로 좌측에 형성되어 있다. 이때 제 1 신호 패드(46a)는 전원 영역(41)에 형성된 연결 패드(43)에 제 1 터미네이션 회로선(70a)으로 연결된다. 제 2 신호 패드(46b)는 제 2 전원 패드(41b)에 제 2 터미네이션 회로선(70b)으로 연결된다. 제 1 터미네이션 회로선(70a)은 나선 형태로 형성되고, 제 2 터미네이션 회로선(70b)은 구불구불한 길 형태로 형성되며 접지 패턴(44)이 형성된 영역쪽에 형성된다.Looking at the connection structure between the signal pads 46a and 46b connected to the termination circuit lines 70a and 70b and the power supply pattern 41, the first power pad 41a and the second power pad 41b are disposed up and down, respectively. And first and second signal pads 46a and 46b are disposed between the first and second power pads 41a and 41b, and the ground pad 45 is disposed between the first and second signal pads 46a and 46b. ) Is placed. The power pattern 41 connected to the first and second power pads 41a and 41b is formed on the right side of the chip pad 50, and the ground pattern 44 connected to the ground pad 45 is formed of the chip pad 50. ) Is formed on the left side. In this case, the first signal pad 46a is connected to the connection pad 43 formed in the power supply region 41 by the first termination circuit line 70a. The second signal pad 46b is connected to the second power pad 41b by a second termination circuit line 70b. The first termination circuit line 70a is formed in the form of a spiral, and the second termination circuit line 70b is formed in the form of a tortuous road and formed in the region where the ground pattern 44 is formed.
한편 본 실시예에서는 터미네이션 회로선(70a, 70b)이 전원 패턴(41)에 연결된 예를 개시하였지만, 접지 패턴(44)에 연결할 수도 있고, 전원 패턴(41)과 접지 패턴(44)에 모두 연결할 수도 있다.Meanwhile, in the present exemplary embodiment, although the termination circuit lines 70a and 70b are connected to the power supply pattern 41, the termination circuit wires 70a and 70b may be connected to the ground pattern 44, or may be connected to both the power supply pattern 41 and the ground pattern 44. It may be.
그리고 제 2 유전체층(80)은 터미네이션 회로선(70a, 70b)을 덮도록 제 1 유전체층(60) 위에 형성된다. 즉 제 2 유전체층(80)은 칩 패드(50)를 제외한 터미네이션 회로선(70a, 70b)을 포함한 제 1 유전체층(60)을 덮도록 형성된다. 제 2 유전체층(80)은 제 1 유전체층(60)을 형성하는 공정과 동일한 방법으로 형성될 수 있다.The second dielectric layer 80 is formed on the first dielectric layer 60 to cover the termination circuit lines 70a and 70b. That is, the second dielectric layer 80 is formed to cover the first dielectric layer 60 including the termination circuit lines 70a and 70b except for the chip pad 50. The second dielectric layer 80 may be formed in the same manner as the process of forming the first dielectric layer 60.
도 7에 도시된 바와 같이, 반도체 기판의 활성면(32) 내에 터미네이션 회로(70)를 온/오프(On/Off)하기 위한 제어 스위치(48)가 있을 경우, 터미네이션 회로(70)의 일단은 제어 스위치의 단자(49)에 연결된다. 이때 제어 스위치 단자(49)는 칩 패드와 같이 활성면(32)에 노출된 스위치 패드로 형성되어 터미네이션 회로(70)의 일단과 연결되거나, 제 1 유전체층과 비활성층을 관통하는 비아를 통하여 노출된 제어 스위치 단자(49)에 터미네이션 회로(70)의 일단이 연결될 수 있다.As shown in FIG. 7, when there is a control switch 48 for turning on / off the termination circuit 70 in the active surface 32 of the semiconductor substrate, one end of the termination circuit 70 is closed. It is connected to the terminal 49 of the control switch. In this case, the control switch terminal 49 is formed of a switch pad exposed to the active surface 32, such as a chip pad, connected to one end of the termination circuit 70 or exposed through vias penetrating the first dielectric layer and the inactive layer. One end of the termination circuit 70 may be connected to the control switch terminal 49.
본 실시예에서는 터미네이션 회로선이 단일 금속층으로 형성된 예를 개시하였지만, 도 8에 도시된 바와 같이, 접지층 또는 전원층을 포함하여 2층 이상의 금속층으로 형성될 수 있다.In the present embodiment, an example in which the termination circuit line is formed of a single metal layer has been disclosed. However, as illustrated in FIG. 8, the termination circuit line may be formed of two or more metal layers including a ground layer or a power supply layer.
도 8을 참조하면, 반도체 소자는(200)는 비활성층(134) 위에 터미네이션 회로선(170a)을 포함하여 금속층이 다층으로 형성된다.Referring to FIG. 8, the semiconductor device 200 includes a termination circuit line 170a formed on the inactive layer 134 in a multi-layered metal layer.
이때 터미네이션 회로선(170a)이 다층으로 형성된 경우, 안정적인 전원 공급과 노이즈 차폐효과를 향상시키기 위해서 적어도 한 층 이상을 전원/접지층으로 사 용할 수도 있다. 본 실시예에서는 제 2 유전체층(180) 위에 접지층(170c)이 형성된 예를 개시하였고, 접지층(170c)은 제 3 유전체층(190)에 덮여 보호된다. 제 1 유전체층(160)과 제 2 유전체층(180) 사이에 터미네이션 회로선(170a)이 형성되어 있다.In this case, when the termination circuit line 170a is formed in multiple layers, at least one or more layers may be used as the power / grounding layer in order to improve stable power supply and noise shielding effect. In the present embodiment, an example in which the ground layer 170c is formed on the second dielectric layer 180 is disclosed, and the ground layer 170c is covered and protected by the third dielectric layer 190. A termination circuit line 170a is formed between the first dielectric layer 160 and the second dielectric layer 180.
그리고 도시되지는 않았지만, 제 2 유전체층(180)과 제 3 유전체층(190) 사이에 터미네이션 회로선 또는 전원층이 함께 형성될 수 있다. 이때 전원층과 접지층은 서로 격리되게 형성된다.Although not shown, a termination circuit line or a power supply layer may be formed between the second dielectric layer 180 and the third dielectric layer 190. At this time, the power supply layer and the ground layer are formed to be isolated from each other.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented.
따라서, 본 발명의 구조를 따르면 터미네이션 회로선이 반도체 소자의 활성면 전면을 이용하여 웨이퍼 레벨 재배선 공정으로 형성할 수 있기 때문에, 영역에 대한 문제가 거의 없으므로 요구되는 저항값과 인덕턴스값을 쉽게 구현할 수 있다.Therefore, according to the structure of the present invention, since the termination circuit line can be formed by the wafer level redistribution process using the entire surface of the active surface of the semiconductor device, there is almost no problem with the area, so that the required resistance value and inductance value can be easily realized. Can be.
터미네이션 회로선은 사진 공정에 기초하여 형성되기 때문에, 그 단면적과 길이를 매우 정확하게 제어하는 것이 가능하고, 금속에 따른 전도도의 변화도 일정한 값을 유지하도록 할 수 있기 때문에, 공정 변화 등에 의한 저항값과 인덕턴스값의 변화를 최소화할 수 있다.Since the termination circuit line is formed based on the photographic process, it is possible to control the cross-sectional area and length very precisely, and the change in conductivity according to the metal can be kept constant so that the resistance value due to the process change and the like The change in inductance value can be minimized.
이로 인해 공정에 따른 변화가 거의 없는 터미네이션 회로값을 형성할 수 있기 때문에, 고속 디지털 반도체 소자에 대한 우수한 시그널 인테그리티의 확보가 가능하다. 아울러 터미네이션 회로선은 저유전율의 두꺼운 유전체층 위에 형성되기 때문에, 터미네이션 회로선이 가지는 기생 캐패시턴스를 최소화할 수 있어 우수한 시그널 인테그리티 확보에 보다 유리하다.As a result, it is possible to form a termination circuit value with little change in process, thereby ensuring excellent signal integrity for high-speed digital semiconductor devices. In addition, since the termination circuit line is formed on a thick dielectric layer of low dielectric constant, the parasitic capacitance of the termination circuit line can be minimized, which is more advantageous for securing excellent signal integrity.
그리고 터미네이션 회로선이 다층으로 형성될 경우, 적어도 한 층을 접지층 또는 전원층으로 형성함으로써, 안정적인 전원 공급과 노이즈 차폐효과를 향상시킬 수 있는 장점도 있다.And if the termination circuit line is formed in a multi-layer, by forming at least one layer as a ground layer or a power layer, there is an advantage that can improve the stable power supply and noise shielding effect.

Claims (13)

  1. 전원/접지 패턴 및 신호 패턴을 포함하는 회로 배선층이 형성된 반도체 기판과;A semiconductor substrate having a circuit wiring layer including a power supply / grounding pattern and a signal pattern;
    상기 반도체 기판의 활성면을 덮는 비활성층과;An inactive layer covering an active surface of the semiconductor substrate;
    상기 비활성층을 덮는 제 1 유전체층과;A first dielectric layer covering the inactive layer;
    상기 제 1 유전층 위에 웨이퍼 레벨 재배선 공정에 의해 금속선으로 길게 형성되며, 상기 제 1 유전체층과 상기 비활성층을 관통하여 일단은 상기 신호 패턴에 연결되고 타단은 전원/접지 패턴에 연결되는 다수개의 터미네이션 회로선과;A plurality of termination circuits formed on the first dielectric layer by a wafer level redistribution process and extending through the first dielectric layer and the inactive layer, one end of which is connected to the signal pattern and the other end of which is connected to a power / ground pattern; Gland;
    상기 터미네이션 회로선을 덮는 제 2 유전체층;을 포함하는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.And a second dielectric layer covering the termination circuit line. The semiconductor device having a termination circuit line formed by a wafer level redistribution process.
  2. 제 1항에 있어서, 상기 터미네이션 회로선은 구불구불한 길(meander), 나선(spiral) 또는 솔레노이드(solenoid) 형태로 형성된 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.The semiconductor device of claim 1, wherein the termination circuit line is formed in a meander, spiral or solenoid form.
  3. 제 2항에 있어서, 상기 전원/접지 패턴은 상기 활성면에 노출되는 전원/접지 패드들을 포함하고, 상기 신호 패턴은 상기 활성면에 노출되는 신호 패드들을 포함하며,The method of claim 2, wherein the power / ground pattern includes power / ground pads exposed on the active surface, and the signal pattern includes signal pads exposed on the active surface.
    상기 전원/접지 패드들과 상기 신호 패드들은 제 2 유전체층 밖으로 노출되 는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.And the power / ground pads and the signal pads are exposed out of the second dielectric layer.
  4. 제 3항에 있어서, 상기 터미네이션 회로선들 중에는 일단은 상기 신호 패드에 연결되고, 타단은 상기 전원/접지 패드에 연결되는 적어도 하나 이상의 터미네이션 회로선이 포함되어 있는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.4. The wafer level redistribution process of claim 3, wherein the termination circuit lines include at least one termination circuit line, one end of which is connected to the signal pad and the other end of which is connected to the power / ground pad. A semiconductor device having a termination circuit line formed.
  5. 제 3항에 있어서, 상기 터미네이션 회로선들 중에는 일단은 상기 신호 패드에 연결되고, 타단은 상기 전원/접지 패드 외측의 상기 전원/접지 패턴에 연결되는 적어도 하나 이상의 터미네이션 회로선이 포함되어 있는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.4. The terminal of claim 3, wherein one end of the termination circuit lines includes at least one termination circuit line connected to the signal pad and the other end connected to the power / ground pattern outside the power / ground pad. A semiconductor device having a termination circuit line formed by a wafer level rearrangement process.
  6. 제 5항에 있어서, 상기 전원/접지 패턴은 상기 터미네이션 회로선의 타단이 연결되며, 상기 활성면에 노출된 연결 패드를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.6. The semiconductor device of claim 5, wherein the power supply / grounding pattern further comprises a connection pad connected to the other end of the termination circuit line and exposed to the active surface. device.
  7. 제 1항에 있어서, 상기 신호 패턴은 터미네이션 제어 스위치를 포함하며, 상기 터미네이션 회로선들 중에는 일단이 상기 제어 스위치의 단자에 연결되는 적어도 하나 이상의 터미네이션 회로선을 포함하는 것을 특징으로 하는 웨이퍼 레벨 재 배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.The wafer level rewiring process of claim 1, wherein the signal pattern comprises a termination control switch, and one of the termination circuit lines includes at least one termination circuit line, one end of which is connected to a terminal of the control switch. A semiconductor device having a termination circuit line formed of.
  8. 제 7항에 있어서, 상기 제어 스위치의 단자는 상기 활성면에 노출된 패드인 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.8. The semiconductor device of claim 7, wherein the terminal of the control switch is a pad exposed on the active surface.
  9. 제 8항에 있어서, 상기 제 1 유전체층과 상기 비활성층을 관통하는 비아를 통하여 노출된 상기 제어 스위치 단자에 상기 터미네이션 회로선의 일단이 연결되는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.The termination circuit line of claim 8, wherein one end of the termination circuit line is connected to the control switch terminal exposed through the via passing through the first dielectric layer and the inactive layer. Having a semiconductor device.
  10. 제 1항에 있어서, 상기 제 1 유전체층은 적어도 수㎛ 두께로 형성되는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.2. The semiconductor device of claim 1, wherein the first dielectric layer is formed to be at least several micrometers thick.
  11. 내부에 전원 패턴, 접지 패턴, 신호 패턴을 포함하는 회로 배선층이 형성된 반도체 기판과;A semiconductor substrate having a circuit wiring layer including a power supply pattern, a ground pattern, and a signal pattern therein;
    상기 회로 배선층과 연결되어 상기 반도체 기판의 상부면에 형성된 전원 패드, 접지 패드 및 신호 패드를 포함하는 칩 패드들과;Chip pads connected to the circuit wiring layer and including a power pad, a ground pad, and a signal pad formed on an upper surface of the semiconductor substrate;
    상기 칩 패드들을 제외한 상기 반도체 기판의 활성면을 덮는 비활성층과;An inactive layer covering an active surface of the semiconductor substrate except for the chip pads;
    상기 칩 패드들이 노출되게 상기 비활성층을 덮는 다수의 유전체층과;A plurality of dielectric layers covering the inactive layer to expose the chip pads;
    상기 유전체층들 사이에 웨이퍼 레벨 공정에 의해 금속선으로 길게 형성되며, 일단은 상기 신호 패드에 연결되고 타단은 전원 패턴 또는 접지 패턴에 연결되는 다수개의 터미네이션 회로선;을 포함하는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.Wafer level cultivation comprising a plurality of termination circuit lines formed between the dielectric layers by a metal line by a wafer level process, one end of which is connected to the signal pad and the other end of which is connected to a power pattern or a ground pattern. A semiconductor device having a termination circuit line formed by a line process.
  12. 제 11항에 있어서, 상기 유전체층은 적어도 3층 이상으로 형성되며, 상기 유전체층들 사이에 다층으로 상기 터미네이션 회로선이 형성된 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도채 소자.12. The semiconductor device of claim 11, wherein the dielectric layer is formed of at least three layers, and the termination circuit lines are formed in multiple layers between the dielectric layers.
  13. 제 12항에 있어서, 상기 유전체층 사이에 적어도 한 층 이상이 접지층 또는 전원층으로 사용되는 것을 특징으로 하는 웨이퍼 레벨 재배선 공정으로 형성된 터미네이션 회로선을 갖는 반도체 소자.13. The semiconductor device according to claim 12, wherein at least one layer between the dielectric layers is used as a ground layer or a power supply layer.
KR1020050072386A 2005-08-08 2005-08-08 Semiconductor device having termination circuit line formed by wafer-level redistribution process KR100620812B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050072386A KR100620812B1 (en) 2005-08-08 2005-08-08 Semiconductor device having termination circuit line formed by wafer-level redistribution process

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050072386A KR100620812B1 (en) 2005-08-08 2005-08-08 Semiconductor device having termination circuit line formed by wafer-level redistribution process
US11/335,523 US20070029662A1 (en) 2005-08-08 2006-01-20 Semiconductor device having termination circuit line

Publications (1)

Publication Number Publication Date
KR100620812B1 true KR100620812B1 (en) 2006-09-07

Family

ID=37624463

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050072386A KR100620812B1 (en) 2005-08-08 2005-08-08 Semiconductor device having termination circuit line formed by wafer-level redistribution process

Country Status (2)

Country Link
US (1) US20070029662A1 (en)
KR (1) KR100620812B1 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101297192B1 (en) * 2008-11-10 2013-08-19 삼성전자주식회사 Image forming apparatus, chip, and chip package
DE102008057833B4 (en) * 2008-11-19 2011-12-22 Semikron Elektronik Gmbh & Co. Kg Power semiconductor module with control functionality and integrated transformer
US8502618B2 (en) * 2008-12-12 2013-08-06 International Business Machines Corporation Measurement and control of electromagnetic interference
US8659359B2 (en) 2010-04-22 2014-02-25 Freescale Semiconductor, Inc. RF power transistor circuit
US9281283B2 (en) * 2012-09-12 2016-03-08 Freescale Semiconductor, Inc. Semiconductor devices with impedance matching-circuits
US9438184B2 (en) 2014-06-27 2016-09-06 Freescale Semiconductor, Inc. Integrated passive device assemblies for RF amplifiers, and methods of manufacture thereof
KR20160122030A (en) 2015-04-13 2016-10-21 삼성전자주식회사 Semiconductor package
US10432152B2 (en) 2015-05-22 2019-10-01 Nxp Usa, Inc. RF amplifier output circuit device with integrated current path, and methods of manufacture thereof
US9571044B1 (en) 2015-10-21 2017-02-14 Nxp Usa, Inc. RF power transistors with impedance matching circuits, and methods of manufacture thereof
US9692363B2 (en) 2015-10-21 2017-06-27 Nxp Usa, Inc. RF power transistors with video bandwidth circuits, and methods of manufacture thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6101371A (en) * 1998-09-12 2000-08-08 Lucent Technologies, Inc. Article comprising an inductor
TW577152B (en) * 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
KR100422451B1 (en) * 2002-05-24 2004-03-11 삼성전자주식회사 method for controlling on-die termination and control circuit therefore

Also Published As

Publication number Publication date
US20070029662A1 (en) 2007-02-08

Similar Documents

Publication Publication Date Title
US9076789B2 (en) Semiconductor device having a high frequency external connection electrode positioned within a via hole
US9502175B2 (en) Circuit device
US7414309B2 (en) Encapsulated electronic part packaging structure
US8178435B2 (en) High performance system-on-chip inductor using post passivation process
JP3580803B2 (en) Semiconductor device
US6869870B2 (en) High performance system-on-chip discrete components using post passivation process
US7932172B2 (en) Semiconductor chip and process for forming the same
US7339277B2 (en) Semiconductor device having passive component and support substrate with electrodes and through electrodes passing through support substrate
JP3792635B2 (en) Electronic equipment
US8084352B2 (en) Method of manufacturing semiconductor device
US8421158B2 (en) Chip structure with a passive device and method for forming the same
US6515369B1 (en) High performance system-on-chip using post passivation process
US7452751B2 (en) Semiconductor device and method of manufacturing the same
JP4606849B2 (en) Semiconductor chip package having decoupling capacitor and manufacturing method thereof
US7524731B2 (en) Process of forming an electronic device including an inductor
US7321166B2 (en) Wiring board having connecting wiring between electrode plane and connecting pad
US6479758B1 (en) Wiring board, semiconductor package and semiconductor device
US7790503B2 (en) Semiconductor device and method of forming integrated passive device module
US6395637B1 (en) Method for fabricating a inductor of low parasitic resistance and capacitance
JP4318417B2 (en) High frequency module board device
US7078794B2 (en) Chip package and process for forming the same
US8120067B1 (en) Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US8487400B2 (en) High performance system-on-chip using post passivation process
KR100885352B1 (en) Semiconductor Device And Manufacturing Method Thereof
US7183625B2 (en) Embedded MIM capacitor and zigzag inductor scheme

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090814

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee