KR100607731B1 - Method for forming a semiconductor gate line - Google Patents

Method for forming a semiconductor gate line Download PDF

Info

Publication number
KR100607731B1
KR100607731B1 KR1020020056407A KR20020056407A KR100607731B1 KR 100607731 B1 KR100607731 B1 KR 100607731B1 KR 1020020056407 A KR1020020056407 A KR 1020020056407A KR 20020056407 A KR20020056407 A KR 20020056407A KR 100607731 B1 KR100607731 B1 KR 100607731B1
Authority
KR
South Korea
Prior art keywords
gate
forming
region
etching
polysilicon
Prior art date
Application number
KR1020020056407A
Other languages
Korean (ko)
Other versions
KR20040025806A (en
Inventor
박태희
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020056407A priority Critical patent/KR100607731B1/en
Publication of KR20040025806A publication Critical patent/KR20040025806A/en
Application granted granted Critical
Publication of KR100607731B1 publication Critical patent/KR100607731B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 게이트 라인 형성 방법을 개시한다.A method of forming a semiconductor gate line is disclosed.

본 발명에 따른 반도체 게이트 라인 형성 방법은, 실리콘 기판 상에 폴리실리콘을 증착한 후, 게이트 패턴을 형성하는 제 1 단계와; 폴리실리콘 두께의 절반까지 폴리실리콘의 측면으로 등방성(isotropic) 식각하는 제 2 단계와; 게이트 패턴을 마스크로 하여 폴리실리콘을 이방성(anisotropic) 식각하되, 실리콘 기판 상에서 식각 정지되도록 하는 제 3 단계와; 게이트 패턴을 제거하여 게이트 영역을 형성하되, 게이트 영역은 N&P채널 LDD(Lightly Doped Drain) 이온주입 영역을 커버할 만큼 그 크기가 크게 형성되는 제 4 단계와; 소스/드레인 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 제 5 단계와; 블랭크 게이트 식각(blank gate etch) 공정을 실시하여, 실제 게이트 영역의 크기와 일치하는 게이트 패턴을 형성하는 제 6 단계와; LDD용 이온주입 공정을 실시하여 LDD 영역을 형성하므로써, 최종 게이트 라인을 형성하는 제 7 단계로 이루어진다.A method for forming a semiconductor gate line according to the present invention includes a first step of forming a gate pattern after depositing polysilicon on a silicon substrate; A second step of isotropic etching to the side of the polysilicon to half of the polysilicon thickness; A third step of anisotropically etching polysilicon using the gate pattern as a mask, and stopping the etching on the silicon substrate; Forming a gate region by removing the gate pattern, wherein the gate region is formed to be large enough to cover the N & P channel LDD (Lightly Doped Drain) ion implantation region; A fifth step of forming a source / drain region by performing a source / drain ion implantation process; Performing a blank gate etch process to form a gate pattern that matches the size of the actual gate region; An LDD ion implantation process is performed to form an LDD region, thereby forming a seventh step of forming a final gate line.

따라서, 본 발명은, 측벽 스페이서의 예상 폭만큼 게이트 영역을 크게 형성한 다음, 측벽 스페이서의 증착 및 식각 과정없이 게이트 식각만으로 LDD 영역을 형성함으로써, 공정 과정의 단순화와 채널 안정화를 구현할 수 있다.Therefore, the present invention can simplify the process and stabilize the channel by forming the gate area as large as the expected width of the sidewall spacer, and then forming the LDD region by the gate etching only without the deposition and etching of the sidewall spacer.

Description

반도체 게이트 라인 형성 방법{METHOD FOR FORMING A SEMICONDUCTOR GATE LINE}METHODE FOR FORMING A SEMICONDUCTOR GATE LINE

도 1a 및 도 1b는 일반적인 반도체 게이트 라인 형성 과정의 공정 단면도,1A and 1B are cross-sectional views of a general semiconductor gate line forming process;

도 2a 및 도 2g는 본 발명의 바람직한 실시예에 따라 측벽 스페이서가 없는 반도체 게이트 라인 형성 과정의 공정 단면도.2A and 2G are cross-sectional views of a process of forming a semiconductor gate line without sidewall spacers in accordance with a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20 : 실리콘 기판 21 : 게이트용 폴리실리콘20 silicon substrate 21 polysilicon for gate

22 : 게이트 영역 24 : LDD 영역22: gate region 24: LDD region

28 : 소스/드레인 영역 30 : 게이트 패턴28: source / drain region 30: gate pattern

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히, 측벽 스페이서(sidewall spacer)가 없이 안정적인 LDD(Lightly Doped Drain) 구조의 채널을 형성하는데 적합한 반도체 게이트 라인 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing technology, and more particularly, to a method of forming a semiconductor gate line suitable for forming a channel having a stable lightly doped drain (LDD) structure without sidewall spacers.

반도체 소자 제조 기술, 특히, 게이트 소자 형성에 있어서, LDD 구조를 통해 채널을 형성해 줌으로써 전기적인 기생전류와 트랜지스터의 단락(breakdown)을 방 지하고 있다.In semiconductor device fabrication techniques, particularly in gate device formation, channels are formed through LDD structures to prevent electrical parasitic currents and breakdown of transistors.

이러한 LDD 구조는, 게이트 양 옆에 '측벽 스페이서'를 형성하여 채널 이온주입시 도핑 정도를 달리함으로써 구현된다.The LDD structure is realized by forming 'side wall spacers' on both sides of the gate to vary the degree of doping during channel ion implantation.

도 1a 및 도 1b는 이러한 전형적인 LDD 구조를 포함하는 반도체 게이트 라인 형성 과정을 설명하기 위한 도면이다.1A and 1B illustrate a process of forming a semiconductor gate line including such a typical LDD structure.

먼저, 도 1a에 도시한 바와 같이, 게이트 산화막 증착, 폴리실리콘 증착, 패터닝, 식각 등의 과정을 통해 실리콘 기판(10) 상에 게이트(12) 패턴을 형성한 후, 이온주입을 통해 N채널과 P채널 지역을 도핑하므로써 LDD 영역(14)을 형성한다.First, as shown in FIG. 1A, the gate 12 pattern is formed on the silicon substrate 10 through a process of gate oxide film deposition, polysilicon deposition, patterning, etching, and the like, followed by N-channel implantation through ion implantation. The LDD region 14 is formed by doping the P channel region.

그리고, 도 1b에서는, 이러한 층 상에 산화막 또는 질화막을 증착하고 이를 식각함으로써 측벽 스페이서(16)를 형성한다.In FIG. 1B, the sidewall spacers 16 are formed by depositing an oxide film or a nitride film on such a layer and etching the same.

이 측벽 스페이서(16)를 형성한 후, 소스/드레인 영역의 이온주입을 통해 소스/드레인 영역(18)을 형성한다. 이때의 이온주입은 도 1a에서의 LDD 영역(14) 형성시의 이온주입때보다 도핑 농도를 강하게 설정한다. 즉, 측벽 스페이서(16)의 하부 영역은 측벽 스페이서(16)로 인해 이온주입되지 않고, 측벽 스페이서(16)를 벗어난 영역만 LDD 이온주입때보다 강하게 도핑되는 것이다.After the sidewall spacers 16 are formed, the source / drain regions 18 are formed through ion implantation of the source / drain regions. The ion implantation at this time sets the doping concentration stronger than the ion implantation when the LDD region 14 is formed in Fig. 1A. That is, the lower region of the sidewall spacer 16 is not ion implanted due to the sidewall spacer 16, and only the region outside the sidewall spacer 16 is doped more strongly than the LDD implantation.

이상과 같은 과정을 거쳐, 소정의 LDD 구조를 갖는 반도체 게이트 라인이 형성된다.Through the above process, a semiconductor gate line having a predetermined LDD structure is formed.

그런데, 이러한 종래의 반도체 게이트 라인 공정에서는, 상술한 바와 같이, 측벽 스페이서(16)를 형성하는 과정이 필수적으로 수반되는 바, 전체 공정 과정이 복잡해질 수 있다는 문제가 제기되었다. 또한, 이러한 측벽 스페이서(16)로 인해 측벽 스페이서(16) 식각시 발생되는 잔여 게이트 산화물의 제어가 어려워, 보다 안정적인 LDD 구조의 채널을 형성할 수 없다는 문제가 제기되었다.However, in the conventional semiconductor gate line process, as described above, a process of forming the sidewall spacers 16 is essentially accompanied, which raises a problem that the entire process may be complicated. In addition, the sidewall spacers 16 have a problem that it is difficult to control the remaining gate oxides generated during the sidewall spacer 16 etching, and thus, a channel having a more stable LDD structure cannot be formed.

본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 측벽 스페이서의 예상 폭만큼 게이트 영역을 크게 형성하여 측벽 스페이서의 증착 및 식각 과정없이 게이트 식각만으로 LDD 영역을 형성함으로써, 공정 과정의 단순화와 채널 안정화를 구현하도록 한 반도체 게이트 라인 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problem, by forming a gate area larger than the expected width of the side wall spacer to form the LDD region by the gate etching only without the deposition and etching of the side wall spacer, thereby simplifying the process process and channel stabilization It is an object of the present invention to provide a method for forming a semiconductor gate line.

이러한 목적을 달성하기 위하여 본 발명은, LDD 구조의 반도체 게이트 라인 형성 방법에 있어서, 실리콘 기판 상에 폴리실리콘을 증착한 후, 게이트 패턴을 형성하는 제 1 단계와; 폴리실리콘 두께의 절반까지 폴리실리콘의 측면으로 1차 식각하는 제 2 단계와; 게이트 패턴을 마스크로 하여 폴리실리콘을 2차 식각하되, 실리콘 기판 상에서 식각 정지되도록 하는 제 3 단계와; 게이트 패턴을 제거하여 게이트 영역을 형성하되, 게이트 영역은 N&P채널 LDD 이온주입 영역을 커버할 만큼 그 크기가 크게 형성되는 제 4 단계와; 소스/드레인 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 제 5 단계와; 블랭크 게이트 식각(blank gate etch) 공정을 실시하여, 실제 게이트 영역의 크기와 일치하는 게이트 패턴을 형성하는 제 6 단계와; LDD용 이온주입 공정을 실시하여 LDD 영역을 형성하므로써, 최종 게이트 라인을 형성하는 제 7 단계를 포함하는 것을 특징으로 하는 반도체 게이트 라인 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a semiconductor gate line of an LDD structure, comprising the steps of: forming a gate pattern after depositing polysilicon on a silicon substrate; A second step of primary etching to the side of the polysilicon to half of the polysilicon thickness; Performing a second etching of polysilicon using the gate pattern as a mask, and stopping the etching on the silicon substrate; Forming a gate region by removing the gate pattern, wherein the gate region is formed large enough to cover the N & P channel LDD ion implantation region; A fifth step of forming a source / drain region by performing a source / drain ion implantation process; Performing a blank gate etch process to form a gate pattern that matches the size of the actual gate region; There is provided a method for forming a semiconductor gate line, comprising a seventh step of forming a final gate line by performing an LDD ion implantation process to form an LDD region.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

설명에 앞서, 본 발명의 핵심 기술요지는, 게이트 제조시 N&P채널 LDD 이온주입 영역을 포함할만큼 게이트 사이즈를 크게 형성하고 소스/드레인 이온주입 공정을 선행한 후 LDD 영역을 형성함으로써, 측벽 스페이서 형성/식각 공정을 삭제하여 공정 과정을 단순화시키고, 측벽 스페이서 식각 과정이 아닌 게이트 식각 과정만으로 이루어져 높은 식각 선택비로 인해 잔여 산화물을 용이하게 제어하도록 한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 구현할 수 있을 것이다.Prior to the description, a key technical aspect of the present invention is to form sidewall spacers by forming a gate size large enough to include an N & P channel LDD ion implantation region in gate fabrication, and then forming an LDD region prior to the source / drain ion implantation process. It is possible to simplify the process by eliminating the etching process and to easily control the remaining oxide due to the high etching selectivity by using only the gate etching process rather than the sidewall spacer etching process. Can be implemented.

도 2a 및 도 2g는 본 발명의 바람직한 실시예에 따라 측벽 스페이서가 없는 반도체 게이트 라인 형성 과정의 공정 단면도이다.2A and 2G are cross-sectional views of a process of forming a semiconductor gate line without sidewall spacers according to a preferred embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(20) 상에 폴리실리콘(21)을 증착한 후, BARC 코팅, 포토레지스트 공정 등의 과정을 거쳐 게이트 패턴(30)을 형성한다. 이때, 이러한 게이트용 폴리실리콘(21)의 두께는 실제 요구되는 게이트 영역(12)의 대략 2배로 설정하며, 그 폭은 측벽 스페이서(16) 부분을 포함할 수 있을 정도로 크게 형성하는 것을 특징으로 한다.First, as shown in FIG. 2A, after the polysilicon 21 is deposited on the silicon substrate 20, the gate pattern 30 is formed through a process such as BARC coating or a photoresist process. In this case, the thickness of the gate polysilicon 21 is set to approximately twice the required area of the gate region 12, and the width thereof is formed to be large enough to include a portion of the sidewall spacer 16. .

이후, 도 2b에서는 1차 게이트 식각 공정을 실시한다. 이러한 1차 게이트 식각 과정은, 예컨대, 등방성 식각(isotropic etch) 기법에 의해 측면 식각이 되도록 하는 과정이며, 이러한 등방성 식각 과정에 의해 폴리실리콘(21) 두께의 절반까지, 즉, 원래 게이트 영역(12)의 높이까지만 식각된다. 이러한 식각 높이 제어는, 식각 시 사용되는 식각 가스(통상, 등방성 식각에는 O2 가스를 사용)를 선택적으로 적용함으로써 구현 가능하며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있는 바, 구체적인 설명은 생략하기로 한다.Thereafter, in FIG. 2B, a primary gate etching process is performed. The first gate etching process is a process of making side etch by, for example, an isotropic etch technique, and by this isotropic etching process, up to half of the thickness of the polysilicon 21, that is, the original gate region 12. Only to the height of). Such etch height control can be implemented by selectively applying an etching gas (usually O 2 gas is used for isotropic etching) used in etching, this fact is easy for those skilled in the art of the present invention As can be seen, a detailed description thereof will be omitted.

이러한 등방성 식각에 의해 폴리실리콘(21)을 식각한 후, 도 2c에 도시한 바와 같이, 게이트 패턴(30)을 마스크로 하여 2차 게이트 식각 공정을 실시한다. 이러한 2차 게이트 식각 과정은, 예컨대, 이방성 식각(anisotropic etch) 기법에 의해 구현될 수 있다. 이때, 이러한 이방성 식각은 게이트 산화막 위에서 식각 정지됨을 특징으로 한다.After etching the polysilicon 21 by such isotropic etching, as shown in FIG. 2C, a second gate etching process is performed using the gate pattern 30 as a mask. This secondary gate etching process may be implemented by, for example, an anisotropic etch technique. In this case, the anisotropic etching is characterized in that the etching is stopped on the gate oxide layer.

이후, 도 2d에 도시한 바와 같이, 포토레지스트(30)를 제거하여 본 실시예에 적용되는 게이트 영역(22)을 형성한다. 이러한 게이트 영역(22)은 도 1b에 도시한 측벽 스페이서(16) 부분을 포함할 수 있을 정도로 그 폭이 크게 제조되는 것을 특징으로 한다. 즉, 종래의 반도체 제조 기술에 적용되는 게이트 영역(12)에 비해, 본 실시예에 적용되는 게이트 영역(22)은 N&P채널 LDD 이온주입 영역을 커버할 만큼 그 크기가 크게 형성됨을 알 수 있다.Thereafter, as shown in FIG. 2D, the photoresist 30 is removed to form the gate region 22 applied to the present embodiment. This gate region 22 is characterized in that the width is made large enough to include a portion of the sidewall spacer 16 shown in Figure 1b. That is, it can be seen that the gate region 22 applied to the present embodiment has a large size to cover the N & P channel LDD ion implantation region, compared to the gate region 12 applied to the conventional semiconductor fabrication technique.

한편, 도 2e에서는 소스/드레인 이온주입 공정을 실시하여 소스/드레인 영역(28)을 형성한다. 즉, 본 실시예는 LDD 이온주입 공정에 앞서 소스/드레인 이온주입 공정을 선행하는 것을 특징으로 한다.Meanwhile, in FIG. 2E, the source / drain ion implantation process is performed to form the source / drain region 28. That is, the present embodiment is characterized in that the source / drain ion implantation process precedes the LDD ion implantation process.

그런 다음, 도 2f에서는, 블랭크 게이트 식각(blank gate etch) 공정을 실시하여, 실제 요구되는 게이트 사이즈만 남도록 한다.Then, in FIG. 2F, a blank gate etch process is performed to leave only the gate size actually required.

그리고, 도 2g에서는, LDD용 이온주입 공정을 실시하여 LDD 영역(24)을 형성하므로써, 최종 게이트 라인을 형성한다.In Fig. 2G, the LDD ion implantation step is performed to form the LDD region 24, thereby forming the final gate line.

이상과 같이, 본 발명은, 측벽 스페이서(16) 형성 공정이 필요치 않은 LDD 구조의 게이트를 구현하였다.As described above, the present invention implements a LDD structure gate that does not require a sidewall spacer 16 forming process.

따라서, 본 발명은 측벽 스페이서 공정(증착 및 식각 공정) 삭제에 따른 공정 단순화를 꾀할 수 있으며, 게이트 식각 과정만으로 이루어져 게이트 물질인 폴리실리콘과 게이트 산화물과의 높은 식각 선택비로 인해 잔여 산화물의 제어가 용이하다는 효과가 있다.Therefore, the present invention can simplify the process by eliminating the sidewall spacer process (deposition and etching process), and it is easy to control the remaining oxide due to the high etching selectivity of the gate material polysilicon and the gate oxide only by the gate etching process. It is effective.

이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.As mentioned above, although this invention was demonstrated concretely based on the Example, this invention is not limited to such an Example, Of course, various deformation | transformation are possible for it within the following Claim.

Claims (5)

LDD(Lightly Doped Drain) 구조의 반도체 게이트 라인 형성 방법에 있어서,In the method of forming a semiconductor gate line of a lightly doped drain (LDD) structure, 실리콘 기판 상에 폴리실리콘을 증착한 후, 게이트 패턴을 형성하는 제 1 단계와;After depositing polysilicon on the silicon substrate, forming a gate pattern; 상기 폴리실리콘 두께의 절반까지 상기 폴리실리콘의 측면으로 1차 식각하는 제 2 단계와;A second step of first etching the side of the polysilicon to half the thickness of the polysilicon; 상기 게이트 패턴을 마스크로 하여 상기 폴리실리콘을 2차 식각하되, 상기 실리콘 기판 상에서 식각 정지되도록 하는 제 3 단계와;Performing a second etching of the polysilicon using the gate pattern as a mask, and stopping the etching on the silicon substrate; 상기 게이트 패턴을 제거하여 게이트 영역을 형성하되, 상기 게이트 영역은 N&P채널 LDD 이온주입 영역을 커버할 만큼 그 크기가 크게 형성되는 제 4 단계와;Forming a gate region by removing the gate pattern, wherein the gate region is large enough to cover an N & P channel LDD ion implantation region; 소스/드레인 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 제 5 단계와;A fifth step of forming a source / drain region by performing a source / drain ion implantation process; 블랭크 게이트 식각(blank gate etch) 공정을 실시하여, 실제 게이트 영역의 크기와 일치하는 게이트 패턴을 형성하는 제 6 단계와;Performing a blank gate etch process to form a gate pattern that matches the size of the actual gate region; LDD용 이온주입 공정을 실시하여 LDD 영역을 형성하므로써, 최종 게이트 라인을 형성하는 제 7 단계를 포함하는 것을 특징으로 하는 반도체 게이트 라인 형성 방법.And a seventh step of forming a final gate line by performing an LDD ion implantation process to form an LDD region. 제 1 항에 있어서,The method of claim 1, 상기 제 1 단계는, 상기 폴리실리콘의 두께를 실제 요구되는 게이트 두께의 2배로 설정하며, 상기 폴리실리콘의 폭을 측벽 스페이서(sidewall spacer)의 예상 폭만큼 크게 설정하는 단계인 것을 특징으로 하는 반도체 게이트 라인 형성 방법.The first step is a semiconductor gate, characterized in that the thickness of the polysilicon is set to twice the required gate thickness, and the width of the polysilicon is set as large as the expected width of the sidewall spacer (sidewall spacer) Line formation method. 제 1 항에 있어서,The method of claim 1, 상기 제 2 단계는 등방성 식각(isotropic etch) 기법에 의해 구현되는 것을 특징으로 하는 반도체 게이트 라인 형성 방법.And the second step is implemented by an isotropic etch technique. 제 1 항에 있어서,The method of claim 1, 상기 제 3 단계는 이방성 식각(anisotropic etch) 기법에 의해 구현되는 것을 특징으로 하는 반도체 게이트 라인 형성 방법.Wherein the third step is implemented by an anisotropic etch technique. 제 3 항에 있어서,The method of claim 3, wherein 상기 등방성 식각시의 식각 가스로는 O2가 적용되는 것을 특징으로 하는 반도체 게이트 라인 형성 방법.The method of forming a semiconductor gate line, characterized in that O 2 is applied as an etching gas during the isotropic etching.
KR1020020056407A 2002-09-17 2002-09-17 Method for forming a semiconductor gate line KR100607731B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020056407A KR100607731B1 (en) 2002-09-17 2002-09-17 Method for forming a semiconductor gate line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020056407A KR100607731B1 (en) 2002-09-17 2002-09-17 Method for forming a semiconductor gate line

Publications (2)

Publication Number Publication Date
KR20040025806A KR20040025806A (en) 2004-03-26
KR100607731B1 true KR100607731B1 (en) 2006-08-01

Family

ID=37328527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020056407A KR100607731B1 (en) 2002-09-17 2002-09-17 Method for forming a semiconductor gate line

Country Status (1)

Country Link
KR (1) KR100607731B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237762A (en) * 1986-04-08 1987-10-17 Citizen Watch Co Ltd Ldd type mos transistor and manufacture thereof
JPH06177148A (en) * 1992-12-08 1994-06-24 Sony Corp Fabrication of insulated gate field-effect transistor
KR970003837A (en) * 1995-06-16 1997-01-29 김주용 Tungsten Metal Wiring Formation Method
KR19980060634A (en) * 1996-12-31 1998-10-07 김영환 Manufacturing method of MOS field effect transistor
KR19990042023A (en) * 1997-11-25 1999-06-15 구본준 Semiconductor element and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237762A (en) * 1986-04-08 1987-10-17 Citizen Watch Co Ltd Ldd type mos transistor and manufacture thereof
JPH06177148A (en) * 1992-12-08 1994-06-24 Sony Corp Fabrication of insulated gate field-effect transistor
KR970003837A (en) * 1995-06-16 1997-01-29 김주용 Tungsten Metal Wiring Formation Method
KR19980060634A (en) * 1996-12-31 1998-10-07 김영환 Manufacturing method of MOS field effect transistor
KR19990042023A (en) * 1997-11-25 1999-06-15 구본준 Semiconductor element and manufacturing method thereof

Also Published As

Publication number Publication date
KR20040025806A (en) 2004-03-26

Similar Documents

Publication Publication Date Title
KR0135147B1 (en) Manufacturing method of transistor
KR100365411B1 (en) Method for making an soi metal oxide fet
KR20040064924A (en) MOSFET having recessed channel and fabricating method thereof
US6258675B1 (en) High K gate electrode
JP2847490B2 (en) Method for manufacturing transistor
US6593197B2 (en) Sidewall spacer based fet alignment technology
US6969646B2 (en) Method of activating polysilicon gate structure dopants after offset spacer deposition
US6004851A (en) Method for manufacturing MOS device with adjustable source/drain extensions
US20030008515A1 (en) Method of fabricating a vertical MOS transistor
US7217625B2 (en) Method of fabricating a semiconductor device having a shallow source/drain region
KR100607731B1 (en) Method for forming a semiconductor gate line
US6498379B1 (en) Semiconductor device and method for fabricating same
US6949471B2 (en) Method for fabricating poly patterns
KR100641482B1 (en) Method for forming a semiconductor gate line
KR100916120B1 (en) method for fabricating MOS transistor
KR100906500B1 (en) Method for forming gate of semiconductor device
US7186603B2 (en) Method of forming notched gate structure
KR100301815B1 (en) Semiconductor device and method for fabricating the same
US6936517B2 (en) Method for fabricating transistor of semiconductor device
KR100448166B1 (en) gate oxide manufacturing method of MOS device
KR20000067164A (en) Semiconductor device and method for manufacturing the same
KR100511097B1 (en) Method for manufacturing semiconductor device to improve hot carrier effect
KR100564432B1 (en) Method for manufacturing Transistor
US7524714B2 (en) Method for manufacturing semiconductor device
KR20060099826A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee