KR100601484B1 - Hybrid flip-chip package substrate and manufacturing method thereof - Google Patents

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KR100601484B1
KR100601484B1 KR20040105080A KR20040105080A KR100601484B1 KR 100601484 B1 KR100601484 B1 KR 100601484B1 KR 20040105080 A KR20040105080 A KR 20040105080A KR 20040105080 A KR20040105080 A KR 20040105080A KR 100601484 B1 KR100601484 B1 KR 100601484B1
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류창섭
안진용
이석규
조석현
홍종국
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삼성전기주식회사
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Abstract

본 발명은 플립칩 패키지 기판 및 그 제조 방법에 관한 것으로서, 특히 전원판과 접지판 사이의 절연재료 높은 유전율의 세라믹 파우더가 에폭시와 같은 폴리머에 골고루 분산되어 있는 하이브리드 재료를 사용한 플립칩 패키지 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a flip chip package substrate and a manufacturing method thereof, especially a flip-chip package substrate with a hybrid material with the ceramic powder of the insulating material, a high dielectric constant between the power plane and the ground plane is evenly dispersed in the polymer, such as epoxy, and that It relates to a process for producing the same.
또한, 본 발명에 따르면, 외부로부터 입력된 신호를 플립칩에 제공하기 위한 복수의 회로층; Further, according to the present invention, a plurality of circuit layers for providing a signal input from the outside to the flip chip; 외부로부터 입력된 전원을 플립칩에 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 전원층; A circuit pattern for providing a power input from the outside to the flip chip are formed, and a plurality of power layers in insulating ink is filled in the space between the patterns; 상기 전원층을 통하여 입력된 전원에 접지를 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 접지층; The power layer a circuit pattern for providing a ground on the input power and is formed through a plurality of ground layers in insulating ink is filled in the space between the patterns; 상기 복수의 회로층과 복수의 전원층 사이 또는 상기 복수의 회로층과 복수의 접지층 사이에 적층되어 있으며, 절연재료로 이루어져 있고, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제1 절연층; And it laminated between the plurality of circuit layers and a plurality of power source layer or between the plurality of circuit layers and a plurality of ground layers, consisting of an insulating material, the first, which includes a plurality of inter-layer via hole is filled with insulating ink 1 insulating layer; 및 상기 복수의 전원층과 상기 복수의 접지층에서 서로 쌍을 이루는 전원층과 접지층 사이에 적층되며 고유전율 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 이루어져 있으며, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제2 절연층을 포함하여 이루어진 하이브리드 플립칩 패키지 기판이 제공된다. And the multiple is laminated between the power source layer and the plurality of power source layer in the pair to each other in the ground layer and the ground layer consists of a high capacity of the hybrid material composed of a high-k ceramic powder and a resin, a plurality of which are filled with insulating ink the hybrid flip-chip package, including the substrate made of the second interlayer insulating layer and a via hole is provided.
플립칩 패키지, 하이브리드 재료, 세라믹 Flip-chip package, a hybrid material, ceramic

Description

하이브리드 플립칩 패키지 기판 및 그 제조방법{Hybrid flip-chip package substrate and manufacturing method thereof} Hybrid flip-chip package substrate and a manufacturing method {Hybrid flip-chip package substrate and manufacturing method thereof}

도 1은 고주파 잡음(SSN)의 발생을 설명하기 위한 개념도. 1 is a conceptual diagram illustrating the generation of high frequency noise (SSN).

도 2는 종래 기술에 따른 6층 플립칩 패키지(Flip-chip package) 기판의 단면도. Figure 2 is a 6F flip-chip package (Flip-chip package) according to the prior art cross-sectional view of the substrate.

도 3은 낮은 인덕턴스 칩 디커플링 커패시터(Low inductance chip decoupling capacitor)이 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판에 실장된 개념도. Figure 3 is a low-inductance chip decoupling capacitor (Low inductance chip decoupling capacitor) is a conceptual diagram for mounting the power / ground planes of the flip chip package substrate (Flip-chip package substrate).

도 4는 CPU와 칩셋용 플립칩 패키지 기판(Flip-chip Package Substrate)에 실장된 낮은 인덕턴스 칩 패키지(Low inductance chip capacitor(LICC))를 보여 주는 도면. 4 is a view showing a low-inductance chip package (Low inductance chip capacitor (LICC)) mounted in a flip chip package substrate (Flip-chip Package Substrate) for the CPU and chipset.

도 5는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 절단면도. Figure 5 is a cut surface of a hybrid flip-chip package substrate in accordance with one embodiment of the present invention.

도 6a 내지 도 6g는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 제조방법의 공정도. Figures 6a through 6g are process drawings of a manufacturing method of a hybrid flip-chip package substrate in accordance with one embodiment of the present invention.

도 7은 도 6c의 연마 공정을 보여주는 예시도. 7 is an explanatory diagram showing a polishing step of the Figure 6c.

도 8a 내지 도 8d는 종래 기술과 본 발명의 임피던스 시뮬레이션 결과를 비교하기 위한 그래프. Figures 8a through 8d are graphs for comparing the prior art and the impedance simulation result of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

501~504 : 절연층 601 : 절연층 501 to 504: insulating layer 601: insulation layer

602 : 회로층 603 : 비아홀 602: a circuit layer 603: via hole

604 : 도금층 605 : 잉크 604: plate layer 605: Ink

608 : 절연층 609 : 블라인드 비아홀 608: insulating layer 609: blind via

612 : 절연층 614 : 회로층 612: insulating layer 614: a circuit layer

본 발명은 플립칩 패키지 기판 및 그 제조 방법에 관한 것으로서, 특히 전원판과 접지판 사이의 절연재료 높은 유전율의 세라믹 파우더가 에폭시와 같은 폴리머에 골고루 분산되어 있는 하이브리드 재료를 사용한 플립칩 패키지 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a flip chip package substrate and a manufacturing method thereof, especially a flip-chip package substrate with a hybrid material with the ceramic powder of the insulating material, a high dielectric constant between the power plane and the ground plane is evenly dispersed in the polymer, such as epoxy, and that It relates to a process for producing the same.

일반적으로 반도체 패키지라 함은 각종 전자회로 및 배선이 적층되어 형성된 단일소자 및 집적회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각 종 외부환경으로부터 보호하고 상기 반도체칩의 전기적 성능을 최적화, 극대화시키기 위해 리드프레임(lead frame)이나 인쇄회로기판(printed circuit board, PCB) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지수단을 이용하여 몰딩(molding)한 것을 말한다. Generally protect single devices, and integrated circuits such as a semiconductor chip also is formed by a variety of electronic circuits and wiring are stacked La semiconductor packages as from the respective kinds of the environment of dust, moisture, and electric and mechanical load, the electrical performance of the semiconductor chip optimization, forming a lead frame (lead frame) and the signal input / output terminal of the main board via the use of a printed circuit board (printed circuit board, PCB) in order to maximize and refers to a molding (molding) using a sealing means.

이러한 반도체패키지는 최근 반도체칩의 진보된 집적화 기술과 전자기기의 소형화에 따라서 이를 뒷받침하기 위해 경박단소(輕薄短小)화 및 고신뢰성이 요구되고 있으며, 리드프레임을 이용한 어레이형 반도체패키지, 핀 그리드 어레이(pin grid array, PGA) 반도체패키지, 볼 그리드 어레이(ball grid array, BGA) 반도체패키지(이하 'BGA패키지'라 함) 등의 수요가 증가하고 있다. This semiconductor package has recently according to the size of the advanced integration technologies and electronic device of the semiconductor chip and the frivolous chancel (輕薄 短小) screen and a high reliability is required in order to support this, and the array type semiconductor package, and pin grid arrays using the lead frame (pin grid array, PGA) and a semiconductor package, ball grid array (ball grid array, BGA) increases the demand for (hereinafter referred to as a "BGA package") semiconductor package.

BGA 패키지란 고집적도의 반도체칩 및 다핀화 요구 등을 수용하기 위해 개발된 것으로, 메인보드에의 실장을 위해 저면에 일정한 형태로 배열된 다수의 도전성 볼, 예를 들어 솔더볼(solder ball)를 갖는 표면실장형(SMT) 패키지의 한 종류이다. That the BGA package is designed to accommodate such a highly integrated semiconductor chip and the pinhwa required, arranged in some form on the bottom surface for mounting on a motherboard a plurality of conductive balls, e.g. having a solder ball (solder ball) surface-Mount is a kind of (SMT) package. 이와 같은 볼 그리드 어레이는 실장을 위해 볼 그리드 어레이 기판상의 솔더볼들이 인쇄회로기판의 도전성 접속패턴들에 대응하여 전기적으로 접합된다. The ball grid array as are electrically connected to corresponding to the ball grid array of solder balls to a substrate conductive connection pattern of the printed circuit board for mounting on.

현재 대부분의 4층 이상 플립칩(Flip-chip) 패키지 기판(package substrate)은 하나 이상의 전원(Power)/접지(Ground)판(Plane)을 포함하고 있다. Most of the flip chip (Flip-chip) package board (package substrate) more than four layers may include one or more power (Power) / ground (Ground) plate (Plane).

이처럼 인쇄회로기판에 실장되어 있는 수동 부품 및 능동 부품이 동작을 하기 위해 필요한 전원공급을 위해 기판 내부에 전원/접지판이라고 하는 전원공급단자를 갖고 있다. Thus, passive components and active components are mounted on a printed circuit board for the power supply required for the operation has a power supply terminal to said power / ground plane in the substrate.

일반적으로 전원판은 전원이 공급되는 부분이며 접지판은 신호의 접지가 목 적이며, 주로 신호의 기준점(reference)을 의미한다. In general, the power plate is a part of the power is the ground plane is that the signal ground Purpose, mainly refers to a reference point (reference) of the signal. 즉, 모든 대부분의 4층 이상 플립칩 패키지 기판의 경우 전원공급을 위한 전원/접지판을 갖고 있으며 이것은 기판 내부에 판(plane) 형태로 존재하게 된다. That is, has a power / ground plane for when the power supply of all the most four layers or more flip-chip package substrate which is in the form plate (plane) in the substrate.

특히 플립칩 패키지(Flip-chip package) 기판의 경우 IC(Integrated Circuit) 클럭(Clock) 속도가 빠른 MPU 혹은 칩셋(Chip set) 등의 능동 소자가 실장되므로 보다 짧은 시간 내에 안정적인 전원 공급을 위해 여러 개의 전원/접지판이 필요하게 된다. In particular, several to a stable power supply in less time because the flip-chip package (Flip-chip package) when the substrate IC (Integrated Circuit) clock (Clock) speed is fast MPU or chip (Chip set) active element is mounted, such as plate power / ground is required.

예를 들어, 현재 플립칩 본딩(Flip-Chip Bonding) 방식을 채용하는 고속(High Speed) 제품의 경우 CPU 혹은 그래픽 칩셋(Graphic Chip Set)의 클럭(Clock)은 2GHz이상의 높은 속도로 동작하고 있다. For example, a high speed employing the current flip-chip bonding (Flip-Chip Bonding) method (High Speed) In the case of products clock (Clock) of the CPU or the graphics chipset (Graphic Chip Set) is operating at a high speed of at least 2GHz. 이러한 CPU나 칩셋(Chip Set)의 경우 짧은 상승시간(Rising Time), 더 많은 전류를 요구하게 되며 고속으로 동작하기 위해서 IC 및 플립칩 패키지(Flip chip package) 기판, 주기판(Mother board)과의 신호선 간격이 계속 짧아지도록 설계되어 지고 있다. For such a CPU or chipset (Chip Set) short rise time (Rising Time), more will require a current and IC, and the flip-chip package to operate at high speed signal line in the (Flip chip package) substrate, a main substrate (Mother board) it is designed so that the gap continues to decrease.

하지만 이렇게 부품의 속도가 빨라지면 빨라질수록 전원/접지 배선에 전압 요동(Voltage Fluctuation)이 발생하여 결국 SSN(Simultaneous Switching Noise) 혹은 Delta-I(ΔI) 라는 고주파 잡음이 점점 크게 발생하게 된다. However, this is part of the velocity the more rapid the floor faster to a voltage fluctuation in the power / ground wire (Voltage Fluctuation) generating a high frequency noise is more greatly occur eventually called SSN (Simultaneous Switching Noise) or Delta-I (ΔI).

이런 고주파 잡음(SSN)은 시스템에 지연(Delay)을 발생시키거나 로직 오류(Logic Fault)를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다. Such high-frequency noise (SSN) is to generate a delay (Delay) to the system or generate a logic error (Fault Logic) tteurinda weaken the performance of the system and the system reliability drops.

도 1은 고주파 잡음(SSN)이 발생되는 개념도이며 (수학식 1)은 SSN의 발생 원인을 수식화 한 것이다. 1 is a conceptual diagram is generated a high-frequency noise (SSN) (Equation 1) is the cause of the formulation SSN.

DV=L(DI/Dt) DV = L (DI / Dt)

(수학식 1)에 있는 DV는 고주파 잡음(SSN)이며 L은 기생 인덕턴스(Parasitic Inductance), DI는 칩에 공급되는 전류(Current)이며 Dt는 동작하는 칩의 클럭 속도이다. DV in the (equation 1) is a high-frequency noise (SSN) is the parasitic inductance L (Inductance Parasitic), DI is the current (Current) to be supplied to the chip Dt is the clock speed of the chips to operate.

상기 (수학식 1)에서 보듯이 현재 칩의 클럭 속도가 증가하면서 점점 더 많은 전류를 칩에서는 요구하게 된다. The request is in the (equation 1) As can be seen more and more current as the clock speed of the current chips in the chip increases.

결국 칩의 Simultaneous switching output buffer들로 인해 SSN이 증가하게 되어 전체 시스템의 신뢰성을 떨어뜨린다. SSN will eventually increase due to Simultaneous switching output buffer of the chip degrades the reliability of the entire system.

이러한 SSN을 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 때에는 전원/접지 배선의 인덕턴스를 줄이는 것이 효과적인 방법중의 하나이다. In order to reduce this SSN If you can not change the current and the switching speed required for the operation of the device is one of the effective ways to reduce the inductance of the power / ground wires.

현재 고속으로 동작하는 CPU 및 칩셋(Chip set)들의 경우 플립칩 패키지(Flip-chip package) 방식을 적용하여 고속에 대응하고 있다. In the case of CPU and chip (Chip set) it is currently operating at a high speed and corresponding to the high speed by applying flip-chip package (Flip-chip package) manner.

종래에 4층 이상 플립칩 패키지(Flip-chip package) 기판의 경우 전원공급을 위한 전원/접지판은 일반 FR-4와 같은 고분자 수지를 사용한다. For a four-layer substrate than flip-chip package (Flip-chip package) in a conventional power / ground plane for the power supply uses a polymer resin, such as standard FR-4.

도 2는 종래 기술에 따른 6층 플립칩 패키지(Flip-chip package) 기판의 단 면도이다. 2 is an end view of a six layer flip-chip package (Flip-chip package) substrate according to the prior art.

도 2에 도시되어 있는 바와 같이, 1층은 신호층이고 2층은 접지판이며, 3층은 전원판이고 4층은 전원판이고 5층은 접지판이며, 6층은 신호층이다. As shown in Figure 2, the first layer is a signal layer and the second layer is a ground plane, power plane layers 3 and 4 layers are power planes and a ground plane layer 5, layer 6 is a signal layer.

그리고, 여기에서 2층의 접지판과 3층의 전원판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있으며, 4층의 전원판과 5층의 접지판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있다. Then, the power plate of the ground plate and the third floor of a second floor here is done in one pair, and supplying the power source to the semiconductor package, the ground plane of the power plate of the 4th and 5th layers are in place the semiconductor package, one pair of and power.

이때 전원/접지판을 구성하고 있는 절연재는 일반 FR-4와 같은 에폭시(Epoxy) 수지이다. The insulating material making up the power / ground plane is an epoxy (Epoxy) resin, such as standard FR-4. 현재 전세계적으로 플립칩 패키지 기판(Flip-chip package substrate)에 사용되고 있는 전원/접지면의 절연재는 일본의 Ajinomoto社의 ABF(Ajinomoto Build-Up Film) 절연재이다. Insulation of the power / ground plane that is currently being used worldwide as a flip chip package substrate (Flip-chip package substrate) is (Ajinomoto Build-Up Film) ABF insulating material 社 Ajinomoto of Japan.

ABF 재료에 특성 및 내용은 특허 US 6,133,377(Composition of Epoxy Resin, Phenol-Triazine-Aldehyde Condensate and Rubber)에 자세히 소개되어 있다. Attribute information and the ABF material is described in more detail in the patent US 6,133,377 (Composition of Epoxy Resin, Phenol-Triazine-Aldehyde Condensate and Rubber).

US6,133,377에 구현된 플립칩 패키지 기판(Flip-chip package substrate)용 ABF 재료의 대표적인 특성을 설명하면, 유전율(Dielectric Constant) 3.4~3.8, 유전 손실(Loss Tangent) 0.017~0.023을 갖고 있으며 필름 두께는 30~50㎛이다. Referring to the typical characteristics of the ABF material for a flip chip package substrate (Flip-chip package substrate) implemented in US6,133,377, the dielectric constant (Dielectric Constant) 3.4 ~ 3.8, a dielectric loss (Loss Tangent) and has a film thickness of 0.017 ~ 0.023 It is 30 ~ 50㎛.

이러한 ABF와 같은 에폭시 재료를 상기 도 2의 2층과 5층 접지층과 3층과 4층 전원층사이의 절연재로 사용하여 MPU 및 칩셋용 플립칩 패키지 기판(Flip-chip package substrate)을 제조하고 있다. Preparing the epoxy materials to FIG 2 the second layer of the five-layer ground layer and the third layer and four-layer insulation MPU and a flip-chip package substrate (Flip-chip package substrate) for the chip by using a between the power source layer a such as those ABF and have. 이렇게 에폭시 절연재로 구현된 전원/접지판의 전원 배선에도 전원 라인 전압 요동(Power line voltage fluctuation)이 발생하며 이러한 전압 요동(Voltage fluctuation)을 줄이기 위해서 고주파용 낮은 인덕턴 스 칩 디커프링 커패시터(Low inductance chip decoupling capacitor)를 실장하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 전원 배선이 갖고 있는 인덕턴스를 차폐 시켜서 전압 강하(Voltage drop) 효과를 현저히 낮추어서 SSN을 줄일 수있다. So the power-on / in the ground plane, even power line power line voltage swing implemented as epoxy insulating material (Power line voltage fluctuation) is generated, and this voltage swing low inductance chip dikeo spring capacitor for high frequency in order to reduce (Voltage fluctuation) (Low inductance chip decoupling capacitor) to be mounted directly to, by supplying an electric current required for the switching of the circuit by shielding the inductance in the power supply wiring has a voltage drop (voltage drop) significantly lowers the effect of reducing the SSN.

도 3은 낮은 인덕턴스 칩 디커플링 커패시터(Low inductance chip decoupling capacitor)가 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판에 실장된 개념도이다. Figure 3 is a low-inductance chip decoupling capacitor (Low inductance chip decoupling capacitor) mounted on the power / ground planes of the flip chip package substrate (Flip-chip package substrate) concepts.

상기 도 3과 같이 디커플링 칩 커패시터(Decoupling Chip Capacitor)를 PCB 주보드(Mother(Main) Board)에 실장하고 낮은 인덕턴스 칩 커패시터(Low inductance chip capacitor)를 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판에 연결하여 높은 주파수 영역에서도 시스템이 원활하게 동작하도록 전류를 공급한다. Of decoupling chip capacitors (Decoupling Chip Capacitor) the PCB main board (Mother (Main) Board) mounting and low-inductance chip capacitor (Low inductance chip capacitor) a flip-chip package substrate (Flip-chip package substrate) to as FIG. 3 a current to operate the system to smoothly even in a high frequency domain is connected to the power / ground plane is supplied.

도 4는 CPU와 칩셋용 플립칩 패키지 기판(Flip-chip Package Substrate)에 실장된 낮은 인덕턴스 칩 패키지(Low inductance chip capacitor(LICC))를 보여 준다. Figure 4 illustrates a low-inductance chip package (Low inductance chip capacitor (LICC)) mounted in a flip chip package substrate (Flip-chip Package Substrate) for the CPU and chipset.

도 4와 같이 빠른 속도를 갖는 CPU와 칩셋(Chip Set)용 플립칩 패키지 기판(Flip-Chip Package Substrate)상에 0.1∼1㎌의 커패시턴스(Capacitance)를 갖는 LICC가 단독 혹은 어레이형(Array type)으로 9∼20개 정도 실장되어 IC의 스위칭(Switching)에 필요한 전류를 원할히 공급한다. Fast CPU and chipset having a speed (Chip Set) for flip-chip package substrate (Flip-Chip Package Substrate) phase in the LICC alone or having a capacitance (Capacitance) of 0.1~1㎌ array type (Array type) as shown in FIG. 4 is mounted in approximately 9-20 supplies a current required for switching (switching) of the IC smoothly. 향후 시스템의 속도가 점점 빨라지면 지금의 LICC도 스위칭(Switching)을 하는 소자까지 전류를 공급하기에는 상대 적으로 전원 배선이 길어져서 발생하는 전원 루프 인덕턴스(Power loop inductance), 비아 인덕턴스(Via inductance) 그리고 세라믹 칩으로 구성된 디커플링 커패시터(Decoupling Capacitor(MLCC or LICC)) 자체 및 MLCC 혹은 LICC를 기판상에 SMT 실장을 할때 솔더(Solder) 접점에서 발생하는 기생 인덕턴스(Parasitic inductance) 때문에 전원 공급배선에 많은 고주파 잡음(SSN)이 발생되면 전원 전압 레벨(Power Voltage Level)이 감소함에 따라 드라이버의 공급 전류가 감소하여 신호 지연(Delay)이 증가하게 되고 EMI 문제도 발생하게 된다. Faster in future system speed gradually when the now LICC a power loop inductance for relatively to generate power wiring is so long hagieneun supplying current to the device for the switching (Switching) (Power loop inductance), via inductance (Via inductance), and when the decoupling capacitor (decoupling capacitor (MLCC or LICC)) SMT mounting itself and MLCC or LICC on a substrate consisting of a ceramic chip because solder (solder) parasitic occurring at the interface inductance (parasitic inductance) number of the power supply wiring high-frequency When noise (SSN) is generating the power supply voltage level (power voltage level) is reduced as the supply current of the driver is decreased in accordance with a signal delay (delay) is increased is generated even EMI problem.

향후에 시스템이 점점 더 빨라지면 단순히 LICC 등을 전원/접지에 많이 연결한다고 해서 SSN이 떨어지지는 않게 된다. Please note that if the system is getting faster in the future, simply connect a lot like LICC the power / ground is not the SSN is falling.

이러한 문제점들을 극복하기 위해서는 전원 배선을 짧게 하고 동시에 기생 인덕턴스(Parasitic inductance)를 줄여야 한다. In order to overcome these problems and shorten the power wiring and reduce the parasitic inductance (Parasitic inductance) at the same time. 결국 기존의 에폭시와 같은 절연재로 이루어진 전원/접지판보다 더 낮은 전원/접지 인덕턴스를 갖는 보다 더 안정한 전원/접지 절연재가 요구 되어지게 된다. After all, the existing epoxy and more stable power / ground insulating material than with a lower power / ground inductance than the power / ground plane formed of an insulating material such becomes required.

종래 기술의 문제점을 요약하면 다음과 같다. In summary, the problems of the prior art as follows.

ⅰ. Ⅰ. 높은 전원/접지 인덕턴스 발생 High power / ground inductance generated

유전율(Dielectric Constant) 3.4~3.8, 절연거리가 30~50㎛로 이루어진 기존의 에폭시 재료로 구성된 전원/접지판은 높은 전원/접지 임피던스가 발생되어 전원/접지판상에 높은 전압 요동을 발생시키게 된다. Dielectric constant the power / ground plane consisting of a conventional epoxy materials comprising (Dielectric Constant) 3.4 ~ 3.8, the insulation distance 30 ~ 50㎛ is thereby generate a high voltage fluctuations in the high power / ground impedance generated power / ground plate. 결국 고속으로 동작하는 시스템의 고주파 잡음(SSN)을 발생시켜서 고속 동작 칩에 오류를 일으키게 된다. End by generating a high-frequency noise (SSN) of a system that operates at a high speed will cause an error in the high-speed operation chip.

ⅱ. Ⅱ. 신호지연 증가 및 EMI 발생: EMI and increasing signal delay occurs:

기존의 에폭시 재료로 구성된 전원/접지판에 세라믹 칩으로 구성된 디커플링 커패시터(Decoupling Capacitor(MLCC or LICC))자체 및 MLCC 혹은 LICC를 플립칩 패키지 기판(Flip-chip Package Substrate) 기판상에 SMT 실장을 할때 솔더 접점에서 발생하는 기생 인덕턴스 때문에 전원/접지판에 많은 고주파 잡음(SSN)이 발생되어 전원 전압 레벨(Power Voltage Level)이 감소함에 따라 드라이버의 공급 전류가 감소하여 신호 지연(Delay)가 증가하게 되고 EMI 문제 발생한다. To a decoupling capacitor (Decoupling Capacitor (MLCC or LICC)) SMT mounting itself and MLCC or LICC on a flip-chip package substrate (Flip-chip Package Substrate) substrate consisting of a ceramic chip to the power / ground plane consisting of a conventional epoxy material is a high frequency noise (SSN) number of the power / ground plane due to the parasitic inductance occurring in the solder contacts to the supply current of the driver is decreased to increase the signal delay (delay) as the reduced power supply voltage level (power voltage level) when and it generates EMI problems.

상기와 같은 문제점을 해결하기 위한 본 발명은, 높은 전원/접지 임피던스의 발생을 방지하여 전압 요동에 의한 고주파 잡음의 발생을 방지할 수 있도록 하는 플립칩 패키지 기판 및 그 제조방법에 관한 것이다. The present invention for solving the above problems relates to a flip chip package substrate and a manufacturing method that allows to prevent the generation of high power / ground impedance to prevent the occurrence of high frequency noise due to voltage fluctuations.

또한, 본 발명은, 기생 인덕턴스 발생을 억제하여 신호지연을 방지하며 EMI 발생을 억제하여 할 수 있는 플립칩 패키지 기판 및 그 제조방법을 제공하는 것을 그 목적으로 한다. In addition, the present invention is to prevent a signal delay to suppress the parasitic inductances occur, and to provide a flip-chip package substrate and a manufacturing method capable of suppressing the EMI generated for that purpose.

상기와 같은 본 발명은, 외부로부터 입력된 신호를 플립칩에 제공하기 위한 복수의 회로층; The present invention as described above, a plurality of circuit layers for providing a signal input from the outside to the flip chip; 외부로부터 입력된 전원을 플립칩에 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 전원층; A circuit pattern for providing a power input from the outside to the flip chip are formed, and a plurality of power layers in insulating ink is filled in the space between the patterns; 상기 전원층을 통하여 입력된 전원에 접지를 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 접지층; The power layer a circuit pattern for providing a ground on the input power and is formed through a plurality of ground layers in insulating ink is filled in the space between the patterns; 상기 복수의 회로층과 복수의 전원층 사이 또는 상기 복수의 회로층과 복수의 접지층 사이에 적층되어 있으며, 절연재료로 이루어져 있고, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제1 절연층; And it laminated between the plurality of circuit layers and a plurality of power source layer or between the plurality of circuit layers and a plurality of ground layers, consisting of an insulating material, the first, which includes a plurality of inter-layer via hole is filled with insulating ink 1 insulating layer; 및 상기 복수의 전원층과 상기 복수의 접지층에서 서로 쌍을 이루는 전원층과 접지층 사이에 적층되며 고유전율 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 이루어져 있으며, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제2 절연층을 포함하여 이루어진 것을 특징으로 한다. And the multiple is laminated between the power source layer and the plurality of power source layer in the pair to each other in the ground layer and the ground layer consists of a high capacity of the hybrid material composed of a high-k ceramic powder and a resin, a plurality of which are filled with insulating ink It characterized in that made in a second interlayer insulating layer and a via hole.

또한, 본 발명은 코어층의 양측에 전원층을 형성하고 층간 도통을 위한 도통홀을 형성하는 제 1 단계; The present invention is a first step of forming the power source layer on both sides of the core layer to form a through-hole for inter-layer conductive; 상기 도통홀을 잉크로 충진하고 경화된 잉크를 연마하는 제 2 단계; A second step of filling the through-holes to the ink, and polishing the cured ink; 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료를 적층하는 제 3 단계; A third step of laminating the high capacity of a hybrid material consisting of a high-k ceramic powder and resin; 및 상기 제 3 단계의 절연층이 적층된 위에 접지층을 형성한 후에 블라인드 비아홀을 형성하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다. And characterized in that made in a fourth step of forming a blind via hole after forming a ground layer on the insulating layer in the third step of laminating.

이제, 도 5 이하의 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다. Now, the embodiment will be described in detail below with reference to Figure 5 of the drawings of the present invention, one preferred example as follows.

도 5는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 절단면도이다. Figure 5 is a sectional plane view of a hybrid flip-chip package substrate in accordance with one embodiment of the present invention.

도 5에 도시되어 있는 바와 같이, 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 1층은 신호층이고 2층은 접지판이며, 3층은 전원판이고 4층은 전원판이고 5층은 접지판이며, 6층은 신호층이다. As shown in Figure 5, the first floor of a hybrid flip-chip package substrate in accordance with one embodiment of the present invention is a signal layer and a second layer is a ground plate, a third layer is the power board and the fourth floor is a power board and 5F It is a ground plate, 6 layers is a signal layer.

그리고, 여기에서 2층의 접지판과 3층의 전원판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있으며, 4층의 전원판과 5층의 접지판은 하나의 쌍을 이루어 반도체 패키지에 전원을 공급하고 있다. Then, the power plate of the ground plate and the third floor of a second floor here is done in one pair, and supplying the power source to the semiconductor package, the ground plane of the power plate of the 4th and 5th layers are in place the semiconductor package, one pair of and power.

이때 전원/접지판을 구성하고 있는 절연재(502, 504)는 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 만들어진 하이브리드 필름이 사용된다. The power / insulating material (502, 504) that make up the ground plate is a hybrid film made of a high capacity of the hybrid material composed of a ceramic powder and a resin of a high dielectric constant is used.

이때 하이브리드 필름은 정전용량이 높은 고유전율 재료로서 유전상수가 1,000∼10,000인 고유전율을 갖는 BaTiO 3 세라믹 분말을 열 경화성 에폭시 수지 또는 폴리이미드와 같은 수지에 혼합한 합성물 형태인 것이 바람직하며, 상기 재료는 BaTiO 3 분말의 크기를 두개의 형태(Bimodal)로 구현하고, 그 크기는 0.5~1.0㎛ 직경의 분말과 20~50㎚ 직경의 극소 분말을 3:1∼5:1의 부피 비율로 섞어서 고분자 수지에 골고루 분산시켜 20∼60 정도의 높은 유전상수를 갖는 중합체 세라믹 합성물 형태인 것이 더욱 바람직하다. The hybrid film, it is preferable in capacitance is a complex mixture of BaTiO 3 type ceramics powder having a high dielectric constant has a dielectric constant in the 1000 to 10,000 resin such as a thermosetting epoxy resin or a polyimide as a high a high dielectric constant material, the material BaTiO 3 powder has a size of, and implemented in the form of two (Bimodal), its size is 0.5 ~ 1.0㎛ powder and micro-powder of 20 ~ 50㎚ diameter having a diameter of 3: 1 to 5: mixing at a volume ratio of the first polymer that the polymer ceramic composite type having a high dielectric constant of about 20 to 60 was uniformly dispersed in the resin it is more preferred.

또한 전원/접지판의 인덕턴스를 낮추기 위해 전원/접지의 절연거리가 10㎛ 이내의 아주 얇은 두께로 형성한다. In addition, to form a very thin thickness less than the insulation distance of the power / ground 10㎛ to lower the inductance of the power / ground plane.

도 6a 내지 도 6g는 본 발명의 일실시예에 따른 하이브리드 플립칩 패키지 기판의 제조방법의 공정도이다. Figures 6a through 6g is a process chart of a manufacturing method of a hybrid flip-chip package substrate in accordance with one embodiment of the present invention.

도 6a는 6층 플립칩 패키지 기판(Flip-chip Package Substrate)의 회로가 형 성된 3, 4층 단면으로 코어층(601)에는 절연재가 두께는 100~1000㎛을 가지고 형성되어 있으며 코어층(601)의 양쪽에는 2~20㎛ 동박(602)이 접합되어 있어 CCL(Copper Clad Laminate)을 구성하고 있다. Figure 6a 6F flip chip package substrate (Flip-chip Package Substrate) The circuit of the type generated 3, a four-layer cross-sectional core layer 601 has a thickness of insulating material is formed with a 100 ~ 1000㎛ and the core layer (601 ) on both sides making it 2 ~ 20㎛ copper foil 602 is bonded in and constitute a CCL (copper Clad Laminate).

여기에서 동박(602)은 에칭되어 회로 배선을 형성하고 있으며, 비아홀(603)은 CCL의 상, 하부를 전기적으로 도통시키기 위해 기계적 가공(Mechanical Drill)으로 형성되며 동도금층(604)로 도통시킨다. Here, the copper foil 602 is etched, and forming a wiring circuit, a via hole 603 is formed in a mechanical processing (Mechanical Drill) to electrically connected to the upper and lower portions of CCL causes conduction to the copper plating layer (604). 3, 4층은 전기적으로는 전원판으로 사용된다. 3, four layers are electrically is used in the power board.

도 6b와 도 6c는 비아홀을 충진하고 패턴을 평평하게 하며, 버퍼링을 수행하게 되는데 Noda Screen(社)의 특허 제2896116호에서 자세히 설명되어 진다. Figure 6b and Figure 6c is filled with the via-hole and flattened, and the pattern, there is carried out the buffering is explained in detail in Patent No. 2896116 of Noda Screen (社).

이를 간단히 언급하면 도 6a의 회로가 형성된 플립칩 패키지 기판(Flip-chip Package Substrate)의 3, 4층 회로 배선(602)과 배선 사이와 비아홀(603) 내부를 동시에 잉크(605)로 메운 것을 보여 준다. It simply a when inside Figure 6a of the circuit is a flip-chip package substrate (Flip-chip Package Substrate) 3, 4 layer circuit wiring (602) and between the via-hole 603. wiring formed referred to at the same time show that meun with ink 605 give.

이때 잉크는 빛 경화형 수지이고 인쇄 공정을 통해 기판상에 인쇄된다. The ink is printed on a substrate via a light-curable resin, and the printing process. 이와 같은 평평한 코팅(Flat coating)을 하는 이유는 흐름성이 없는 고용량의 하이브리드 재료(608)가 적층 혹은 인쇄시에 회로 배선(602)과 배선 사이 혹은 비아홀(603)내부를 완전하게 메우지 못한 경우 보이드(Void) 불량이 발생하는 것을 방지하기 위해 하이브리드 재료(608)를 적층 혹은 인쇄 전에 형성한다. Such a flat coating (Flat coating), if the reason is flowable hybrid material 608 of high capacity is not laminated or tallow completely mail at the time of printing an internal circuit wiring 602 and the wiring or between the via hole 603 not to In order to prevent a void (void) defects to form a hybrid material 608 prior to printing or lamination.

도 6c는 잉크(605)를 경화한 후에 연마하여 기판 회로 배선을 노출시킨 것이며, 이때 회로 배선(602)과 경화된 잉크(605)를 같은 높이로 연마하는 것이 중요하다. Figure 6c will exposing the wiring circuit substrate is polished after hardening the ink 605, where it is important to polish the circuit wiring of the ink 605 is cured and 602 at the same height. 보다 자세한 공정은 그림 7에 도시되어 있는데 세라믹 버퍼(Ceramic buff)(710)를 사용하여 회로 배선(602)과 경화된 잉크(605)를 같은 높이로 연마한다. More detailed process is shown in Figure 7. There is polished ceramic buffer (buff Ceramic) (710), the ink 605 is cured and the circuit wiring 602. Using the same height.

이후에, 도 6d를 참조하면, 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 만들어진 하이브리드 필름(608)을 플립칩 패키지 기판(Flip-chip package substrate)의 전원판으로 사용되는 3층과 4층의 상부에 적층 혹은 인쇄되어 유전체층을 형성한다. Then, referring to FIG. 6d, 3 layer using the hybrid film 608 made of a high capacity of the hybrid material composed of a ceramic powder and a resin of a high dielectric constant as the power board for flip-chip package substrate (Flip-chip package substrate) and It is laminated or printed on top of the layer 4 to form a dielectric layer.

이때 하이브리드 필름(608)은 정전용량이 높은 고유전율 재료로서 유전상수가 1,000∼10,000인 고유전율을 갖는 BaTiO 3 세라믹 분말을 열 경화성 에폭시 수지 또는 폴리이미드와 같은 수지에 혼합한 합성물 형태인 것이 바람직하며, 상기 재료는 BaTiO 3 분말의 크기를 두개의 형태(Bimodal)로 구현하고, 그 크기는 0.5~1.0㎛ 직경의 분말과 20~50㎚ 직경의 극소 분말을 3:1∼5:1의 부피 비율로 섞어서 고분자 수지에 골고루 분산시켜 20∼60 정도의 높은 유전상수를 갖는 중합체 세라믹 합성물 형태인 것이 더욱 바람직하다. The hybrid film 608, it is preferable in capacitance is a complex mixture of BaTiO 3 type ceramics powder having a high dielectric constant has a dielectric constant in the 1000 to 10,000 resin such as a thermosetting epoxy resin or a polyimide as a high high-k material , the material is BaTiO 3 powder, the size of the implementation of two types (Bimodal), and the size of the three micro-powder of a diameter of 0.5 ~ 1.0㎛ powder and 20 ~ 50㎚ diameter: volume ratio of 1: 1 to 5 in a mixture it is more preferred that the polymer ceramic composite type having a high dielectric constant of about 20 to 60 was uniformly dispersed in the polymer resin.

또한 전원/접지판의 인덕턴스를 낮추기 위해 전원/접지의 절연거리가 10㎛ 이내의 아주 얇은 두께로 형성한다. In addition, to form a very thin thickness less than the insulation distance of the power / ground 10㎛ to lower the inductance of the power / ground plane.

다음으로, 도 6e를 참조하면 전기 배선층인 2, 4층과 전원판인 3, 4층을 전기적으로 도통시키기 위해 레이저 드릴을 마이크로 비아(609)를 형성한다. Next, referring to Figure 6e to form the micro-vias 609 with a laser drill to electrically connected to the electrical wiring layer 2, layer 4 and the power board 3, four layers. 이때 하이브리드 필름(608)의 상부와 마이크로 비아(609)의 내벽은 무전해 동도금 및 전해 동도금을 하여 동도전층을 형성한다. The inner walls of the upper and microvias 609 of the hybrid film 608 by the electrolytic copper plating and electroless copper plating to form a conductive layer the diagram.

그리고, 도면부호 610은 동도전층으로 PCB회로 형성 공정을 이용하여 만들어진 회로 및 전극 배선이다. And, reference numeral 610 is a circuit made by using the conductive layer forming step PCB circuit in the diagram and an electrode wiring. 2, 5층은 전기적으로는 접지 배선층으로 사용된다. 2, 5 layers electrically is used as a ground wiring.

도 6f를 참조하면 신호선(Signal Line)이 형성되는 1, 6층과 접지층인 2, 5층과의 전기적인 절연을 위해 유전상수 2~4.5정도의 절연층(612)을 형성한다. Referring to Figure 6f to form a signal line (Signal Line) is 1, the layer 6 and the ground layer 2, the dielectric constant of about 4.5 ~ 2, for electrical insulation of the five-layer insulating layer 612 is formed. 이때 절연층을 형성하는 공정은 PCB(인쇄회로기판)에서 널리 사용되는 공정이다. The step of forming the insulating layer is a step that is widely used in the PCB (printed circuit board).

후에, 도 6g를 참조하면 접지층인 2, 5층과 신호선(Signal Line)이 형성되는 1, 6층을 전기적으로 도통시키기 위해 레이저 드릴(Laser Drill)을 이용하여 마이크로 비아(Micro via)(613)를 형성한다. Then, Referring to Figure 6g ground layers 2, 5 layers and a signal line (Signal Line) microvias (Micro via) (613 using a laser drill (Laser Drill) to electrically connected to the 1, 6 layers are formed ) to form. 이때 도면부호 612의 상부와 613의 내벽은 무전해 동도금 및 전해 동도금을 하여 동도전층을 형성한다. At this time, the drawing of the top wall 613 and the code 612 is to electroless copper plating and electrolytic copper plating to form a conductive layer the diagram. 도면부호 614는 동도전층을 PCB회로 형성 공정을 이용하여 만들어진 회로 및 전극 배선이다. Reference numeral 614 is a circuit wiring and an electrode made by using the conductive layer forming step of the diagram PCB circuit. 1, 6층은 전기적으로는 신호 배선층으로 사용된다. 1, 6 layers are electrically are used as signal wiring layers.

도 8a 내지 도 8d는 종래 기술과 본 발명의 임피던스 시뮬레이션 결과를 비교하기 위한 그래프로서, Sigrity사의 Power integrity해석용 시뮬레이션 프로그램인 "Speed 2000" 프로그램을 이용하여 4층 플립칩 패키지 기판의 전원/접지 임피던스 시뮬레이션 결과값이다. Figures 8a through 8d are prior art and a graph for comparing the impedance of the simulation result of the present invention, the Sigrity's simulation program for Power integrity analysis "Speed ​​2000" power / ground impedance of the four-layer flip-chip package substrate using a program a simulation result. 우선 시뮬레이션에 요구되는 입력 변수는 아래 (표 1)과 같다. First, input parameters required for the simulation is shown below (Table 1).

타입 A(기존의 일반 전원/접지) Type A (an existing utility power / ground) 타입 B(기존의 전원/접지에 칩 커패시터 실장) Type B (the chip capacitor mounted on a conventional power / ground) 타입 C(박판 고용량 하이브리드 전원/접지) Type C (high-capacity sheet hybrid power / ground)
유전율(Dk) The dielectric constant (Dk) 3.8 3.8 3.8 3.8 29 29
유전손실(Df) The dielectric loss (Df) 0.027 .027 0.027 .027 0.019 .019
전원/접지 절연거리(um) Power / ground insulation distance (um) 30 30 30 30 10 10

도 8a는 종래 기술에 따른 전원/접지판의 임피던스 시뮬레이션 결과를 보여주는 도면이고, 도 8b는 종래 기술에 따른 칩 커패시터를 실장한 경우에 전원/접지의 임피던스 시뮬레이션 결과값을 보여주는 그래프이며, 도 8c는 본 발명의 일실시예에 따른 하이브리드 필름을 사용한 경우에 임피던스 시뮬레이션 결과값을 보여주는 도면이다. Figure 8a is a diagram showing the impedance simulation of power / ground plane in accordance with the prior art, Figure 8b is a graph showing the impedance simulation result of the power / ground in the case of mounting a chip capacitor according to the prior art, Figure 8c is a diagram illustrating a simulation result of the impedance value in case of using a hybrid films according to an embodiment of the present invention.

도 8a는 유전율(Dielectric Constant) 3.4~3.8, 절연거리가 30~50㎛로 이루어진 기존의 에폭시재료로 구성된 4층 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지판의 임피던스 그래프이다. Figure 8a is a dielectric constant (Dielectric Constant) 3.4 ~ 3.8, the impedance plot of the power / ground plane layer 4 of the insulating distance is flip-chip package substrate (Flip-chip package substrate) consisting of a conventional epoxy materials consisting of 30 ~ 50㎛. 도 8b는 존의 4층 플립칩 패키지 기판(Flip-chip package substrate)의 전원/접지면의 임피던스를 낮추기 위해서 ESL 400pH, ESR 0.3ohm, 커패시턴스 220nF짜리 세라믹 칩 디커플링 커패시터(Ceramic chip decoupling capacitor) 4개를 실장하였다. Figure 8b 400pH ESL, ESR 0.3ohm, Capacitance old 220nF ceramic chip decoupling capacitor (Ceramic chip decoupling capacitor) 4 gae to lower the impedance of the power / ground plane layer 4 of the flip chip package substrate (Flip-chip package substrate) of the zone It was implemented.

도 8c는 본 발명에서 기술하고 있는 유전율(Dielectric Constant) 29, 절연거리가 10㎛로 이루어진 박판 고용량 하이브리드 전원/접지판이 삽입된 4층 플립칩 패키지 기판(Flip-chip package substrate)이다. Figure 8c is the dielectric constant (Dielectric Constant) 29, a thin insulating distance high capacity hybrid power / ground plane layer 4 inserted into the flip-chip package substrate (Flip-chip package substrate) made of a 10㎛ that described herein. 도 8d는 도 8a, 8b, 8c를 같은 XY 스케일 합친 그래프이다. Figure 8d is a graph of the sum of scale XY Fig. 8a, 8b, 8c.

결과에서 보듯이, 박판 고용량 하이브리드 전원/접지판은 기존의 일반 전원/접지보다 훨씬 더 낮은 임피던스 커브를 보이고 있다. As the results show, sheet high-capacity hybrid power / ground plane is showing a much lower impedance curve more than conventional power / ground. 그 이유는 하이브리드 전원/접지판의 경우에 일반 전원/접지보다 더 높은 커패시턴스를 갖고 있기 때문이다. This is because it has a higher capacitance than typical power / ground in the case of a hybrid power / ground planes.

즉, 높은 유전율의 세라믹 파우더(Ceramic powder)가 에폭시와 같은 폴리머 에 골고루 분산되어 있는 하이브리드 재료의 경우 일반 에폭시로 만으로 이루어진 재료보다 훨씬 더 높은 커패시턴스를 발생시켜서 전원/접지판의 임피던스를 낮추게 되는 것이다. That is, in the case of the hybrid material with a ceramic powder (Ceramic powder) of the high dielectric constant are uniformly dispersed in the polymer, such as epoxy by generating a much higher capacitance than that of the material consisting of only a general epoxy will be lower the impedance of the power / ground plane. 복소 임피던스의 수식은 (수학식 2)에 소개되어 있다. Formula of the complex impedance is introduced in (Equation 2).

Figure 112004058677764-pat00001

Z은 임피던스(Impedance)이며, R은 저항, L은 인덕턴스(Inductance), C는 커패시턴스(Capacitance)이다. Z is the impedance (Impedance), R is resistance, L is the inductance (Inductance), C is the capacitance (Capacitance). 즉, 유전율이 증가하면 C가 증가하고 결국 Z가 낮아지게 되어 안정한 전원/접지판이 되게 된다. That is, if the dielectric constant is increased be increasing the C and Z is a lower end plate is to be a stable power / ground. 또한 전원/접지판의 절연거리가 낮으면 낮을 수록 전원/접지판상에 존재하는 커패시턴스는 증가하게 되어 동시에 임피던스를 낮추는 효과가 있다. The addition is low if the insulating distance in the power / ground plane is lower capacitance existing in the power / ground plate has the effect of lowering the impedance is increased at the same time.

이러한 박판 고용량 하이브리드 전원/접지판이 삽입된 4층 플립칩 패키지 기판(Flip-chip package substrate)은 일반 전원/접지판에 높은 용량값의 세라믹 칩 커패시터가 실장된 4층 플립칩 패키지 기판(Flip-chip package substrate)보다 더 낮은 임피던스를 보이고 있다. These thin high capacity hybrid power / ground a four-layer flip chip package substrate (Flip-chip package substrate) insert plate is a ceramic chip capacitor of a high capacitance value in general the power / ground plane mounted 4F flip chip package substrate (Flip-chip It shows a lower impedance than the package substrate).

상기와 같은 본 발명에 따르면 박판 고용량 하이브리드 전원/접지판(Hybrid Power/Ground Plane)은 기존의 일반 에폭시로 이루어진 전원/접지판보다 더 낮은 임피던스를 가질 수 있는 효과가 있다. According to the invention, such as the high-capacity sheet hybrid power / ground plane (Hybrid Power / Ground Plane) has an effect which may have a lower impedance than the input / ground plate made of a conventional common epoxy.

또한, 본 발명에 따르면, 공진점(Self Resonance Frequency)이하에서의 주파수에서 세라믹 칩 디커플링 커패시터(Ceramic chip decoupling capacitor)의 역할을 하이브리드 전원/접지판 자체로 할 수 있는 효과가 있다. According to the present invention, there is an effect that can not serve as a resonance point (Self Resonance Frequency) ceramic chip decoupling capacitor (Ceramic chip decoupling capacitor) at frequencies below the hybrid power / ground plane itself.

또한, 본 발명에 따르면, 10㎛이하의 낮은 두께의 전원/접지판에 의하여 공진점 이상의 주파수 영역에서도 임피던스를 낮추는 역할을 수행하는 효과가 있다. Further, according to the present invention, there is an effect that by a low power / ground plate having a thickness of less than 10㎛ serve to lower the impedance in the frequency range above the resonance point.

또한, 본 발명에 따르면, 이러한 하이브리드 전원/접지판은 고속으로 동작하는 CPU 및 칩셋용 플립칩 패키지 기판(Flip-chip package substrate)의 일반 수지로 이루어진 전원/접지판을 대체하여 보다 낮은 전원/접지 전압을 요동을 구현할 수 있어서 고속에서 동작하는 시스템의 신뢰성(안정성)을 향상 시킬 수 있도록 하는 효과가 있다. According to the present invention, such a hybrid power / ground planes by replacing the power / ground plane made of a general resin, the lower the power / ground of the CPU and chip flip-chip package substrate (Flip-chip package substrate) for operating at a high speed in the voltage to implement a swing has the effect to enhance the reliability (stability) of the system operating at high speed.

Claims (8)

  1. 외부로부터 입력된 신호를 플립칩에 제공하기 위한 복수의 회로층; A plurality of circuit layers for providing a signal input from the outside to the flip chip;
    외부로부터 입력된 전원을 플립칩에 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 전원층; A circuit pattern for providing a power input from the outside to the flip chip are formed, and a plurality of power layers in insulating ink is filled in the space between the patterns;
    상기 전원층을 통하여 입력된 전원에 접지를 제공하기 위한 회로패턴이 형성되어 있으며 패턴 사이의 공간에 절연잉크가 충진되어 있는 복수의 접지층; The power layer a circuit pattern for providing a ground on the input power and is formed through a plurality of ground layers in insulating ink is filled in the space between the patterns;
    상기 복수의 회로층과 복수의 전원층 사이 또는 상기 복수의 회로층과 복수의 접지층 사이에 적층되어 있으며, 절연재료로 이루어져 있고, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제1 절연층; And it laminated between the plurality of circuit layers and a plurality of power source layer or between the plurality of circuit layers and a plurality of ground layers, consisting of an insulating material, the first, which includes a plurality of inter-layer via hole is filled with insulating ink 1 insulating layer; And
    상기 복수의 전원층과 상기 복수의 접지층에서 서로 쌍을 이루는 전원층과 접지층 사이에 적층되며 고유전율 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료로 이루어져 있으며, 절연잉크로 충진되어 있는 복수의 층간 비아홀을 구비하고 있는 제2 절연층 And laminated between the plurality of power source layer and the ground layer in the pair to each other in the ground plane power layer and the plurality consists of a high capacity of the hybrid material composed of a high-k ceramic powder and resin, the interlayer plurality of which are filled with insulating ink a second insulating layer provided with via holes
    을 포함하여 이루어진 하이브리드 플립칩 패키지 기판. Hybrid flip-chip package, including the substrate made.
  2. 제 1 항에 있어서, According to claim 1,
    상기 제 2 절연층은, The second insulating layer,
    고유전율을 갖는 BaTiO 3 세라믹 분말을 열 경화성 에폭시 수지 또는 폴리이미드와 같은 수지에 혼합한 합성물인 것을 특징으로 하는 하이브리드 플립칩 패키지 기판. Hybrid flip-chip package substrate, characterized in that a mixture of BaTiO 3 ceramic powder having a high dielectric constant to resins such as thermosetting epoxy resin or a polyimide compound.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 제 2 절연층은 The second insulating layer
    BaTiO 3 분말의 크기를 두개의 형태(Bimodal)로 구현하고, 그 크기는 0.5~1.0㎛ 직경의 분말과 20~50㎚ 직경의 극소 분말을 3:1∼5:1의 부피 비율로 섞어서 고분자 수지에 골고루 분산시켜 20∼60 정도의 높은 유전상수를 갖는 중합체 세라믹 합성물 형태인 것이 특징으로 하는 하이브리드 플립칩 패키지 기판. BaTiO 3 powder and the size of the implementation of two types (Bimodal), and the size of micro-powders of the powder and 0.5 ~ 1.0㎛ diameter 20 ~ 50㎚ diameter of 3: 1 to 5: 1 mixed at a volume ratio of polymer resin by having uniformly dispersed in a high dielectric constant of about 20 to 60 polymer ceramic composite material to form a hybrid flip-chip package substrate according to claim.
  4. 제 1 항에 있어서, According to claim 1,
    상기 제 2 절연층의 두께는 10um이내인 것을 특징으로 하는 하이브리드 플립칩 패키지 기판. Hybrid flip-chip package substrate according to the thickness of the second insulating layer is characterized in that less than 10um.
  5. 코어층의 양측에 전원층을 형성하고 층간 도통을 위한 도통홀을 형성하는 제 1 단계; A first step of forming the power source layer on both sides of the core layer to form a through-hole for inter-layer conductive;
    상기 도통홀을 잉크로 충진하고 경화된 잉크를 연마하는 제 2 단계; A second step of filling the through-holes to the ink, and polishing the cured ink;
    고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 재료를 적층하는 제 3 단계; A third step of laminating the high capacity of a hybrid material consisting of a high-k ceramic powder and resin; And
    상기 제 3 단계의 절연층이 적층된 위에 접지층을 형성한 후에 블라인드 비아홀을 형성하는 제 4 단계를 포함하여 이루어진 하이브리드 플립칩 패키지 기판의 제조방법. The method of the first hybrid flip-chip package substrate made by a fourth step of forming a blind via hole after forming a ground layer on the step of the third insulating layer is laminated.
  6. 제 5 항에 있어서, 6. The method of claim 5,
    상기 제 2 단계는, The second step,
    상기 코어층의 내부에 형성된 도통홀을 빛경화형 잉크로 충진하는 제 2-1 단계; A first step 2-1 of filling the through-holes formed in the core layer to the light-curable ink;
    상기 제 2-1 단계의 도통홀에 충진된 잉크를 경화시키는 제 2-2 단계; Step 2-2 to cure the ink filled in the through-hole of the first stage 2-1; And
    상기 제 2-2 단계에서 잉크가 경화된 이후에 세라믹 버퍼를 사용하여 연마하여 전원층을 노출시키는 제 2-3 단계를 포함하여 이루어진 하이브리드 플립칩 패키지 기판의 제조방법. Method for producing a hybrid flip-chip package substrate made of, including the steps 2 to expose the first power source layer is polished by using a ceramic buffer after the ink is cured in step 2-2.
  7. 제 5 항에 있어서, 6. The method of claim 5,
    상기 제 3 단계는 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 필름을 적층하는 것을 특징으로 하는 하이브리드 플립칩 패키지 기판의 제조방법. The third step is the production of a hybrid flip-chip package substrate, characterized in that the stacking capacity of a hybrid film composed of ceramic powder and a resin of a high dielectric constant.
  8. 제 5 항에 있어서, 6. The method of claim 5,
    상기 제 3 단계는 고유전율의 세라믹 파우더와 수지로 구성된 고용량의 하이브리드 페이스트(paste)를 프린팅하여 적층하는 것을 특징으로 하는 하이브리드 플립칩 패키지 기판의 제조방법. The third step is the production of a hybrid flip-chip package substrate, characterized in that the laminate by printing a high capacity of the hybrid paste (paste) composed of ceramic powder and a resin of a high dielectric constant.
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