KR100574500B1 - Initializing signals generating circuit of semiconductor device - Google Patents

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Abstract

본 발명은 외부전압을 복수의 전압레벨로 전압 분배하는 전압 분배부와; 상기 전압 분배부로부터 출력되는 제 1 노드의 전압 신호에 응답하여 제 1 초기화 신호를 출력하는 제 1 초기화 신호 발생부와; 상기 전압 분배부로부터 출력되는 제 2 노드의 전압신호에 응답하여 제 2 초기화 신호를 출력하는 제 2 초기화 신호 발생부와; 상기 전압 분배부로부터 출력되는 제 3 노드의 전압신호에 응답하여 제 3 초기화 신호를 출력하는 제 3 초기화 신호 발생부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로에 관한 것이다.The present invention provides a voltage divider for dividing an external voltage into a plurality of voltage levels; A first initialization signal generator for outputting a first initialization signal in response to the voltage signal of the first node output from the voltage divider; A second initialization signal generator for outputting a second initialization signal in response to the voltage signal of the second node output from the voltage divider; And a third initialization signal generator for outputting a third initialization signal in response to the voltage signal of the third node output from the voltage divider.

본 발명에 따른 반도체 장치의 초기화 신호 발생회로는 반도체 장치의 초기화 단계에서 내부전압-외부전압 간 단락회로를 끊기 위한 제 2 초기화 신호를 공급하기 이전에 고전압 발생회로를 동작시키는 제 1 초기화 신호를 먼저 공급함으로써 고전압 레벨이 외부전압 레벨보다 낮아짐으로 인해 발생하는 레치업 현상을 방지함과 아울러, 상기 제 2 초기화 신호를 공급한 이후 반도체 장치의 초기화회로에 제 3 초기화신호를 공급함으로써 외부전압이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 것을 방지하는 효과가 있다.The initialization signal generation circuit of the semiconductor device according to the present invention first applies the first initialization signal for operating the high voltage generation circuit before supplying the second initialization signal for breaking the short circuit between the internal voltage and the external voltage in the initialization phase of the semiconductor device. The supply prevents the latch-up phenomenon caused by the high voltage level being lower than the external voltage level, and supplies the third initialization signal to the initialization circuit of the semiconductor device after supplying the second initialization signal. Since the semiconductor device is initialized in a state significantly lower than the normal operating voltage level of, an operation error is prevented from occurring in the semiconductor device.

초기화 신호, 초기화 신호 발생회로 Initialization signal, initialization signal generating circuit

Description

반도체 장치의 초기화 신호 발생회로{Initializing Signals Generating Circuit of Semiconductor Device}Initializing Signals Generating Circuit of Semiconductor Device

도 1은 종래 기술에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것이다.1 shows a configuration of an initialization signal generation circuit of a semiconductor device according to the prior art.

도 2는 종래 초기화 신호 발생회로에 따른 외부전압과 내부전압의 파형을 도시한 것이다.2 illustrates waveforms of an external voltage and an internal voltage according to a conventional initialization signal generating circuit.

도 3은 종래 기술에 의한 반도체 장치의 초기화 신호 발생회로 및 이로부터 초기화 신호를 제공받는 내부전원-외부전원 간 단락회로와 초기화 회로의 구성을 도시한 것이다.3 illustrates a configuration of an initialization signal generating circuit of a semiconductor device according to the related art and a short circuit and an initialization circuit between an internal power source and an external power source receiving an initialization signal therefrom.

도 4는 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로 및 이로부터 초기화 신호를 제공받는 고전압 발생회로, 내부전원-외부전원 간 단락회로 및 초기화 회로의 구성을 도시한 것이다. 4 is a block diagram illustrating an initialization signal generation circuit of a semiconductor device and a high voltage generation circuit, an internal power supply and an external power supply short circuit, and an initialization circuit according to an embodiment of the present invention.

도 5는 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것이다.5 illustrates a configuration of an initialization signal generation circuit of a semiconductor device according to an embodiment of the present invention.

도 6은 본 발명의 초기화 신호 발생회로에서 발생되는 제 1 내지 제 3 초기화 신호의 파형을 도시한 것이다.6 shows waveforms of the first to third initialization signals generated in the initialization signal generation circuit of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

110, 210 : 초기화 신호 발생회로110, 210: Initialization signal generating circuit

120, 230 : 외부전원-내부전원 간 단락회로120, 230: Short circuit between external power and internal power

130, 240 : 초기화 회로130, 240: initialization circuit

211 : 전압 분배부 212 : 제 1 초기화 신호 발생부211: voltage divider 212: first initialization signal generator

213 : 제 2 초기화 신호 발생부 214 : 제 3 초기화 신호 발생부213: second initialization signal generator 214: third initialization signal generator

220 : 고전압 발생회로220: high voltage generation circuit

본 발명은 반도체 장치의 초기화 신호 발생회로에 관한 것으로, 더욱 구체적으로는 반도체 장치의 고전압 발생회로, 외부전원-내부전원 간 단락회로 및 초기화 회로에 대하여 각각 다른 초기화 신호를 공급하여 래치업 현상의 발생을 방지하고 반도체 장치에 동작 오류가 발생하는 것을 방지할 수 있는 초기화 신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an initialization signal generating circuit of a semiconductor device. More specifically, a latch-up phenomenon occurs by supplying different initialization signals to a high voltage generation circuit, a short circuit between an external power supply and an internal power supply, and an initialization circuit of a semiconductor device. The present invention relates to an initialization signal generating circuit capable of preventing the occurrence of an error in an operation of the semiconductor device.

일반적으로, 반도체 장치에서의 초기화 신호 발생회로는 반도체 칩을 초기화시키기 위한 초기화신호를 생성하는 회로를 의미한다. 한편, 반도체 칩을 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승한다.In general, an initialization signal generation circuit in a semiconductor device means a circuit that generates an initialization signal for initializing a semiconductor chip. In order to operate the semiconductor chip, an external voltage VDD is supplied from the outside, and the voltage level of the external voltage VDD starts from 0 [V] and rises to a target voltage level with a constant slope.

이 때, 반도체 칩의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여 반도체 장치는 초기화 신호 발생회로를 구비함으로써, 외부전압(VDD)이 일정 레벨까지 상승하여 안정적인 전압 레벨이 된 이후에 각 회로에 공급되도록 하고 있다. At this time, when all circuits of the semiconductor chip are directly applied with the external voltage VDD, a malfunction occurs due to the influence of the rising external voltage. Therefore, in order to prevent the malfunction of the chip, the semiconductor device includes an initialization signal generation circuit so that the external voltage VDD rises to a certain level and is supplied to each circuit after a stable voltage level.

도 1은 종래 초기화 신호 발생회로의 구성을 도시한 것이다. 이를 참조하여 종래 초기화 신호 발생회로의 동작을 설명한다.1 shows the configuration of a conventional initialization signal generating circuit. The operation of the conventional initialization signal generating circuit will be described with reference to this.

도 1에 도시된 바와 같이, 노드(A)는 외부전압(VDD)을 저항(R11)과 저항(R12)에 의해 전압 분배한 전압레벨을 가지며, NMOS(M11)는 상기 노드(A)로부터의 전압신호에 응답하여 동작한다. As shown in FIG. 1, node A has a voltage level obtained by voltage-dividing an external voltage VDD by resistors R11 and R12, and NMOS M11 is provided from node A. FIG. It operates in response to the voltage signal.

외부전압(VDD)이 낮아 노드(A)의 전압레벨이 NMOS(M11)의 임계전압(Vt) 이하인 경우, NMOS(M11)는 턴-오프된 상태에 있는 반면, PMOS(M12)는 게이트로 로우레벨(VSS)의 전압을 인가받아 턴-온되어 노드(DET10)를 외부전압 레벨(VDD)로 풀-업 구동한다. 이에 따라, 초기화 신호(pwrup)는 로우 레벨의 상태에 있게 된다.When the external voltage VDD is low and the voltage level of the node A is less than or equal to the threshold voltage Vt of the NMOS M11, the NMOS M11 is turned off while the PMOS M12 is low to the gate. The voltage of the level VSS is applied and turned on to pull-up the node DET10 to the external voltage level VDD. Accordingly, the initialization signal pwrup is in a low level state.

그러나, 외부전압(VDD)이 상승하여 노드(A)의 전압레벨이 NMOS(M11)의 임계전압(Vt) 이상이 되면, NMOS(M11)는 턴-온되어 노드(DET10)를 접지레벨(VSS)로 풀-다운 구동한다. 이에 따라, 초기화 신호(pwrup)는 로우 레벨에서 하이레벨로 천이되며, 이 때부터는 외부전압(VDD)레벨을 따라가게 된다. 반도체 장치의 각 회로는 상기 초기화 신호(pwrup)를 공급받아 회로 동작을 하게 된다.However, when the external voltage VDD rises and the voltage level of the node A becomes higher than the threshold voltage Vt of the NMOS M11, the NMOS M11 is turned on to turn the node DET10 to the ground level VSS. To the pull-down drive. As a result, the initialization signal pwrup transitions from the low level to the high level, and then follows the external voltage VDD level. Each circuit of the semiconductor device receives the initialization signal pwrup to operate the circuit.

한편, 반도체 장치에서는 벌크에 고전압인 내부전압(VPP)를 인가하고 소스 또는 드레인에 외부전압(VDD)를 인가하였을 때 발생할 수 있는 래치업 현상을 방지하기 위하여, 반도체 칩의 초기화 동작 이전 단계에서 상기 외부전원(VDD)과 내부전원(VPP) 간을 단락시켜 주는 단락회로를 사용한다. Meanwhile, in the semiconductor device, in order to prevent the latch-up phenomenon that may occur when the internal voltage VPP is applied to the bulk and the external voltage VDD is applied to the source or drain, the semiconductor device may be operated at a stage before the initialization operation of the semiconductor chip. Use a short circuit that shorts the external power supply (VDD) and the internal power supply (VPP).

일반적인 경우 고전압인 내부전원(VPP)은 외부전원(VDD)보다 그 전위가 높다. 그러나, 칩의 초기화 동작 이전에는 내부전원(VPP)은 적정 전위까지 펌핑이 되지 않는 등의 이유로 인해 그 전위가 외부전원(VDD)의 전위보다 낮다. 따라서, 이 경우, 만약 n-타입인 벌크에 내부전원(VPP)을 인가하고 소스 또는 드레인에 외부전원(VDD)을 인가하게 되면, 다이오드가 턴-온되는 효과에 의해 벌크와 소스(또는 드레인) 간에 전류가 흐르게 되는 래치업 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 반도체 칩의 초기화 동작 이전에 외부전원(Vdd)과 내부전원(Vpp) 간을 단락시켜 주는 단락회로가 필요하다.In general, a high voltage internal power supply (VPP) has a higher potential than an external power supply (VDD). However, before the chip initialization operation, the potential is lower than the potential of the external power supply VDD due to the reason that the internal power supply VPP is not pumped to an appropriate potential. Therefore, in this case, if the internal power supply (VPP) is applied to the n-type bulk and the external power supply (VDD) is applied to the source or drain, the bulk and the source (or drain) may be affected by the diode being turned on. The latch-up phenomenon, which causes a current to flow in between, occurs. Therefore, in order to solve this problem, a short circuit for shorting the external power supply Vdd and the internal power supply Vpp is required before the initialization operation of the semiconductor chip.

그런데, 종래에는 상기 단락회로는 상기 초기화 신호 발생회로에 의해 생성되는 초기화 신호(pwrup)에 응답하여 단락 동작을 멈추게 되어 있었다. 즉, 상기 단락회로에서는, 종래 초기화 신호 발생회로로부터 공급되는 초기화신호(pwrup)의 신호레벨이 디스에이블 상태인 로우 레벨인 경우에는 상기 외부전원(VDD)와 내부전원(VPP)간에 단락을 유지하고 있다가, 초기화신호(pwrup)가 로우레벨에서 하이레벨로 천이되면 상기 단락 상태가 해제되도록 하였다. In the related art, the short circuit has stopped the short circuit operation in response to an initialization signal pwrup generated by the initialization signal generation circuit. That is, in the short circuit, when the signal level of the initialization signal pwrup supplied from the conventional initialization signal generation circuit is a low level in a disabled state, a short circuit is maintained between the external power supply VDD and the internal power supply VPP. When the initialization signal pwrup transitions from the low level to the high level, the short circuit state is released.

그러나, 종래에는 상기 종래 초기화 신호 발생회로로부터의 초기화 신호 (pwrup)에 응답하여 단락회로가 동작하는 결과, 도 2에 도시된 바와 같이, 초기화 신호(pwrup)가 로우레벨에서 하이레벨이 되는 순간 상기 내부전압(VPP)이 외부전압(VDD)보다 일시적으로 낮아지는 현상이 발생함으로써, 상기에서 설명한 래치업 현상이 유발되는 문제점이 있었다. 이러한 문제점은, 초기화 신호(pwrup)가 인에에블됨에 따라 상기 단락 회로의 단락동작이 중단되었음에도 불구하고, 고전압(VPP) 발생회로는 그에 따른 고전압 발생 동작을 제때 수행하지 못하여 내부전압(VPP)이 일시적으로 외부전압(VDD)보다 더 낮아짐에 따른 것이다. However, in the related art, as a result of operating the short circuit in response to the initialization signal pwrup from the conventional initialization signal generation circuit, as shown in FIG. 2, the instant when the initialization signal pwrup goes from low level to high level is performed. Since the phenomenon in which the internal voltage VPP is temporarily lower than the external voltage VDD occurs, there is a problem that the latch-up phenomenon described above is caused. The problem is that although the short circuit operation of the short circuit is interrupted as the initialization signal pwrup is enabled, the high voltage VPP generation circuit fails to perform the high voltage generation operation accordingly and thus the internal voltage VPP. This is temporarily lower than the external voltage VDD.

이와 함께, 종래에는 외부전압이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 문제점도 있었다. 도 3은 종래 기술에 의한 반도체 장치의 초기화 신호 발생회로 및 이로부터 초기화 신호를 제공받는 내부전원-외부전원 간 단락회로와 초기화 회로의 구성을 도시한 것으로서, 종래 초기화 신호 발생회로(110)로부터 출력되는 초기화신호(pwrup)는 내부전원-외부전원 간 단락회로(120)와 초기화 회로(130)에 동시에 입력되도록 되어 있었다. In addition, in the related art, an operation error occurs in the semiconductor device because the semiconductor device is initialized while the external voltage is significantly lower than the normal operating voltage level of the semiconductor device. 3 illustrates a configuration of an initialization signal generating circuit of a semiconductor device according to the related art and a short circuit and an initialization circuit between an internal power supply and an external power supply receiving an initialization signal therefrom, which is output from the conventional initialization signal generating circuit 110. The initialization signal pwrup to be input is simultaneously input to the short circuit 120 and the initialization circuit 130 between the internal power supply and the external power supply.

그런데, 일반적 DDR2 SDRAM 반도체 장치의 경우 외부전압(VDD)은 JEDEC사양에 따르면 1.8±0.1[V]로 인가되도록 되어 있으며, 이에 따라 초기화 신호(pwrup)의 레벨은 0.7~1.7[V]에서 결정되도록 된다. 이 때 만약 상기 초기화신호(pwrup)가 상기 범위 내의 전압 중 예를 들어 1.2[V] 정도가 되도록 설정되어 있다고 하면, 외부전압(VDD)이 상승하여 1.2[V]가 될 때 초기화신호(pwrup)는 1.2[V]로 하이레벨이 되어 인버터(IV110)의 출력을 로우레벨이 되게 한다. 이에 따라, NMOS(M120)는 턴-오프되고 초기화회로(130)는 반도체 장치로 하여금 초기화되어 동작을 수행하도록 한다. 그런데, 이 때 1.2[V]라는 전압은 반도체 장치의 정상동작 전압레벨 대비 매우 낮은 전압으로서, 상기와 같이 될 경우 외부전압(VDD)이 정상 동작 전압레벨로 도달하기도 전에 반도체 장치가 동작하게 됨으로써 반도체 장치에 동작오류가 발생하게 된다. 이와 같이, 종래에는 외부전압이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 문제점이 있었다. However, in the case of general DDR2 SDRAM semiconductor devices, the external voltage VDD is applied to 1.8 ± 0.1 [V] according to the JEDEC specification. Accordingly, the level of the initialization signal (pwrup) is determined at 0.7 to 1.7 [V]. do. At this time, if the initialization signal pwrup is set to be about 1.2 [V] of the voltage within the range, for example, when the external voltage VDD rises to 1.2 [V], the initialization signal pwrup. Becomes 1.2 [V] high level, causing the output of inverter IV110 to be low level. Accordingly, the NMOS M120 is turned off and the initialization circuit 130 causes the semiconductor device to be initialized to perform an operation. At this time, the voltage of 1.2 [V] is very low compared to the normal operating voltage level of the semiconductor device. In this case, the semiconductor device is operated before the external voltage VDD reaches the normal operating voltage level. An operation error occurs on the device. As described above, in the related art, an operation error occurs in the semiconductor device due to the initialization of the semiconductor device while the external voltage is significantly lower than the normal operating voltage level of the semiconductor device.

따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 초기화시 고전압인 내부전압 레벨이 외부전압 레벨보다 낮아짐으로 인해 발생하는 래치업 현상을 방지함과 아울러 외부전압이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 것을 방지할 수 있는 반도체 장치의 초기화 신호 발생회로를 제공하는 데 있다.Accordingly, the technical problem of the present invention is to prevent the latch-up phenomenon caused by the internal voltage level being lower than the external voltage level during initialization of the semiconductor device, and the external voltage is significantly higher than the normal operating voltage level of the semiconductor device. An object of the present invention is to provide an initialization signal generation circuit of a semiconductor device capable of preventing an operation error from occurring in the semiconductor device due to initialization of the semiconductor device in a low state.

상기 기술적 과제를 달성하기 위하여, 본 발명은 외부전압을 복수의 전압레벨로 전압 분배하는 전압 분배부와; 상기 전압 분배부로부터 출력되는 제 1 노드의 전압 신호에 응답하여 제 1 초기화 신호를 출력하는 제 1 초기화 신호 발생부와; 상기 전압 분배부로부터 출력되는 제 2 노드의 전압신호에 응답하여 제 2 초기화 신호를 출력하는 제 2 초기화 신호 발생부와; 상기 전압 분배부로부터 출력되는 제 3 노드의 전압신호에 응답하여 제 3 초기화 신호를 출력하는 제 3 초기화 신호 발생부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로를 제공한다.In order to achieve the above technical problem, the present invention and the voltage divider for voltage distribution of the external voltage to a plurality of voltage levels; A first initialization signal generator for outputting a first initialization signal in response to the voltage signal of the first node output from the voltage divider; A second initialization signal generator for outputting a second initialization signal in response to the voltage signal of the second node output from the voltage divider; An initialization signal generation circuit of a semiconductor device including a third initialization signal generator for outputting a third initialization signal in response to a voltage signal of a third node output from the voltage divider is provided.

본 발명에서, 상기 제 1 초기화신호는 내부전압을 발생시키는 고전압 발생회로에 공급되고, 상기 제 2 초기화 신호는 외부전원-내부전원 간 단락회로에 공급되며, 상기 제 3 초기화 신호는 반도체 장치를 초기화시키는 초기화회로에 공급되는 것이 바람직하다.In the present invention, the first initialization signal is supplied to a high voltage generation circuit for generating an internal voltage, the second initialization signal is supplied to a short circuit between an external power source and an internal power supply, and the third initialization signal is to initialize a semiconductor device. Is preferably supplied to an initialization circuit.

본 발명에서, 상기 제 1 노드의 전위는 제 2 노드의 전위보다 더 높고, 상기 제 2 노드의 전위는 제 3 노드의 전위보다 높은 것을 특징으로 한다.In the present invention, the potential of the first node is higher than the potential of the second node, the potential of the second node is characterized in that higher than the potential of the third node.

본 발명에서, 상기 전압분배부는 상기 외부전압을 공급하는 외부전원단과 상기 제 1 노드 간에 설치되는 제 1 저항과, 상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과, 상기 제 2 노드와 제 3 노드 간에 설치되는 제 3 저항과, 상기 제 3 노드와 접지단 간에 설치되는 제 4 저항을 포함하는 것이 바람직하다.The voltage divider may include a first resistor provided between an external power supply terminal for supplying the external voltage and the first node, a second resistor provided between the first node and the second node, and the second node; It is preferable to include a third resistor provided between the third node and a fourth resistor provided between the third node and the ground terminal.

본 발명에서, 상기 제 1 초기화 신호 발생부는 상기 제 1 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 1 풀-다운부와; 상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와; 상기 제 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되는 것이 바람직하다.In an embodiment, the first initialization signal generator comprises: a first pull-down unit configured to pull-down drive a fourth node in response to a voltage signal of the first node; A first pull-up unit configured to pull-up the fourth node to an external voltage level; And a first buffer unit configured to buffer the voltage signal from the fourth node and output the first initialization signal.

본 발명에서, 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 1 풀-업부는 접지전압 신호에 응답하여 동작하는 PMOS소자인 것이 바람직하다.In the present invention, it is preferable that the first pull-down part is an NMOS device that operates in response to the voltage signal of the first node, and the first pull-up part is a PMOS device that operates in response to a ground voltage signal.

본 발명에서, 상기 제 1 버퍼부는 인버터 소자인 것이 바람직하다.In the present invention, the first buffer unit is preferably an inverter element.

본 발명에서, 상기 제 2 초기화 신호 발생부는 상기 제 2 노드의 전압 신호에 응답하여 제 5 노드를 풀-다운 구동하는 제 2 풀-다운부와; 상기 제 5 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와; 상기 제 5 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되는 것이 바람직하다.The second initialization signal generator may include: a second pull-down unit configured to pull-down the fifth node in response to a voltage signal of the second node; A second pull-up unit configured to pull-up the fifth node to an external voltage level; And a second buffer unit configured to buffer the voltage signal from the fifth node and output the second initialization signal.

본 발명에서, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 2 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 것이 바람직하다.In the present invention, it is preferable that the second pull-down part is an NMOS device that operates in response to the voltage signal of the second node, and the second pull-up part is a PMOS device that operates in response to a ground voltage signal.

본 발명에서, 상기 제 2 버퍼부는 인버터 소자인 것이 바람직하다.In the present invention, the second buffer unit is preferably an inverter device.

본 발명에서, 상기 제 3 초기화 신호 발생부는 상기 제 3 노드의 전압 신호에 응답하여 제 6 노드를 풀-다운 구동하는 제 3 풀-다운부와; 상기 제 6 노드를 외부전압레벨로 풀-업 구동하는 제 3 풀-업부와; 상기 제 6 노드로부터의 전압 신호를 버퍼링하여 상기 제 3 초기화신호를 출력하는 제 3 버퍼부를 포함하여 구성되는 것이 바람직하다.The third initialization signal generator may include: a third pull-down unit configured to pull-down the sixth node in response to the voltage signal of the third node; A third pull-up unit configured to pull-up the sixth node to an external voltage level; And a third buffer unit configured to buffer the voltage signal from the sixth node and output the third initialization signal.

본 발명에서, 상기 제 3 풀-다운부는 상기 제 3 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 3 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 것이 바람직하다.In the present invention, it is preferable that the third pull-down part is an NMOS device that operates in response to the voltage signal of the third node, and the third pull-up part is a PMOS device that operates in response to a ground voltage signal.

본 발명에서, 상기 제 3 버퍼부는 인버터 소자인 것이 바람직하다.In the present invention, the third buffer unit is preferably an inverter element.

본 발명에서, 상기 제 1 초기화 신호 발생부는 상기 제 1 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 1 풀-다운부와; 상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와; 상기 제 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되고: 상기 제 2 초기화 신호 발생부는 상기 제 2 노드의 전압 신호에 응답하여 제 5 노드를 풀-다운 구동하는 제 2 풀-다운부와; 상기 제 5 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와; 상기 제 5 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되며: 상기 제 3 초기화 신호 발생부는 상기 제 3 노드의 전압 신호에 응답하여 제 6 노드를 풀-다운 구동하는 제 3 풀-다운부와; 상기 제 6 노드를 외부전압레벨로 풀-업 구동하는 제 3 풀-업부와; 상기 제 6 노드로부터의 전압 신호를 버퍼링하여 상기 제 3 초기화신호를 출력하는 제 3 버퍼부를 포함하여 구성되는 것이 바람직하다.In an embodiment, the first initialization signal generator comprises: a first pull-down unit configured to pull-down drive a fourth node in response to a voltage signal of the first node; A first pull-up unit configured to pull-up the fourth node to an external voltage level; And a first buffer unit configured to buffer the voltage signal from the fourth node and output the first initialization signal: wherein the second initialization signal generator pulls the fifth node in response to the voltage signal of the second node. A second pull-down section for driving down; A second pull-up unit configured to pull-up the fifth node to an external voltage level; And a second buffer unit configured to buffer the voltage signal from the fifth node and output the second initialization signal: wherein the third initialization signal generator pulls the sixth node in response to the voltage signal of the third node. A third pull-down section for driving down; A third pull-up unit configured to pull-up the sixth node to an external voltage level; And a third buffer unit configured to buffer the voltage signal from the sixth node and output the third initialization signal.

본 발명에서, 상기 제 1 풀-다운 소자와 상기 제 2 풀-다운 소자 및 상기 제 3 풀-다운 소자의 동작 임계전압은 동일한 것을 특징으로 한다.In the present invention, the operating threshold voltages of the first pull-down device, the second pull-down device, and the third pull-down device are the same.

본 발명에서, 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 제 1 NMOS 소자이고, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 제 2 NMOS 소자며, 상기 제 3 풀-다운부는 상기 제 3 노드의 전압신호에 응답하여 동작하는 제 3 NMOS 소자인 것이 바람직하다.In the present invention, the first pull-down part is a first NMOS device that operates in response to the voltage signal of the first node, and the second pull-down part is a second that operates in response to the voltage signal of the second node. Preferably, the third pull-down part is an NMOS device, and the third pull-down part is a third NMOS device that operates in response to a voltage signal of the third node.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited to these examples.

도 4는 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로 및 이로부터 초기화 신호를 제공받는 고전압 발생회로, 내부전원-외부전원 간 단락회로 및 초기화 회로의 구성을 도시한 것이다. 4 is a block diagram illustrating an initialization signal generation circuit of a semiconductor device and a high voltage generation circuit, an internal power supply and an external power supply short circuit, and an initialization circuit according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 본 실시예에 따른 초기화 신호 발생회로(210)는 고전압인 내부전압(VPP)을 발생시키는 고전압 발생회로(220), 외부전원-내부전원간 단락회로(230, 이하, "단락회로"라 함.) 및 초기화 회로(240)에 대하여 각각 제 1 초기화 신호(pre_pwrup), 제 2 초기화 신호(pwrup) 및 제 3 초기화 신호(high_pwrup)를 제공한다. 여기서, 제 1 초기화 신호(pre_pwrup)는 제 2 초기화 신호(pwrup)가 인에이블되기 이전에 먼저 인에이블되는 신호이고, 제 3 초기화 신호(high_pwrup)는 제 2 초기화 신호(pwrup)가 인에이블된 후 인에이블되는 신호이다. As shown in FIG. 4, the initialization signal generation circuit 210 according to the present embodiment includes a high voltage generation circuit 220 generating a high voltage internal voltage VPP and a short circuit 230 between an external power source and an internal power source. , A " short circuit ") and a first initialization signal pre_pwrup, a second initialization signal pwrup and a third initialization signal high_pwrup, respectively. Here, the first initialization signal pre_pwrup is a signal that is enabled before the second initialization signal pwrup is enabled, and the third initialization signal high_pwrup is after the second initialization signal pwrup is enabled. This signal is enabled.

상기에서, 고전압 발생회로(220)는 외부전압(VDD)이 증가함에 따라 먼저 인에이블되는 제 1 초기화 신호(pre_pwrup)를 인가받아, 단락회로(230)가 외부전원(VDD)과 내부전원(VPP)간을 단락시키는 동작을 중단하기 전에 먼저 고전압(VPP)을 발생시키는 동작을 수행한다. 이에 따라, 이후 외부전압(VDD)이 더 증가하여 제 2 초기화 신호(pwrup)가 인에이블됨으로써 단락회로(230)가 단락 동작을 중단하게 된다 하더라도, 내부전압(VPP)은 고전압 발생회로(220)로부터 생성되어 이미 계속적으로 공급되고 있었기 때문에 외부전압(VDD)보다 일시적으로 더 낮아지는 현상은 발생하지 않게 된다. 따라서, 본 실시예에 따른 초기화 신호 발생회로(210)로부터 제 1, 제 2 초기화 신호를 공급받는 반도체 장치에서는 내부전압(VPP)이 외부전압(VDD)보다 더 낮아짐으로 인해 발생되는 래치업 현상이 방지될 수 있다. In the above, the high voltage generation circuit 220 receives the first initialization signal pre_pwrup, which is first enabled as the external voltage VDD increases, so that the short circuit 230 receives the external power supply VDD and the internal power supply VPP. Before stopping the operation of shorting the circuit, first, the operation of generating the high voltage VPP is performed. Accordingly, even if the short circuit 230 stops the short-circuit operation because the external voltage VDD is further increased to enable the second initialization signal pwrup, the internal voltage VPP is the high voltage generation circuit 220. Since it has been generated and supplied continuously, the phenomenon of temporarily lowering than the external voltage VDD does not occur. Therefore, in the semiconductor device receiving the first and second initialization signals from the initialization signal generation circuit 210 according to the present embodiment, the latch-up phenomenon caused by the internal voltage VPP is lower than the external voltage VDD may occur. Can be prevented.

또한, 이후 외부전압(VDD)이 증가하여 제 2 초기화 신호(pre_pwrup)가 인에이블된 후, 외부전압(VDD)이 계속 더 증가하여 반도체 장치의 정상동작에 적합한 레벨에 도달하게 되면, 초기화회로(240)는 이 때 인에이블 되는 제 3 초기화신호(high_pwrup)를 인가받아 반도체 장치가 초기화되도록 한다. 따라서, 본 실시예에 따른 반도체 장치에서는 외부전압(VDD)이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 것을 방지할 수 있다. In addition, after the external voltage VDD increases and the second initialization signal pre_pwrup is enabled, the external voltage VDD continues to increase further to reach a level suitable for normal operation of the semiconductor device. In operation 240, the semiconductor device is initialized by receiving the third initialization signal high_pwrup enabled. Therefore, in the semiconductor device according to the present exemplary embodiment, an operation error may be prevented from occurring due to the initialization of the semiconductor device while the external voltage VDD is substantially lower than the normal operating voltage level of the semiconductor device.

이러한 본 발명의 개념적 원리를 실현시키기 위한 본 발명의 구성을 살펴 보면 다음과 같다.Looking at the configuration of the present invention for realizing the conceptual principle of the present invention as follows.

도 5는 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명한다.FIG. 5 illustrates a configuration of an initialization signal generating circuit of a semiconductor device according to an embodiment of the present invention, and the present invention will be described with reference to this.

도 5에 도시된 바와 같이, 본 발명에 의한 일실시예에 따른 반도체 장치의 초기화 신호 발생회로(210)는 외부전압(VDD)을 복수의 전압레벨로 전압 분배하는 전압 분배부(211)와; 전압 분배부(211)로부터 출력되는 제 1 노드(B)의 전압 신호에 응답하여 제 1 초기화 신호(pre_pwrup)를 출력하는 제 1 초기화 신호 발생부(212)와; 전압 분배부(211)로부터 출력되는 제 2 노드(C)의 전압신호에 응답하여 제 2 초기화 신호(pwrup)를 출력하는 제 2 초기화 신호 발생부(213)와; 전압 분배부(211)로부터 출력되는 제 3 노드(D)의 전압신호에 응답하여 제 3 초기화 신호(high_pwrup)를 출력하는 제 3 초기화 신호 발생부(214)를 포함하여 구성된다.As shown in FIG. 5, the initialization signal generation circuit 210 of the semiconductor device according to an embodiment of the present invention includes a voltage divider 211 for voltage-dividing an external voltage VDD into a plurality of voltage levels; A first initialization signal generator 212 outputting a first initialization signal pre_pwrup in response to a voltage signal of the first node B output from the voltage divider 211; A second initialization signal generator 213 for outputting a second initialization signal pwrup in response to the voltage signal of the second node C output from the voltage divider 211; And a third initialization signal generator 214 for outputting a third initialization signal high_pwrup in response to the voltage signal of the third node D output from the voltage divider 211.

상기에서, 제 1 초기화신호(pre_pwrup)는 내부전압(VPP)을 발생시키는 고전압 발생회로(220)에 공급되고, 제 2 초기화 신호(pwrup)는 단락회로(230)에 공급되며, 제 3 초기화 신호(high_pwrup)는 반도체 장치를 초기화시키는 초기화회로(240)에 공급된다. 상기에서, 제 1 노드(B)의 전위는 제 2 노드(C)의 전위보다 더 높고, 제 2 노드(C)의 전위는 제 3 노드(D)의 전위보다 높다.In the above description, the first initialization signal pre_pwrup is supplied to the high voltage generation circuit 220 generating the internal voltage VPP, the second initialization signal pwrup is supplied to the short circuit 230, and the third initialization signal. The high_pwrup is supplied to the initialization circuit 240 for initializing the semiconductor device. In the above, the potential of the first node B is higher than the potential of the second node C, and the potential of the second node C is higher than the potential of the third node D.

상기 전압분배부(211)는 외부전압(VDD)을 공급하는 외부전원단과 제 1 노드(B) 간에 설치되는 저항(R21)과, 제 1 노드(B)와 제 2 노드(C) 간에 설치되는 저항(R22)과, 제 2 노드(C)와 제 3 노드(D) 간에 설치되는 저항(R23)과, 제 3 노드(D)와 접지단 간에 설치되는 저항(R24)을 포함한다.The voltage divider 211 is provided between a resistor R21 installed between an external power supply terminal for supplying an external voltage VDD and the first node B, and between the first node B and the second node C. A resistor R22, a resistor R23 provided between the second node C and the third node D, and a resistor R24 provided between the third node D and the ground terminal are included.

그리고, 제 1 초기화 신호 발생부(212)는 제 1 노드(B)의 전압신호에 응답하여 제 4 노드(det21)를 풀-다운 구동하는 NMOS(M21)와; 제 4 노드(det21)를 외부전압(VDD)레벨로 풀-업 구동하는 PMOS(M22)와; 제 4 노드(det21)로부터의 전압 신호를 반전버퍼링하여 제 1 초기화신호(pre_pwrup)를 출력하는 인버터(IV21)를 포함하여 구성된다.The first initialization signal generator 212 may include an NMOS M21 for pull-down driving the fourth node det21 in response to the voltage signal of the first node B; A PMOS M22 that pulls up the fourth node de21 to an external voltage VDD level; The inverter IV21 outputs the first initialization signal pre_pwrup by inverting and buffering the voltage signal from the fourth node det21.

제 2 초기화 신호 발생부(213)는 제 2 노드(C)의 전압신호에 응답하여 제 5 노드(det22)를 풀-다운 구동하는 NMOS(M23)와; 제 5 노드(det22)를 외부전압(VDD)레벨로 풀-업 구동하는 PMOS(M24)와; 제 5 노드(det22)로부터의 전압 신호를 반전 버퍼링하여 제 2 초기화신호(pwrup)를 출력하는 인버터(IV22)를 포함하여 구성된다.The second initialization signal generator 213 may include an NMOS M23 for pull-down driving the fifth node det22 in response to the voltage signal of the second node C; A PMOS M24 driving pull-up of the fifth node det22 to an external voltage VDD level; And an inverter IV22 that inverts and buffers the voltage signal from the fifth node det22 and outputs a second initialization signal pwrup.

제 3 초기화 신호 발생부(214)는 제 3 노드(D)의 전압 신호에 응답하여 제 6 노드(det23)를 풀-다운 구동하는 NMOS(M25)와; 제 6 노드(det23)를 외부전압(VDD)레벨로 풀-업 구동하는 PMOS(M26)와; 제 6 노드(det23)로부터의 전압 신호를 반전버퍼링하여 제 3 초기화신호(high_pwrup)를 출력하는 인버터(IV23)를 포함하여 구성된다.The third initialization signal generator 214 may include an NMOS M25 for pull-down driving the sixth node det23 in response to the voltage signal of the third node D; A PMOS M26 which pull-ups the sixth node de23 to an external voltage VDD level; The inverter IV23 outputs a third initialization signal high_pwrup by inverting and buffering the voltage signal from the sixth node det23.

상기에서, NMOS(M21)와 NMOS(M23) 및 NMOS(M25)의 동작 임계전압은 동일한 것을 특징으로 한다. In the above, the operating threshold voltages of the NMOS M21, the NMOS M23, and the NMOS M25 are the same.

이와 같이 구성된 본 실시예의 동작을 구체적으로 설명하면 다음과 같다.Referring to the operation of the present embodiment configured as described above in detail.

반도체 장치에 인가되는 외부전압(VDD)이 상승하면 노드(B), 노드(C) 및 노드(D)의 전압 레벨도 상승한다. 그러나, 전압 분배부(211)에 포함된 저항(R21), 저항(R22), 저항(R23) 및 저항(R24)의 전압 분배 동작에 의하여 노드(B)의 전압 레벨은 노드(C)의 전압 레벨보다 높고, 노드(C)의 전압 레벨은 노드(D)의 전압 레벨보다 높게 된다. 한편, 본 실시예에서 노드(B)에 연결된 풀-다운소자인 NMOS(M21), 노드(C)에 연결된 풀-다운소자인 NMOS(M23) 및 노드(D)에 연결된 풀-다운소자인 NMOS(M25)의 동작 임계전압(Vt)은 동일하도록 설계된다. 물론, 본 실시예와는 달리, NMOS(M21), NMOS(M23) 및 NMOS(M25)의 동작 임계전압은 시스템의 조건에 따라 각각 다르도록 설계될 수도 있다.When the external voltage VDD applied to the semiconductor device increases, the voltage levels of the nodes B, C, and D also increase. However, the voltage level of the node B is determined by the voltage division operation of the resistor R21, the resistor R22, the resistor R23, and the resistor R24 included in the voltage divider 211. It is higher than the level, and the voltage level of the node C becomes higher than the voltage level of the node D. Meanwhile, in the present embodiment, the NMOS M21, which is a pull-down device connected to the node B, the NMOS M23, which is a pull-down device connected to the node C, and the NMOS, which is a pull-down device connected to the node D, are connected. The operating threshold voltage Vt of M25 is designed to be the same. Of course, unlike the present embodiment, the operating threshold voltages of the NMOS M21, the NMOS M23, and the NMOS M25 may be designed to be different depending on the conditions of the system.

우선, 외부전압(VDD)이 0[V]부터 상승하면, 처음에는 노드(B), 노드(C) 및 노드(D)의 전압레벨이 NMOS(M21), NMOS(M23) 및 NMOS(M25)의 동작 임계전압에 도달하지 않은 상태이므로, NMOS(M21), NMOS(M23) 및 NMOS(M25)는 턴-오프 상태에 있게 된다. 반면, PMOS(M22)는 게이트로 접지레벨(VSS)의 신호를 인가받아 턴-온되어 노드(det21)를 외부전압(VDD)레벨로 풀-업 구동하고, 인버터(IV21)의 동작에 의하여 제 1 초기화 신호(pre_pwrup)는 로우레벨의 상태에 있게 된다. 이와 마찬가지로, 제 2 초기화 신호(pwrup)와 제 3 초기화 신호(high_pwrup)도 로우레벨의 상태에 있게 된다.First, when the external voltage VDD rises from 0 [V], initially, the voltage levels of the nodes B, C and D are NMOS M21, NMOS M23 and NMOS M25. Since the operating threshold voltage of NMOS is not reached, NMOS M21, NMOS M23, and NMOS M25 are in a turn-off state. On the other hand, the PMOS M22 is turned on by receiving the signal of the ground level VSS to the gate to drive the node det21 to the pull-up level to the external voltage VDD level, and the PMOS M22 is driven by the operation of the inverter IV21. The one initialization signal pre_pwrup is in the low level state. Similarly, the second initialization signal pwrup and the third initialization signal high_pwrup are also at the low level.

따라서, 외부전압(VDD)이 인가되기 시작하는 초기 상태에서는 제 1 초기화 신호(pre_pwrup), 제 2 초기화 신호(pwrup) 및 제 3 초기화 신호(high_pwrup)는 모두 로우레벨의 상태에 있으므로, 이들 신호를 인가받는 고전압 발생회로(220)는 비동작 상태에 있고 단락회로(230)는 내부전원과 외부전원 간 단락동작을 수행하고 있으며, 초기화회로(240)는 NMOS(M220)가 턴-온되어 반도체 장치에 포함된 다른 회로와의 연결노드가 접지와 연결됨으로써 반도체 장치로 하여금 아직 초기화되지 않도록 한다.Therefore, in the initial state in which the external voltage VDD starts to be applied, the first initialization signal pre_pwrup, the second initialization signal pwrup, and the third initialization signal high_pwrup are all at a low level. The applied high voltage generation circuit 220 is in a non-operation state, the short circuit 230 performs a short circuit operation between an internal power supply and an external power supply, and the initialization circuit 240 is an NMOS (M220) turned on to turn on a semiconductor device. The connection node with other circuits included in the circuit is connected to the ground so that the semiconductor device is not initialized yet.

이어서, 상기 외부전압(VDD)이 계속 상승하여 노드(B)의 전위가 먼저 NMOS(M21)의 임계전압(Vt)에 도달하게 되면, NMOS(M21)가 먼저 턴-온된다. 이에 따라, 노드(det21)는 접지레벨로 풀-다운 구동된다. 그리고, 인버터(IV21)의 반전 동작에 의하여 제 1 초기화 신호(pre_pwrup)는 로우레벨에서 하이레벨로 천이되어 고전압 발생회로(220)에 공급된다. 도 6은 외부전압(VDD)이 상승함에 따라 제 1 초기 화 신호(pre_pwrup)가 먼저 인에이블되는 모습을 보여준다. Subsequently, when the external voltage VDD continues to rise so that the potential of the node B first reaches the threshold voltage Vt of the NMOS M21, the NMOS M21 is first turned on. Accordingly, node det21 is pulled down to the ground level. The first initialization signal pre_pwrup transitions from the low level to the high level by the inverting operation of the inverter IV21 and is supplied to the high voltage generation circuit 220. 6 shows that the first initialization signal pre_pwrup is first enabled as the external voltage VDD rises.

고전압 발생회로(220)는 하이레벨의 제 1 초기화 신호(pre_pwrup)를 인가받아 고전압인 내부전압(VPP) 발생 동작을 시작하게 된다. 따라서, 내부전압단(VPP)은 외부전압단(VDD)과 단락되어 있으면서도 고전압 발생회로(200)의 전압 펌핑동작에 의한 고전압(VPP)을 인가받고 있으므로, 외부전압(VDD)에 의존하지 않고 독자적으로 안정된 전압레벨을 유지하게 된다. 한편, 노드(C)와 노드(D)의 전압레벨은 노드(B)보다 낮아 아직 각각 NMOS(M23)와 NMOS(M25)의 임계전압에 도달하지 못하고 있으므로, 제 2 초기화 신호(pwrup)와 제 3 초기화신호(high_pwrup)는 로우레벨을 계속 유지하게 된다.The high voltage generation circuit 220 receives the first initialization signal pre_pwrup of the high level to start the operation of generating the internal voltage VPP, which is a high voltage. Therefore, since the internal voltage terminal VPP is short-circuited with the external voltage terminal VDD and receives the high voltage VPP by the voltage pumping operation of the high voltage generating circuit 200, the internal voltage terminal VPP does not depend on the external voltage VDD. Maintains a stable voltage level. On the other hand, since the voltage levels of the node C and the node D are lower than that of the node B, the threshold voltages of the NMOS M23 and the NMOS M25 are not reached, respectively, so that the second initialization signal pwrup and the second voltage are not reached. 3 The initialization signal high_pwrup keeps the low level.

다음으로, 상기 외부전압(VDD)이 더욱 더 상승하여 노드(C)의 전위도 NMOS(M23)의 임계전압(Vt)에 도달하게 되면, NMOS(M23)도 턴-온된다. 이에 따라, 노드(det22)는 접지레벨로 풀-다운 구동된다. 그리고, 인버터(IV22)의 반전 동작에 의하여 제 2 초기화 신호(pwrup)도 로우레벨에서 하이레벨로 천이되어 단락회로(230)에 공급된다. 도 6은 외부전압(VDD)이 더욱 상승함에 따라 제 2 초기화 신호(pwrup)도 인에이블되는 모습을 보여준다. Next, when the external voltage VDD rises further and the potential of the node C also reaches the threshold voltage Vt of the NMOS M23, the NMOS M23 is also turned on. Accordingly, node det22 is pulled down to the ground level. The second initialization signal pwrup also transitions from the low level to the high level by the inverting operation of the inverter IV22 and is supplied to the short circuit 230. 6 shows that the second initialization signal pwrup is also enabled as the external voltage VDD further increases.

단락회로(230)는 하이레벨의 제 2 초기화 신호(pwrup)를 인가받아 외부전원-내부전원 간의 단락 동작을 중단하게 된다. 이에 따라, 내부전압(VPP)과 외부전압(VDD)은 서로 분리된다. 이 때, 본 실시예에서는 종래와는 달리, 내부전압(VPP) 레벨이 외부전압(VDD) 레벨보다 일시적으로 낮아지는 현상이 발생하지 아니하므로, 레치업 현상도 발생하지 않는다. 즉, 본 실시예에서는 내부전압단(VPP)과 외부전압단(VDD) 간의 단락상태가 해제되더라도 내부전압단(VPP)은 이미 턴-온되어 있던 고전압 발생회로(220)로부터 고전압(VPP)을 안정적으로 인가받고 있는 상태에 있으므로, 내부전압(VPP)이 외부전압(VDD)보다 더 낮아질 때 발생되는 레치업 현상은 일어나지 않는다.The short circuit 230 receives the second initialization signal pwrup of the high level to stop the short circuit operation between the external power supply and the internal power supply. Accordingly, the internal voltage VPP and the external voltage VDD are separated from each other. At this time, unlike in the present embodiment, the phenomenon in which the internal voltage VPP level is temporarily lower than the external voltage VDD level does not occur, and thus no latch-up phenomenon occurs. That is, in this embodiment, even when the short circuit state between the internal voltage terminal VPP and the external voltage terminal VDD is released, the internal voltage terminal VPP receives the high voltage VPP from the high voltage generation circuit 220 which is already turned on. Since the state is stably applied, the latch-up phenomenon that occurs when the internal voltage VPP is lower than the external voltage VDD does not occur.

이어서, 상기 외부전압(VDD)이 더욱 더 상승하여 노드(D)의 전위도 NMOS(M25)의 임계전압(Vt)에 도달하게 되면, NMOS(M25)도 턴-온된다. 이에 따라, 노드(det23)는 접지레벨로 풀-다운 구동된다. 그리고, 인버터(IV23)의 반전 동작에 의하여 제 3 초기화 신호(high_pwrup)도 로우레벨에서 하이레벨로 천이되어 초기화회로(240)에 공급된다. 도 6은 외부전압(VDD)이 더욱 상승함에 따라 제 3 초기화 신호(high_pwrup)도 인에이블되는 모습을 보여준다. Subsequently, when the external voltage VDD rises further and the potential of the node D also reaches the threshold voltage Vt of the NMOS M25, the NMOS M25 is also turned on. Accordingly, node det23 is pulled down to the ground level. The third initialization signal high_pwrup also transitions from the low level to the high level by the inverting operation of the inverter IV23 and is supplied to the initialization circuit 240. 6 shows that the third initialization signal high_pwrup is also enabled as the external voltage VDD further increases.

초기화회로(240)는 하이레벨의 제 3 초기화 신호(high_pwrup)를 인가받아 NMOS(M220)을 턴-오프시킨다. 이에 따라, 반도체 장치에 포함된 다른 회로와의 연결노드와 접지단(VSS) 간의 접속은 끊어지게 되고 반도체 장치는 초기화되어 동작을 시작하게 된다. 이 때, 본 실시예에서는 종래와는 달리, 제 2 초기화신호(pwrup)가 하이레벨로 먼저 인에이블된다 하더라도, 아직 외부전압(VDD)이 반도체 장치의 정상동작 전압레벨보다 낮은 상태에서는 초기화회로(240)로 하여금 초기화 동작을 수행하지 않도록 하며; 이후 외부전압(VDD)이 더 상승하여 반도체 장치의 정상 동작 전압레벨이 될 때에 이르러서야 초기화회로(240)로 하여금 반도체 장치 를 초기화시켜 정상동작을 수행하도록 한다. 따라서, 본 실시예에 따르면, 외부전압(VDD)이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 것을 방지할 수 있다. The initialization circuit 240 turns off the NMOS M220 by receiving a third initialization signal high_pwrup having a high level. Accordingly, the connection between the connection node and the ground terminal VSS is disconnected from other circuits included in the semiconductor device, and the semiconductor device is initialized to start operation. At this time, unlike in the present embodiment, even if the second initialization signal pwrup is first enabled to a high level, the initialization circuit (1) is still applied when the external voltage VDD is still lower than the normal operating voltage level of the semiconductor device. 240 to not perform the initialization operation; After that, when the external voltage VDD further increases to reach the normal operating voltage level of the semiconductor device, the initialization circuit 240 initializes the semiconductor device to perform normal operation. Therefore, according to the present exemplary embodiment, an operation error may be prevented from occurring in the semiconductor device because the semiconductor device is initialized while the external voltage VDD is considerably lower than the normal operating voltage level of the semiconductor device.

상기 실시예에서, 외부전압(VDD)이 상승함에 따라 고전압발생회로(220), 단락회로(230) 및 초기화회로(240)가 각각 적정 전압레벨에 이르러 차례로 동작을 수행하도록 설계하는 것은 저항(R21), 저항(R22), 저항(R23) 및 저항(R24)의 크기를 조절한다거나 NMOS(M21), NMOS(M23) 및 NMOS(M25)의 임계전압을 조절하는 등의 방법에 의하여 가능하다. In the above embodiment, as the external voltage VDD rises, the high voltage generation circuit 220, the short circuit 230, and the initialization circuit 240 each design to reach an appropriate voltage level in order to sequentially operate the resistor R21. ), By adjusting the sizes of the resistors R22, R23, and R24, or by adjusting the threshold voltages of the NMOS M21, NMOS M23, and NMOS M25.

이와 같이, 본 실시예에 따른 초기화 신호 발생회로는 외부 전압(VDD)이 상승하여 단락회로(230)가 제 2 초기화 신호(pwrup)에 의하여 단락동작을 중단하기 이전에, 제 1 초기화 신호(pre_pwrup)를 먼저 인에이블시켜 내부전압단(VPP)이 고전압 발생회로(220)로부터 안정된 고전압을 미리 공급받을 수 있도록 함으로써, 이후 단락회로(230)의 단락동작이 중단되더라도 고전압인 내부전압(VPP)이 외부전압(VDD)보다 낮아지지 않도록 하여 래치업 현상이 발생하는 것을 방지할 수 있으며; 제 2 초기화신호(pwrup)의 인에이블 이후 외부전압(VDD)이 더 상승하여 반도체 장치의 정상 동작 전압레벨에 도달한 후에야 제 3 초기화신호(high_pwrup)가 인에이블되도록 하여 반도체 장치를 초기화시켜 정상동작을 수행하도록 함으로써, 외부전압(VDD)이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장 치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 것을 방지할 수 있다. As described above, in the initialization signal generating circuit according to the present embodiment, before the external voltage VDD rises and the short circuit 230 stops the short circuit operation by the second initialization signal pwrup, the first initialization signal pre_pwrup By first enabling the internal voltage terminal (VPP) to be supplied with a stable high voltage from the high voltage generating circuit 220 in advance, even if the short circuit of the short circuit 230 is interrupted, the internal voltage (VPP) is a high voltage It is possible to prevent the latch-up phenomenon from occurring by not lowering the external voltage VDD; After the enable of the second initialization signal pwrup, the external voltage VDD rises further to reach the normal operating voltage level of the semiconductor device so that the third initialization signal high_pwrup is enabled so that the semiconductor device is initialized to operate normally. By performing the operation, it is possible to prevent an operation error from occurring in the semiconductor device due to the initialization of the semiconductor device while the external voltage VDD is significantly lower than the normal operating voltage level of the semiconductor device.

이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 초기화 신호 발생회로는 반도체 장치의 초기화 단계에서 내부전압-외부전압 간 단락회로를 끊기 위한 제 2 초기화 신호를 공급하기 이전에 고전압 발생회로를 동작시키는 또 제 1 초기화 신호를 먼저 공급함으로써 고전압 레벨이 외부전압 레벨보다 낮아짐으로 인해 발생하는 레치업 현상을 방지함과 아울러, 상기 제 2 초기화 신호를 공급한 이후 반도체 장치의 초기화회로에 제 3 초기화신호를 공급함으로써 외부전압이 반도체 장치의 정상동작 전압레벨보다 상당히 낮은 상태에서 반도체 장치가 초기화됨으로 인해 반도체 장치에 동작 오류가 발생하는 것을 방지하는 효과가 있다.As described above, the initialization signal generation circuit of the semiconductor device according to the present invention operates the high voltage generation circuit before supplying the second initialization signal for disconnecting the short circuit between the internal voltage and the external voltage in the initialization phase of the semiconductor device. The first initialization signal is supplied first to prevent the latch-up phenomenon caused by the high voltage level being lower than the external voltage level, and to supply the third initialization signal to the initialization circuit of the semiconductor device after the second initialization signal is supplied. As a result, the semiconductor device is initialized while the external voltage is significantly lower than the normal operating voltage level of the semiconductor device, thereby preventing an operation error from occurring in the semiconductor device.

Claims (16)

외부전압을 복수의 전압레벨로 전압 분배하는 전압 분배부와;A voltage divider configured to divide the external voltage into a plurality of voltage levels; 상기 전압 분배부로부터 출력되는 제 1 노드의 전압 신호에 응답하여 제 1 초기화 신호를 출력하는 제 1 초기화 신호 발생부와;A first initialization signal generator for outputting a first initialization signal in response to the voltage signal of the first node output from the voltage divider; 상기 전압 분배부로부터 출력되는 제 2 노드의 전압신호에 응답하여 제 2 초기화 신호를 출력하는 제 2 초기화 신호 발생부와;A second initialization signal generator for outputting a second initialization signal in response to the voltage signal of the second node output from the voltage divider; 상기 전압 분배부로부터 출력되는 제 3 노드의 전압신호에 응답하여 제 3 초기화 신호를 출력하는 제 3 초기화 신호 발생부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.And a third initialization signal generator for outputting a third initialization signal in response to the voltage signal of the third node output from the voltage divider. 제 1 항에 있어서,The method of claim 1, 상기 제 1 초기화신호는 내부전압을 발생시키는 고전압 발생회로에 공급되고, 상기 제 2 초기화 신호는 외부전원-내부전원 간 단락회로에 공급되며, 상기 제 3 초기화 신호는 반도체 장치를 초기화시키는 초기화회로에 공급되는 반도체 장치의 초기화 신호 발생회로.The first initialization signal is supplied to a high voltage generation circuit for generating an internal voltage, the second initialization signal is supplied to a short circuit between an external power source and an internal power source, and the third initialization signal is supplied to an initialization circuit for initializing a semiconductor device. An initialization signal generation circuit of a supplied semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 제 1 노드의 전위는 제 2 노드의 전위보다 더 높고, 상기 제 2 노드의 전위는 제 3 노드의 전위보다 높은 반도체 장치의 초기화 신호 발생회로.The potential of the first node is higher than the potential of the second node, and the potential of the second node is higher than the potential of the third node. 제 3 항에 있어서, The method of claim 3, wherein 상기 전압분배부는 상기 외부전압을 공급하는 외부전원단과 상기 제 1 노드 간에 설치되는 제 1 저항과, 상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과, 상기 제 2 노드와 제 3 노드 간에 설치되는 제 3 저항과, 상기 제 3 노드와 접지단 간에 설치되는 제 4 저항을 포함하는 반도체 장치의 초기화 신호 발생회로.The voltage divider may include a first resistor provided between the external power supply terminal for supplying the external voltage and the first node, a second resistor provided between the first node and the second node, and between the second node and the third node. And a fourth resistor disposed between the third node and the ground terminal. 제 1 항에 있어서, The method of claim 1, 상기 제 1 초기화 신호 발생부는 The first initialization signal generator is 상기 제 1 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 1 풀-다운부와;A first pull-down unit configured to pull-down the fourth node in response to the voltage signal of the first node; 상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와;A first pull-up unit configured to pull-up the fourth node to an external voltage level; 상기 제 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.And a first buffer unit configured to buffer the voltage signal from the fourth node and output the first initialization signal. 제 5 항에 있어서, The method of claim 5, wherein 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 1 풀-업부는 접지전압 신호에 응답하여 동작하는 PMOS소자인 반도체 장치의 초기화 신호 발생회로.And the first pull-down part is an NMOS device operating in response to a voltage signal of the first node, and the first pull-up part is a PMOS device operating in response to a ground voltage signal. 제 5항에 있어서, The method of claim 5, 상기 제 1 버퍼부는 인버터 소자인 반도체 장치의 초기화 신호 발생회로.And the first buffer unit is an inverter element. 제 1 항에 있어서, The method of claim 1, 상기 제 2 초기화 신호 발생부는 The second initialization signal generator 상기 제 2 노드의 전압 신호에 응답하여 제 5 노드를 풀-다운 구동하는 제 2 풀-다운부와;A second pull-down unit configured to pull-down the fifth node in response to the voltage signal of the second node; 상기 제 5 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와;A second pull-up unit configured to pull-up the fifth node to an external voltage level; 상기 제 5 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.And a second buffer unit configured to buffer the voltage signal from the fifth node and output the second initialization signal. 제 8 항에 있어서, The method of claim 8, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 2 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 반도체 장치의 초기화 신호 발생회로.And the second pull-down part is an NMOS device operating in response to a voltage signal of the second node, and the second pull-up part is a PMOS device operating in response to a ground voltage signal. 제 8항에 있어서, The method of claim 8, 상기 제 2 버퍼부는 인버터 소자인 반도체 장치의 초기화 신호 발생회로.And the second buffer unit is an inverter element. 제 1 항에 있어서,The method of claim 1, 상기 제 3 초기화 신호 발생부는 The third initialization signal generator 상기 제 3 노드의 전압 신호에 응답하여 제 6 노드를 풀-다운 구동하는 제 3 풀-다운부와;A third pull-down unit configured to pull-down the sixth node in response to the voltage signal of the third node; 상기 제 6 노드를 외부전압레벨로 풀-업 구동하는 제 3 풀-업부와;A third pull-up unit configured to pull-up the sixth node to an external voltage level; 상기 제 6 노드로부터의 전압 신호를 버퍼링하여 상기 제 3 초기화신호를 출력하는 제 3 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.And a third buffer unit configured to buffer the voltage signal from the sixth node and output the third initialization signal. 제 11 항에 있어서, The method of claim 11, 상기 제 3 풀-다운부는 상기 제 3 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 3 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 반도체 장치의 초기화 신호 발생회로.And the third pull-down part is an NMOS device operating in response to a voltage signal of the third node, and the third pull-up part is a PMOS device operating in response to a ground voltage signal. 제 11항에 있어서, The method of claim 11, 상기 제 3 버퍼부는 인버터 소자인 반도체 장치의 초기화 신호 발생회로.And the third buffer unit is an inverter element. 제 1 항에 있어서, The method of claim 1, 상기 제 1 초기화 신호 발생부는 The first initialization signal generator is 상기 제 1 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 1 풀-다운부와;A first pull-down unit configured to pull-down the fourth node in response to the voltage signal of the first node; 상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와;A first pull-up unit configured to pull-up the fourth node to an external voltage level; 상기 제 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되고:And a first buffer unit configured to buffer the voltage signal from the fourth node and output the first initialization signal: 상기 제 2 초기화 신호 발생부는 The second initialization signal generator 상기 제 2 노드의 전압 신호에 응답하여 제 5 노드를 풀-다운 구동하는 제 2 풀-다운부와;A second pull-down unit configured to pull-down the fifth node in response to the voltage signal of the second node; 상기 제 5 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와;A second pull-up unit configured to pull-up the fifth node to an external voltage level; 상기 제 5 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출 력하는 제 2 버퍼부를 포함하여 구성되며:And a second buffer unit configured to buffer the voltage signal from the fifth node and output the second initialization signal: 상기 제 3 초기화 신호 발생부는 The third initialization signal generator 상기 제 3 노드의 전압 신호에 응답하여 제 6 노드를 풀-다운 구동하는 제 3 풀-다운부와;A third pull-down unit configured to pull-down the sixth node in response to the voltage signal of the third node; 상기 제 6 노드를 외부전압레벨로 풀-업 구동하는 제 3 풀-업부와;A third pull-up unit configured to pull-up the sixth node to an external voltage level; 상기 제 6 노드로부터의 전압 신호를 버퍼링하여 상기 제 3 초기화신호를 출력하는 제 3 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.And a third buffer unit configured to buffer the voltage signal from the sixth node and output the third initialization signal. 제 14항에 있어서, The method of claim 14, 상기 제 1 풀-다운 소자와 상기 제 2 풀-다운 소자 및 상기 제 3 풀-다운 소자의 동작 임계전압은 동일한 것을 특징으로 하는 반도체 장치의 초기화 신호 발생회로.And the operation threshold voltages of the first pull-down element, the second pull-down element, and the third pull-down element are the same. 제 15 항에 있어서, The method of claim 15, 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 제 1 NMOS 소자이고, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 제 2 NMOS 소자며, 상기 제 3 풀-다운부는 상기 제 3 노드의 전압신호에 응답하여 동작하는 제 3 NMOS 소자인 반도체 장치의 초기화 신호 발생회로.The first pull-down part is a first NMOS device that operates in response to a voltage signal of the first node, and the second pull-down part is a second NMOS device that operates in response to a voltage signal of the second node. And the third pull-down part is a third NMOS device that operates in response to a voltage signal of the third node.
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