KR100564347B1 - 파워트랜지스터 및 그것을 사용한 반도체 집적회로장치 - Google Patents

파워트랜지스터 및 그것을 사용한 반도체 집적회로장치 Download PDF

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Abstract

종래에 파워트랜지스터의 표면에 있어서, 금속배선의 베이스(base)에의 접촉을 행하는 부분의 특정의 일부가 컬렉터(collector)영역과 이미터(emitter)영역이 함께 근접하는 것과 같은 구조로 되어 있고, 이 특정의 일부에 있어서 전류 집중이 발생하기 때문에 그 파워트랜지스터가 ASO(area of safety operation)파괴를 일으킬 가능성이 높은 경우가 있었다.
본 발명에서는 컬렉터 영역의 내측에 베이스 영역을 형성하고, 그 베이스 영역의 내측에 후프(hoop)형상으로 이미터 영역을 형성하며, 또한 그 이미터 영역에 둘러싸인 영역의 표면에 베이스에의 접촉부를 형성하고 있다.
베이스에의 접촉부에 근접하는 이미터 영역이 컬렉터 영역으로부터 떨어지도록해서 전류가 파워트랜지스터의 전체부분에서 균일하게 흐르도록 했다.

Description

파워트랜지스터 및 그것을 사용한 반도체 집적회로장치 {POWER TRANSISTOR AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE USED THE SAME}
도 1은 제1의 실시형태에서 사용하는 파워트랜지스터의 평면배치도.
도 2는 제1의 실시형태에서 사용하는 파워트랜지스터의 평면배치도.
도 3은 제2의 실시형태에서 사용하는 파워트랜지스터의 평면배치도.
도 4는 제3의 실시형태에서 사용하는 파워트랜지스터의 평면배치도 및 단면도
도 5는 제3의 실시형태에서 사용하는 파워트랜지스터의 간이 등가회로도.
도 6은 제4의 실시형태에서 사용하는 파워트랜지스터의 평면배치도.
도 7은 종래에 사용되고 있는 파워트랜지스터의 평면배치도.
도 8은 종래에 사용되고 있는 파워트랜지스터의 평면배치도.
도 9는 베이스 영역표면상의 베이스 접촉부의 형상을 표시한 사시도.
(도면의 주요 부분에 대한 부호의설명)
1. P형 실리콘 반도체기판, 2. N형 실리콘 에피택셜층
2a. 컬렉터N-영역, 3. 컬렉터N+영역
4. 베이스 접촉부, 5a. 외측 베이스 영역
5b. 내측 베이스 영역, 6. 이미터 영역
본 발명은 CD재생장치 등의 전동기 및 작동기의 구동기나 오디오 등의 스피커구동기 등에 사용되는 전류능력이 필요하게 되는 파워트랜지스터 및 그것을 사용한 반도체 집적회로에 관한 것이다.
종래에 사용되고 있는 파워트랜지스터의 구조에 대해 도면을 참조해서 설명한다.
도 7 및 도 8에 나타내는 파워트랜지스터는 P형 실리콘 반도체기판상의 에피택셜층(epitaxial layer)(72)내에 형성된 세로형 구조의 NPN형 파워트랜지스터이다.
세로형 구조의 파워트랜지스터란 PN접합을 통과하는 캐리어(carrier)가 주로 트랜지스터의 세로방향(깊이방향)으로 확산하는 것과 같은 구조의 것을 말한다.
도 7의 평면배치도는 평면적으로 보아 이미터 영역이 한개인 파워트랜지스터를 나타내고, 도 8의 평면배치도는 평면적으로 보아서 이미터 영역이 베이스 영역에 의해 2개로 분할된 파워트랜지스터를 나타내고 있다.
도 7에 나타내는 파워트랜지스터의 N형 불순물의 농도가 높은 컬렉터 N+영역(73)은 링형상으로 배치되고, N형 불순물의 농도가 낮은 컬렉터 N-영역(72a) 을 둘러싸고 있다.
P형 불순물이 확산되고 있는 베이스 영역(75)은 컬렉터N-영역(72a)에 둘러싸이고, 그 베이스 영역(75)의 내측에 N형 불순물이 확산되어 있는 이미터 영역(76)이 형성되어 있다.
베이스 영역(75)의 표면상에는 베이스 접촉부(74)가 형성되어 있다.
또한, 베이스 접촉부란 도 9와 같이 베이스 영역(93)의 표면을 덮는 절연막층(92)에 구멍을 형성하여 이 구멍에 알루미늄 등의 배선재료를 유입하는 것에 의해 베이스 영역(93)과 금속배선을 접속한 부분(91)을 말한다.
또, 도 8에 나타내는 파워트랜지스터의 N형 불순물의 농도가 높은 컬렉터 N+영역(83)은 링형상으로 배치되고, N형 불순물의 농도가 낮은 컬렉터N-영역(82a)을 둘러싸고 있다.
P형 불순물이 확산되어 있는 베이스 영역(85)은 컬렉터 N-영역(82a)에 둘러싸여 있고, 그 베이스 영역(85)의 내측에 N형 불순물이 확산되어 있는 이미터 영역(86a),(86b)이 형성되어 있다.
베이스 접촉부(84)는 베이스 영역(85)중 이미터 영역(86a),(86b)에 끼워진 영역의 표면상에 형성되어 있다.
그러나, 도 7과 같은 파워트랜지스터를 사용한 경우, 베이스 영역(75)에 있어서, 베이스 접촉부(74)로 금속배선층과 접촉하고 있기 때문에 그 베이스 접촉부(74)가 형성된 근방의 영역에 많은 전류가 흐른다.
그것은 그 베이스 접촉부(74)가 형성된 근방의 이미터 영역(76)(즉, 이미터 영역 76의 외부원주부)에서는 그 베이스 접촉부(74)와 떨어진 이미터 영역(76)(즉, 이미터 영역 76의 중앙부)과 비교해서 캐리어가 흐르기 쉬운 상태(이하, 활성화되기 쉬운 상태라 부른다)로 되기 때문이다.
또, 세로방향만이 아니라 가로방향(평면배치도에 대해 수평방향)의 캐리어의 흐름을 고려하면, 이미터 영역(76)의 외부원주부는 이미터 영역(76)의 중앙부와 비교하여 컬렉터 N+영역(73)에 가깝기 때문에 상기한 중앙부 보다도 상기한 외부원주부에 생기는 캐리어쪽이 컬렉터 영역(73)에 확산되기 쉽다.
따라서, 이미터 영역(76)으로부터 흐르는 전류밀도가 영역에 의해서 불균일한 것으로 되기 때문에 전류 집중에 의한 열집중이 발생하여 ASO(Area of Safety Operation)파괴가 일어나기 쉽게 된다.
이 ASO파괴를 회피하는 것을 목적으로 하여 이미터 영역(76)에 있어서의 전류집중을 감소시키기 위해 이미터 영역(76)은 그 영역폭(b)을 좁게 하는 경우도 있으나, 그 때문에 이미터 영역(76)의 면적도 좁게 되어 전체적으로 전류능력도 감소된다.
도 7과 같은 파워트랜지스터에 대해서, 도 8과 같이 이미터 영역을 분할하므로서 전체로서 이미터 영역의 면적을 크게 하는 것과 같은 파워트랜지스터를 사용한 경우, 이미터 영역(86a),(86b)내에 베이스 접촉부(84)와 컬렉터 영역(83)의 양 쪽에 가장 근접하는 도 8중의 점선으로 둘러싸인 영역(A),(B)이 생긴다.
금속배선층으로부터 베이스 접촉부(84)를 거쳐서 전류가 베이스 영역(85)으로 흐르기 때문에 이미터 영역(86a),(86b)내에 있어서, 그 베이스 접촉부(84)에 근접한 영역이 가장 활성화되기 쉽다.
그 때문에 이와 같은 베이스 접촉부에 가까운 이미터 영역에서는 많은 캐리어가 흐르는 상태가 된다.
상기한 영역(A),(B)내의 이미터 영역에서는 상기와 같이 활성화되어서 많은 캐리어가 흐르려고 하는 상태에 있다.
그 영역(A),(B)내의 이미터 영역이 이와 같은 상태에 있는 외에 컬렉터 영역에도 근접하고 있기 때문에 다시또, 캐리어가 흐르기 쉽게 된다.
이 때문에 그 영역(A),(B)내의 이미터 영역에 있어서, 전류집중이 발생하여 이 전류집중에 의한 발열이 원인이 되어서 ASO파괴가 일어나기 쉽게 된다.
본 발명은 상기와 같은 문제를 감안해서 이미터 영역에 있어서의 전류 집중의 발생을 억제하므로서 종래의 파워트랜지스터와 비교하여 그 ASO파괴에 대한 감내량을 개선한 파워트랜지스터 및 반도체 집적회로장치를 제공하는 것을 목적으로 한다.
또, 본 발명은 이미터 영역의 면적을 넓게 함과 동시에 베이스 접촉부, 컬렉터 영역으로부터의 거리에 의존하는 이미터 영역의 활성화 정도를 균일하게 하므로서 종래의 파워트랜지스터와 비교하여 그 전류능력이 개선된 파워트랜지스터 및 반 도체 집적회로장치를 제공하는 것을 목적으로 한다.
본 발명의 파워트랜지스터는 세로형 구조의 파워트랜지스터에 있어서, 컬렉터 영역과, 그 컬렉터 영역의 내측에 형성된 베이스 영역과, 그 베이스 영역의 내측에 후프(hoop) 형상으로 형성된 이미터 영역과, 그 이미터 영역에 둘러싸인 영역의 표면에 베이스 접촉부를 갖는 것을 특징으로 한다.
이와 같은 파워트랜지스터에 있어서, 베이스 영역의 내측에 후프 형상으로 형성된 이미터 영역에 둘러싸인 영역에 컬렉터 영역과 떨어진 베이스 접촉부를 설치하므로서 국소적으로 전류 집중이 발생하지 않도록 하고 있다.
보다 바람직하게는 상기한 파워트랜지스터에 있어서, 상기한 베이스 영역과 상기한 이미터 영역과, 상기한 이미터 영역에 둘러싸인 영역으로 된 부분이 상기한 컬렉터 영역의 내측에 복수개 설치되어 있는 것을 특징으로 한다.
이와 같은 파워트랜지스터에 있어서, 상기한 부분을 복수개 설치하므로서 더욱 전류 집중을 일으키지 않게 하는 것이 가능해진다.
별개의 보다 바람직한 파워트랜지스터는 상기한 파워트랜지스터에 있어서, 상기한 후프 형상으로 형성된 이미터 영역이 연속해서 복수개 형성되고, 상기한 이미터 영역에 둘러싸인 각각의 영역의 표면에 베이스 접촉부를 갖는 것을 특징으로 한다.
이와 같은 파워트랜지스터에 있어서, 상기한 후프 형상으로 형성된 이미터 영역이 연속해서 복수개 형성되고, 상기한 이미터 영역에 둘러싸인 각각의 영역의 표면에 실질상 안정저항(ballast resistor)을 형성하므로서 베이스 영역을 흐르는 전류의 안정화를 도모한다.
또한, 보다 바람직한 파워트랜지스터는 상기한 파워트랜지스터에 있어서 상기한 이미터 영역에 둘러싸인 각각의 영역이 실질상 정방형이며, 또한, 상기한 이미터 영역이 복수의 실질상 정방형의 합계로 되어 있는 것을 특징으로 한다.
사방이 대칭으로 배치되어 있기 때문에 특정 부분에의 전류의 집중이 억제된다.
또, 파워트랜지스터를 LSI 등의 반도체 집적회로장치내에 복수개 설치하는 것이 그 반도체 집적회로장치의 기능을 만족시키기 때문에 많은 경우 유효하다.
(실시예)
본 발명의 제1의 실시형태에 대해 도면을 참조해서 설명한다.
도 1(a) 및 도 2는, 본 실시형태에 사용하는 파워트랜지스터의 평면배치도로서, 도 1(b)는 그 파워트랜지스터의 단면도이다.
또한, 본 실시형태에 있어서는 P형 실리콘 반도체기판에 형성된 세로형 구조의 NPN형 파워트랜지스터를 예로 들어서 설명한다.
도 1에 나타내는 파워트랜지스터는 P형 실리콘 반도체기판(1)에 형성된 N형 실리콘 에피택셜층(2)내에 형성된다.
그 N형 실리콘 에피택셜층(2)내에 N형 불순물의 농도가 높은 컬렉터N+영역(3)이 형성된다.
이 컬렉터 영역(3)에 주위가 둘러싸인 N형 불순물의 농도가 낮은 컬렉터N-영역(2a)내에 P형 불순물을 확산시킨 베이스 영역(5)이 형성되고, 그 베이스 영역(5)의 내측에 N형 불순물을 확산시킨 이미터 영역(6)이 형성되어 있다.
이미터 영역은 후프 형상으로 형성되고, 이미터 영역에 둘러싸인 영역의 표면에 베이스 접촉부가 형성되어 있다.
즉, 평면배치도상에서는 이미터 영역(6)이 있기 때문에 베이스 영역(5)은 외측 베이스 영역(5a)과 내측 베이스 영역(5b)으로 분할되어 있다.
내측 베이스 영역(5b)의 표면에는 베이스 접촉부(4)가 형성되어 있다.
또한, 외측 베이스 영역(5a)및 내측 베이스 영역(5b)은 도 1(b)로부터 명백한 바와 같이 트랜지스터 내부에서 접속되어 있다.
파워트랜지스터가 동작하는 경우에 활성화된 캐리어가 이미터 영역(6)으로부터 베이스 영역(5)을 통과하여 컬렉터 영역(3)으로 확산해 가는 경로는 도 1(b)에 나타내는 곡선 X와 같이 된다.
이와 같은 경로를 통해서 캐리어가 확산하여 전류가 흐르는 때에 파워트랜지스터 표면에 있어서, 이미터 영역(6)내의 베이스 접촉부(4)에 가까운 영역(C)(도 2)는 다른 영역에 비해 활성화되기 쉬우나, 컬렉터N+영역(3)으로부터 떨어져 있기 때문에 경로 길이는 길어진다.
한편, 파워트랜지스터 표면에 있어서, 이미터 영역(6)내의 컬렉터 영역에 가까운 영역(D)(도 2)는 다른 영역에 비해 경로 길이가 짧게 되지만, 베이스 접촉부(4)로부터 떨어져 있기 때문에 활성화되기 어렵다.
그 때문에 종래와 같이 베이스 접촉부(4)에 근접하고 있는 영역에 전류가 집중한다고 하는 일이 없게 되어 이미터 영역(6) 전역에서 거의 일정한 전류밀도가 획득된다.
본 발명의 제2의 실시형태에 대해 도면을 참조해서 설명한다.
도 3은 본 실시형태에 사용하는 파워트랜지스터의 평면배치도이다.
또한, 본 실시형태에 있어서, P형 반도체기판에 형성된 세로형구조의 NPN형 파워트랜지스터를 예로 들어 설명한다.
도 3에 나타내는 파워트랜지스터는 제1의 실시형태와 마찬가지로 P형 실리콘 반도체기판(31)에 형성된 N형 실리콘 에피택셜층(32)내에 형성된다.
그 N형 실리콘 에피택셜층(32)의 내측에 N형 불순물의 농도가 높은 컬렉터N+영역(33)이 형성된다.
이 컬렉터N+영역(33)에 주위가 둘러싸인 N형 불순물의 농도가 낮은 컬렉터N-영역(32a)내에 P형 불순물을 확산시킨 베이스 영역(35a)이 3영역 형성되고, 그 베이스 영역(35a)의 각각의 내부에는 N형 불순물을 확산시킨 이미터 영역(36)이 형성된다.
이때, 제1의 실시형태와 마찬가지로 이미터 영역(36)은 후프 형상으로 형성되고, 이미터 영역(36)에 둘러싸인 영역(35b)의 표면에 베이스 접촉부(34)가 형성된다.
이와 같은 베이스 영역(35a), 이미터 영역(36) 및 이미터 영역(36)에 둘러싸인 영역(35b)으로 구성되는 영역을 베이스·이미터 영역(37)으로 한다.
그 베이스·이미터 영역(37)은 컬렉터N-영역(32a)의 내측에 표면상에 등간격으로 나란히 되도록 3영역이 형성된다.
상기와 같이 베이스·이미터 영역(37)을 3영역 등간격으로 나란히 형성하고, 각각의 베이스·이미터 영역(37)이 제1실시형태와 비교해서 그 영역의 폭이 좁게 되도록 하고 있다.
그 때문에 도 2에 나타내는 것과 같은 이미터 영역내의 상기한 영역 C와 영역 D가 제1의 실시형태와 비교해서 상호 근접하게 된다.
상호 근접하게 되는 것은 영역(C)와 영역(D)의 활성화의 상태가 가깝게 되는 것을 의미하기 때문에 이미터 영역의 외부원주부와 내부원주부를 흐르는 전류밀도가 균일화된다.
따라서, 전체적으로 전류밀도가 더욱 균일화된다.
또, 이미터 영역의 전체면적에 대한 외부원주부 및 내부원주부의 면적이 크기 때문에, 이점으로부터도 외부원주부 또는 내부원주부의 일부에 흐르는 과대 전류의 값을 억제할수가 있다.
본 발명의 제3의 실시형태에 대해서 도면을 참조하여 설명한다.
도 4(a)는 본 실시형태에서 사용하는 파워트랜지스터의 평면배치도이고, 도 4(b)는 그 파워트랜지스터의 단면도이다.
도 5는 그 파워트랜지스터의 구성을 나타내는 간단한 등가회로도이다.
또한, 본 실시형태에 있어서, P형 실리콘 반도체기판에 형성된 세로형구조의 NPN형 파워트랜지스터를 예로 들어 설명한다.
도 4에 나타내는 파워트랜지스터는 제1의 실시형태와 마찬가지로 P형 실리콘 반도체기판(41)에 형성된 N형 실리콘 에피택셜층(42)내에 형성된다.
그 N형 실리콘 에피택셜층(42)의 내측에 N형 불순물의 농도가 높은 컬렉터N+영역(43)이 형성된다.
이 컬렉터 영역(43)에 의해 주위가 둘러싸인 N형 불순물의 농도가 낮은 컬렉터N-영역(42a)내에 P형 불순물을 확산시킨 베이스 영역(45a)이 형성되고, 그 베이스 영역(45a)의 내측에 N형 불순물을 확산시킨 이미터 영역(46)이 형성된다.
이때, 이미터 영역(46)은 후프가 연속되어 있는 형상으로 형성되고, 이미터 영역(46)에 둘러싸인 복수의 영역(45b)의 표면에는 각각의 베이스 접촉부(44)가 형성된다.
이와 같이 복수의 베이스 접촉부(44)를 각각 간격을 갖게 해서 배치하므로서 본 실시형태에 있어서의 파워트랜지스터는, 도 5와 같이 트랜지스터(Tr1)∼(Tr4)의 베이스에 안정저항(이하 베이스 안정저항이라 부른다)(R1)∼(R4)가 접속된 것과 같은 상태가 된다.
이 베이스 안정저항(R1)∼(R4)은 트랜지스터(Tr1)∼(Tr4)의 동작시에 그 트랜지스터(Tr1)∼(Tr4)에 흐르는 베이스 전류에 대해 부(負)의 귀환이 걸리기 때문 에 베이스 영역(45)간의 전류 불균일에 대해 안정화시키는 방향으로 작용한다.
즉, 가령 베이스 안정저항(R1)에 많은 전류가 흐른다고 하면, 그 베이스 안정저항(R1)의 전압강하가 크게 된다.
지금, 베이스 안정저항(R1)∼(R4)끼리가 접속되어 있으므로, 이 베이스 안정저항끼리가 접속되는 접점(B)은 일정한 전위임과 동시에 트랜지스터(Tr1)∼(TR4)도 그 이미터끼리가 접점(E)로 접속하고 있기 때문에 각각의 트랜지스터의 이미터전위도 일정하다.
그 때문에 트랜지스터(Tr1)의 베이스·이미터간의 전위차가 다른 트랜지스터에 비해 작게 되기 때문에 이 트랜지스터(Tr1)에 흐르는 이미터 전류가 작게 된다.
따라서, 이 베이스 안정저항(R1)∼(R4)에 의해 트랜지스터(Tr1)∼(Tr4)에 흐르는 베이스 전류가 각각 조정됨과 동시에 이미터 전류도 각각 조정되기 때문에 이미터 영역(46)내의 특정의 영역만에 전류가 집중되는 일이 없어진다.
또, 제3의 실시형태에서는 제2의 실시형태와 같이 베이스 영역(45a), 이미터 영역(46) 및 이미터 영역(46)에 둘러싸인 영역(45b)에 의해 구성된 베이스·이미터 영역을 컬렉터N-영역의 내측에 표면상에 등간격으로 나란히 되도록 복수개 형성하므로서 제2의 실시형태와 마찬가지로 전류밀도가 더욱 일정하게 되도록 할 수가 있다.
본 발명의 제4의 실시형태에 대해 도면을 참조해서 설명한다.
도 6은 본 실시형태에서 사용하는 파워트랜지스터의 평면배치도이다.
또한, 본 실시형태에 있어서, P형 실리콘 반도체기판에 형성된 세로형 구조의 NPN형 파워트랜지스터를 예로 들어 설명한다.
도 6에 나타내는 파워트랜지스터는 제1의 실시형태와 마찬가지로 P형 실리콘 반도체기판(61)에 형성된 N형 실리콘 에피택셜층(62)내에 형성된다.
그 N형 실리콘 에피택셜층(62)의 내측에 N형 불순물의 농도가 높은 컬렉터N+영역(63)이 형성된다.
이 컬렉터 영역(63)에 주위가 둘러싸인 N형 불순물의 농도가 낮은 컬렉터N-영역(62a)내에 P형 불순물을 확산시킨 베이스 영역(65a)이 형성되고, 그 베이스 영역(65a)의 내측에는 N형 불순물을 확산시킨 이미터 영역(66)이 형성된다.
이때, 컬렉터N-영역(62a)과 베이스 영역(65a)과 이미터 영역(66)의 형상은 5매의 정방형중 1매를 중앙에 배치하고, 나머지 4매를 이 중앙의 정방형의 네구석에 중첩되도록 배치한 것과 같은 형상을 하고 있다.
또한, 이와 같은 이미터 영역(66)은 후프형상으로 형성되고, 이미터 영역(66)에 둘러싸인 영역(65b)는 정방형이 되고, 그 표면에는 베이스 접촉부(64)가 형성된다.
이와 같은 파워트랜지스터에 있어서, 제3의 실시형태에서 상술한 바와 같이 베이스 접촉부(64)가 각각 간격을 갖도록 배치되어 있기 때문에 복수의 트랜지스터의 베이스에 베이스 안정저항이 각각 접속된 것과 같은 상태가 되고, 그 베이스 안정저항에 의해 이들 트랜지스터에 흐르는 이미터전류가 각각 조정되고, 이미터 영 역(66)내의 특정의 영역에 전류가 집중되는 일이 없어진다.
또, 베이스 접촉부(64)의 주위에 대해서는 이미터 영역(66)에 둘러싸인 영역(65b),이미터 영역(66), 베이스 영역(65a) 및 컬렉터N-영역(62a)이 사방이 대칭으로 배치되어 있기 때문에 특정의 부분에의 전류의 집중이 억제되고 있다.
또한, 본 실시형태에서는 정방형으로 하고 있으나 장방형이라도 유사한 효과가 생긴다.
상기한 실시형태에서는 파워트랜지스터 단일체에 대해 설명했으나 많은 경우 이 파워트랜지스터는 LSI 등의 반도체 집적회로장치내에 복수개 설치되어 있다.
본 발명에 의하면, 이미터 영역에 있어서의 전류집중의 발생을 억제하므로서 종래의 파워트랜지스터와 비교해서 그 ASO파괴에 대한 감내량을 개선한 파워트랜지스터 및 반도체 집적회로장치가 제공된다.
또, 본 발명은 이미터 영역의 면적을 넓게 함과 동시에 베이스 접촉부, 컬렉터 영역으로부터의 거리에 의존하는 이미터 영역의 활성화 정도를 균일하게 하므로서 종래의 파워트랜지스터와 비교해서 그 전류능력이 개선된 파워트랜지스터 및 반도체 집적회로장치가 제공된다.

Claims (7)

  1. 세로형 구조의 파워트랜지스터에 있어서,
    컬렉터 영역과, 상기 컬렉터 영역의 내측에 형성된 베이스 영역과, 상기 베이스 영역의 내측에 후프형상으로 형성된 이미터 영역과, 상기 이미터 영역에 둘러싸인 영역의 표면에 베이스 접촉부를 갖는 것을 특징으로 하는 파워트랜지스터.
  2. 제1항에 있어서,
    상기 베이스 영역과 상기 이미터 영역과 상기 이미터 영역에 둘러싸인 영역으로 된 부분이 상기 컬렉터 영역의 내측에 복수개 설치되어 있는 것을 특징으로 하는 파워트랜지스터.
  3. 제1항에 있어서,
    상기 후프형상으로 형성된 이미터 영역이 연속해서 복수개 형성되고, 상기 이미터 영역에 둘러싸인 각각의 영역의 표면에 베이스 접촉부를 갖는 것을 특징으로 하는 파워트랜지스터.
  4. 제2항에 있어서,
    상기 후프형상으로 형성된 이미터 영역이 연속해서 복수개 설치되고, 상기 이미터 영역에 둘러싸인 각각의 영역의 표면에 베이스 접촉부를 갖는 것을 특징으 로 하는 파워트랜지스터.
  5. 제3항에 있어서,
    상기 이미터 영역에 둘러싸인 각각의 영역이 실질상 정방형이며, 상기 이미터 영역이 복수의 실질상 정방형의 합계로 되어 있는 것을 특징으로 하는 파워트랜지스터.
  6. 제4항에 있어서,
    상기 이미터 영역에 둘러싸인 각각의 영역이 실질상 정방형이며, 상기 이미터 영역이 복수의 실질상 정방형의 합계로 되어 있는 것을 특징으로 하는 파워트랜지스터.
  7. 청구항 1내지 6항중 어느 한 항에 기재된 파워트랜지스터를 갖는 반도체 집적회로장치.
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