KR100557581B1 - Manufacturing method for semicondutor device - Google Patents

Manufacturing method for semicondutor device Download PDF

Info

Publication number
KR100557581B1
KR100557581B1 KR20030085748A KR20030085748A KR100557581B1 KR 100557581 B1 KR100557581 B1 KR 100557581B1 KR 20030085748 A KR20030085748 A KR 20030085748A KR 20030085748 A KR20030085748 A KR 20030085748A KR 100557581 B1 KR100557581 B1 KR 100557581B1
Authority
KR
South Korea
Prior art keywords
nitride film
chemical vapor
vapor deposited
deposited nitride
plasma
Prior art date
Application number
KR20030085748A
Other languages
Korean (ko)
Other versions
KR20050052581A (en
Inventor
김찬배
신종한
정종구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR20030085748A priority Critical patent/KR100557581B1/en
Publication of KR20050052581A publication Critical patent/KR20050052581A/en
Application granted granted Critical
Publication of KR100557581B1 publication Critical patent/KR100557581B1/en

Links

Images

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 게이트전극과 중첩되는 하드마스크층을 형성하고, 스페이서용 질화막을 두층으로 형성하되, 인장 스트레스를 받는 저압 화학기상증착 질화막과 압축 스트레스를 받는 플라즈마 유도 화학기상증착 질화막을 순차적으로 형성하며, 상기 플라즈마 유도 화학기상증착 질화막은 오버행이 지도록 형성한 후, 이를 에치백하여 하드마스크층의 손상을 방지하였으므로, 기판과 질화막간 스트레스가 감소되고, 스페이서 형성시 기판 손상이 방지되며, 후속 콘택 형성 공정시 공정 마진이 증가되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다. The present invention relates to a method of manufacturing a semiconductor device, particularly the gate electrode and forming the overlapping hard mask layer, but form a spacer nitride film for the two layers, that receives the low-pressure chemical vapor deposition to receive a tensile stress nitride film and the compressive stress plasma derived to form a chemical vapor deposited nitride film in sequence, since the plasma-induced after the CVD nitride film is formed so that the overhang, by etching back in it prevent damage to the hard mask layer, and reduces substrate and the nitride film between the stress, the spacer during the formation substrate and damage is prevented, the process margin is increased upon subsequent contact formation process has the advantage to improve the reliability of the process yield and device.

Description

반도체소자의 제조방법{Manufacturing method for semicondutor device} Method of manufacturing a semiconductor device Manufacturing method for semicondutor device {}

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조 공정도. Figures 1a and 1b is a process of manufacturing the semiconductor device according to the prior art.

도 2a 및 도 2b는 본 발명에 따른 반도체소자의 제조 공정도. Figures 2a and 2b is a process of manufacturing the semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of the Related Art>

10, 30 : 반도체기판 12, 32 : 게이트산화막 10, 30: semiconductor substrate 12, 32: gate oxide film

14, 34 : 다결정실리콘층 16, 36 : 텅스텐층 14, 34: Polycrystalline silicon layer 16, 36: tungsten layer

18, 38 : 하드마스크층 20 : 제1질화막 18, 38: the hard mask layer 20: first nitride film

22 : 산화막 24 : 제2질화막 22: oxide film 24: second nitride film

40 : 저압 화학기상증착 질화막 40: Low Pressure Chemical Vapor Deposition nitride

42 : 플라즈마 유도 화학기상증착 질화막 42: plasma-induced chemical vapor deposited nitride film

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극 보호를 위한 하드마스크층의 손상을 방지하고, 스페이서 질화막에 의한 스트레스를 방지하며, 랜딩 플러그 형성시의 기판 손상에 의한 리플레쉬 특성 저하를 방지할 수 있는 반도체소자의 제조방법에 관한 것이다. The present invention, in particular MOS field effect transistors as a method of manufacturing a semiconductor device; prevent damage to the hard mask layer for the gate electrode protection (Metal Oxide Semi conductor Field Effect Transistor hereinafter referred to as MOS FET hereinafter), and the spacer nitride film prevented by stress, and a method of manufacturing a semiconductor device which can prevent the refresh characteristic degradation due to substrate damage at the time of landing plug formation.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다. Higher integration trends in recent semiconductor devices are receiving a great impact on the development of fine pattern formation technology, the miniaturization of photoresist pattern that is widely very wide use as a mask, such as a manufacturing process from the etching or ion implantation process of a semiconductor device requirements.

이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다. Resolution (R) of this photosensitive film pattern but are closely related as the adhesive force between the material and the substrate of the photosensitive film itself, and primarily is proportional to the light wavelength (λ) and process variable (k) of a reduction exposure apparatus used, the exposure in inverse proportion to; (NA, the numerical aperture numerical aperture) lens aperture of the device.

[R=k*λ/NA, R=해상도, λ= 광원의 파장, NA = 개구수] [R = k * λ / NA, R = resolution, λ = the wavelength, NA = numerical aperture of the light source;

여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다. Here, in the case of the reduction to improve the optical resolution of the exposure apparatus and to reduce the wavelength of the light source, for example, the G- 436 and the line wavelength 365㎚ and i- line reduction exposure apparatus is a step resolution line / space pattern is about 0.7, 0.5㎛ degree is limited, respectively, 0.5㎛ order to form a fine pattern of less than a wavelength smaller deep UV; the (deep ultra violet DUV), for example, KrF laser having a wavelength of or 193㎚ 248㎚ ArF must be using an exposure apparatus using a laser as a light source.

또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이 라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다. Further reduction exposure apparatus and the seed to separate manner in the process is to form a separate thin film capable of using a phase shift mask (phase shift mask) as an exposure mask (photo mask) or enhance the image contrast on the wafer . the El (contrast enhancement layer; CEL) method and the, S between the two layers photoresist Iwo. (spin on glass; SOG), an intermediate layer which three-layer resist through a such (Tri layer resister; hereinafter TLR is referred to) and a method silica or migration method of selectively implanting silicon in the upper side of the photosensitive film is developed and lowering the resolution threshold value.

또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. In addition, the contact hole connecting the upper and lower conductive wiring design rule appears larger than the line / space pattern of the above, the device is highly integrated the distance and the size itself and the peripheral wiring is decreased with the decrease, the contact hole diameter and increases the ratio S fact ratio (aspect ratio) of the depth. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유가 전혀 없이 공정을 진행하여야하는 어려움이 있다. Thus, in a highly integrated semiconductor device having a multi-layer of conductive wiring is required accurate and rigid alignment between the mask in the contact formation step or process margin is reduced, a margin is difficult to be conducted without a step at all.

이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다. The contact hole is critical dimension variation (critical dimension variation) at the time of five array of free (misalignment tolerance), lens distortion during the exposure process of the alignment mask (lens distortion), mask making, and photo etching process to the spacing between the holes, in view of the factors such as matching (registration) between the mask forms a mask.

상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다. A contact hole formation method as described above and a method and a SAC using the direct etching method, and the sidewall spacers.

상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 제반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다. In the direct etching method and forming a sidewall spacer there is a device manufacturing method having a design rule of less than 0.3㎛ the current overall skill level has not be used to limit the degree of integration elements.

또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다. In addition, SAC method according to the substance used as an etch barrier layer may be divided by using such a polysilicon layer or a nitride film or oxynitride film, the most promising to nitride designed to overcome the limitations of the contact hole formation during lithography (Lithography) process to a method of using as an etch barrier.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조 공정도이다. Figures 1a and 1b is a manufacturing process chart of a semiconductor device according to the prior art.

먼저, 반도체기판(10)상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 하드마스크층(18) 패턴과 중첩되어있는 게이트전극을 다결정실리콘층(14) 상에 텅스텐층(16)이 중첩되어 있는 구조로 형성하고, 상기 구조의 전표면에 스페이서용의 제1질화막(20)과 산화막(22) 및 제2질화막(24)을 순차적으로 형성한다. First, a gate oxide film 12 on the semiconductor substrate 10, and a gate electrode which is overlapped with the hard mask layer 18 pattern on the gate oxide film 12 on the polycrystalline silicon layer 14, the tungsten layer forming a structure in which 16 is superimposed, and forming a first nitride film 20 and the oxide film 22 and the second nitride film 24 for spacers on the entire surface of the structure in order. (도 1a 참조). (See Fig. 1a).

그다음 상기 제2질화막(24)과 산화막(22) 및 제1질화막(20)을 순차적으로 에치백하여 스페이서를 형성한다. Then etching back the second nitride film 24 and the oxide film 22 and the first nitride film 20 in order to form the spacers. 이때 상기 하드마스크층(18)의 상부가 심하게 손상되며, 반도체기판(10)도 손상된다. At this time, the upper and the hard mask layer 18 is severely damaged, the semiconductor substrate 10 may be damaged. (도 1b 참조). (See Fig. 1b).

그후 도시되어 있지는 않으나, 상기 손상된 하드마스크층(18)을 보상하고, 자기정렬콘택 형성을 위하여 상기 구조의 전표면에 버퍼산화막을 형성하고, 이를 에치백하는 공정을 진행하는데, 이때 상기 반도체기판(10) 표면이 다시 손상된다. Then although not shown, compensating for the damaged hard mask layer 18 and, to a self-aligned contact is formed to form a buffer oxide film on the entire surface of the structure, to proceed with the step of etching back end, wherein the semiconductor substrate ( 10) surface is damaged again.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 게이트전극 형성시의 종횡비가 증가되어 게이트전극 상부의 하드마스크층이 게이트전극 패턴닝 공정과 스페이서 형성 공정에서 손상되고, 반도체기판 표면이 손상되어 후속 공정의 공정마진을 감소시키고, NON 구조의 스페이서 절연막은 기판과 질화막의 스트레스를 완화시켜 전기장을 안정화시켜 리플레쉬 특성을 향상시키지만, 연속적인 저압 화학기상증착 공정을 진행하여야 하므로 공정 수율이 떨어지는 문제점이 있다. A method for manufacturing a semiconductor device according to the prior art as described above is increasing the aspect ratio at the time of the gate electrode forming a hard mask layer of the gate electrode upper part is damaged at the gate electrode patterning step and spacer forming step, the semiconductor substrate surface is damaged subsequent decreasing the process margin in the process and, the spacer insulating film NON structure but increase the refresh characteristics to stabilize an electric field to reduce the stress of the substrate and the nitride film, a continuous low pressure to be conducted to a chemical vapor deposition process so poor process yield problems have.

또한 이러한 문제점을 해결하기 위하여 저압 산화막을 스페이서로 사용하는 방법이 연구되고 있으나, 이 역시 하드마스크층 손상을 피할 수 없고, 텅스텐층이 산화되어 부피가 증가되어 하드마스크층의 리프트가 발생되는 등의 다른 문제점이 있다. In addition, such a method using low pressure oxide film as a spacer in order to solve this problem, but have been studied, is also inevitable for the hard mask layer damage, the tungsten layer is oxidized is increased in volume which the lift of the hard mask layer occurs there are other problems.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 The present invention for solving the above problems, an object of the present invention

스페이서를 질화막으로 형성하되, 인장 스트레스와 압축 스트레스가 교차되도록 이중 질화막을 형성하여 공정이 간단하고 수율을 증가시킬 수 있으며, 상부 질화막을 오버행이 지도록 형성하여 스페이서 형성시 하드마스크층의 손상과 기판 손상을 방지하고, 버퍼 산화막 형성 및 에치백 공정을 삭제하여 공정이 간단하며, 콘택 형성 공정 마진을 증가시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다. To form a spacer nitride film, tensile stress and compressive stress may be to form a double nitride film to intersect the process is simple and increase the yield, damage to the substrate damage at the time of forming a top nitride layer so that the overhang forming a spacer hard mask layer the prevention and, the process is simple to remove the etch-back process to the buffer oxide film and, a method of manufacturing the semiconductor device by increasing the contact formation process margin to improve the reliability of the process yield and device to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, Characteristic of the manufacturing method the semiconductor device according to the present invention for achieving the above object is,
반도체기판상에 게이트산화막을 형성하는 공정과, Forming a gate oxide film on a semiconductor substrate;
상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과, And forming a gate electrode which is overlapped with the hard mask layer pattern on the gate oxide film,
상기 구조의 전표면에 인장 스트레스를 받는 저압 화학기상증착 질화막과 압축 스트레스를 받는 플라즈마 유도 화학기상증착 질화막을 순차적으로 형성하되, 상기 플라즈마 유도 화학기상증착 질화막은 오버행이 지도록 형성하는 공정과, But before forming the surface plasma-induced chemical vapor deposited nitride film that receives the low-pressure chemical vapor deposited nitride film and the compressive stress that receives the tensile stress in the structure, in order, the steps of the plasma-induced chemical vapor deposited nitride film is formed so that the overhang,

상기 플라즈마 유도 화학기상증착 질화막과 저압 화학기상증착 질화막을 순차적으로 에치백하되, 플라즈마 유도 화학기상증착 질화막과 저압 화학기상증착 질화막이 1:1로 식각되도록 하여 스페이서를 형성하는 공정을 구비함에 있다. It consists in comprising the step of forming the spacer to be etched in 1: but the plasma-induced chemical vapor deposited nitride film and the low-pressure chemical vapor deposited nitride film is etched back in sequence, a plasma-induced chemical vapor deposited nitride film and the low-pressure chemical vapor deposited nitride film 1.

삭제 delete

삭제 delete

삭제 delete

또한 본 발명의 다른 특징은, 상기 저압 화학기상증착 질화막은 10-50Å 두께로 형성하고, 상기 플라즈마 유도 화학기상증착 질화막은 SiH4 : NH3 의 유량비를 1.5-3 : 1 의 비율로, 총 가스유량은 400-1000sccm, 5-10 torr 압력, HF 파워 300-600W, 80-300Å 두께로 형성하며, 상기 에치백 공정은 플라즈마 유도 화학기상증착 질화막과 저압 화학기상증착 질화막이 1:1로 식각되도록 CF4, C5F8, CF3 가스와 O2 가스를 조합하여 식각하고, 식각조건은 0-60℃에서, 50-200mTorr, 200-1000W 파워로 실시하며, 상기 에치백 공정후 유기물을 제거하기 위하여 H2SO4 + H2O2 혼합용액으로 세정 공정을 실시하는 것을 특징으로 한다. In addition, another feature is the low pressure chemical vapor deposited nitride film is formed to a thickness of 10-50Å, wherein the plasma-induced chemical vapor deposition is a nitride film of the present invention SiH4: is at a ratio of 1: 1, total gas flow rate: the flow rate ratio of NH3 1.5-3 400-1000sccm, 5-10 torr pressure, HF power 300-600W, and formed with a thickness of 80-300Å, etch-back process to the above is a plasma-induced chemical vapor deposited nitride film and the low-pressure chemical vapor deposited nitride film is 1: 1 to be etched by CF4, C5F8, etch by combining the CF3 gas and O2 gas, and etching conditions in 0-60 ℃, and embodied in 50-200mTorr, 200-1000W power, with H2SO4 + H2O2 mixture solution in order to remove organic materials and then etch-back process to the It characterized by conducting the washing step.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다. According to the present invention with reference to the accompanying drawings, it will be described in detail the method of manufacturing the semiconductor device.

도 2a 및 도 2b는 본 발명에 따른 반도체소자의 제조공정도이다. Figure 2a and Figure 2b is a manufacturing process chart of a semiconductor device according to the invention.

먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 게이트산화막(32)을 형성하고, 상기 게이트산화막(32)상에 다결정실리콘층(34) 상에 텅스텐층(36)이 중첩되어 있는 저저항 구조의 게이트전극과, 상기 텅스텐층(36)상에 중첩되어있는 하드마스크층(38) 패턴을 형성한다. First, a low-resistance structure, which is the semiconductor substrate 30 to form a gate oxide film 32 on the tungsten layer 36 on the polycrystalline silicon layer 34 on the gate oxide film 32 are overlapped, such as a silicon wafer a gate electrode, and said tungsten layer hard mask layer 38, the pattern that is superimposed on the 36 and forms.

그다음 상기 구조의 전표면에 인장 스트레스를 받는 저압 화학기상증착 질화막(40)과 압축 스트레스를 받는 플라즈마 유도 화학기상증착 질화막(42)을 순차적으로 형성하여 스트레스를 완화시키되, 상기 저압 화학기상증착 질화막(40)은 10-50Å 정도의 두께로 형성하고, 상기 플라즈마 유도 화학기상증착 질화막(42)은 SiH4 : NH3 의 유량비를 1.5-3 : 1 의 비율로 형성하며, 총 가스유량은 400-1000sccm, 5-10 torr 압력으로, HF 파워 300-600W로, 80-300Å 두께로 형성하되, 상기 플라즈마 유도 화학기상증착 질화막(42)은 단차피복성이 떨어지는 성질을 이용하여 상기 구조의 상부 측벽에 오버행을 가지도록 형성한다. Then sikidoe to form a plasma-induced chemical vapor deposited nitride film 42, that receives the low-pressure chemical vapor deposited nitride film 40 receives a tensile stress and compression stress on the entire surface of the structure in order reduce the stress, the low-pressure chemical vapor deposited nitride film ( 40) is formed to a thickness SiH4, wherein the plasma-induced chemical vapor deposited nitride film (42 of about 10-50Å): a flow rate ratio of NH3 1.5-3: forming at a ratio of 1: 1 and the total gas flow rate was 400-1000sccm, 5 to -10 torr pressure, HF power as 300-600W, but formed with a thickness of 80-300Å, the plasma-induced chemical vapor deposited nitride film 42 of the overhangs to the upper side wall of the structure by using a poor step coverage properties It is formed so as to. (도 2a 참조). (See Fig. 2a).

그후, 상기 플라즈마 유도 화학기상증착 질화막(42)과 저압 화학기상증착 질화막(40)을 순차적으로 에치백하여 스페이서를 형성하되, 플라즈마 유도 화학기상증착 질화막(42)과 저압 화학기상증착 질화막(40)이 1:1로 식각되도록 CF4, C5F8, CF3 가스중 적어도 어느 하나 이상과 O2 가스를 혼합하여 식각 가스로 사용하고, 식각조건은 0-60℃에서, 50-200mTorr, 200-1000W 파워로 실시한다. Thereafter, the plasma-induced chemical vapor deposited nitride film 42 and a low pressure chemical vapor deposited nitride film 40 is etched back in sequence to form a spacer, plasma-induced chemical vapor deposited nitride film 42 and the low pressure chemical vapor deposited nitride film 40, 1: to etching by 1 CF4, C5F8, by mixing at least any one or more of the gas and O2 gas CF3 used as the etching gas, and etching conditions may be carried out at 0-60 ℃, in 50-200mTorr, power 200-1000W . 이때 상기 오버행에 의해 하드마스크층(38)은 거의 손상되지 않아, 후속 콘택 공정 마진이 증가된다. The hard mask layer 38 by the overhang, is hardly damaged, the subsequent contact process margin is increased.

그다음 식각시 형성된 유기물을 제거하기 위하여 H2SO4 + H2O2 혼합용액으로 세정 공정을 실시한다. Then subjected to a cleaning process with H2SO4 + H2O2 mixture solution in order to remove organic substances formed during the etching. (도 2b 참조). (See Fig. 2b).

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 게이트전극과 중첩되는 하드마스크층을 형성하고, 스페이서용 질화막을 두층으로 형성하되, 인장 스트레스를 받는 저압 화학기상증착 질화막과 압축 스트레스를 받는 플라즈마 유도 화학기상증착 질화막을 순차적으로 형성하며, 상기 플라즈마 유도 화학기상증착 질화막은 오버행이 지도록 형성한 후, 이를 에치백하여 하드마스크층의 손상을 방지하였으므로, 기판과 질화막간 스트레스가 감소되고, 스페이서 형성시 기판 손상이 방지되며, 후속 콘택 형성 공정시 공정 마진이 증가되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다. A method for manufacturing a semiconductor device according to the invention as described above forms a hard mask layer that overlaps the gate electrode, but forms the spacer nitride film for the two layers, that receives the low-pressure chemical vapor deposited nitride film and the compressive stress that receives the tensile stress after forming a plasma-induced chemical vapor deposited nitride layer in order, wherein the plasma-induced chemical vapor deposited nitride film overhang so formed, by etching back this hayeoteumeuro prevent damage to the hard mask layer, and reduces stress between the substrate and the nitride film, the spacer this prevents damage to the substrate during the formation, and, the process margin is increased upon subsequent contact formation process has the advantage to improve the reliability of the process yield and device.

Claims (5)

  1. 반도체기판상에 게이트산화막을 형성하는 공정과, Forming a gate oxide film on a semiconductor substrate;
    상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과, And forming a gate electrode which is overlapped with the hard mask layer pattern on the gate oxide film,
    상기 구조의 전표면에 인장 스트레스를 받는 저압 화학기상증착 질화막과 압축 스트레스를 받는 플라즈마 유도 화학기상증착 질화막을 순차적으로 형성하되, 상기 플라즈마 유도 화학기상증착 질화막은 오버행이 지도록 형성하는 공정과, But before forming the surface plasma-induced chemical vapor deposited nitride film that receives the low-pressure chemical vapor deposited nitride film and the compressive stress that receives the tensile stress in the structure, in order, the steps of the plasma-induced chemical vapor deposited nitride film is formed so that the overhang,
    상기 플라즈마 유도 화학기상증착 질화막과 저압 화학기상증착 질화막을 순차적으로 에치백하되, 플라즈마 유도 화학기상증착 질화막과 저압 화학기상증착 질화막이 1:1로 식각되도록 하여 스페이서를 형성하는 공정을 구비하는 반도체소자의 제조방법. But the plasma-induced chemical vapor deposited nitride film and the low-pressure chemical vapor deposited nitride film is etched back in sequence, a plasma-induced chemical vapor deposited nitride film and the low-pressure chemical vapor deposited nitride layer 1: to ensure that the etching in the first semiconductor device including a step of forming a spacer the method of manufacture.
  2. 제 1 항에 있어서, According to claim 1,
    상기 저압 화학기상증착 질화막은 10-50Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법. The method of producing a semiconductor device as to form in the low pressure chemical vapor deposited nitride layer is 10-50Å thick.
  3. 제 1 항에 있어서, According to claim 1,
    상기 플라즈마 유도 화학기상증착 질화막은 SiH4 : NH3 의 유량비를 1.5-3 : 1 의 비율로, 총 가스유량은 400-1000sccm, 5-10 torr 압력, HF 파워 300-600W, 80-300Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법. The plasma-induced chemical vapor deposited nitride film is SiH4: the flow rate ratio of NH3 1.5-3: 1 ratio, total gas flow rate to form a 400-1000sccm, 5-10 torr pressure, HF power 300-600W, 80-300Å thick the method of producing a semiconductor device, characterized in that.
  4. 제 1 항에 있어서, According to claim 1,
    상기 에치백 공정은 CF4, C5F8, CF3 가스중 적어도 어느 하나 이상과 O2 가스의 혼합으로 식각 하고, 식각 조건은 0-60℃에서, 50-200mTorr, 200-1000W 파워로 실시하는 것을 특징으로하는 반도체소자의 제조방법. The etch-back process, CF4, C5F8, CF3, and the etching gas at least one of a mixture of one or more of the O2 gas, the etching condition of the semiconductor is characterized in that performed at 0-60 ℃, in 50-200mTorr, power 200-1000W method for manufacturing a device.
  5. 제 1 항에 있어서, According to claim 1,
    상기 에치백 공정후 유기물을 제거하기 위하여 H2SO4 + H2O2 혼합용액으로 세정 공정을 실시하는 것을 특징으로하는 반도체소자의 제조방법. The method of producing a semiconductor device, characterized in that to conduct the washing step with H2SO4 + H2O2 mixture solution in order to remove organic materials and then etched back to the process.
KR20030085748A 2003-11-28 2003-11-28 Manufacturing method for semicondutor device KR100557581B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20030085748A KR100557581B1 (en) 2003-11-28 2003-11-28 Manufacturing method for semicondutor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20030085748A KR100557581B1 (en) 2003-11-28 2003-11-28 Manufacturing method for semicondutor device

Publications (2)

Publication Number Publication Date
KR20050052581A KR20050052581A (en) 2005-06-03
KR100557581B1 true KR100557581B1 (en) 2006-03-03

Family

ID=37248461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20030085748A KR100557581B1 (en) 2003-11-28 2003-11-28 Manufacturing method for semicondutor device

Country Status (1)

Country Link
KR (1) KR100557581B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645840B1 (en) * 2005-06-30 2006-11-07 주식회사 하이닉스반도체 Semiconductor device with asymmetric stress and method for manufacturing the same
US7541288B2 (en) 2007-03-08 2009-06-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques
KR100948294B1 (en) * 2007-10-12 2010-03-17 주식회사 동부하이텍 Method for manufacturing in Semiconductor device

Also Published As

Publication number Publication date
KR20050052581A (en) 2005-06-03

Similar Documents

Publication Publication Date Title
US8836083B2 (en) Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices
US20100197123A1 (en) Method for fabricating semiconductor device
DE102006046374B4 (en) A method of reducing paint poisoning during patterning of silicon nitride films in a semiconductor device
JP2006261307A (en) Pattern forming method
US6613621B2 (en) Methods of forming self-aligned contact pads using a damascene gate process
KR100673884B1 (en) Method for fabrication of semiconductor device capable of protecting attack by wet cleaning
US8673544B2 (en) Method of forming openings
TWI251296B (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
US6287905B2 (en) Method for fabricating semiconductor device
US7196004B2 (en) Method and fabricating semiconductor device
CN1518100A (en) Semiconductor device and its manufacturing method
US6274471B1 (en) Method for making high-aspect-ratio contacts on integrated circuits using a borderless pre-opened hard-mask technique
KR100822621B1 (en) Method of forming a micro pattern in a semiconductor device
US8129235B2 (en) Method of fabricating two-step self-aligned contact
KR100670662B1 (en) Method for fabrication of semiconductor device
US7563712B2 (en) Method of forming micro pattern in semiconductor device
US6245621B1 (en) Semiconductor device manufacturing method
US8865595B2 (en) Device and methods for forming partially self-aligned trenches
JP4556293B2 (en) Capacitor manufacturing method for semiconductor device
KR980011858A (en) Method for manufacturing semiconductor device
US6528418B1 (en) Manufacturing method for semiconductor device
US6432816B2 (en) Method for fabricating semiconductor device
KR100400173B1 (en) Method of fabricating a semiconductor device
US7229904B2 (en) Method for forming landing plug contacts in semiconductor device
KR20050038869A (en) Method for fabrication of semiconductor device capable of forming fine pattern

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee