KR100524811B1 - Method for forming fine pattern in semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 장치의 제조방법.Method of manufacturing a semiconductor device.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
TLR 공정을 통한 미세 패턴 형성시 최종의 식각 타겟이 레지스트와 패터닝될 하부막의 2 레이어(Layer)이므로 패턴 프러파일이 나빠지고, 선폭제어가 용이하지 않으며, 하부 포토레지스트는 통상의 베이크 공정보다 더 많은 시간의 베이크 공정을 필요로 하는 문제점이 있었음.When the fine pattern is formed through the TLR process, the final etching target is two layers of the resist and the lower layer to be patterned, so the pattern profile becomes worse, the line width control is not easy, and the lower photoresist is more than the conventional baking process. There was a problem requiring a baking process of time.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
TLR 공정을 통한 미세 패턴 형성시 레티클을 사용하지 않는 전면 노광 단계를 도입하므로써 패턴 프러파일을 개선하고, 선폭제어가 용이한 미세 패턴 형성방법을 제공하고자함.Introducing a front surface exposure step without using a reticle when forming a fine pattern through the TLR process, to improve the pattern profile and to provide a fine pattern forming method with easy line width control.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 장치의 미세 패턴 형성에 이용됨.Used to form fine patterns of semiconductor devices.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치 제조 공정 중 TLR(Tri-Level Resist) 공정을 통한 미세 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a method of forming a fine pattern through a tri-level resist process (TLR) during a semiconductor device manufacturing process.
반도체 장치가 점점 더 고집적화 되어감에 따라 패턴의 단차는 더욱 심해지고 있으며, 미세한 선폭을 가지는 패턴이 요구되고 있다. 그러나, 종래의 리쏘그라피 공정으로는 단차진 부위에서 미세 패턴을 정확하게 형성하는데 한계가 있다.As semiconductor devices are becoming more and more highly integrated, step differences in patterns become more severe, and patterns having fine line widths are required. However, in the conventional lithography process, there is a limit to precisely forming a fine pattern at the stepped portion.
이러한 배경으로 TLR 공정을 통한 미세 패턴 형성방법이 대두되었다. TLR 공정은 하부 포토레지스트(Bottom Resist), 인터레이어(Interlayer), 상부 포토레지스트(Top Resist)의 적층 구조를 이용하여 하부층을 패터닝하는 공정이다.Against this background, a fine pattern formation method through the TLR process has emerged. The TLR process is a process of patterning a lower layer using a stacked structure of a bottom photoresist, an interlayer, and a top photoresist.
이하, 첨부된 도면 제1A도 내지 제1H도를 참조하여 종래의 TLR 공정을 통한 미세 패턴 형성방법을 살펴본다.Hereinafter, a method of forming a fine pattern through a conventional TLR process will be described with reference to FIGS. 1A to 1H of the accompanying drawings.
먼저, 제1A도에 도시된 바와 같이 실리콘 기판(11) 상에 패터닝하고자 하는 대상막인 제1 산화막(12)을 증착한 후, 하부 포토레지스트(13), 인터레이어인 제2 산화막(14) 및 상부 포토레지스트(15)를 차례로 적층한다.First, as illustrated in FIG. 1A, a first oxide film 12, which is a target film to be patterned, is deposited on the silicon substrate 11, and then a lower photoresist 13 and an interlayer second oxide film 14 are formed. And the upper photoresist 15 are sequentially stacked.
다음으로, 제1B도에 도시된 바와 같이 소정의 레티클(16)을 사용한 노광 공정을 수행한 후, 현상 공정을 수행하여 제1C도에 도시된 바와 같이 상부 포토레지스트(15)를 패터닝하고, 제1D도에 도시된 바와 같이 패터닝된 상부 포토레지스트(15)를 식각 베리어로 사용하여 CF4 리액티브 이온 식각(RIE) 공정을 진행하여 제1E도에 도시된 바와 같이 제2 산화막(14)을 선택적으로 식각한다.Next, after performing an exposure process using a predetermined reticle 16 as shown in FIG. 1B, a development process is performed to pattern the upper photoresist 15 as shown in FIG. 1C, and As shown in FIG. 1D, the CF 4 reactive ion etching (RIE) process is performed using the patterned upper photoresist 15 as an etching barrier to selectively select the second oxide layer 14 as shown in FIG. 1E. Etch to
이어서, 제1F도에 도시된 바와 같이 O2 리액티브 이온 에치 공정을 진행함으로써, 제1G도에 도시된 바와 같이 상부 포토레지스트(15) 및 노출된 하부 포토레지스트(13)가 제거되며, 계속하여 제2 산화막(15) 및 제1 산화막(12)의 소정부위를 제거한다.Subsequently, by performing the O 2 reactive ion etch process as shown in FIG. 1F, the upper photoresist 15 and the exposed lower photoresist 13 are removed as shown in FIG. Predetermined portions of the second oxide film 15 and the first oxide film 12 are removed.
끝으로, 제1H도에 도시된 바와 같이 잔존하는 하부 포토레지스트(13)를 제거함으로써 제1산화막(12)의 미세 패턴을 형성한다.Finally, as shown in FIG. 1H, a fine pattern of the first oxide film 12 is formed by removing the remaining lower photoresist 13.
상기와 같은 공정을 거치는 종래의 TLR 공정을 통한 미세 패턴 형성방법은 패터닝될 제1 산화막(12) 위에 하부 포토레지스트(13)가 존재하기 때문에 식각 타겟이 하부 포토레지스트(13) 및 제1 산화막(12)의 2 레이어(Layer)이며, 이에 따라 제1 산화막(12)의 프러파일이 나빠지고, 선폭제어가 용이하지 않다. 그리고, 하부 포토레지스트(13)는 O2 프라즈마 식각을 용이하게 하기 위하여 트랙(Track) 장비내 150℃ 이상의 핫 플레이트(Hot Plate)를 사용하여, 통상의 베이크 공정보다 더 많은 시간의 베이크 공정을 필요로 하는 문제점이 있었다.In the conventional method of forming a fine pattern through the TLR process, the lower photoresist 13 is present on the first oxide film 12 to be patterned, so that the etch target is formed by the lower photoresist 13 and the first oxide film ( 12, the profile of the first oxide film 12 is deteriorated, and line width control is not easy. In addition, the lower photoresist 13 uses a hot plate of 150 ° C. or higher in a track equipment to facilitate O 2 plasma etching, and requires a baking process that takes more time than a conventional baking process. There was a problem with.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은 TLR 공정을 통한 리쏘그라피 공정시 패턴 프러파일 및 선폭제어가 용이한 반도체 장치의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention proposed to solve the above problems is to provide a pattern profile and a method of forming a fine pattern of a semiconductor device that is easy to control line width during a lithography process through a TLR process.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 기 형성된 식각 대상층 상부에 하부 포토레지스트를 도포하는 단계; 상기 하부 포토레지스트 상부에 인터레이어를 형성하는 단계; 상기 인터레이어 상부에 상부 포토레지스트를 도포하는 단계; 원하는 패턴이 그려진 포토마스크를 사용하여 상기 상부 포토레지스트를 노광하고, 현상 공정을 수행하여 상부 포토레지스트 패턴을 형성하는 단계; 상기 상부 포토레지스트 패턴을 식각 베리어로 사용하여 상기 인터레이어를 식각하는 단계; 전면 노광 및 현상 공정을 수행하여 상기 상부 포토레지스트 패턴 및 노출된 상기 하부 포토레지스트를 제거하는 단계; 패터닝된 상기 인터레이어를 식각 베리어로 사용하여 상기 식각 대상층을 식각하는 단계; 및 잔류하는 상기 인터레이어 및 상기 하부 포토레지스트를 제거하는 단계를 포함하는 반도체 장치의 미세 패턴 형성방법이 제공된다.According to an aspect of the present invention for achieving the above object, the step of applying a lower photoresist on the etching target layer pre-formed on the semiconductor substrate; Forming an interlayer on the lower photoresist; Applying an upper photoresist on the interlayer; Exposing the upper photoresist using a photomask on which a desired pattern is drawn, and performing a developing process to form an upper photoresist pattern; Etching the interlayer using the upper photoresist pattern as an etching barrier; Performing a top surface exposure and development process to remove the upper photoresist pattern and the exposed lower photoresist; Etching the etch target layer using the patterned interlayer as an etch barrier; And removing the remaining interlayer and the lower photoresist.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 제2A도 내지 제2J도는 본 발명의 일실시예에 따른 TLR 리쏘그라피 공정도이다.2A to 2J are accompanying drawings of a TLR lithography process according to an embodiment of the present invention.
본 실시예에 따른 TLR 리쏘그라피 공정은 먼저, 제2A도에 도시된 바와 같이 실리콘 기판(21)상에 식각 대상층인 제1 산화막(22)을 증착한 후, 그 상부에 하부 포토레지스트(23)를 도포하고 90℃에서 베이크(소프트 베이크)를 실시한 다음, 그 상부에 인터레이어인 제2 산화막(24)을 증착하고, 다시 그 상부에 상부 포토레지스트(25)를 도포한다. 이때, 상기 인터레이어로 금속막, 폴리실리콘막 등의 다른 물질을 사용할 수 있다.In the TLR lithography process according to the present embodiment, first, as shown in FIG. 2A, the first oxide film 22, which is an etch target layer, is deposited on the silicon substrate 21, and then the lower photoresist 23 is disposed thereon. Is applied and baked (soft bake) at 90 ° C., an interlayer second oxide film 24 is deposited thereon, and the upper photoresist 25 is applied again thereon. In this case, another material such as a metal film or a polysilicon film may be used as the interlayer.
다음으로, 제2B도에 도시된 바와 같이 소정의 레티클(26)을 사용하여 노광 공정을 수행하고, 제2C도에 도시된 바와 같이 현상 공정을 수행하여 상부 포토레지스트(25)를 패터닝한다.Next, as shown in FIG. 2B, an exposure process is performed using a predetermined reticle 26, and a development process is performed as shown in FIG. 2C to pattern the upper photoresist 25.
계속하여, 제2D도에 도시된 바와 같이 상부 포토레지스트(25) 패턴을 식각 베리어로 사용한 CF4 리액티브 이온 에치(RIE) 공정을 진행하여 제2E도에 도시된 바와 같이 제2 산화막(24)을 패터닝한다.Subsequently, as shown in FIG. 2D, a CF 4 reactive ion etch (RIE) process using the upper photoresist 25 pattern as an etching barrier is performed to form the second oxide film 24 as shown in FIG. 2E. Pattern.
이어서, 제2F도에 도시된 바와 같이 별도의 레티클(포토마스크)을 사용하지 않고 전면 노광을 수행한 후, 제2G도에 도시된 바와 같이 현상 공정을 수행하여 상부 포토레지스트(25) 및 광원에 노출된 하부 포토레지스트(23)를 제거한다.Subsequently, the front surface exposure is performed without using a separate reticle (photomask), as shown in FIG. 2F, and then a development process is performed as shown in FIG. 2G to apply to the upper photoresist 25 and the light source. The exposed lower photoresist 23 is removed.
다음으로, 제2H도에 도시된 바와 같이 O2 플라즈마를 사용한 리액티브 이온 에치를 실시하여, 제2I도에 도시된 바와 같이 노출된 제1 산화막(22)을 제거한다. 이때, 제2 산화막(24)은 식각 베리어로 사용되나, 제1 산화막(22)과 제2 산화막(24)이 O2 플라즈마에 대해 유사한 식각 특성을 가지기 때문에 제1 산화막(22)이 패터닝됨에 동시에 제2 산화막(24)이 제거된다. 따라서, O2 플라즈마 식각 타겟이 종래의 2 레이어에서 1 레이어로 감소하게 되어 식각시 패턴 프러파일 및 선폭제어가 용이하게 된다.Next, reactive ion etch using an O 2 plasma is performed as shown in FIG. 2H to remove the exposed first oxide film 22 as shown in FIG. 2I. At this time, the second oxide film 24 is used as an etching barrier, but since the first oxide film 22 and the second oxide film 24 have similar etching characteristics with respect to the O 2 plasma, the first oxide film 22 is patterned at the same time. The second oxide film 24 is removed. Therefore, the O 2 plasma etching target is reduced from 2 layers in the related art to facilitate the pattern profile and the line width control during etching.
끝으로, 제2J도에 도시된 바와 같이 잔류하는 하부 포토레지스트(23)를 제거함으로서 제1 산화막(22)의 미세 패턴 형성 공정을 완료한다.Finally, as shown in FIG. 2J, the process of forming the fine pattern of the first oxide film 22 is completed by removing the remaining lower photoresist 23.
상기와 같이 본 발명은 하부 포토레지스트 코팅시 고온의 핫플레이트 사용이 필요하지 않기 때문에 베이크 시간을 단축하여 리쏘그라피 공정 시간을 줄이는 효과가 있으며, 또한 전면 노광법을 적용함으로써 식각 타겟이 2 레이어(하부 포토레지스트/산화막)에서 1 레이어(산화막)로 감소하게 되어 식각시 패턴 프러파일 및 선폭제어가 용이하다.As described above, the present invention does not require the use of a hot plate at the time of coating the lower photoresist, thereby reducing the baking time and reducing the lithography process time. Photoresist / oxide film) is reduced to one layer (oxide film) to facilitate pattern profile and line width control during etching.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
제1a도 내지 제1h도는 종래기술에 따른 TLR 리쏘그라피 공정도.1A-1H are TLR lithography process diagrams according to the prior art.
제2a도 내지 제2j도는 본 발명의 일실시예에 따른 TLR 리쏘그라피 공정도.2A-2J illustrate a TLR lithography process diagram in accordance with one embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 21 : 실리콘 기판 12, 22 : 제1 산화막11, 21: silicon substrate 12, 22: first oxide film
13, 23 : 하부 포토레지스트 14, 24 : 제2 산화막13, 23: lower photoresist 14, 24: second oxide film
15, 25 : 상부 포토레지스트 16, 26 : 레티클15, 25: upper photoresist 16, 26: reticle
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