KR100522379B1 - 아날로그 대 디지털 변환기 및 아날로그 신호를 디지털신호로 변환하는 방법 - Google Patents

아날로그 대 디지털 변환기 및 아날로그 신호를 디지털신호로 변환하는 방법 Download PDF

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Abstract

본 발명은 다수의 비교기(303)와 하나의 기준 회로망을 포함하고, 상기 기준 회로망은 다수의 기준 소자(302)들을 갖는, 아날로그/디지털 변환기(301)에 관한 것이다. 적어도 하나의 비교기(303)의 적어도 하나의 입력(304)은 각각 아날로그/디지털 변환기(303)에서 기준 회로망의 개별 기준 소자(302)들 사이에 접속된다. 비교기(303)에 의해 발생된 출력 신호의 통계학적 평가를 수행할 수 있는 디지털 평가 회로(311)는 아날로그/디지털 변환기(301)의 비교기의 출력(309)에 접속된다. 본 발명은 또한 아날로그 신호(Ua)를 디지털 신호(D)로 변환하는 방법에 관한 것이다.

Description

아날로그 대 디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법{ANALOG-TO-DIGITAL CONVERTER AND METHOD FOR CONVERTING AN ANALOG SIGNAL INTO A DIGITAL SIGNAL}
본 발명은 아날로그 대 디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법에 관한 것이다.
아날로그/디지털 변환기(ADC = analog digital converter)는 선행 기술에 따르면 표준적으로 반도체 기판 상의 금속 산화물 반도체 구조물 및/또는 바이폴라 반도체 구조물을 사용하여 집적 회로로서 제조된다. 높은 신호 처리 속도에 대한 요구가 주어지면, 종종 소위 플래시 ADC가 사용된다.
도 1에 도시된 바와 같이, 선행기술에 따른 플래시 ADC는 기준 회로망으로서 예컨대 직렬 접속된 다수의 저항(102)을 가진 하나의 저항 캐스케이드, 및 다수의 비교기(103)를 포함하고, 상기 비교기(103)의 제 1 입력(104)은 각각 2개의 인접한 저항(102) 사이에 접속되는, 아날로그/디지털 변환기(101)이다. 기준 전압(Uref)이 저항(102)들 사이에서 부분 전압으로 강하하도록, 기준 전압(Uref)이 캐스케이드 입력(105)과 접지 단자(106) 사이의 저항 캐스케이드에 인가된다. 상기 부분 전압은 비교기(103) 중 하나에 의해 평가된다. 명확한 도시를 위해, 도 1에는 단지 3개의 비교기(103)만이 도시되지만, 플래시 ADC는 임의의 수의 비교기(103)를 포함할 수 있다.
변환될 아날로그 신호, 즉, 아날로그 전압(Ua)은 아날로그 신호 입력(107)을 통해 모든 비교기(103)의 제 2 입력(108)에 병렬로 인가된다. 비교기(103)는 제 2 입력(108)에 인가된 아날로그 전압(Ua)을 제 1 입력(104)에 인가된 부분 전압과 비교한다. 비교기(103) 중 하나에 인가된 아날로그 전압(Ua)이 인가된 부분 전압 보다 크면, 비교기(103)가 활성화되고 출력(109)에 비트 신호를 출력한다. 상기 비트 신호는 제 1 비트 값 "1"에 상응하거나 제 2 비트 값 "0" 에 상응한다.
디지털 평가 회로(110)은 최대 부분 전압에 의해 활성화된 비교기(103)에 따라 디지털 출력 신호(D)를 발생시키고, 이것을 디지털 신호 출력(111)에 출력한다.
도 1에서, 각각의 비교기(103)에는 다이어그램(112)이 도시되는데, 상기 다이어그램에는 전압 차(△U)에 대한 확률 밀도(dW)가 나타난다. dW는 각각의 비교기(103)의 출력(109)에 입력 차 전압(△U)이 나타날 때 제 1 비트 값 "1"로부터 제 2 비트 값 "0"으로의 또는 그 역으로의 전환이 나타날 확률 밀도이다. 이상적인 비교기는 극소한 확률 밀도(dW)를 갖는다. 즉, 하나의 비트 값으로부터 다른 비트 값으로의 전환은 정확히 입력 차 전압 △U=0 일 때 나타난다. 그러나, 통계학적 효과로 인해 실제 비교기는 큰 확률 밀도(dW)를 갖는다. 이로 인해, 예컨대 인가된 부분 전압 보다 작은 (큰) 아날로그 전압(Ua)이 인가됨에도 불구하고 비교기(103)가 활성화될 것이다(되지 않을 것이다). 다이어그램(112)에 도시된 전압 차(△U)는 기준 전압(Uref)의 인가된 부분 전압과 인가된 아날로그 전압(Ua)으로부터 형성된다.
도 2에는 인가된 아날로그 전압(Ua, 204)에 대한 도 1에 도시된 플래시 ADC의 비교기(103)의 응답 확률 밀도(203)의 곡선(202)을 나타낸 다이어그램(201)이 도시된다. 다이어그램(201)은 도 1에서 비교기(103)내에 개별 다이어그램(112)으로서 도시된 비교기(103)의 개별 확률 밀도(dW)를 결합한 결과이다.
각각의 비교기(103)가 기준 전압(Uref)의 다른 부분에 할당되기 때문에, 비교기(103)의 응답 확률 밀도(203)의 곡선(202)은 인가된 아날로그 전압(Ua 204)에 대해 상승 방향으로 인접한 비교기(103)의 개별 확률 밀도의 선형 도시로부터 주어진다. 개별 비교기(103)의 서로 거의 분리된 확률 밀도(dW)로부터, 비교기(103)의 전환이 매우 정확하게 규정되므로 플래시 ADC가 큰 정확도를 갖는다. 선행 기술에 따라 전형적으로 5 내지 6 비트의 정확도를 가진 플래시 ADC가 구현되고 특히 하드 디스크의 판독 분기(branch)에 사용된다.
통상의 아날로그/디지털 변환기에서는 통상적으로 기준값의 발생을 위한 저항이 사용되는데, 상기 저항은 반도체 재료로 이루어진 반도체 기판 상에 제조된다. 각각의 상응하는 저항 값은 각각의 저항 표면(A) 내부의 반도체 재료 내의 원자-, 분자- 또는 미소 결정 경계의 수에 의해 결정된다.
저항 표면(A)이 감소되면, 반도체 결정 내의 원자-, 분자- 또는 미소 결정 수 및 그에 따라 원자-, 분자- 또는 미소 결정 경계의 수가 감소되므로, 상기 저항 표면(A)의 표준 편차가 저항 값에 따라 팩터 만큼 증가한다. 저항 표면(A)이 감소되면, 관련 비교기에 인가된 기준 회로망의 설정 부분 전압 보다 작은 아날로그 전압(Ua)이 인가됨에도 불구하고 비교기가 활성화되어 에러 비트 신호를 출력할 확률(W)이 커진다.
이러한 아날로그/디지털 변환기의 정확도는 또한 트랜지스터 파라미터의 통계학적 편차에 의해 결정된다. 예컨대, MOS 트랜지스터의 한계 전압의 변동은 트랜지스터의 표면 증가에 따라 팩터 로 감소한다. 비교기의 트랜지스터에서 이러한 파라미터 변동은 소위 입력 오프셋 전압을 야기하므로, 비교기가 정확히 입력 전압 차 △U=0일 때 전환되는 것이 아니라, 개별 비교기 오프셋에 상응하는 입력 전압 차(△U)에서 전환된다.
이러한 통계학적 변동은 전체 아날로그/디지털 변환기 시스템의 선형성을 제한하기 때문에, 디자인 시에 정확도의 요구를 충족시키기 위해 충분한 소자 표면이 주어져야 한다.
개별 비교기가 충분한 정확도를 가지면, 전술한 방식으로 하나의 저항 회로망에 접속된 일련의 비교기가 온도계 코드로서 검출되는 출력 신호를 갖는다. 즉, 제 2 입력에 인가된 아날로그 전압(Ua) 보다 작은 기준 전압(Uref)의 부분 전압에 접속된 제 1 입력을 가진 모든 비교기들이 비트 값 "1"을 출력하는 한편, 다른 모든 비교기들은 비트 값 "0"을 출력한다. 이러한 출력 신호는 매우 간단히 디지털 출력 워드로 변환된다. 통상적으로, 온도계 2진 코더와 비교기의 출력 사이에는 보정 로직이 접속되며, 상기 보정 로직은 확실한 2진 코딩을 위해 온도계 코드 내의 소위 "버블"(하나의 "0" 내지 다수의 1 및 그 역)을 제거한다.
플래시 ADC와 관련해서 전술한 저항 회로망은 비교기에서 아날로그 입력 전압(Ua)과 비교되는 기준 부분 전압을 제공하기 위해 사용된다. 저항 회로망에 대한 대안으로서, 다른 기준 신호 회로망이 사용될 수도 있다. 예컨대, 기준 신호로서 상이한 출력 전류를 가진 전류원이 사용될 수도 있다. 정보를 가진 값으로서, 전압이 사용될 뿐만 아니라, 정보를 전류로 나타내는 소위 "전류 모드" 해결책도 가능하다.
파라미터 변동과는 달리, 큰 소자 표면에서 생기며 일반적으로 바람직하지 않은 기생 용량은 소자 표면(A)의 증가에 따라 커진다. 그러나, 이로 인해 신호 처리 속도가 감소된다. 즉, 통상의 아날로그/디지털 변환기에서 높은 정확도는 신호 처리 속도에 부하를 야기한다. 선행 기술에 따르면, 1 GSa/S(Giga samples per second = 109 samples per second)까지의 변환율을 가진 CMOS-기술의 플래시 변환기는 6 비트의 정확도로 구현된다.
또한, [1]에는 하나의 기준 회로망, 다수의 비교기 및 하나의 보간 유닛을 구비한 아날로그/디지털 변환기가 개시되어 있다. 상기 보간 유닛은 다수의 부가 비교기로 이루어지며, 상기 비교기들의 출력 신호들은 출력 신호들의 웨이팅 후에 기준 회로망에 직접 연결된 제 1단에 공급된다. 부가의 비교기는 비교기로부터 제 1 단에 제공된 신호의 보간을 위해 보간 유닛으로서 사용된다.
[1]에 개시된 보간 회로망은 단지 온도계 코드로부터 2진 코드로 정보를 코딩하기 위해 사용된다. 이 경우, 통상적으로 결정론적 신호 처리가 이루어진다.
보간 회로망을 가진 다른 아날로그/디지털 변환기가 [2]에 개시되어 있다.
도 1은 선행 기술에 따른 아날로그/디지털 변환기.
도 2는 도 1의 아날로그/디지털 변환기의 비교기의 상대 응답 확률의 다이어그램.
도 3은 본 발명의 제 1 실시예에 따른 아날로그/디지털 변환기.
도 4는 본 발명의 제 2 실시예에 따른 아날로그/디지털 변환기.
도 5는 본 발명의 실시예에 따른 아날로그/디지털 변환기의 비교기의 상대 응답 확률의 다이어그램.
본 발명의 목적은 작은 소자 크기에도 불구하고 변환기의 높은 정확도 또는 선형성이 얻어질 수 있는 아날로그/디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법을 제공하는 것이다.
상기 목적은 독립 청구항의 특징을 가진 아날로그/디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법에 의해 달성된다.
아날로그/디지털 변환기는 다수의 비교기 및 하나의 기준 회로망을 갖는다. 상기 기준 회로망은 다수의 기준 소자를 갖는다. 아날로그/디지털 변환기의 기준 회로망 내의 각각의 기준 소자 사이에는 적어도 하나의 비교기의 적어도 하나의 입력이 접속된다. 아날로그/디지털 변환기의 비교기의 출력에는, 비교기에 의해 발생된 출력 신호를 통계학적으로 신호 처리할 수 있는 디지털 평가 회로가 접속된다.
아날로그 신호를 디지털 신호로 변환하는 방법에서, 기준 신호는 다수의 기준 소자를 가진 기준 회로망에 인가되고 아날로그 신호는 다수의 비교기의 적어도 하나의 입력에 인가된다. 이 방법에서, 기준 회로망에 접속된 적어도 하나의 부가 입력을 가진 비교기들은 후속해서 통계학적으로 신호 처리되는 다수의 출력 신호를 형성한다. 본 발명에 따른 방법에서는 통계학적으로 신호 처리된 출력 신호로부터 하나의 공동 디지털 신호가 형성된다.
본 발명의 장점은, 간단한 회로에 의해 아날로그 신호 경로에서 매우 일찍 -에러를 가진- 양자화가 이루어진 다음, 아날로그/디지털 변환기의 디지털 부분에서 통계학적 신호 처리가 이루어짐으로써, 소자 미스매치의 문제가 고려된다는 것이다. 이것을 위해, 매우 작은 소자 표면 및 그에 따라 낮은 정확도를 가진 다수의 비교기가 사용되고 그것의 디지털 출력들이 적합한 로직에 의해 계산, 예컨대 평균화된다.
본 발명에 따른 아날로그/디지털 변환기의 또 다른 장점은 매우 작은 동작 전압의 유용성에 있다. 본 발명에 따른 아날로그/디지털 변환기에서 아날로그 소자의 부분이 매우 작고 아날로그 소자가 매우 간단하기 때문에, 동작 전압과, 예컨대 비교기에서 전환을 검출하는 한계 전압의 비가 매우 낮게 유지될 수 있다. 이로 인해, 본 발명에 따른 아날로그/디지털 변환기는 낮은 동작 전압을 가진 집적 회로에 사용하기에 적합하다.
또 다른 장점으로는, 본 발명에 따른 아날로그/디지털 변환기의 디지털 부분이 기존 집적 회로의 프로그램 제어 활성화에 의해 자동으로 제조될 수 있다는 것이다(VHDL=very high speed IC hardware description language). 이로 인해, 디자인 비용 및 그에 따라 제조 비용이 현저히 감소된다. 또한, 새로운 기술에 대한 간단한 이식성(portability)이 보장된다.
기준 회로망으로는 저항 회로망, 전류원 회로망 또는 용량성 회로망의 사용이 바람직하다. 그 경우, 기준 소자로는 저항, 전류원 또는 커패시터가 사용된다.
바람직하게는 본 발명에 따른 아날로그/디지털 변환기의 디지털 평가 회로는 출력 신호의 통계학적 신호 처리의 범주에서 통계학적 평균값 형성이 이루어질 수 있도록 설계된다.
대안으로서, 통계학적 신호 처리는 디지털 프리크(freak) 출력신호를 없애기 위한 출력신호의 필터링, 출력신호-클러스터의 센터에 대한 출력신호의 웨이팅, 또는 모든 다른 방식의 통계학적 신호 처리를 포함할 수 있다. 통계학적 신호 처리의 장점은 아날로그/디지털 변환기의 정확도 개선에 있다.
본 발명에 따른 아날로그/디지털 변환기의 바람직한 개선예에서는 기준 회로망의 각각의 기준 소자 사이에 다수의 비교기가 병렬 접속되고, 디지털 평가 회로는, 통계학적 신호 처리의 범주에서 병렬 비교기에 의해 발생된 출력 신호가 평균화될 수 있고 그것으로부터 하나의 공동 출력 신호가 형성될 수 있도록 설계된다.
본 발명에 따른 아날로그/디지털 변환기의 다른 바람직한 실시예에서는, 기준 회로망의 각각의 기준 소자 사이에 다수의 출력을 가진 하나의 비교기가 접속되고, 상기 비교기는 입력 차 전압이 상이할 때 활성화된다. 디지털 평가 회로는 통계학적 신호 처리의 범주에서 비교기에 의해 발생된 출력 신호가 평균화될 수 있고 그것으로부터 하나의 공동 출력 신호가 형성될 수 있도록 설계된다.
본 발명에 따른 아날로그/디지털 변환기의 또 다른 바람직한 실시예에서는 다수의 비교기가 다수의 그룹으로 그룹화되고, 디지털 평가회로는 통계학적 신호 처리의 범주에서 한 그룹의 비교기에 의해 발생된 출력 신호가 평균화될 수 있고 그것으로부터 하나의 공동 출력 신호가 형성될 수 있도록 설계된다.
본 발명에 따른 아날로그/디지털 변환기의 바람직한 실시예에서는 완전 미분 신호 처리가 사용된다. 아날로그 입력 전압(Ua) 및 기준 전압(Uref)은 미분 신호로서 주어지고, 적어도 2개의 기준 신호 입력과 적어도 2개의 측정 신호 입력을 가진 비교기에서 평가된다.
본 발명에 따른 방법에서는 디지털 출력 신호가 바람직하게는 다수의 디지털 출력 신호를 가진 다수의 신호 그룹으로 그룹화된다. 따라서, 각각의 신호 그룹 내에서 디지털 출력 신호의 통계학적 신호 처리가 수행된다.
바람직하게는 본 발명에 따른 방법에서 통계학적 신호 처리로서 디지털 출력 신호의 통계학적 평균값 형성이 수행된다. 이것은 예컨대 비교기의 n 출력이 제공되는 경우 n 입력을 가진 1-비트-가산기에 의해 수행될 수 있다. 각각 비트 값 "0" 또는 "1"을 가질 수 있는 255 가산기 입력의 경우, 이것은 8 비트 폭 출력 워드를 야기한다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다. 도면에서, 동일한 소자는 동일한 도면 부호를 갖는다.
도 3은 본 발명의 제 1 실시예에 따른 아날로그/디지털 변환기(301)를 도시한다. 상기 아날로그/디지털 변환기(301)는 기준 소자로서 직렬 접속된 다수의 저항(302)을 가진 저항 캐스케이드를 기준 회로망으로서 포함하고 다수의 비교기(303)를 포함한다. 상기 비교기(303)의 제 1 입력(304)은 각각 2개의 인접한 전기 저항(302) 사이에 접속된다.
본 발명에 따른 아날로그/디지털 변환기(301)에는 작은 크기로 인해 높은 신호 처리 속도를 갖지만 부정확한 소자들이 사용된다. 작은 소자 크기에 의해, 전기 저항(302) 및 비교기(303)에 포함된 집적 소자가 작은 액티브 표면(A)을 갖는다. 0.13 ㎛ CMOS 기술에서 이것은 예컨대 개별 MOS 트랜지스터가 약 (0.13 x 0.13)㎛2 = 0.017 ㎛2 의 액티브 표면을 갖는다는 것을 의미한다. 이것은 인접한 MOS 트랜지스터의 한계 전압을 수 10 mV 까지 변동시킬 수 있다. 속도의 요구로 인해 매우 간단한 비교기가 전제되면, 상기 비교기는 전형적으로 6 내지 8 트랜지스터로 구성되고 작은 소자 크기로 인해 수 10 mV의 입력 오프셋을 갖는다. 이러한 기술에서는 수 GSa/s의 변환율이 얻어질 수 있다.
기준 전압(Uref)이 저항(302)들 사이에서 부분 전압으로 강하하도록, 기준 전압(Uref)이 캐스케이드 입력(305)과 접지 단자(306) 사이의 저항 캐스케이드에 인가된다. 선행 기술과 비교해 볼 때, 본 발명의 상기 실시예는 분해도가 동일할 때 적어도 동일한 수의, 바람직하게는 적어도 2배의 수의 저항(302) 및 비교기(303)를 사용한다. 즉, 선행 기술에서 저항(102)들 중 단 하나의 저항에 의해 형성되었던 부분 전압 범위가 본 발명의 상기 실시예에 따라 저항(302)들에 의해 적어도 2개의 부분 전압 범위로 분할된다. 이러한 부분 전압 범위는 비교기(303)들 중 하나에 의해 평가된다.
변환될 아날로그 신호, 즉 아날로그 전압(Ua)은 아날로그 신호 입력(307)을 통해 모든 비교기(303)의 제 2 입력(308)에 병렬로 인가된다. 비교기(303)는 제 2 입력(308)에 인가되는 아날로그 전압(Ua)을 제 1 입력(304)에 인가되는 부분 전압과 비교한다. 비교기(303) 중 하나에 인가된 아날로그 전압(Ua)이 인가된 부분 전압 보다 크면, 비교기(303)는 활성화되어야 하고 출력(309)에 하나의 비트 신호를 출력한다. 상기 비트 신호는 제 1 비트 값 "1" 에 상응하거나 제 2 비트 값 "0" 에 상응한다.
비교기(303)의 정확도는 분해도가 동일할 때 작은 액티브 표면(A)으로 인해 낮다. 따라서, 비교기(303)는 확률(W)로 에러 비트 값을 출력한다. 즉, 출력된 비트 값은 인가된 부분 전압과 인가된 아날로그 전압(Ua)의 실제 값에 상응하지 않는다. 확률 밀도(dW)는 각각의 비교기(303)에 있어 인가된 부분 전압 및 인가된 아날로그 전압(Ua) 간의 전압 차(△U)에 대해 다이어그램(310)으로 비교기(303)에 도시된다. 비교기의 입력 오프셋 전압은 소위 극소 소자, 즉 극소 기술 고유의 치수를 가진 소자의 사용 시에 수 10 mV에 까지 이른다.
디지털 평가 회로(311)은 비교기(303)에 의해 발생된 비트 값의 판독에, 비트 값의 통계학적 신호 처리를 수행한 후에 디지털 출력 신호(D)의 발생에, 그리고 디지털 출력(312)에 디지털 출력 신호(D)의 출력에 사용된다. 명확한 도시를 위해 도 3에는 3개의 비교기(303)만이 도시되지만, 본 발명의 제 1 실시예에 따른 아날로그/디지털 변환기(301)는 임의의 수의 비교기(303)를 가질 수 있다.
디지털 평가 회로(311)는 비트 값의 통계학적 신호 처리 시에 특히 다수의 비트 값의 평균화를 수행한다. 비교기(303)의 비트 값들이 평균화되고, 그 부분 전압 범위들은 모여 선행 기술에서 형성된 부분 전압 범위를 나타낸다. 상기 평균화에 의해 에러 보정이 이루어진다. 즉, 에러를 가진 비트 값에 의한 에러 디지털 값(d)의 형성이 최소화된다.
비교기(303)의 출력들은 소자 파라미터의 심한 변동으로 인해 이상적인 온도계 코드를 제공하지 않고, 많은 "버블"을 가진 출력 신호를 제공한다. 그러나, 본 발명에 따른 평가 회로(311)에 의한 상기 디지털 데이터의 처리로 인해 이것은 전체 시스템의 동작을 방해하지 않고 전술한 바와 같이 평균화된다.
도 4는 본 발명의 제 2 실시예에 따른 아날로그/디지털 변환기(401)를 도시한다. 상기 아날로그/디지털 변환기는 기준 소자로서 직렬 접속된 다수의 저항(302)을 가진 저항 캐스케이드를 기준 회로망으로서 포함하고 다수의 비교기(303)를 포함한다. 상기 비교기(303)의 제 1 입력(304)은 저항(302)에 접속된다.
본 발명의 제 2 실시예에 따른 아날로그/디지털 변환기(401)에는 도 3에 따른 아날로그/디지털 변환기(301)에서와 같이 비교기(303)가 사용되며, 상기 비교기는 그것의 작은 액티브 소자 표면(A)으로 인해 높은 신호 처리 속도를 가지므로 부정확하다.
기준 전압(Uref)이 저항(302)들 사이에서 부분 전압으로 강하하도록, 기준 전압(Uref)이 캐스케이드 입력(305)과 접지 단자(306) 사이의 저항 캐스케이드에 인가된다. 상기 부분 전압은 본 발명의 상기 실시예에서 각각 다수의 비교기(303)에 의해 병렬로 평가된다. 선행 기술에 비해, 본 발명의 제 2 실시예는 분해도가 동일할 때 적어도 2배의 수의 비교기(303)를 사용한다.
도 4에서도 변환될 아날로그 신호, 즉 아날로그 전압(Ua)이 아날로그 신호 입력(307)을 통해 모든 비교기(303)의 제 2 입력에 병렬 인가된다. 비교기(303)는 제 2 입력(308)에 인가된 아날로그 전압(Ua)과 제 1 입력(304)에 인가된 부분 전압을 비교한다. 그 부정확성을 고려해서, 비교기(303)는 인가된 아날로그 전압(Ua) 및 인가된 부분 전압에 따라 비트 신호를 출력한다.
비교기(303)가 특정 입력 전압(△U)에서 그 출력의 논리 상태를 변경시키는 확률 밀도(dW)는 각각의 비교기(303)에 있어서 인가된 부분 전압과 인가된 아날로그 전압(Ua) 간의 전압 차이(△U)에 대해 다이어그램(310)으로 비교기(303)에 도시되어 있다.
디지털 평가 회로(311)은 비교기(303)에 의해 발생된 비트 값의 판독에, 상기 비트 값의 통계학적 신호 처리를 수행한 후에 디지털 출력신호(D)의 발생에, 그리고 디지털 신호 출력(312)으로 디지털 출력신호(D)의 출력에 사용된다. 명확한 도시를 위해, 도 4에는 단지 5개의 비교기(303)만이 도시되지만, 본 발명의 제 2 실시예에 따른 아날로그/디지털 변환기(301)는 임의의 수의 비교기(303)를 가질 수 있다. 각각 2개의 비교기(303)는 대응하는 저항(302)에서 동일한 부분 전압을 인출한다.
본 발명의 제 2 실시예의 특징은 각각 2개의 비교기(303)의 제 1 입력(304)이 2개의 인접한 저항(302) 사이에 접속되므로, 동일한 전위를 갖는다는 것이다.
디지털 평가 회로(311)은 여기서도 비트 값의 통계학적 신호 처리 시에 특히 다수의 비트 값을 평균화한다. 동일한 부분 전압 범위를 인출하는 비교기(303)의 비트 값들이 평균화된다. 상기 평균화에 의해, 에러 보정이 이루어진다. 즉, 에러를 가진 비트 값에 의한 에러 디지털 값(D)의 발생이 최소화된다.
도 5에는 다이어그램(501)이 도시된다. 상기 다이어그램에는 인가된 아날로그 전압(Ua)에 대한 본 발명의 두 실시예에서 설명된 아날로그/디지털 변환기(301),(401)의 비교기(303)의 반응 확률 밀도(503)의 곡선(502)이 도시된다. 다이어그램(501)은 도 3 및 도 4에서 개별 다이어그램(310)으로서 비교기(303)에 도시된 비교기(303)의 개별 확률 밀도(dW)를 결합한 결과이다(도 2 참조).
비교기(303)의 반응 확률 밀도(503)의 곡선(502)은 비교기(303)의 중첩 확률 밀도(dW)로서 나타난다. 비교기(303)의 중첩 확률 밀도(dW)로부터, 비교기(303)가 통계학적으로 분포된 큰 입력 오프셋 전압으로 인해 반드시 온도계 코드를 출력하지 않으므로 디지털 출력 신호에 대한 특별한 처리 로직이 필요하다. 아날로그/디지털 변환기의 선형성을 고려한 전압 간격의 에지 영역에서 확률 밀도의 감소는 디지털 보정 기능에 의해 아날로그/디지털 변환기의 디지털 부에 고려될 수 있다.
선행 기술에 비해, 본 발명의 모든 실시예에서는 정확하지만 느리게 신호를 처리하는 단 하나의 큰 비교기가 부정확하지만 신속하게 신호를 처리를 하는 다수의 작은 비교기로 대체된다. 디지털 평가 회로(311)은 비트 값의 통계학적 신호 처리에 의해 아날로그 신호를 디지털 신호(D)로 변환할 때 큰 정확도를 보장한다. 디지털 측에서 다수의 작은 비교기를 통한 평균화는 높은 신호 처리 속도를 가진 단 하나의 큰 비교기에 상응한다.
따라서, 본 발명은 공지된 아날로그/디지털 변환기(101)에 비해 동일한 분해도에서 일정한 팩터 만큼 증가된 신호 처리 속도를 갖는 아날로그/디지털 변환기(301) 또는 (401)를 제공한다. 상기 팩터는 적어도 1.5 내지 10 이다.
본 명세서에는 하기 간행물이 인용되어 있다:
[1] US 5,420,587
[2] US 5,291,198

Claims (9)

  1. 다수의 비교기(303) 및 하나의 기준 회로망을 포함하고, 상기 기준 회로망은 다수의 기준 소자(302)를 가지며,
    - 상기 기준 회로망 내의 각각의 기준 소자(302) 사이에 적어도 하나의 비교기(303)의 적어도 하나의 입력(304)이 접속되고,
    - 상기 비교기(303)의 출력(309)에는 디지털 평가 회로(311)가 접속되며, 상기 평가 회로는 비교기(303)에 의해 발생된 출력 신호를 통계학적으로 신호 처리할 수 있는, 아날로그/디지털 변환기(301).
  2. 제 1항에 있어서,
    상기 기준 회로망으로서, 저항 회로망, 전류원 회로망 또는 용량성 회로망이 제공되고, 기준 소자로는 저항, 전류원 및/또는 커패시터가 사용되는 것을 특징으로 하는 아날로그/디지털 변환기(301).
  3. 제 1항 또는 제 2항에 있어서,
    상기 디지털 평가 회로(311)는 통계학적 신호 처리의 범주에서 통계학적 평균값 형성이 이루어질 수 있도록 설계되는 것을 특징으로 하는 아날로그/디지털 변환기(301).
  4. 제 1항 또는 제 2항에 있어서,
    - 상기 기준 회로망의 각각의 기준 소자(302) 사이에 다수의 비교기(303)가 병렬 접속되고,
    - 상기 디지털 평가 회로(311)는 통계학적 신호 처리의 범주에서 병렬 비교기(303)에 의해 발생된 출력 신호가 평균화될 수 있고 그것으로부터 하나의 공동 출력 신호가 형성될 수 있도록 설계되는 것을 특징으로 하는 아날로그/디지털 변환기(301).
  5. 제 1항 또는 제 2항에 있어서,
    - 상기 기준 회로망의 각각의 기준 소자(302) 사이에 다수의 출력(309)을 가진 적어도 하나의 비교기(303)가 접속되고, 상기 비교기(303)는 입력 차 전압이 상이할 때 활성화될 수 있으며,
    - 상기 디지털 평가 회로(311)는 통계학적 신호 처리의 범주에서 비교기(303)에 의해 발생된 출력 신호가 평균화될 수 있고 그것으로부터 하나의 공동 출력 신호가 형성될 수 있도록 설계되는 것을 특징으로 하는 아날로그/디지털 변환기(301).
  6. 제 1항 또는 제 2항에 있어서,
    - 다수의 비교기(303)가 다수의 그룹으로 그룹화되고,
    - 상기 디지털 평가 회로(311)는 통계학적 신호 처리의 범주에서 각각 한 그룹의 비교기(303)에 의해 발생된 출력 신호가 평균화될 수 있고 그것으로부터 하나의 공동 출력 신호가 형성될 수 있도록 설계되는 것을 특징으로 하는 아날로그/디지털 변환기(301).
  7. 아날로그 신호(Ua)를 디지털 신호(D)로 변환하는 방법에 있어서,
    - 기준 신호(Uref)가 다수의 기준 소자(302)를 가진 하나의 기준 회로망에 인가되고,
    - 아날로그 신호(Ua)가 다수의 비교기(303)의 적어도 하나의 입력(308)에 인가되며,
    - 다수의 디지털 출력 신호는 기준 회로망에 접속된 적어도 하나의 부가 입력(304)을 가진 비교기(303)에 의해 평균화되고,
    - 상기 디지털 출력 신호가 통계학적으로 신호 처리되며,
    - 하나의 공동 디지털 신호(D)가 형성되는 것을 특징으로 하는 아날로그 신호를 디지털 신호로 변환하는 방법.
  8. 제 7항에 있어서,
    - 상기 디지털 출력 신호가 다수의 디지털 출력 신호를 가진 다수의 신호 그룹으로 그룹화되고,
    - 각각의 신호 그룹 내에서 디지털 출력 신호의 통계학적 신호 처리가 수행되는 것을 특징으로 하는 아날로그 신호를 디지털 신호로 변환하는 방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 통계학적 신호 처리로서 디지털 출력 신호의 통계학적 평균값 형성이 수행되는 것을 특징으로 하는 아날로그 신호를 디지털 신호로 변환하는 방법.
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