KR100506099B1 - Poly-crystal silicon film manufacturing method, thin film transistor manufacturing method, and annealing apparatus - Google Patents

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KR100506099B1 KR10-1998-0005388A KR19980005388A KR100506099B1 KR 100506099 B1 KR100506099 B1 KR 100506099B1 KR 19980005388 A KR19980005388 A KR 19980005388A KR 100506099 B1 KR100506099 B1 KR 100506099B1
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Abstract

고 열전도율인 재료막상의 비정질 실리콘을 다결정화하여 균질한 다결정 실리콘을 형성한다. To the crystallization of the high thermal conductivity of the amorphous silicon material of the film to form a homogenous poly-Si.
기판(10) 상에 형성된 게이트 전극(12)의 위쪽에 게이트 절연막(14)을 통해 게이트 전극(12)을 걸치도록 a-Si막(20)을 형성하고, 그 후 a-Si막(20)에 대해 할로겐 램프 조사에 의한 RTA 처리 및 엑시머 레이저 조사에 의한 레이저 어닐링 처리를 실시하고, a-Si막(20)을 다결정화시켜서 p-Si막(24)을 얻는다. Through the gate insulating film 14 above the gate electrode 12 formed on the substrate 10 to lay over the gate electrode 12 to form an a-Si film 20, and then the a-Si film 20 subjected to a laser annealing process by the RTA treatment and excimer laser irradiation with a halogen lamp for the irradiation, and the crystallization of the a-Si film 20 is obtained by the p-Si film 24. 2종류의 어닐링을 행함으로써, a-Si막(20)내, 특히 게이트 전극(12)의 위쪽 영역에서도 균질이며 적절한 그레인 사이즈의 다결정이 얻어진다. By carrying out the two types of annealing, a-Si film 20 in, especially in the upper area of ​​the gate electrode 12 is homogeneous is obtained of a suitable grain size polycrystalline. 얻어진 p-Si막(24)을 TFT의 능동층(채널 영역)으로서 이용하면 특성이 뛰어난 하부 게이트 구조의 다결정 실리콘 TFT가 얻어진다. With the p-Si film 24 obtained as an active layer (channel region) of a TFT polycrystalline silicon TFT of a bottom gate structure with excellent characteristics it can be obtained.

Description

다결정 실리콘막 제조 방법, 박막 트랜지스터 제조 방법, 및 어닐링 장치{POLY-CRYSTAL SILICON FILM MANUFACTURING METHOD, THIN FILM TRANSISTOR MANUFACTURING METHOD, AND ANNEALING APPARATUS} Polysilicon film manufacturing method, a thin film transistor manufacturing method, and an annealing device {POLY-CRYSTAL SILICON FILM MANUFACTURING METHOD, THIN FILM TRANSISTOR MANUFACTURING METHOD, AND ANNEALING APPARATUS}

본 발명은, 액정 디스플레이 등의 매트릭스형 표시 장치의 박막 트랜지스터(TFT: Thin Film Transistor) 등의 각종 트랜지스터에 관한 것으로, 특히 이들 트랜지스터의 능동층으로서 유용한 다결정 실리콘막의 제조 방법에 관한 것이다. The present invention, thin-film transistors of the matrix display device such as a liquid crystal display: that with respect to each type of transistor, such as (TFT Thin Film Transistor), and more particularly to a method for producing a useful active layer of the polysilicon film of the transistors.

최근, 표시 장치로서 고정밀, 고화질의 표시가 요구되고 있고, 액정 디스플레이에서는 그 때문에 액정 구동용의 스위칭 소자로서 박막 트랜지스터를 이용한 액티브 매트릭스 방식의 액정 디스플레이(AMLCD: Active Matrix Liquid Crystal Display)가 이용되고 있다. In recent years, a high-precision, high-quality display is required as a display device, the liquid crystal display The liquid crystal display of an active matrix method using thin film transistors as switching elements for driving liquid crystal, because that: there is a (AMLCD Active Matrix Liquid Crystal Display) using .

TFT를 이용한 AMLCD에서는, 박막 트랜지스터의 능동층, 즉 채널 영역으로서, 비정질 실리콘을 이용하는 비정질 실리콘 TFT와, 다결정 실리콘막을 이용하는 다결정 실리콘 TFT가 알려져 있다. The AMLCD using a TFT, an active layer, that is the channel region of the thin film transistor, an amorphous silicon TFT and a polysilicon TFT using a polysilicon film using a known amorphous silicon.

이 중, 비정질 실리콘 TFT는 비정질 실리콘막이 저온(예를 들면, 300도)에서 성막될 수 있기 때문에, 융점이 낮은 염가의 유리 기판 상에 형성하는 것이 용이하고, 또한 넓은 면적 범위에 균질한 비정질 실리콘막을 형성하는 것이 용이하기 때문에 패널의 대형화에 유리하므로, 현재 시점에서 대형 LCD에 많이 이용되고 있다. Among these, the amorphous silicon TFT is an amorphous silicon film is a low temperature, because (for example, 300 degrees) can be deposited at, it is easy to melting point is formed on the glass substrate of the lower low cost, and also the amorphous silicon homogeneous over a wide area range since it is easy to form a film, because glass in the enlargement of the panel, has been widely used in a large LCD at the present time.

한편, 다결정 실리콘 TFT는 비정질 실리콘막에 비교하여 다결정 실리콘막의 이동도가 높고, TFT로 한 경우에 온 전류가 크고 시트 저항(온 저항)이 낮은 등, 응답성이나 구동 능력이 뛰어나다. On the other hand, the polysilicon TFT is in a high movement polysilicon film, compared to the amorphous silicon film, excellent in the on-state current in the case of a large TFT sheet resistance is low (on-resistance), such as, responsiveness and drivability. 따라서, 고정밀·고화질의 LCD의 스위칭 소자로서 유용시되고 있다. Therefore, when it is useful as a switching element of an LCD of a high-precision, high-definition. 또한, 대형화에 따라 선택 기간(듀티비)이 짧아지기 때문에 대형 LCD용의 액정 구동용 소자로서도 그 유용성이 지적되고 있다. In addition, its usefulness has been pointed out as a liquid crystal driving device for the large-size LCD since the shorter the selection period (duty ratio) in accordance with the enlargement. 또한, 다결정 실리콘 TFT는 다결정 실리콘막을 능동층으로서 이용하고 있기 때문에, 화소부의 액정 구동용 소자로서 뿐만 아니라, 구동 회로의 논리 회로를 구성하는 스위칭 소자로서도 이용할 수 있고, 또한, 이들 액정 구동용 소자 및 논리 회로의 소자를 동일 공정으로 동일 기판 상에 형성하는 것도 가능하다. Further, since a polycrystalline silicon TFT are at a using a polycrystalline silicon film as the active layer, as well as an element for the pixel portion liquid crystal driving, can be used also as a switching element constituting a logic circuit of the driving circuit, element, and for these liquid crystal drive an element of a logic circuit in the same process can also be formed on the same substrate. 이 때문에, 현재, 다결정 실리콘 TFT는 화소부와 구동부를 동일 기판 상에 형성한 소위 드라이버 내장형 LCD로서, 예를 들면 고정밀, 고화질, 그리고 소형인 것이 요구되는 중·소형의 LCD에 많이 이용되고 있다. For this reason, at present, a polysilicon TFT has been widely used in the LCD of the middle and small required that a so-called driver integrated LCD formed on the same substrate as the pixel portion and the driver, for example, a high-precision, high image quality, and small size.

다결정 실리콘 TFT는 이상과 같이 LCD의 고정밀·고화질화, 또한 드라이버를 내장함으로써 패널 주변의 공간 절약화, 경량화가 도모되기 때문에 디스플레이의 대형화에 있어서도 유용하다. A polysilicon TFT is also useful for increase in size of the display since a high precision, high image quality, and also by incorporating a driver space saving of the panel around the screen, the weight of the LCD achieved as described above.

그래서, 비정질 실리콘 TFT와 같이, 다결정 실리콘 TFT를 융점(600도 정도)이 낮은 염가인 유리 기판 상에 높은 수율로 형성하는 것이 요구되고 있다. Thus, as in the amorphous silicon TFT, it has been required to form a polycrystalline silicon TFT on a glass substrate in a high yield of the melting point (about 600 degrees) low cost. 그러나, 현재 시점에서 유리 기판의 융점(600도 정도) 이하의 온도에서, 적절한 그레인 사이즈를 갖는 다결정 실리콘막을 형성하는 것은 곤란하다. However, forming at a temperature not higher than the melting point of the glass substrate (600 degrees), the polysilicon film has an appropriate grain size at this point is difficult. 이 때문에, 최초에 비정질 실리콘막을 기판 상에 형성하고, 이것을 레이저 어닐링을 이용하여 비교적 저온으로 다결정화시켜서 다결정 실리콘막을 형성하는 방법이 제안되고 있다. Therefore, there is a method of forming an amorphous silicon film on a substrate the first and it is formed by the crystallization at a relatively low temperature by using a laser annealing polycrystalline silicon film has been proposed.

예를 들면, 도 4에 도시한 바와 같은 LDC용의 하부 게이트 구조의 다결정 실리콘 TFT의 제조에서는, 유리 기판 상에 형성된 비정질 실리콘막에 엑시머 레이저를 조사하여 비정질 실리콘막을 가열하고, 이것을 다결정화하는 레이저 어닐링 방법이 알려져 있다. For example, FIG. In the production of LDC bottom gate structure, a polysilicon TFT on for as shown in 4, a laser for heating by irradiating an excimer laser to an amorphous silicon film formed on the glass substrate, the silicon film is amorphous and the crystallized the annealing method is known.

하부 게이트 구조의 다결정 실리콘 TFT의 제조에서는, 우선, 유리 기판(10) 상에 Cr막을 형성하여 이것을 소정의 형상으로 패터닝하고, 도 4의 (a)에 도시한 바와 같이게이트 배선과 일체인 게이트 전극(12)을 제작한다. In the production of the polycrystalline silicon TFT of the bottom gate structure, first, the glass substrate 10 and on the film Cr and patterning it into a predetermined shape, a gate electrode the gate wiring and integrally as shown in Fig. 4 (a) to produce a 12. 다음에, 도 4의 (b)에 도시한 바와 같이, 2층 구조의 게이트 절연막(14)과, 비정질 실리콘막(이하 a-Si막)을 플라즈마 CVD(PE-CVD : Plasma Enhanced Chemical Vaor Deposition)에 의해서 연속 형성한다. Next, as shown in Fig.'S 4 (b), the two-layer gate insulating film 14, the amorphous silicon film (hereinafter referred to as a-Si film), a plasma CVD (PE-CVD: Plasma Enhanced Chemical Vaor Deposition) It is formed by a continuous.

그리고, 형성한 a-Si막(20)에 엑시머 레이저를 조사하여 a-Si막(20)을 어닐링(ELA: Excimer Laser Annealing)하고, 이것에 의해서 a-Si를 다결정화하여 다결정 실리콘(이하, p-si : 22)을 얻는다. Then, the formed a-Si irradiation of an excimer laser to the film 20 to anneal the a-Si film 20 (ELA: Excimer Laser Annealing), and to the crystallization of the a-Si by which polycrystalline silicon (hereinafter referred to as p-si: 22) to obtain a. 이 때의 기판 온도는 통상 실온 ~ 300도 정도이다. A substrate temperature at this time is usually from room temperature to 300 degrees.

다결정화에 의해 p-Si막(22)을 형성한 후, p-Si막(22) 상에서, 채널 영역(44)을 형성하여야 할 영역(게이트 전극(12)과 대향하는 영역)에, SiO 2 으로 이루어지는 채널 스토퍼막(30)을 형성한다(도 4의 (d) 참조). Is the after forming the p-Si film 22 by means of crystallization, on the p-Si film 22, a region to be formed in the channel region 44 (gate electrode 12 and the opposing region), SiO 2 to form a channel stopper layer 30 is made (see (d) in Fig. 4). 다음에, 이 채널 스토퍼막(30)을 마스크로하여, TFT의 소스·드레인 영역에 상당하는 영역에, 도면 중의 위쪽에서 불순물(예를 들면, 인)을 도핑한다. Next, the channel stopper film 30 as a mask, the region corresponding to the source and drain regions of the TFT, the impurity from the top of the figure is doped (for example, phosphorus). 또, 도 4의 (d)에 도시한 TFT는 LDD(Lightly Doped Drain) 구조이며, 도면 중의 영역(42LS, 42LD)이 각각 저농도(N-) 소스·드레인 영역이고, 영역(40S, 40D)이 고농도 영역(N+)으로 되어 있다. In addition, the TFT shown in FIG. 4 (d) are LDD (Lightly Doped Drain) structure, and a view of the area (42LS, 42LD) are each a low-concentration (N-) source and drain regions, the region (40S, 40D) is It is a high concentration region (N +).

불순물 도핑 후, 램프 어닐링에 의한 단시간 열 어닐링 처리(RTA: Rapid Thermal Annealing)를 실시하고, 도핑된 불순물을 활성화하여 이에 따라 p-Si막(22)내에 소스·드레인 영역, 채널 영역을 형성한다. After impurity doping, thermal annealing treatment a short time by a lamp annealing performed (RTA Rapid Thermal Annealing), and forming source and drain regions, a channel region in to activate the doping impurity Accordingly p-Si film 22. 그 후, 층간 절연막(50, 52)을 형성함과 동시에, 소스 영역(40S)에는 소스 전극(소스 배선을 겸용하는 것이 많다: 70)을 접속하고, 드레인 영역(40D)에는, LCD의 화소부의 TFT의 경우, 화소 전극(60)으로서 투명 도전막인 ITO(Indium Tin Oxide)를 접속하고, LCD의 한쪽 기판을 얻는다. Then, at the same time as an interlayer insulating film (50, 52), a source region (40S), the source electrode (in many cases to combine the source wiring 70), a connection and a drain region (40D) has, in the LCD pixel portion for a TFT, a pixel electrode 60 connected to an ITO (Indium Tin Oxide) transparent conductive film, and obtains the one of the substrates of the LCD. 또, 도 4의 (d)에 도시한 TFT의 평면 배치는 예를 들면, 도 5에 도시한 바와 같은 배치로 되어 있다(단, 도 5는 소스 전극(70), 화소 전극(60) 형성 전의 상태를 나타내고 있다). Further, a plan layout of a TFT shown in 4 (d) include, for example, is in the arrangement as shown in Figure 5 (where 5 is the source electrode 70, the pixel electrode 60 before the formation It shows a state).

이상과 같이, 종래, 하부 게이트 구조의 다결정 실리콘 TFT에 있어서는, a-Si막(20)을 ELA에 의해 다결정화하여 p-Si막(22)을 얻고 있다. As described above, the prior art, in the polycrystalline silicon TFT of the bottom gate structure, and is crystallized by the a-Si film 20 in the ELA has gained a p-Si film 22.

이와 같은 a-Si의 다결정화는, 공급되는 열량, 즉 에너지량에 의존하기 때문에, a-Si막에 제공하는 열량, 즉 엑시머 레이저의 면내 에너지를 균일하게 제어하는 것이 균질한 p-Si막(22)을 형성하는 데에 있어서 중요하다. Such a-Si is crystallized, the supplied amount of heat, that is because it depends on the amount of energy, a-Si the amount of heat provided to the film, that is a homogeneous p-Si film to uniformly control an in-plane energy of the excimer laser ( 22) it is important in forming.

그러나, 실제로는, ELA에 의해 형성된 p-Si막(22)의 그레인 사이즈가 전 영역에 걸쳐 균일하게 되지 않는 문제가 있었다. However, in practice, there is a problem in that the grain size of the p-Si film 22 formed by the ELA does not become uniform over the entire region.

이와 같은 막질의 불균일성이 발생하는 최대의 원인은, 하부 게이트 구조의 TFT에서는 다결정화하여야 할 a-Si막(20)이, 도 4 혹은 도 5에 도시한 바와 같이 열전도성이 높은 게이트 전극(12)의 위쪽의 일부를 피복하도록, 즉 게이트 전극(12)을 걸치도록 형성되어 있기 때문이다. The biggest cause for this in the same film quality irregularity occurs is, in the TFT of the bottom gate structure is to be crystallized a-Si film 20 is, FIG. 4 or FIG. A high thermal conductive gate electrode (12 as shown in Fig. 5 ) because of the so as to cover a portion of the top, that is formed to lay over the gate electrode 12. 즉, 게이트 전극(12)을 구성하는 금속 재료(예를 들면 Cr)는, 주변의 유리 기판(10) 등 보다도 높은 열전도율을 갖고 있고, a-Si막(20)에 엑시머 레이저를 조사하면, a-Si막(20) 중 하층에 게이트 전극(12)이 존재하는 영역에서는, 엑시머 레이저에 의한 열이 게이트 전극(12) 및 게이트 배선에 의해서 다른 유리 기판 영역보다도 빠르게 확산되는 것이다. That is, the gate electrode 12, a metal material (e.g. Cr) constituting the, and all, has a high thermal conductivity of the glass substrate 10 surrounding the like, is irradiated with an excimer laser to the a-Si film (20), a in the region where the gate electrode 12 is present in the lower layer of the -Si film 20, to which heat is faster than the other glass substrate diffusion region by the gate electrode 12 and the gate wiring by the excimer laser.

예를 들면, 도 6에 도시한 바와 같이, 게이트 전극(12)이 없는 영역(22Sub)에서는 a-Si막(20)이 적절한 그레인 사이즈의 다결정 실리콘이 되지만, 동일한 어닐링 조건 하에서, 게이트 전극(12)이 존재하는 영역(22G)의 a-Si막(20)의 다결정화는 불충분하고, 적절한 그레인 사이즈의 다결정 실리콘으로는 되지 않는다. For example, as shown in Figure 6, the gate electrode 12 are not area (22Sub) in the a-Si film 20 is but a polycrystalline silicon of a suitable grain size, under the same annealing conditions, the gate electrode (12 ) to crystallize the a-Si film 20 in the region (22G) which is present is not enough, and does not become polycrystalline silicon of the appropriate grain size.

또, 다결정화에 따라서 형성되는 p-Si막(22)의 게이트 전극위쪽 영역(22G)은 TFT의 채널 영역을 구성하기 때문에, 이 영역(22G)의 다결정의 그레인 사이즈가 충분히 커지도록, 레이저 어닐링의 조건을 제어하는 것도 고려된다. In addition, the since the gate electrode upper region (22G) of the p-Si film 22 formed in accordance with the crystallization constituting the channel region of the TFT, so that the polycrystalline grain size of this region (22G) grow sufficiently, laser annealing also that controls the condition is considered. 그런데, 실리콘막의 게이트 전극(12) 위쪽 영역(22G)의 그레인 사이즈가 적절하게 되도록 어닐링 조건을 설정하면, 이번에는, 유리 기판 상의 영역(22Sub)에서의 다결정의 그레인 사이즈가 적성(適性) 범위보다도 커지거나, 혹은 에너지의 과공급에 의해 오히려 그레인 사이즈가 작아져서, 이 영역의 특성이 허용 범위 내에 속하지 않게 된다. By the way, setting the annealing conditions, the grain size of the silicon film, the gate electrode 12, the upper region (22G) so as to be appropriate, but this time, the polycrystalline grain size of the area (22Sub) on the glass substrate aptitude (適 性) than the range by increases or, or energy of the supply is reduced more the grain size, it is characteristic of this area do not fall within the allowable range. 따라서, 어닐링 조건을 채널 영역의 다결정화에 부합시켜도, 결국, 균질하고 또한 적절한 그레인 사이즈의 p-Si막을 형성할 수 없었다. Thus, the annealing conditions even when consistent with the crystallization of the channel region, in the end, was not able to form homogeneous and addition of a suitable grain size p-Si film.

또한, 상술한 바와 같은 면 내에서 불균일한 그레인 사이즈의 p-Si막(22)을 이용하여 TFT를 구성한 경우, 각 TFT의 특성(예를 들면 그레인 사이즈에 의존하는 온 전류, 시트 저항)의 변동이 커진다. In addition, when configuring the TFT using p-Si film 22 of a grain size non-uniformity within the surface as described above, characteristics of each TFT fluctuation (for example on-current, the sheet resistance depends on the grain size) It is larger. 따라서, LCD의 화소부의 TFT로서 이용한 경우, 표시에 얼룩짐이 발생하게 되어 LCD의 표시 품질에 악영향을 주는 원인이 된다고 하는 문제가 있다. Therefore, in the case where a pixel portion of the TFT LCD, is the unevenness occurs in the display has a problem in that the cause which adversely affect the quality of the LCD display.

본 발명은, 이러한 과제를 해결하기 위해 이루어진 것으로, 비정질 실리콘을 다결정화하여 균질한 다결정 실리콘을 형성하는 것을 목적으로 한다. The present invention has been made to solve the above problems, and an object thereof is to form a homogeneous polycrystalline silicon by crystallizing the amorphous silicon. 또한, 이러한 다결정 실리콘막을 이용하여 특성이 뛰어난 박막 트랜지스터를 제공하는 것을 목적으로 한다. Another object of the present invention is to provide a thin film transistor with excellent characteristics by using such a polysilicon film.

본 발명은, 상기 목적을 해결하기 위해 이루어진 것으로, 이하와 같은 특징을 구비한다. The present invention has been made to solve the above object, includes the following features.

우선, 다결정 실리콘막의 제조 방법에 있어서, 본 발명은 기판 상에 형성된 열전도율이 높은 재료막의 위쪽에 적어도 일부가 중첩되도록 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 형성 후, 상기 비정질 실리콘막에 대해 램프 어닐링 처리 및 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화시켜 다결정 실리콘막을 얻는 것이다. First, the method for producing polycrystalline silicon film, the present invention after forming an amorphous silicon film so that at least a part overlaps the top of the high material film thermal conductivity formed on the substrate, and forming the amorphous silicon film, a lamp annealing on the amorphous silicon film subjected to treatment and the laser annealing treatment, to obtain an amorphous silicon film by the polycrystallized silicon film polycrystalline.

또한, 본 발명은 유리 기판 상에 형성되는 하부 게이트 구조의 박막 트랜지스터의 제조 방법이고, 상기 유리 기판 상에 원하는 패턴으로 형성된 게이트 전극 재료막의 위쪽에, 비정질 실리콘막을 게이트 절연막을 통해 형성하고, 상기 비정질 실리콘막 형성 후, 상기 비정질 실리콘막에 대해 램프 어닐링 처리 및 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화시켜 다결정 실리콘막을 형성하고, 얻어진 다결정 실리콘막을 박막 트랜지스터의 능동층으로 하는 것이다. In addition, the present invention is a method of manufacturing a TFT of a bottom gate structure formed on a glass substrate, the top of the glass substrate and the gate electrode material film is formed in a desired pattern on, and forming an amorphous silicon film through a gate insulating film, the amorphous conducted after forming the silicon film, the amorphous silicon film, lamp annealing and the laser annealing treatment for, and to the active layer of the amorphous silicon is crystallized to a polysilicon film formed, and the polycrystalline silicon film thus obtained film a thin film transistor.

또한, 본 발명은 유리 기판 상에 형성되는 하부 게이트 구조의 박막 트랜지스터의 제조 방법에 있어서, 상술한 바와 같이, 비정질 실리콘막 형성 후, 상기 비정질 실리콘막에 대해 램프 어닐링 처리 및 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화하여 다결정 실리콘막을 형성하고, 상기 다결정 실리콘막에 불순물을 도핑하고, 이 불순물을, 다결정 실리콘막에 대해 레이저 어닐링 처리 또는 램프 어닐링 처리 중 어느 한쪽 또는 양쪽을 실시함으로써 활성화하고, 상기 다결정 실리콘막 중에 박막 트랜지스터의 소스, 드레인 영역 및 채널 영역을 형성하는 것이다. In addition, the present invention provides a method of manufacturing a TFT of a bottom gate structure formed on a glass substrate, and subjected to the amorphous silicon film after forming, lamp annealing and the laser annealing treatment for the amorphous silicon film as described above, , and the by polycrystallizing an amorphous silicon film to form a silicon film polycrystalline and doped with an impurity in the polysilicon film, and activated by the impurities, subjected to any one or both of the laser annealing or lamp annealing process on the polycrystalline silicon film , to form the source and drain regions and a channel region of the thin film transistor in the polycrystalline silicon film.

또한, 상기 제조 방법에 있어서, 본 발명은 비정질 실리콘막의 다결정화시에, 상기 비정질 실리콘막에 대해 램프 조사에 의한 단시간 열 어닐링 처리를 실시하고, 상기 단시간 열 어닐링 처리와 전후하여 상기 비정질 실리콘막에 대해 엑시머 레이저광 조사에 의한 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화하여 다결정 실리콘막을 형성하는 것이다. In the above manufacturing method, the present invention at the time of crystallization is the amorphous silicon film, for the amorphous silicon film subjected to thermal annealing treatment a short time by lamp irradiation, and before and after the above short period of time thermal annealing treatment on the amorphous silicon film subjected to a laser annealing process by the excimer laser light irradiation against, and to form the polysilicon film to the amorphous silicon film is crystallized.

또한, 본 발명은 비정질 실리콘을 다결정화하기 위한 어닐링 장치에 있어서, 할로겐광을 조사하여 피어닐링체를 어닐링하기 위한 단시간 열 어닐링 처리부와, 엑시머 레이저를 조사하여 상기 피어닐링체를 어닐링하기 위한 레이저 어닐링 처리부를 근접 배치한 것이다. The present invention is a laser annealing in the annealing apparatus for crystallizing the a-Si is irradiated with the short-time heat annealing processing with an excimer laser for the irradiation of a halogen light to the annealing of the blood annealed body to annealing the blood annealing body It is a close-up place for processing.

이하, 본 발명의 적절한 실시 형태(이하, 실시 형태)에 대해 도면을 이용하여 설명한다. Will be described with reference to the drawings below, the preferred embodiment (hereinafter referred to as embodiments) of the present invention. 또, 이하의 설명에 있어서, 이미 설명한 도면과 동일 부분에는 동일 부호를 붙여 설명을 생략한다. Further, in the following description, the drawings and the same parts already described have the same reference numerals will not be specifically described herein.

[a-Si의 다결정화 방법] [The crystallization method of the a-Si]

본 실시 형태에서는, a-Si의 다결정화를 위한 어닐링 처리로서, 램프를 이용한 RTA와, 엑시머 레이저를 이용한 ELA와의 2종류의 어닐링 처리를 실시한다. In this embodiment, as the annealing process for the crystallization of the a-Si, and subjected to RTA by a lamp and, annealing the two types with ELA using an excimer laser. 특히, 다결정화하여야 할 비정질 실리콘막의 하층 일부에 게이트 전극이 존재하는 하부 게이트 구조의 TFT에 있어서, TFT의 능동 영역, 즉 채널 영역 부분을 적절하게 다결정화하기 위해서 상기 2종류의 어닐링 처리를 채용하고 있다. In particular, the in the TFT of the bottom gate structure in which the gate electrode exists in an amorphous silicon film, a lower layer portion is to be crystallized, in order to properly polycrystallized an active region, that is, the channel region portion of the TFT employing an annealing treatment of the two types, and have.

이와 같은 본 실시 형태에 관한 어닐링 처리 장치는 도 1에 도시한 바와 같은 구성을 구비한다. This annealing treatment apparatus according to this embodiment is provided with a configuration as shown in FIG.

우선, RTA 처리부의 구성부터 설명한다. First, the configuration will be described from the RTA processing. RTA 처리부는, RTA 장치에 근사한 것이다. RTA processing, will approximate the RTA apparatus. 본 실시 형태에서는, 피어닐링체로서의 a-Si막이 형성된 기판(110)이, 반송 롤러(102)에 의해서 장치 내에 반입되고, 예비 가열부(104)로 반송된다. In this embodiment, the substrate 110 formed of a-Si film is annealed as a blood material, is brought into the apparatus by a conveying roller 102, it is conveyed to the preheating unit 104. The 예비 가열부(104)는, 반입된 기판(110)을 예비 가열한다. Preheating unit 104 heats the pre-fetch the substrate 110. 기판의 반송로의 상하에는 할로겐 램프(예를 들면, 크세논 아크 램프: 100)가 설치되어 있고, 예비 가열된 기판(110)이, 이들 할로겐 램프(100)에 의한 라인형의 가열 영역을 통과함으로써, a-Si이 가열되어 다결정화가 발생한다. Above and below the transportation path of the substrate (for example, a xenon arc lamp: 100), a halogen lamp, and is installed, by a pre-heating the substrate 110 is passed through the heating zone of the line-shaped by these halogen lamp 100 , the a-Si is heated arises polycrystalline upset.

가열 영역을 통과한 후, 기판(110)은 냉각부(106)로 반송된다. After passing through the heating zone, the substrate 110 is conveyed to the cooling unit 106. 이 냉각부(106)는 소정의 온도로 보온되어 있고, 가열 영역 통과 후에 있어서의 기판(110)의 급격한 냉각을 피하고, 기판(110)의 온도 저하 속도를 컨트롤한다. The cooling unit 106 is kept at a predetermined temperature, and to avoid abrupt cooling of the substrate 110 in after passing through the heating zone, and control the temperature lowering rate of the substrate 110. 냉각부(106)를 통과하면, 기판(110)은 반송 롤러(108)에 의해서 장치로부터 반출되고, 후술하는 바와 같이 다음 공정(본 실시 형태에서는 채널 스토퍼 형성 공정)으로 진행한다. When passing through the cooling unit 106, the substrate 110 is carried out of the apparatus by a conveying roller 108, as will be described later and proceeds to the next process (in the present embodiment the channel stopper forming step).

본 실시 형태에서는, 이와 같은 RTA 처리부의 할로겐 램프(100)에 의한 가열 영역의 바로 후단에, ELA 처리부의 엑시머 레이저 출사부(204)가 설치된다. In this embodiment, the right rear end of the heating zone according to this halogen lamp 100 of the RTA, such as processing, is provided with an excimer laser emitting unit 204 of the ELA processing. 그리고, 할로겐광이 조사되어 가열된 a-Si막에 대해, 다시 엑시머 레이저를 조사한다. Then, the halogen light is irradiated to the irradiation, an excimer laser again for a heating an a-Si film. 엑시머 레이저 출사부(204)는 본 실시 형태에 있어서는 라인형이고, 라인형의 엑시머 레이저 빔이 기판(110) 표면의 a-Si에 조사된다. Excimer laser emitting section 204 and the In-line type in the present embodiment, the excimer laser beam is irradiated to a line-type a-Si surface of the substrate 110. 또, ELA 처리부는 광원(200), 광학계(202) 및 엑시머 레이저 출사부(204)를 구비하고, 엑시머 레이저는 광원(200)으로부터 원하는 광학계(202)를 통해 출사부(204)에 공급되어 있다. Further, ELA processing unit is supplied to the outputting section 204 via the light source 200, optical system 202 and the optical system (202) desired from the provided and excimer laser light source 200 is an excimer laser emitting unit 204 . 또, ELA 처리부와 RTA 처리부와의 배치 관계는 반드시 도 1에 도시한 배치에 한정되지 않고, ELA 처리부의 엑시머 레이저 출사부(204)를 RTA 처리부의 할로겐 램프(100)보다도 전단에 설치하는 구성도 적용 가능하다. The arrangement relationship between the ELA section and RTA processing section is not necessarily limited to the arrangement shown in Figure 1, the configuration in which the excimer laser emitting unit 204 of the ELA processing than the halogen lamp 100 of the RTA processing shear Figure it is applicable.

도 1에 도시한 바와 같은 어닐링 장치 구성에 의해, a-Si막에 대해 할로겐 광 조사 후, 연속하여 엑시머 레이저가 조사되게 된다. Also by the annealing apparatus configured as shown in FIG. 1, after irradiation halogen light for a-Si film, and an excimer laser continuously irradiated. 그리고, 이러한 구성에 의해서, a-Si에 대해 2종류의 어닐링이 행해지고, 게이트 전극 위쪽에 적절한 그레인 사이즈의 p-Si를 형성할 수 있음과 동시에, 유리 기판 위쪽의 영역에 있어서의 a-Si에 관해서도 적절한 p-Si를 얻는 것이 가능해진다. And, by this construction, at the same time as the two types of annealing is carried out for a-Si, it may form the p-Si in the appropriate grain size to the gate electrode upward, the a-Si in the region of the upper glass substrate regard it is possible to obtain the appropriate p-Si.

2종류의 어닐링의 채용에 의해서, 이러한 효과가 얻어지는 것은, 예를 들면 이하와 같은 이유에 의한 것이다. By employing the two types of annealing, but this effect is obtained, for example, it is due to the reason as follows.

우선, ELA에 의한 a-Si의 다결정화는 종래 기술에서 도시한 바와 같이, 게이트 전극 위쪽의 a-Si 영역보다도 유리 기판 위쪽의 a-Si 영역 쪽이 우선적으로 진행한다. First, the crystallization of the a-Si by ELA, the a-Si than the area of ​​the upper gate electrode goes to the top of the glass substrate side of the a-Si region preferentially as shown in the prior art.

이것에 대해, a-Si의 다결정화에 관련되어 할로겐 램프를 이용하여 RTA를 행한 경우, 할로겐광은, a-Si막에 대해서는 흡수가 약하고, 게이트 전극에 대해서는 흡수가 강하다. On the other hand, if it is related to the crystallization of the a-Si was subjected to RTA, using a halogen lamp, a halogen light is weak and the absorption for the a-Si film, and a strong absorption for the gate electrode. 그래서, 게이트 전극을 걸치도록 형성되어 있는 a-Si막에 대해 RTA를 실시하면, a-Si막 내, 게이트 전극이 하층에 존재하는 영역에서는 게이트 전극이 할로겐광을 흡수하여 발열하고, a-Si의 다결정화가 우선적으로 진행한다. Thus, when subjected to RTA for the a-Si film is formed to lay over the gate electrode, an a-Si film within, the gate region of the electrode is present on the lower gate electrode is heat by absorbing a halogen light, and a-Si the progress of the polycrystalline upset with priority. 한편, 유리 기판도 a-Si막과 같이 할로겐광에 대한 흡수가 약하기 때문에, 유리 기판 상에 형성되어 있는 a-Si막 영역은 게이트 전극 상 영역에 비교하면 흡열량이 적고, 이들 영역에서의 다결정화는 느리다. On the other hand, the glass substrate is an absorbent for the halogen light is weak, such as a-Si film, when the a-Si film area formed on the glass substrate compared to the gate electrode a region less the amount of heat absorption, and crystallization in these areas It is slow.

도 1과 같이, 다결정화를 위해 RTA와 ELA를 조합시키면, 할로겐광의 조사에 의해 게이트 전극 상의 a-Si가 다른 영역보다도 가열된 상태에서 엑시머 레이저가 조사되게 된다. As it is shown in Figure 1, when the combination of the RTA for crystallization and ELA, a-Si on the gate electrode by a halogen light irradiation is to be an excimer laser is irradiated in a heated state than that of the other region. 따라서, 게이트 전극의 열 확산에 의해 엑시머 레이저 조사에서는 가열이 불충분해지기 쉬운 게이트 전극 상의 a-Si 영역을 충분히 가열하는 것이 가능해진다. Thus, by the thermal diffusion of the gate electrode in the excimer laser irradiation is possible to sufficiently heat the a-Si region on the gate electrode tend to under heating is insufficient. 이 때문에, 엑시머 레이저 조사 후에 있어서의 a-Si막 내의 온도의 게이트 전극 위와 유리 기판 상에서의 격차가 작아져서, 균질하게 다결정화가 진행하고, 적절한 그레인 사이즈의 p-Si막을 얻는 것이 가능해지는 것이다. Therefore, it becomes possible to obtain the gate electrode of the temperature in the a-Si film in the above after excimer laser is reduced, the gap on the glass substrate, a homogeneous polycrystalline upset progress, and of a suitable grain size p-Si film. 게다가, 소스·드레인 영역의 p-Si의 막질을 열화시키지 않고, TFT에 있어서 가장 중요한 채널 영역, 즉게이트 전극 상의 a-Si를 충분한 그레인 사이즈의 p-Si로 할 수 있다. In addition, the source and without causing deterioration of the film quality of the p-Si drain regions, the most important area in the TFT channel, that is, to the a-Si on the gate electrode to the p-Si with sufficient grain size.

또한, 융점이 낮은 염가인 유리 기판 상에 다결정 실리콘 TFT를 제조한다고 하는 관점에서도, RTA와 ELA의 2종류의 어닐링 처리를 조합시키는 것은 효과가 높다. Further, in the viewpoint of a melting point of producing the polycrystalline silicon TFT on a glass substrate of a lower discount, it is to combine the anneal process of the RTA and two types of ELA is highly effective. 즉, ELA를 이용한 경우, 상술한 바와 같이 게이트 전극상의 a-Si 영역을 충분히 다결정화하는 것이 어렵지만, 예를 들면 기판 온도 300도 정도의 저온에서의 처리가 가능하다. That is, when a ELA, it is possible to sufficiently the crystallization is difficult, for example, processing at a low temperature of the substrate temperature of 300 degrees to the a-Si region on the gate electrode as described above. 한편, RTA만으로 a-Si를 충분히 다결정화하기 위해서는, 도 1의 막 온도를 예를 들면 600 내지 900도 정도로 할 필요가 있다. On the other hand, in order to crystallize the a-Si is sufficient with only RTA, it is necessary to a film temperature of Figure 1, for example about 600 to 900 Fig. 그러나, 기판 온도가 600도 이상으로 되면, 기판으로서 융점 600도 정도의 염가인 유리를 이용하는 것은 어렵게 된다. However, if the substrate temperature to 600 degrees or more, the use of inexpensive glass having a melting point of 600 degrees as the substrate becomes difficult.

본 실시 형태에서는, 엑시머 레이저를 a-Si에 조사하므로, RTA에서 그만큼 온도를 높게 설정할 필요가 없다. In this embodiment, since irradiation of an excimer laser in a-Si, it is not necessary to set a much higher temperature in RTA. 예를 들면, 500도, 혹은 그 이하로 할 수 있다. For example, 500 can be made even, or less. 따라서, 본 발명에서는 내열성이 낮은 유리 기판 상에서도 막질이 좋은 결정 실리콘 TFT를 형성하는 것이 용이해진다. Therefore, in the present invention, it becomes easy to form a crystalline silicon TFT is a good film quality even on a low heat-resistant glass substrate.

[다결정 실리콘 TFT의 제조 방법] [Process for producing the polycrystalline silicon TFT]

다음에, 도 1, 도 2 및 도 3을 참조하여, 상기 a-Si의 다결정화 방법을 이용한 하부 게이트 구조의 다결정 실리콘 TFT의 제조 방법의 일례에 대해 설명한다. Next, Fig. 1, and 2 and 3, a description will be given of an example of a method of manufacturing a polycrystalline silicon TFT of a bottom gate structure using the method of crystallizing the a-Si.

도 2의 (a)에 도시한 바와 같이, 우선, 유리 등의 절연 기판(10) 상에 게이트 전극및 게이트 전극과 일체인 게이트 배선(이하, 단순히 게이트 전극(12)이라함)으로서, Cr(W, Ta, Ta Mo이어도 좋다)을 스퍼터링에 의해서 형성하고, 원하는 형상으로 패터닝한다 (패터닝 평면 형상에 대해서는, 도 5 참조). As shown in FIG. 2 (a), first, a (hereinafter referred to simply as gate electrode 12) and glass insulating substrate 10, a gate electrode and a gate wire gate electrode integral with the phase of, Cr ( and the W, Ta, Mo Ta may be a) formed by sputtering and patterned into a desired shape (see for patterning planar shape, and Fig. 5).

게이트 전극(12) 형성 후, 그 표면을 포함하는 기판(10)의 전면에 2층 구조의 게이트 절연막(14: SiN16, SiO 2 18) 및 a-Si막(20)을 PE-CVD에 의해 연속 형성한다 (도 2의 (b) 참조). Gate electrode 12 after forming, the front second gate insulating film of the layer structure on the surface of substrate 10 including the (14: SiN16, SiO 2, 18) and continuously by the a-Si film 20 on the PE-CVD It is formed (see (b) of Fig. 2).

다음에, 도 1의 어닐링 처리 장치를 사용함으로써, 도 2의 (c)에 도시한 바와 같이, a-Si막(20)에 RTA 및 ELA에 의한 어닐링 처리를 실시하고, a-Si막(20)을 다결정화하여 p-Si막(24)을 형성한다. Next, Fig. By using an annealing treatment apparatus 1, as shown in FIG. 2 (c), subjected to an annealing treatment by the RTA, and ELA in the a-Si film 20, and the a-Si film (20 ) to be the crystallization to form a p-Si film 24. RTA와 ELA와의 2종류의 어닐링 처리에 의해, 특히, a-Si막(20)의 게이트 전극(12) 상에 중첩된 영역, 즉, 실리콘막의 TFT의 채널 영역이 되는 영역에, 균질하고 또한 적절한 그레인 사이즈의 p-Si 영역이 형성된다. By annealing of the two kinds with the RTA and ELA, in particular, the overlapping area on the gate electrode 12 of the a-Si film 20, that is, the region where the channel region of the silicon film, TFT, homogeneous and also appropriate the p-Si region of the grain size is formed.

a-Si의 다결정화 후, 기판(10)의 이면에서의 노광(소위 이면 노광)에 의해서, 도 2의 (d)에 도시한 바와 같이, p-Si막(24) 상의 게이트 전극(12)과 대향하는 위치에 S iO 2 로 이루어지는 채널 스토퍼막(30)을 형성한다. After the crystallization of the a-Si, by exposure (the so-called back exposure) in the back surface of the substrate 10, a, p-Si gate electrode 12 on the film 24 as shown in Figure 2 (d) and to form a channel stopper layer 30 is made of a S iO 2 at a position opposed.

채널 스토퍼막(30) 형성 후, 도 3의 (a)에 도시한 바와 같이, 채널 스토퍼막(30)을 마스크로 하여, p-Si막(24)에 불순물(P)을 도핑하고, 채널 스토퍼막(30)의 바로 아래 영역(채널 영역: 34)을 제외한 영역에 저농도(N-)의 불순물 도핑 영역을 형성한다. After the channel stopper layer 30 is formed, as shown in FIG. 3 (a), and the channel stopper film 30 as a mask, and doped with an impurity (P) on the p-Si film 24, a channel stopper just below the area of ​​the film 30 (channel section 34) to form an impurity doped region of the lightly doped (N-) in the region except for the.

계속해서 LDD 구조의 TFT의 LD(Ligthy Doped) 영역을 형성하기 위해서, 도 3의 (b)에 도시한 바와 같이, 채널 영역 및 LD 영역으로 해야 할 영역을 마스크(54)로 피복하고, 저농도 도핑의 경우와 동일한 전도형의 불순물을 p-Si막(24)에 고농도 도핑한다. Continuously coating a to form the LD (Ligthy Doped) region of the TFT of the LDD structure, as shown in FIG. 3 (b), a channel region and a region to be the LD area mask 54 and the low-concentration doped when the impurities of the same conductivity type of high concentration is doped into the p-Si film 24. 이에 따라 마스크(54)로 피복된 LD 영역의 외측에 고농도 도핑 영역(N+)이 형성된다. In the highly doped region (N +) to the outside of the LD region covered with the mask 54 is formed.

저농도 및 고농도의 불순물 도핑 후, 도 3의 (c)에 도시한 바와 같이, 도핑한 불순물을 활성화하기 위해서 활성화 어닐링 처리를 행한다. After the low-concentration and high-concentration impurity-doped, as shown in FIG. 3 (c), the activation annealing treatment is performed to activate the doped impurities. 그리고, 이 어닐링 처리에 의해서, TFT의 LD 소스·드레인 영역(32LS, 32LD)과, 소스·드레인 영역(36S, 36D)이 각각 형성된다. Then, by annealing treatment, LD source and drain region of the TFT (32LS, 32LD) and, source and drain regions (36S, 36D) it is formed, respectively.

그런데, 불순물 활성화 어닐링 처리에서는, ELA 또는 RTA 중 어느 하나를이용하여도 좋고, 또한 다결정화의 경우와 마찬가지로 ELA와 RTA의 양쪽을 조합시켜도 좋다. By the way, in the impurity activation annealing process, may be used any one of the ELA or RTA, it may also, as in the case of crystallization may be combined both the ELA and RTA. 또, 이 활성화 어닐링에 있어서의 어닐링 온도는 ELA의 경우, p-Si막(24)의 막 온도가 900도 정도가 되도록 설정되고(단, 분위기 온도는 300 o 도 정도), RTA의 경우에는, 분위기 온도(가열 영역 온도)가 600도 정도가 되도록 설정된다. Further, if the annealing temperature in the activation annealing in the case of ELA, is set so that the film around the temperature 900 of the p-Si film 24 (provided that the ambient temperature is about 300 o FIG.), RTA, atmosphere temperature (heating temperature range) is set to be about 600 degrees.

불순물 활성화 후, p-Si막(24)을 원하는 형상으로 패터닝하고, 도 3의 (d)에 도시한 바와 같이, SiO 2 , SiN을 적층하여 층간 절연막(50)을 형성하고, 이 층간 절연막(50)의소스 영역(36S)의 위치에 콘택홀을 형성한다. After the impurity activation, as described pattern the p-Si film 24 in a desired shape and, as shown in the diagram (d) of FIG. 3, SiO 2, by laminating an SiN forming an interlayer insulating film 50, and the interlayer insulating film ( 50) to form a contact hole in the location of the source region (36S). 그리고, 그 위에 Al 등으로 이루어지는 소스 전극(70)을 형성하고, 소스 영역(36S)과 접속한다. And, forming a source electrode 70 made of Al or the like thereon, it is connected to the source region (36S).

액정 표시 장치의 액정 구동용 TFT를 형성하는 경우에는, 이들 상층의 아크릴 수지를 이용하여 평담화막(52)을 형성하고, 평담화막(52) 및 층간 절연막(50)에 콘택홀을 형성하고, 그 위에 화소 전극(60)이 되는 ITO를 형성하여, ITO와 드레인 영역(36D)을 접속한다. In the case of forming the liquid crystal driving TFT in the liquid crystal display device, by using the acrylic resin in these upper layer to form a flat discourse film 52, to form a contact hole in the flat discourse film 52 and the interlayer insulating film 50 , to form an ITO which is a pixel electrode (60) thereon, and connecting the ITO and the drain region (36D). 또, 도 3의 (d)에 있어서는, 소스 영역(36S)을 소스 전극(70)에 접속하고, 드레인 영역(36D)을 화소 전극(60)에 접속하고 있지만, 이것에는 한정되지 않고, 소스 영역(36S)을 화소 전극(60)에 접속하는 경우도 있다. It is noted that in the FIG. 3 (d), connected to the source region (36S) to the source electrode 70, but the drain region (36D) connected to the pixel electrode 60, it is not limited to, the source region the (36S) which may be connected to the pixel electrode 60.

이상과 같이 하여, LCD 패널의 화상 표시부에는 매트릭스형의 화소마다 도 3의 (d)와 같은 구성의 TFT가 형성되고, LCD의 한쪽 기판이 얻어진다. As described above, by, the structure of the TFT, such as (d) of the image display has a matrix-like pixels of each LCD panel Fig. 3 is formed, and the one of the substrates of the LCD can be obtained. 그리고, 이 기판과, 공통 전극 및 컬러 필터가 형성된 대향 기판을 접합시켜, 사이에 액정을 봉입함으로써 LCD 장치가 얻어진다. Then, by bonding the two substrates and a common electrode and a color filter substrate facing is formed, the LCD device is obtained by sealing a liquid crystal between. 그리고, 각 TFT를 이용하여 화소 전극(60)의 전위를 제어함으로써, 액정에 원하는 전압이 인가되고 표시가 행해진다. And, by controlling the potential of the pixel electrode 60 by using each TFT, a desired voltage is applied to the liquid crystal and the display is performed.

또, 상술한 바와 같은 공정에서 얻어진 TFT를, 액정 구동용이 아니라, IC 내의 각종 메모리 소자나 논리 회로 소자 또는 액정 표시 장치의 구동 회로의 논리 회로의 소자로서 이용하는 경우에는, 화소 전극(60)은 불필요하다. In addition, the TFT obtained in the step, as the liquid crystal driving easy, in the case of using as elements of a logic circuit of the driving circuit of the various memory elements or logic elements or liquid crystal display device in the IC, the pixel electrode 60 is not required as described above, Do. 이 경우에는, 소스 전극(70)의 형성과 동시에, 마찬가지의 수법으로 드레인 전극(70D)을 형성하고, 드레인 영역(36D)과 접속한다. In this case, simultaneously with the formation of the source electrode 70, the approach of the same to form a drain electrode (70D), is connected to the drain region (36D). 또한, 소스·드레인 전극의 형성 후에 있어서는, 각각 대응하는 소스·드레인 배선에 접속한다. In addition, in after the formation of the source and drain electrodes and connected to the source and drain wirings respectively corresponding. 단, 전극과 배선을 일체적으로 형성하는 경우에는 소스·드레인 전극의 형성과 동시에 필요한 배선 패턴을 형성한다. However, in the case of forming the electrode and the wiring are to integrally form the wiring pattern required at the same time as the formation of source and drain electrodes.

또, 본 실시 형태의 다결정 실리콘 TFT를 이용하여 표시 장치의 구동 회로등의 소자로서, 예를 들면 CMOS(Complementary Metal Oxide Semiconductor)를 형성하는 경우에는, n채널 (n-ch) TFT와 p채널 (p-ch) TFT를 형성한다. In addition, a device such as a driving circuit of a display device using the polycrystalline silicon TFT of the present embodiment, for example, in the case of forming a CMOS (Complementary Metal Oxide Semiconductor) is, n-channel (n-ch) TFT and a p-channel ( to form a p-ch) TFT. 구체적으로는, 도 3의 (a), 도 3의 (b)에 도시한 공정에 있어서, n형 불순물을 먼저 도핑하는 경우, p-ch TFT의 형성 영역을 마스크재로 피복해 놓는다. Specifically, in the step shown in (a), and 3 (b) of Figure 3, if the first doping of the n-type impurity, and place it covers the formation region of the p-ch TFT as a mask material. 그리고, n형 불순물 도핑 후, p-ch TFT를 피복하는 마스크재를 박리하고, 반대로 n-ch TFT 영역을 마스크하고, 이 상태에서 도 3의 (a)와 마찬가지로 하여 p형의 불순물을 도핑한다(단, LDD 구조는 채용하지 않는다). Then, after an n-type impurity doped, and stripping the mask material that covers the p-ch TFT, and conversely to mask the n-ch TFT region, in the same manner as in (a) of Fig. 3 in this state, it is doped with a dopant of p-type (However, LDD structure is not adopted). n형 및 p형의 불순물 도핑 종료 후에는, n-ch TFT, p-ch TFT 모두 동시에 활성화 처리를 행하고, 도 3의 (d)에 도시한 바와 같은 TFT를 작성한다(단, 화소 전극(60)은 형성되지 않는다). After impurity doping ends of the n-type and p-type, n-ch TFT, p-ch TFT both simultaneously subjected to the activation treatment, to create the TFT as shown in FIG. 3 (d) (however, the pixel electrode (60 ) it is not formed).

본 발명에 의하면, 열전도율이 높은 재료막의 위쪽에 적어도 일부가 중첩되도록 형성된 a-Si막의 다결정화에 있어서, a-Si막에 대해 램프 어닐링 처리 및 레이저 어닐링 처리를 실시한다. According to the present invention, in the a-Si film it is formed such that a thermal conductivity of at least a part overlaps the top of the high crystallization material film, performs a lamp annealing treatment and a laser annealing treatment for the a-Si film. 램프 어닐링에 의해, 열전도율이 높은 재료막 상의 a-Si 영역을 충분히 가열할 수 있으므로, 레이저 어닐링만으로는 충분한 다결정화가 곤란한 상기 재료막 상에 적절한 그레인 사이즈의 p-Si를 형성할 수 있다. By lamp annealing, it is possible to sufficiently heat the a-Si region on the high thermal conductivity material film, it is possible to form the p-Si in the appropriate grain size on the material difficult to upset enough polycrystalline film alone laser annealing.

상기 열전도율이 높은 재료막의 위쪽에 a-Si막이 형성된 구성은, 예를 들면 하부 게이트 구조의 TFT나, 다층 구조의 반도체 장치 등에 있어서 적용될 수 있는 구성이다. Configuration on top of said high thermal conductivity material film a-Si film is formed is a configuration that, for example, be applied in such a bottom gate structure TFT or a multi-layered semiconductor device. 따라서, 상술한 바와 같은 다결정화 방법을 예를 들면 하부 게이트 구조의 다결정 실리콘 TFT의 제조에 이용하면, 고 열전도율의 게이트 전극의 위쪽 영역에 형성되는 TFT의 능동층(채널 영역)에 있어서의 a-Si를, 적절하게 다결정화하는 것이 가능해져서, 특성이 뛰어난 다결정 실리콘 TFT가 얻어진다. Thus, a- in the active layer (channel region) of the TFT formed in the upper area of ​​the gate electrode of the multi With the production of polycrystalline silicon TFT of the bottom gate structure, for example, a crystallization method, a high thermal conductivity as described above, haejyeoseo possible to Si, suitably the crystallisation, the poly-Si TFT with excellent characteristics can be obtained.

또한, 본 발명에서는 다결정화 어닐링에 있어서, 2종류의 어닐링 처리를 병용하기 때문에, 저온에서 a-Si를 다결정화할 수 있고, 염가인 유리 기판 등의 위에서도 p-Si막을 형성할 수 있어 이것을 이용하여 다결정 실리콘 TFT를 형성하는 것이 더욱 용이해진다. Further, in the crystallization annealing in the present invention, since the combined use of the annealing treatment of the second type, at a low temperature it is possible to crystallize is the a-Si, it is possible to form a film even on p-Si, such as a glass substrate low cost advantage of this and it becomes easier to form a poly-Si TFT.

본 발명의 다결정 실리콘 TFT는 액정 표시 장치 등, 매트릭스형의 표시 장치의 화소 구동용의 스위칭 소자나, 표시 장치의 구동 회로의 스위칭 소자 중 어느한쪽, 혹은 이들 양쪽의 스위칭 소자로서 용이하게 이용할 수 있다. Poly-crystalline silicon TFT of the present invention can be readily used as either one or the switching device in these both of the switching elements of the driving circuit of the switching device or a display device for the pixel-driving of the display device of the matrix type liquid crystal display device . 특히, 본 발명에서는 다결정 실리콘 TFT가 얻어지기 때문에, 화소 구동용의 스위칭 소자와 표시 장치의 구동 회로의 스위칭 소자를, 동일 기판 상에 동일 공정에 의해서 형성하는 것이 가능해진다. In particular, the switching element of the driving circuit of the switching device and the display device for the present, since a polycrystalline silicon TFT obtained in the invention, the pixel driving, can be formed by the same process on the same substrate. 이 때문에, 표시 장치의 비용 절감으로 이어지고, 또한 패널 주변에 구동 회로가 내장되도록 되므로, 표시 장치의 박형화, 경량화를 도모할 수 있어 표시 장치의 표시 품질의 향상과 함께 대형화에도 유리해진다. For this reason, it is also a glass leads to the cost reduction of the display device, and so that a drive circuit built around the panel, reducing the thickness of the display device, it is possible to reduce the weight and large-sized with the improvement of the display quality of the display device.

또한, 상술한 바와 같은 다결정화 방법을 실행하기 위한 어닐링 장치는, 단시간 열 어닐링 처리부와, 레이저 어닐링 처리부를 근접 배치함으로써 용이하게 구성할 수 있어 장치 개발을 위한 많은 노동력이 불필요하게 된다. In addition, the annealing apparatus for performing the crystallization method as described above, and the short term thermal annealing processing, it is possible to easily constructed by placing close to the laser annealing processing is not required a lot of labor for the developing device.

도 1은 본 발명의 실시 형태에 관한 a-Si의 다결정화를 위한 어닐링 장치 구성을 나타내는 도면. Figure 1 is a view of the annealing apparatus configuration for the crystallization of the a-Si according to an embodiment of the present invention.

도 2는 본 발명의 실시 형태에 관한 하부 게이트 구조의 다결정 실리콘 TFT의 제조 공정을 나타내는 도면. 2 is a view showing a manufacturing process of the polycrystalline silicon TFT of a bottom gate structure in the embodiment of the present invention.

도 3은 본 발명의 실시 형태에 관한 하부 게이트 구조의 다결정 실리콘 TFT의 제조 공정을 나타내는 도면. Figure 3 is a diagram showing a manufacturing process of the polycrystalline silicon TFT of a bottom gate structure in the embodiment of the present invention.

도 4는 하부 게이트 구조의 다결정 실리콘 TFT의 종래의 제조 공정을 나타내는 도면. Figure 4 is a view showing a conventional manufacturing process of the polycrystalline silicon TFT of a bottom gate structure.

도 5는 하부 게이트 구조의 액정 구동용 TFT의 평면 구성을 설명하는 도면. Figure 5 is a view illustrating a planar configuration of a liquid crystal driving TFT of a bottom gate structure.

도 6은 종래의 다결정화 방법에 의해서 얻어진 p-Si막의 다결정화 상태를 나타내는 도면. Figure 6 is a view showing a p-Si film is crystallized state obtained by the conventional crystallization method.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

10 : 기판 10: substrate

12 : 게이트 전극 12: Gate electrode

14 : 게이트 절연막 14: gate insulating film

20 : a-Si막 20: a-Si film

24 : p-Si막 24: p-Si film

30 : 채널 스토퍼막 30: channel stopper film

34 : 채널 영역 34: channel region

36S : 소스 영역 36S: source region

36D : 드레인 영역 36D: a drain region

60 : ITO 60: ITO

100 : 할로겐 램프 100: Halogen lamp

102, 108 : 반송 롤러 102, 108: transport rollers

104 : 예비 가열부 104: pre-heating unit

106 : 냉각부 106: cooling unit

200 : 광원 200: Light source

202 : 광학계 202: optical system

204 : 엑시머 레이저 출사부 204: an excimer laser emitting unit

Claims (7)

  1. 기판 상에 형성된 그 기판보다 열전도율이 높은 재료막의 위쪽에 비정질 실리콘막을 형성하는 단계; Forming at the top of the higher thermal conductivity than the substrate material film formed on the substrate, an amorphous silicon film; And
    상기 비정질 실리콘막 형성 후, 상기 비정질 실리콘막에 대해 상기 비정질 실리콘막 형성측으로부터 램프 어닐링 처리 및 레이저 어닐링 처리를 실시하여 상기 비정질 실리콘막이 다결정화되게 함으로써 다결정 실리콘막을 얻는 단계 After forming the amorphous silicon film, and to obtain for said amorphous silicon film by performing a lamp annealing treatment and a laser annealing treatment from the amorphous silicon film formed side of the amorphous silicon film is a polycrystalline silicon film crystallized by allowing
    를 포함하는 것을 특징으로 하는 다결정 실리콘막 제조 방법. Polysilicon film production method comprising: a.
  2. 유리 기판 상에 형성되는 하부 게이트 구조의 박막 트랜지스터의 제조 방법에 있어서, In the production method of the thin film transistor of a bottom gate structure formed on a glass substrate,
    상기 유리 기판 상에 원하는 패턴으로 형성된 게이트 전극 재료막의 위쪽에, 비정질 실리콘막을 게이트 절연막을 통해 형성하는 단계; The method comprising at the top of the glass substrate and the gate electrode material film is formed in a desired pattern, forming an amorphous silicon film through a gate insulating film;
    상기 비정질 실리콘막 형성 후, 상기 비정질 실리콘막에 대해 상기 비정질 실리콘막 형성측으로부터 램프 어닐링 처리 및 레이저 어닐링 처리를 실시하여 상기 비정질 실리콘막이 다결정화되게 함으로써 다결정 실리콘막을 형성하는 단계; Forming after forming the amorphous silicon film, for the amorphous silicon film by performing a lamp annealing treatment and a laser annealing treatment from the amorphous silicon film to form a polysilicon film side by allowing the amorphous silicon film is crystallized; And
    상기 다결정 실리콘막을 박막 트랜지스터의 능동층으로 하는 단계 The method comprising the active layer of the polycrystalline silicon film is a thin film transistor
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법. A thin film transistor manufacturing method comprising: a.
  3. 유리 기판 상에 형성되는 하부 게이트 구조의 박막 트랜지스터의 제조 방법에 있어서, In the production method of the thin film transistor of a bottom gate structure formed on a glass substrate,
    상기 유리 기판 상에 원하는 패턴으로 형성된 게이트 전극 재료막의 위쪽에, 비정질 실리콘막을 게이트 절연막을 통해 형성하는 단계; The method comprising at the top of the glass substrate and the gate electrode material film is formed in a desired pattern, forming an amorphous silicon film through a gate insulating film;
    상기 비정질 실리콘막 형성 후, 상기 비정질 실리콘막에 대해 상기 비정질 실리콘막 형성측으로부터 램프 어닐링 처리 및 레이저 어닐링 처리를 실시하여 상기 비정질 실리콘막이 다결정화되게 함으로써 다결정 실리콘막을 형성하는 단계; Forming after forming the amorphous silicon film, for the amorphous silicon film by performing a lamp annealing treatment and a laser annealing treatment from the amorphous silicon film to form a polysilicon film side by allowing the amorphous silicon film is crystallized;
    상기 다결정 실리콘막에 불순물을 도핑하는 단계; Doping an impurity into the polysilicon film;
    상기 다결정 실리콘막에 대해 레이저 어닐링 처리 또는 램프 어닐링 처리 중 어느 한쪽 또는 양쪽을 실시하여 상기 도핑한 불순물을 활성화함으로써, 상기 다결정 실리콘막 중에 박막 트랜지스터의 소스, 드레인 영역 및 채널 영역을 형성하는 단계 By subjected to either one or both of the laser annealing or lamp annealing process for the polysilicon film enable a said doping impurities, forming source and drain regions and a channel region of the thin film transistor in the polycrystalline silicon film
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법. A thin film transistor manufacturing method comprising: a.
  4. 제1항에 있어서, 상기 비정질 실리콘막의 다결정화시에, 상기 비정질 실리콘막에 대해 램프 조사에 의한 단시간 열 어닐링 처리를 실시하고, 상기 단시간 열 어닐링 처리를 전후하여 상기 비정질 실리콘막에 대해 엑시머 레이저광 조사에 의한 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화하여 다결정 실리콘막을 형성하는 것을 특징으로 하는 다결정 실리콘막 제조 방법. The method of claim 1, wherein the amorphous silicon film is during the crystallization, for the amorphous silicon film subjected to thermal annealing treatment a short time by lamp irradiation and excimer laser light before and after the short time thermal annealing process for the amorphous silicon film subjected to a laser annealing process by the irradiation, and the polysilicon film production method as to form a polysilicon film and the amorphous silicon film is crystallized.
  5. 제2항에 있어서, 상기 비정질 실리콘막의 다결정화시에, 상기 비정질 실리콘막에 대해 램프 조사에 의한 단시간 열 어닐링 처리를 실시하고, 상기 단시간 열 어닐링 처리를 전후하여 상기 비정질 실리콘막에 대해 엑시머 레이저광 조사에 의한 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화하여 다결정 실리콘막을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법. The method of claim 2, wherein the amorphous silicon film is during the crystallization, for the amorphous silicon film subjected to thermal annealing treatment a short time by lamp irradiation and excimer laser light before and after the short time thermal annealing process for the amorphous silicon film subjected to a laser annealing process by the irradiation, and a thin film transistor manufacturing method so as to form a polysilicon film and the amorphous silicon film is crystallized.
  6. 제3항에 있어서, 상기 비정질 실리콘막의 다결정화시에, 상기 비정질 실리콘막에 대해 램프 조사에 의한 단시간 열 어닐링 처리를 실시하고, 상기 단시간 열 어닐링 처리를 전후하여 상기 비정질 실리콘막에 대해 엑시머 레이저광 조사에 의한 레이저 어닐링 처리를 실시하고, 상기 비정질 실리콘막을 다결정화하여 다결정 실리콘막을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법. According to claim 3, wherein the amorphous silicon film is during the crystallization, for the amorphous silicon film subjected to thermal annealing treatment a short time by lamp irradiation and excimer laser before and after the short time thermal annealing process for the amorphous silicon film light to subjected to a laser annealing process by the irradiation, and a thin film transistor manufacturing method so as to form a polysilicon film and the amorphous silicon film is crystallized.
  7. 비정질 실리콘을 다결정화하기 위한 어닐링 장치에 있어서, In the annealing apparatus for carrying out crystallization of amorphous silicon,
    상기 비정질 실리콘막 형성측으로부터 할로겐광을 조사하여 피어닐링체를 어닐링하기 위한 단시간 열 어닐링 처리부와, 상기 비정질 실리콘막 형성측으로부터 엑시머 레이저를 조사하여 상기 피어닐링체를 어닐링하기 위한 레이저 어닐링 처리부를 근접 배치한 것을 특징으로 하는 어닐링 장치. And the short term thermal anneal processing is irradiated with halogen light from the amorphous silicon film formed side for annealing the blood annealed material, by irradiating an excimer laser from the amorphous silicon film formed side close to the laser annealing processing for annealing the blood annealing body annealing apparatus, characterized in that the arrangement.
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