KR100505773B1 - 디스플레이 패널 구동 회로 - Google Patents

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Abstract

본 발명은 디스플레이 패널 구동 회로 내의 양극선 드라이브 회로를 복수의 IC 칩으로 구축했을 때에 있어서의 화질 열화를 억제한다.
더미의 구동 출력을 제공해 두고, 이것과 인접하는 IC 칩에 있어서의 본래의 구동 출력을 스위칭 회로에 있어서 소정 주기로 절환하여 양극선에 제공한다. 이에 의해, IC 칩 사이에서 서로 이웃하는 출력 전류의 변동을 억제할 수 있다. 따라서, 양극선 드라이브 회로를 복수의 IC 칩으로 구축했을 때, 각 IC 칩 사이의 전류 구동 능력의 격차에 의해서 디스플레이 상에 서로 휘도가 다른 2개의 표시 영역에 있어서의 휘도 단차는 완만한 것으로 되어, 화질의 열화를 억제할 수 있다.

Description

디스플레이 패널 구동 회로{DISPLAY PANEL DRIVE CIRCUIT}
본 발명은 디스플레이 패널의 구동 회로에 관한 것으로, 특히 일렉트로루미네슨스 소자 등의 자발광 소자로 이루어지는 디스플레이 패널의 구동 회로에 관한 것이다. 일렉트로루미네슨스 소자에는 유기 일렉트로루미네슨스 소자, 무기 일렉트로루미네슨스 소자가 있으며, 본 발명은 어느 것에도 적합하다.
박형이고 소비 전력이 낮은 디스플레이 장치를 실현하기 위한 자발광 소자로서 유기 일렉트로루미네슨스(이하, EL이라고 함) 소자가 알려져 있다. 이 EL 소자를 이용한 디스플레이 장치나 그 구동 회로가 일본 특개2001-42821호 공보에 기재되어 있다.
도 1은 이러한 EL 소자의 개략 구성을 도시한 도면이다. 동도면에 도시되어 있는 바와 같이, EL 소자는 투명 전극(101)이 형성된 유리판 등으로 이루어지는 투명 기판(100) 상에 전자 수송층, 발광층, 정공(正孔) 수송층 등으로 이루어지는 적어도 1층의 유기 기능층(102), 및 금속 전극(103)이 적층된 것이다.
도 2는 이러한 EL 소자의 특성을 전기적으로 도시한 등가 회로도이다. 동도면에 도시된 바와 같이, EL 소자는 용량 성분 C와 상기 용량 성분에 병렬로 결합하는 다이오드 특성의 성분 E에 의해서 치환될 수 있다.
여기서, 투명 전극(101)의 양극(＋극)에 플러스, 금속 전극(103)의 음극(－극)에 마이너스의 전압을 가하여 투명 전극 및 금속 전극 사이에 직류를 인가하면, 용량 성분 C에 전하가 축적된다. 이 때, EL 소자 고유의 장벽 전압 또는 발광 임계치 전압을 초과하면, 전극(다이오드 성분 E의 양극측)으로부터 발광층을 담당하는 유기 기능층에 전류가 흐르기 시작하고, 이 전류에 비례한 강도로 유기 기능층(102)(도 1 참조)이 발광한다.
도 3은 복수의 상기 EL 소자를 매트릭스 형상으로 배열하여 이루어지는 EL 디스플레이 패널을 이용하여 화상 표시를 행하는 EL 디스플레이 장치의 개략 구성을 도시한 도면이다. 동도면에 있어서, EL 디스플레이 패널로서의 ELDP(10)에는 제1 표시 라인 내지 제n 표시 라인 각각을 담당하는 음극선(금속 전극에 연결되는 선) B1 내지 Bn과, 이들 음극선 B1 내지 Bn 각각에 교차하여 배열된 m개의 양극선(투명 전극에 연결되는 선) A1 내지 Am이 형성되어 있다. 이들 음극선 B1 내지 Bn 및 양극선 A1 내지 Am의 교차한 부분의 각각(n×m개)에 상술한 구조를 갖는 EL 소자 E 11 내지 Enm이 형성되어 있다. 또, 이들 EL 소자 E11 내지 Enm 각각은 ELDP(10)로서의 1 화소를 담당하는 것이다.
발광 제어 회로(1)는 입력된 1 화면분(n행, m열)의 화상 데이터를 ELDP(10)의 각 화소, 즉 상기 EL 소자 E11 내지 Enm의 각각에 대응한 화소 데이터 D11 내지 Dnm으로 변환하고, 이들을 도 4에 도시되어 있는 바와 같이 1 행분마다 순차적으로 양극선 드라이브 회로(2)에 공급해 간다. 예를 들어, 화소 데이터 D11 내지 D1m이라 함은 ELDP(10)의 제1 표시 라인에 속하는 EL 소자(E11 내지 E1m) 각각에 대하여 발광을 실시시키는지의 여부를 지정하는 m개의 데이터 비트이고, 각각 논리 레벨「1」인 경우에는「발광」, 논리 레벨「O」인 경우에는「비발광」을 나타낸다.
또한, 발광 제어 회로(1)는 도 4에 도시되어 있는 바와 같은 1 행분마다의 화소 데이터의 공급 타이밍에 동기하여 ELDP(10)의 제1 표시 라인 내지 제n 표시 라인 각각을 순차적으로 주사하여야 할 음극선 선택 제어 신호를 음극선 드라이브 회로(3)에 공급한다. 양극선 드라이브 회로(2)는 우선 상기 화소 데이터군에 있어서의 m개의 데이터 비트 중에서, 「발광」을 지정하는 논리 레벨「1」의 데이터 비트를 모두 추출한다. 다음에, 이 추출한 데이터 비트 각각에 대응한 「열」에 속하는 양극선을 양극선 A1 내지 Am 중에서 모두 선택하고, 이 선택한 양극선에만 정전류원을 접속하여 소정의 화소 구동 전류 i를 공급한다.
음극선 드라이브 회로(3)는 상기 음극선 B1 내지 Bn 중에서 상기 음극선 선택 제어 신호로 표시되는 표시 라인에 대응한 음극선을 택일적으로 선택하여 이 음극선을 접지 전위로 설정하는 동시에, 그 밖의 음극선의 각각에 소정의 고전위 Vcc를 각각 인가한다. 또, 이러한 고전위(Vcc)는 EL 소자가 원하는 휘도로 발광하고 있을 때의 양단 전압(기생 용량 C에의 충전량에 기초하여 결정하는 전압)과 대략 동일 값으로 설정된다.
이 때, 상기 양극선 드라이브 회로(2)에 의해서 상기 정전류원이 접속된「열」과 상기 음극선 드라이브 회로(3)에 의해서 접지 전위로 설정된 표시 라인 사이에는 발광 구동 전류가 흐르고, 이러한 표시 라인 및「열」에 교차하여 형성되어 있는 EL 소자는 이 발광 구동 전류에 따라서 발광한다. 한편, 상기 음극선 드라이브 회로(3)에 의해서 고전위(Vcc)로 설정된 표시 라인과 상기 정전류원이 접속된「열」 사이에는 전류가 유입되지 않으므로, 이러한 표시 라인 및「열」에 교차하여 형성되어 있는 EL 소자는 비발광 상태이다.
이상과 같은 동작이 화소 데이터 D11 내지 D1m, D21 내지 D 2m, …, Dn1 내지 Dnm 각각에 기초하여 실시되면, ELDP(10)의 화면상에는 입력된 화상 데이터에 따른 1 필드분의 발광 패턴, 즉 화상이 표시되는 것이다.
그런데, 최근 디스플레이 패널의 대화면화를 실현하는 데 있어서 표시 라인, 즉 상기 음극선 B의 갯수를 증가시키는 동시에, 양극선 A의 갯수를 증가시켜 화면의 고정밀화를 행할 필요가 생기게 되었다. 따라서, 이들 양극선 A 및 음극선 B 각각의 갯수의 증가에 따라 양극선 드라이브 회로(2) 및 음극선 드라이브 회로(3) 각각의 회로 규모도 증대하므로, 양자를 IC화하는 데 있어서 칩 면적의 증대에 따르는 수율의 악화가 우려된다. 그래서, 이들 양극선 드라이브 회로(2) 및 음극선 드라이브 회로(3) 각각을 각각 복수의 IC 칩으로 구축하는 것도 고려할 수 있다.
예를 들어, 도 5에 도시되어 있는 바와 같이 양극선 드라이브 회로(2)를 2개의 IC 칩(2a, 2b)으로 구축하는 것이 고려된다. 이와 같이 2개의 IC 칩(2a 및 2b)으로 양극선 드라이브 회로(2)를 구축하는 경우, 도 6에 도시되어 있는 바와 같이 양극선 A1로부터 양극선 AN까지를 IC 칩(2a)으로 구동하고, 양극선 AN+1로부터 양극선 Am까지를 IC 칩(2b)으로 구동하게 된다. 또, 동도면에 있어서는 각 화소 소자에의 전류 출력, 즉 구동 출력의 채널 번호로서「1」내지「N-1」,「N」,「N+1」,「N+2」내지「m」이 부여되어 있다.
그러나, 양극선 드라이브 회로(2)를 도 6에 도시되어 있는 바와 같이 복수의 IC 칩으로 구축하면, 제조상의 변동 등에 의해 각 IC 칩 사이에서 상기 양극선에 공급하여야 할 발광 구동 전류의 값에 격차가 발생하는 경우가 있다. 따라서, 이러한 발광 구동 전류의 차이에 의해 ELDP(10)의 화면상에는 서로 휘도가 다른 영역이 생기게 되고, 특히 그 경계상에서의 휘도 단차가 화질을 손상시켜 버린다.
또한, 이를 해결하기 위한 기술이 특개2001-42827호 공보에 기재되어 있다.
도 7은 동 공보에 기재되어 있는 EL 디스플레이 장치의 개략 구성을 도시한 도면이다. 동도면에 있어서, IC 칩(2a)은 제1 양극선 드라이브 회로(210)로서 기능하고, IC 칩(2b)은 제2 양극선 드라이브 회로(220)로서 기능한다. EL 디스플레이 패널로서의 ELDP(10')에는 제1 표시 라인 내지 제n 표시 라인 각각을 담당하는 음극선(금속 전극에 연결되는 선) B1 내지 Bn과, 이들 음극선 B1 내지 B n 각각에 교차하여 배열된 2m개의 양극선(투명 전극에 연결되는 선) A1 내지 A2m이 형성되어 있다. 이들 음극선 B1 내지 Bn 및 양극선 A1 내지 A2m 각각의 교차부에 도 1에 도시되어 있는 바와 같은 구조를 갖는 EL 소자 E1, 1 내지 En, 2m이 형성되어 있다. 또한, 이들 EL 소자 E1, 1 내지 En, 2m 각각은 ELDP(10')로서의 1 화소를 담당하는 것이다.
발광 제어 회로(1')는 도 8에 도시되어 있는 바와 같이 상기 ELDP(10')의 제1 표시 라인 내지 제n 표시 라인 각각을 순차적으로 주사하여야 할 음극선 선택 제어 신호를 음극선 드라이브 회로(3)에 공급한다. 음극선 드라이브 회로(3)는 상기 음극선 선택 제어 신호로 표시되는 표시 라인에 대응한 음극선을 상기 ELDP(10')의 음극선 B1 내지 Bn 중에서 택일적으로 선택하여 이것을 접지 전위로 접지하는 동시에, 그 밖의 음극선 각각에 소정의 고전위 Vcc를 각각 인가한다.
또한, 발광 제어 회로(1')는 입력된 1 화면분(n행, 2m열)의 화상 데이터를 ELDP(1O')의 각 화소, 즉 상기 EL 소자 E1, 1 내지 En, 2m 각각에 대응한 화소 데이터 D1, 1 내지 Dn, 2m으로 변환하고, 이것을 제1 열 내지 제m 열에 속하는 것과, 제m+1 열 내지 제2m 열에 속하는 것으로 분할한다. 이 때, 상기 제1 열 내지 제m 열에 속하는 화소 데이터를 1 표시 라인마다 그룹화한 화소 데이터 D1, 1 내지 D1, m, D2, 1 내지 D2, m, D3, 1 내지 D3, m , …, 및 Dn, 1 내지 Dn, m 각각을 도 8에 도시되어 있는 바와 같이 제1 구동 데이터 GA1-m으로서 순차적으로 제1 양극선 드라이브 회로(210)에 공급한다. 이와 동시에, 발광 제어 회로(1')는 상기 제m+1 열 내지 제2m 열에 속하는 화소 데이터를 1 표시 라인마다 그룹화한 화소 데이터 D1, m+1 내지 D1 , 2m, D2, m+1 내지 D2, 2m, D3, m+1 내지 D3, 2m, …, 및 Dn, m+1 내지 Dn, 2m 각각을 도 8에 도시되어 있는 바와 같이 제2 구동 데이터 GB1-m으로서 순차적으로 제2 양극선 드라이브 회로(220)에 공급한다.
또, 이들 제1 구동 데이터 GA1-m 및 제2 구동 데이터 GB1-m의 각각은 도 8에 도시되어 있는 바와 같이, 상기 주사선 선택 제어 신호에 동기하여 순차적으로 제1 양극선 드라이브 회로(210) 및 제2 양극선 드라이브 회로(220)의 각각에 공급된다. 이 때, 상기 제1 구동 데이터군 GA1-m이라 함은 ELDP(10')의 각 표시 라인의 제1 열 내지 제m 열 각각에 속하는 m개의 EL 소자의 각각에 대하여 발광을 실시시킬지의 여부를 지정하는 m개의 데이터 비트이다. 또한, 상기 제2 구동 데이터군 GB1-m이라 함은 ELDP(10')의 각 표시 라인의 제m+1 열 내지 제2m 열 각각에 속하는 m개의 EL 소자의 각각에 대하여 발광을 실시시킬지의 여부를 지정하는 m개의 데이터 비트이다. 예를 들어, 이러한 데이터 비트가 논리 레벨 "1"인 경우에는 발광을 실시시키는 한편, "0"인 경우에는 발광을 실시시키지 않는다.
도 9는 구동 회로로서의 상기 제1 양극선 드라이브 회로(210) 및 제2 양극선 드라이브 회로(220) 각각의 내부 구성을 도시한 도면이다. 또한, 상기 제1 양극선 드라이브 회로(210) 및 제2 양극선 드라이브 회로(220)의 각각은 서로 다른 2개의 IC 칩 내에 각각 구축된다(도 5 참조). 동도면에 있어서, 제1 양극선 드라이브 회로(210)는 기준 전류 제어 회로 RC, 제어 전류 출력 회로 C0, 스위치 블록 SB, 및 m개의 전류 구동원으로서의 트랜지스터 Q1 내지 Qm 및 저항 R1 내지 Rm 으로 구성된다.
기준 전류 제어 회로 RC에 있어서의 트랜지스터 Qb의 에미터에는 저항 Rr을 통해 소정의 화소 구동 전압 VBE가 접속되어 있고, 그 베이스 및 콜렉터에는 트랜지스터 Qa의 콜렉터가 접속되어 있다. 연산 증폭기 OP에는 소정의 기준 전위 VREF와 트랜지스터 Qa의 에미터 전위가 입력되어 있고, 그 출력 전위는 트랜지스터(Qa)의 베이스에 입력된다. 트랜지스터 Qa의 에미터는 저항 Rp을 통해 접지 전위에 접지되어 있다. 이상과 같은 구성에 의해, 트랜지스터 Qa의 콜렉터 에미터 사이에는 기준 전류 IREF(=VREF/Rp)가 흐르게 된다.
트랜지스터 Q1 내지 Qm 각각의 에미터에는 저항 R1 내지 Rm 각각을 통해 화소 구동 전압 VBE가 인가되어 있고, 그리고 각각의 베이스에는 상기 트랜지스터 Qb의 베이스가 접속되어 있다. 이 때, 상기 저항 Rr 및 R1 내지 Rm 각각의 저항값은 동일하고, 또한 상기 트랜지스터 Q1 내지 Qm, Qa 및 Qb의 각각은 서로 동일 특성을 갖는 것이다. 따라서, 상기 기준 전류 제어 회로 RC와 트랜지스터 Q1 내지 Qm은 전류 미러 회로(이하, 전류 미러라고 함)를 구성하게 되고, 트랜지스터 Q1 내지 Qm 각각의 에미터 콜렉터 사이에는 상기 기준 전류 IREF와 동일한 전류값을 갖는 발광 구동 전류 i가 미러 효과에 의해서 흘러 이것이 출력되게 된다.
스위치 블록 SB에는 상기 트랜지스터 Q1 내지 Qm 각각으로부터 출력된 발광 구동 전류 i를 각각 출력단 X1 내지 Xm의 각각으로 도출하는 m개의 스위칭 소자 S1 내지 Sm이 제공되어 있다. 이 때, 제1 양극선 드라이브 회로(210)의 스위치 블록 SB에서는 상기 발광 제어 회로(1')로부터 공급된 제1 구동 데이터 GA1 내지 GAm 각각의 논리 레벨에 따라서 상기 스위칭 소자 S1 내지 Sm 각각이 독립하여 온/오프 제어된다.
예를 들어, 제1 구동 데이터 GA1가 논리 레벨 "0"일 때는 스위칭 소자 S1은 오프 상태가 된다. 한편, 이러한 제1 구동 데이터 GA1이 논리 레벨 "1"일 때는 온 상태로 되어 트랜지스터 Q1로부터 공급된 발광 구동 전류 i를 출력단 X1로 도출한다. 또한, 제1 구동 데이터 GAm가 논리 레벨 "O"일 때는 스위칭 소자 Sm은 오프 상태가 된다. 한편, 논리 레벨 "1"인 경우에는 온 상태로 되어 트랜지스터(Qm)로부터 공급된 발광 구동 전류 i를 출력단 Xm으로 도출한다. 이와 같이, 상기 트랜지스터 Q1 내지 Qm의 각각으로부터 출력된 발광 구동 전류 i는 출력단 X1 내지 Xm의 각각을 통해 도 7에 도시되어 있는 바와 같이 ELDP(10')의 양극선 A1 내지 Am의 각각에 공급된다.
제어 전류 출력 회로 CO에 있어서의 트랜지스터 Q0의 에미터에는 저항 R0을 통해 화소 구동 전압 VBE이 인가되어 있고, 그 베이스에는 상기 기준 전류 제어 회로 RC에 있어서의 트랜지스터 Qb의 베이스가 접속되어 있다. 이 때, 상기 저항 R0의 저항값은 기준 전류 제어 회로 RC에 있어서의 저항 Rr과 동일하고, 그리고 트랜지스터 Q0는 기준 전류 제어 회로 RC에 있어서의 트랜지스터 Qa 및 Qb 각각과 동일 특성을 갖는 것이다. 따라서, 제어 전류 출력 회로 CO에 있어서의 트랜지스터 Q0와 상기 기준 전류 제어 회로 RC는 전류 미러를 형성하게 되고, 상기 트랜지스터 Q0의 에미터 콜렉터 사이에는 상기 기준 전류 IREF와 동일 전류량의 전류가 흐른다. 제어 전류 출력 회로 CO는 이러한 전류를 제어 전류 ic라 하고, 이것을 출력단 Iout을 통해 제2 양극선 드라이브 회로(220)의 입력단 Iin에 공급한다. 즉, 제1 양극선 드라이브 회로(210)가 ELDP(10')의 양극선 A1 내지 Am의 각각에 공급하는 발광 구동 전류 i와 동일한 전류가 제어 전류 ic로서 제2 양극선 드라이브 회로(220)에 공급되는 것이다.
제2 양극선 드라이브 회로(220)는 구동 전류 제어 회로 CC, 스위치 블록 SB, 및 m개의 전류 구동원으로서의 트랜지스터 Q1 내지 Qm 및 저항 R1 내지 Rm으로 구성된다. 구동 전류 제어 회로 CC에 있어서의 트랜지스터 Qc의 콜렉터 및 베이스는 상기 입력단 Iin에 접속되어 있고, 그 에미터는 저항 RQ1을 통해 접지 전위에 접지되어 있다. 따라서, 상기 제1 양극선 드라이브 회로(210)로부터 출력된 제어 전류 ic는 그 입력단 Iin을 통해 트랜지스터 Qc의 콜렉터 에미터 사이에 흐른다.
또한, 구동 전류 제어 회로 CC에 있어서의 트랜지스터 Qe의 에미터에는 저항 Rs을 통해 화소 구동 전압 VBE가 인가되어 있고, 그 베이스 및 콜렉터에는 트랜지스터 Qd의 콜렉터가 접속되어 있다. 이러한 트랜지스터 Qd의 베이스는 상기 트랜지스터 Qc의 콜렉터 및 베이스에 각각 접속되어 있고, 그 에미터는 상기 저항 RQ2를 통해 접지 전위에 접지되어 있다. 이 때, 제1 양극선 드라이브 회로(210)의 트랜지스터 Q0와 상기 트랜지스터 Qc, Qd, 및 Qe의 각각은 동일 특성의 트랜지스터이고, 또한 제1 양극선 드라이브 회로(210)에 있어서의 저항 R0과 상기 저항 Rs은 동일 저항값이다. 따라서, 상기 제1 양극선 드라이브 회로(210)로부터 공급된 제어 전류 ic와 동일한 전류가 상기 트랜지스터 Qd의 콜렉터 에미터 사이에 흐른다.
또한, 제2 양극선 드라이브 회로(220)에 있어서의 트랜지스터 Q1 내지 Qm 각각의 에미터에는 저항 R1 내지 Rm 각각을 통해 화소 구동 전압 VBE가 인가되어 있고, 또한 각각의 베이스에는 상기 트랜지스터 Qe의 베이스가 접속되어 있다. 이 때, 상기 저항 Rs, 및 R1 내지 Rm 각각의 저항값은 동일하고, 또한 상기 트랜지스터 Q1 내지 Qm, Qd 및 Qe의 각각은 서로 동일 특성을 갖는 것이다. 따라서, 상기 구동 전류 제어 회로 CC와 트랜지스터 Q1 내지 Qm은 전류 미러를 구성하게 되고, 트랜지스터 Q1 내지 Qm 각각의 에미터 콜렉터 사이에는 상기 제1 양극선 드라이브 회로(210)로부터 공급된 제어 전류 ic와 동일한 전류량을 갖는 발광 구동 전류 i가 흘러 이것이 각각 출력된다. 즉, 상기 구동 전류 제어 회로 CC에 의해 제2 양극선 드라이브 회로(220)의 트랜지스터 Q1 내지 Qm 각각으로부터 출력되는 발광 구동 전류 i는 제1 양극선 드라이브 회로(210)가 출력한 발광 구동 전류와 동일한 전류량이 되도록 조정되는 것이다.
스위치 블록 SB에는 상기 트랜지스터 Q1 내지 Qm 각각으로부터 출력된 발광 구동 전류 i를 각각 출력단 X1 내지 Xm의 각각으로 도출하는 m개의 스위칭 소자 S1 내지 Sm가 제공되어 있다. 이 때, 제2 양극선 드라이브 회로(220)의 스위치 블록 SB에서는 상기 발광 제어 회로(1')로부터 공급된 제2 구동 데이터 GB1 내지 GBm 각각의 논리 레벨에 따라서 상기 스위칭 소자 S1 내지 Sm 각각이 독립하여 온/오프 제어된다.
예를 들어, 제2 구동 데이터 GB1가 논리 레벨 "0"일 때는 스위칭 소자 S1은 오프 상태가 된다. 한편, 이러한 제2 구동 데이터 GB1가 논리 레벨 "1"일 때는 온 상태로 되어 트랜지스터 Q1로부터 공급된 발광 구동 전류 i를 출력단 X1로 도출한다. 또한, 제2 구동 데이터 GBm이 논리 레벨 "O"일 때는 스위칭 소자 Sm은 오프 상태가 된다. 한편, 논리 레벨 "1"인 경우에는 온 상태로 되어 트랜지스터 Qm으로부터 공급된 발광 구동 전류 i를 출력단 Xm으로 도출한다. 이와 같이, 제2 양극선 드라이브 회로(220)의 트랜지스터 Q1 내지 Qm 각각으로부터 출력된 발광 구동 전류 i는 출력단 X1 내지 Xm의 각각을 통해 도 7에 도시되어 있는 바와 같이 ELDP(10')의 양극선Am+1 내지 A2m의 각각에 공급된다.
이상과 같이, 상기 공보에 기재되어 있는 구동 회로에서는 양극선 드라이브 회로 내에 발광 구동 전류를 발생시키기 위한 전류원(트랜지스터 Q1 내지 Qm) 이외에, 이 발광 구동 전류를 입력된 제어 전류에 따른 전류량으로 유지하는 구동 전류 제어 회로 CC와, 이러한 발광 구동 전류 자체를 제어 전류로서 출력하는 제어 전류 출력 회로 C0를 제공하는 구성으로 하고 있다. 여기서, 디스플레이 패널의 양극선을 각각 개별 IC 칩 내에 구축된 복수의 양극선 드라이브 회로로 분담하여 구동하는 데 있어서, 제1 양극선 드라이브 회로는 제2 양극선 드라이브 회로가 실제로 출력한 발광 구동 전류에 기초하여, 그 출력하여야 할 발광 구동 전류의 전류량을 제어한다. 따라서, 가령 각 IC 칩(양극선 드라이브 회로로서의) 사이에 특성의 변동이 있더라도, 각각으로부터 출력되는 발광 구동 전류의 전류량은 대략 동일해지므로, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어지게 되는 것이다.
상술한 공보에 기재되어 있는 기술에 있어서는 IC 칩으로 구성되는 제1 양극선 드라이브 회로(210)로부터 다른 IC 칩으로 구성되는 제2 양극선 드라이브 회로(220)에 기준 전류를 전달할 때 전류 미러를 이용하고 있다. 이로 인해, 전류 미러에서 전류 변동이 발생하면, 복수의 IC 칩 사이에서 출력 전류가 변동되어 버린다. 그러면, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어지지 못한다.
여기서, 도 10에는 N+1개의 MOS(Metal Oxide Semiconductor) 트랜지스터를 이용하여 구성된 전류 미러가 도시되어 있다.
동도면에 도시되어 있는 바와 같이, 전류 미러 회로는 전류원 Iorg와 N+1개의 M0S 트랜지스터 POUT0, POUT1, …, POUTN를 포함하여 구성되어 있다. N+1개의 MOS 트랜지스터 중, 1개의 MOS 트랜지스터 POUT0가 전류원 Iorg와 함께 전류 미러의 기준 전류원을 이룬다. 그리고, 다른 N개의 MOS 트랜지스터로부터의 출력 전류가 디스플레이 패널의 구동 출력으로서 도출된다. 본 예에서는 다른 N개의 MOS 트랜지스터 POUT1 내지 POUTN으로부터의 출력이 1개로 통합되고, 이 통합된 출력 전류 Iout 가 구동 출력으로서 도출된다.
여기서, N+1개의 M0S 트랜지스터 POUT0 내지 POUTN의 크기가 모두 동일하다고 가정한다. 그러면, M0S 트랜지스터 POUT0에 의해서 도출되는 전류와 다른 N개의 MOS 트랜지스터 POUT1 내지 POUTN에 의해서 도출되는 전류의 비, 즉 전류비는 1:N이 된다. 따라서, 이 때의 출력 전류 Iout는
Iout = N × Iorg
가 된다.
일반적으로, 전류의 변동 △I은 MOS 트랜지스터의 크기에 의존하고, MOS 트랜지스터의 크기가 작은 경우에 전류의 변동 △I는 크다. 반대로, M0S 트랜지스터의 크기가 큰 경우에 전류의 변동 △I는 작다.
디스플레이 패널의 구동 등의 용도에서는 상기 전류비 1:N의 "N"측의 M0S 트랜지스터의 크기는 "1"측의 M0S 트랜지스터의 크기보다 훨씬 크다. 예를 들어, N>10이다. 이로부터, 전류의 변동 △I는 상기 전류비 "1"측의 M0S 트랜지스터 POUT0)로부터 발생하는 전류 변동이 지배적으로 된다.
또한, 전류 미러의 전류비를 작게 하는 것도 고려된다. 예를 들어, 2:N/2이나 3:N/3으로 하는 것이 고려된다. 이렇게 하면 전류의 변동 △I는 감소한다. 그러나, 채널 수는 양극선의 수만큼 존재하므로, 그 경우에는 전류원 Iorg의 전류량을 증가시켜야 한다. 그러면, IC 칩의 소비 전력이 증가하게 된다.
또한, 상술한 양극선 드라이브 회로(2)의 정전류원에는 전류 DAC(digital analog converter) 회로가 사용되는 경우가 있다. 즉, 양극선의 갯수분 만큼의 다채널의 전류 DAC 회로가 필요하다는 것이 된다. 이 경우의 각 전류 DAC 회로의 구성이 도 11에 도시되어 있다.
동도면에 도시되어 있는 전류 DAC 회로는 BIAS부 B와 DAC부 D로 나눌 수 있다. BIAS부 B로서 동작하는 트랜지스터는 전류 미러를 위한 기준 전류원 Iref와 직접 접속되어 있다. 한편, BIAS부 B로서 동작하는 트랜지스터 이외의 다른 트랜지스터는 화소에 제공해야 되는 구동 신호인 출력 전류 Iout을 생성하기 위한 DAC 회로로서 동작한다. 이와 같이 구성되어 있으므로, DAC부 D에의 데이터 신호 D0 내지 Dn을 변화시킴으로써 전류 미러비를 바꿔, 아날로그 데이터가 되는 출력 전류 Iout를 생성할 수 있다.
다채널 전류 DAC 회로의 구성에는 BIAS부와 DAC부를 각각 복수개 갖는 타입과, BIAS부는 1개이고 DAC부만 복수개 갖는 타입의 두 종류를 고려할 수 있다.
도 12에 도시되어 있는 회로 구성은 BIAS부와 DAC부를 각각 복수개 갖는 타입이다. 즉, 1개의 BIAS부로부터 대응하는 1개의 DAC부에 바이어스 신호를 제공한다. 이 경우, BIAS부와 DAC부의 거리가 가까우므로, IC 칩 내의 Vth의 경향이나 긴 배선에 의한 전압 강하의 영향을 받지 않는다는 장점이 있다.
그러나, 개개의 채널에 전류 미러 회로가 존재하므로, 트랜지스터의 드레인 전압이 어긋나 버리는 데 따른 규칙적인 전류값의 어긋남이 발생한다. 이것은 트랜지스터가 포화되어 있어도 드레인 전압이 다르면 드레인 전류는,
IDS = K(VGS-Vth)2·(1+λVDS)
가 되므로, λ의 효과에 의해서 약간 어긋나기 때문에 발생한다. 또한, 트랜지스터 크기 및 Von에 의해서 결정되는 불규칙한 전류값 변동 △I가 발생하게 된다. 이로 인해, 각 채널의 출력 전류 Iout이 변동되어 버리는 단점이 있다. 이 경우의 변동은 인접 채널간 전류 변동이다.
한편, 도 13에 도시되어 있는 회로 구성은 BIAS부는 1개이고 DAC부만 복수개 갖는 타입이다. 즉, 1개의 BIAS부로부터 복수의 DAC부에 바이어스 신호를 제공한다. 이 경우, 전체 채널 공통의 전류 미러 회로가 되므로, 트랜지스터의 드레인 전압이 어긋나 버리는 데 따른 규칙적인 전류값의 어긋남과 트랜지스터 크기 및 Von에 의해서 결정되는 불규칙한 전류값 변동 △I가 억제된다. 미러의 횟수가 적어지기 때문이다. 따라서, 각 채널의 출력 전류 Iout의 변동이 억제된다는 장점이 있다.
그러나, 각 채널 사이에서 BIAS부와 DAC부의 거리에 차가 있으므로, IC 칩 내의 Vth의 경향이나 긴 배선에 의한 전압 강하의 영향을 받게 된다는 단점이 있다. 이 경우의 변동은 IC 칩 내의 경향을 갖는 출력 전류 변동이다.
이상과 같이 도 12, 도 13의 회로 구성 각각에 대하여 장점, 단점이 있다. 특히, 도 13에 도시되어 있는 바와 같이 인접 채널간 변동이 적은 BIAS부가 1개이고 DAC부만이 복수개 있는 회로 구성을 채용하는 경우, IC 칩 내의 경향을 갖는 출력 전류 변동이 발생하므로, 이 변동을 저감하는 것이 요구된다.
본 발명의 제1 목적은 디스플레이 패널 구동 회로 내의 양극선 드라이브 회로를 복수의 IC 칩으로 구축했을 때에 있어서의 화질 열화를 억제하는 것이다.
본 발명의 제2 목적은 양극선 드라이브 회로 내의 전류 미러에서 발생하는 전류 변동을 작게 할 수 있고, 또한 복수의 IC 칩 사이에서의 기준 전류의 변동을 없애는 것이다.
본 발명의 제3 목적은 디스플레이 패널 구동 회로에 있어서, IC 칩의 소비 전력을 증가시키지 않고 전류의 변동을 감소시키는 것이다.
본 발명의 제4 목적은 디스플레이 패널 구동 회로에 있어서, IC 칩 내의 경향을 갖는 출력 전류 변동을 저감하는 것이다. 또한, 정밀도가 좋은 DAC 회로를 실현함으로써 인접 채널간 변동을 저감한다.
도 1은 EL 소자의 개략 구성을 도시한 도면.
도 2는 EL 소자의 특성을 전기적으로 도시한 등가 회로도.
도 3은 복수의 상기 EL 소자를 매트릭스 형상으로 배열하여 이루어지는 EL 디스플레이 패널을 이용하여 화상 표시를 행하는 EL 디스플레이 장치의 개략 구성을 도시한 도면.
도 4는 화소 데이터 및 주사선 선택 신호의 공급 타이밍을 도시한 도면.
도 5는 양극선 드라이브 회로를 2개의 IC 칩으로 구축한 경우를 도시한 도면.
도 6은 양극선 드라이브 회로의 구동 출력과 양극선의 대응 관계를 도시한 도면.
도 7은 양극선 드라이브 회로를 2개의 IC 칩으로 구축한 경우를 도시한 도면.
도 8은 발광 제어 회로에 의한 화소 데이터, 및 음극선 선택 제어 신호의 공급 타이밍을 도시한 도면.
도 9는 양극선 드라이브 회로의 내부 구성예를 도시한 도면.
도 10은 M0S 트랜지스터를 이용하여 구성된 일반적인 전류 미러 회로의 구성을 도시한 도면.
도 11은 양극선 드라이브 회로의 정전류원에 이용하는 전류 DAC 회로의 구성을 도시한 도면.
도 12는 BIAS부와 DAC부를 각각 복수개 갖는 다채널 전류 DAC 회로의 구성을 도시한 도면.
도 13은 1개의 BIAS부와 복수의 DAC부를 갖는 다채널 전류 DAC 회로의 구성을 도시한 도면.
도 14는 본 발명에 따른 디스플레이 패널 구동 회로의 제1 실시예의 주요 부분의 구성을 도시한 도면.
도 15는 도 14의 디스플레이 패널 구동 회로에 의한 구동 절환 타이밍을 도시한 타이밍 차트.
도 16은 양극선의 채널 번호와 출력 전류의 관계를 도시한 도면.
도 17의 (a)는 양극선에 대응하여 제공되는 스위칭 회로의 구성예를 도시한 도면.
도 17의 (b)는 도 17의 (a)의 각부의 동작을 도시한 타이밍 차트.
도 18은 본 발명에 따른 디스플레이 패널 구동 회로의 제2 실시예에 있어서의 주요 부분의 구성을 도시한 도면.
도 19의 (a)는 스위칭 회로의 절환 타이밍을 도시한 타이밍 차트.
도 19의 (b)는 3개의 IC 칩에 대하여 3개의 구동 전류원을 준비하고, 로테이션하면서 절환하는 타이밍을 도시한 타이밍 차트.
도 20은 기준 전류 생성 회로와 제1 및 제2 양극선 드라이브 회로의 접속 관계를 도시한 도면.
도 21은 스위칭 회로의 구성예를 도시한 도면.
도 22는 본 발명에 따른 디스플레이 패널 구동 회로의 제3 실시예에 있어서의 주요 부분의 구성을 도시한 도면.
도 23은 스위칭 회로의 절환 타이밍을 도시한 타이밍 차트.
도 24는 도 22중의 스위칭 회로의 구성예를 도시한 도면.
도 25는 본 발명에 따른 디스플레이 패널 구동 회로의 제4 실시예에 있어서의 주요 부분의 구성을 도시한 도면.
도 26은 도 25중의 스위칭 회로의 구성예를 도시한 도면.
도 27는 본 발명에 따른 디스플레이 패널 구동 회로의 제5 실시예의 주요 부분의 구성을 도시한 블록도.
도 28은 각 DAC부의 출력과 출력 전류의 대응 관계의 절환 타이밍의 예를 도시한 도면.
도 29의 (a)는 4단 링 카운터를 도시한 도면.
도 29의 (b)는 4단 링 카운터의 출력 신호를 도시한 파형도.
도 29의 (c)는 4단 링 카운터의 출력 신호의 공급처를 도시한 도면.
도 29의 (d)는 각 스위치의 구성예를 도시한 도면.
도 30은 절환 제어를 행하지 않는 회로에 있어서 IC 칩 내의 경향을 갖는 출력 전류 변동을 도시한 도면.
도 31은 절환 제어를 행하여 IC 칩 내의 경향을 갖는 출력 전류 변동이 저감된 상태를 도시한 도면.
도 32는 DAC부의 불규칙 전류 변동을 고려한 경우의 타이밍 차트.
도 33는 본 발명에 따른 디스플레이 패널 구동 회로의 제6 실시예를 도시한 블록도.
도 34는 도 33중의 스위치 회로를 구성하는 각 스위치의 구성예를 도시한 도면.
도 35는 클럭과, 스위치 회로를 구성하는 각 스위치의 온/오프 상태와, 제어 신호를 도시한 타이밍 차트.
도 36은 도 33중의 MOSTr의 게이트 단자에 제공하는 제어 신호를 생성하는 회로의 구성예를 도시한 도면.
도 37은 각 스위치의 온/오프 상태와 출력 전류의 관계를 도시한 타이밍 차트.
본 발명에 의한 디스플레이 패널 구동 회로는 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 복수의 구동 라인군에 전류를 제공하는 디스플레이 패널 구동 회로로서, 상기 복수의 구동 라인군에 각각 흐르는 전류를 소정 주기로 서로 절환하는 것을 특징으로 한다. 상기 디스플레이 패널을 구성하는 복수의 화소 소자는 일렉트로루미네슨스 소자이다.
상기 복수의 구동 라인군은 각각 서로 다른 복수의 IC 칩에 제공되고, 상기 복수의 IC 칩 각각에 구동 전류를 출력하는 복수의 구동 전류 공급 수단과, 상기 복수의 IC 칩과 상기 복수의 구동 전류 공급 수단의 대응 관계를 소정 주기로 절환하는 스위칭 수단을 포함해도 된다. 상기 스위칭 수단은 상기 IC 칩 내에 형성되어 있는 것을 특징으로 한다.
상기 복수의 구동 라인군 중 제1 및 제2 구동 라인군은 각각 제1 및 제2 IC 칩에 제공되고,
상기 스위칭 수단은 상기 제1 IC 칩의 구동 출력군에 속하는 제1 구동 출력과 상기 제2 IC 칩의 구동 출력군에 속하는 제2 구동 출력을 입력으로 하고, 이들 제1 및 제2 구동 출력을 소정 주기로 절환하여 상기 제1 구동 라인군에 속하는 구동 라인 중 상기 제2 구동 라인군에 인접 배치되어 있는 구동 라인에 제공하도록 해도 된다.
상기 제2 IC 칩은 상기 제2 구동 라인군을 구성하는 구동 라인에 대응하지 않는 더미의 구동 출력을 갖고, 이 더미의 구동 출력이 상기 제2 구동 출력으로서 상기 스위칭 수단에 입력되도록 해도 된다.
상기 복수의 구동 전류 공급 수단에 공통으로 제공된 기준 전류원을 또한 포함하고, 상기 기준 전류원과 상기 구동 전류 공급 수단에 의해서 전류 미러 회로가 구성되도록 해도 된다.
상기 복수의 IC 칩은 3 이상의 IC 칩이고, 상기 구동 전류 공급 수단과 상기 IC 칩의 대응 관계가 소정 주기로 로테이션되어 절환되도록 해도 된다.
기준 전류를 각각 생성하는 복수의 기준 전류원과, 상기 복수의 기준 전류원과 함께 전류 미러 회로를 형성하여 전류를 발생하고, 상기 제1 및 제2 구동 라인군을 구동하기 위한 복수의 구동 전류 발생 수단을 갖고, 상기 복수의 기준 전류원과 상기 복수의 구동 전류 발생 수단의 대응 관계를 소정 주기로 절환하는 스위칭 수단을 포함해도 된다. 상기 복수의 기준 전류원과 상기 복수의 구동 전류 발생 수단을 각각 복수의 IC 칩에 갖고 있어도 된다.
상기 스위칭 수단은 상기 IC 칩의 수가 N개일 때, 듀티비 1/N의 펄스에 의해 상기 복수의 기준 전류원과 상기 복수의 IC 칩의 전기적 접속 상태를 절환해도 된다.
복수의 디지털 아날로그 변환부와, 상기 디지털 아날로그 변환부에 바이어스 신호를 제공하는 단일의 바이어스부를 포함하고, 상기 복수의 디지털 아날로그 변환부로부터 도출되는 복수의 출력 전류를 상기 복수의 구동 라인군에 제공하고, 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 절환 수단을 포함해도 된다. 상기 절환 수단은 상기 복수의 디지털 아날로그 변환부 각각에 대응하여 각각 제공된 복수의 스위치를 포함하고, 상기 복수의 스위치를 순차적으로 절환함으로써 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환해도 된다.
본 발명의 다른 디스플레이 패널 구동 회로는 복수의 IC 칩에 전류를 공급하고, 이 공급된 전류에 의해서 디스플레이 패널을 구동하는 디스플레이 패널 구동 회로로서, 상기 복수의 IC 칩에 각각 구동 전류를 출력하는 구동 전류 공급 수단과, 상기 IC 칩과 상기 구동 전류 공급 수단의 대응 관계를 소정 주기로 절환하는 스위칭 수단을 포함하는 것을 특징으로 한다.
상기 구동 전류 공급 수단에 공통으로 제공된 기준 전류원을 또한 포함하고, 상기 기준 전류원과 상기 구동 전류 공급 수단에 의해서 전류 미러 회로가 구성되도록 해도 된다.
상기 복수의 IC 칩은 3 이상의 IC 칩을 포함하고, 상기 구동 전류 공급원과 상기 IC 칩의 대응 관계가 소정 주기로 로테이션되어 절환되도록 해도 된다.
상기 디스플레이 패널은 상기 IC 칩으로부터 출력되는 구동 출력에 의해서 각각 구동되는 복수의 일렉트로루미네슨스 소자에 의해서 구성되어 있어도 된다.
본 발명의 또 다른 디스플레이 패널 구동 회로는 제1 및 제2 IC 칩을 포함하고, 이들 제1 및 제2 IC 칩의 구동 출력군을 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 제1 및 제2 구동 라인군에 제공하는 디스플레이 패널 구동 회로로서, 상기 제1 IC 칩의 구동 출력군에 속하는 제1 구동 출력과 제2 IC 칩의 구동 출력군에 속하는 제2 구동 출력을 입력으로 하고, 이들 제1 및 제2 구동 출력을 소정 주기로 절환하여 상기 제1 구동 라인군에 속하는 구동 라인 중 상기 제2 구동 라인군에 인접 배치되어 있는 구동 라인에 제공하는 스위칭 회로를 포함하는 것을 특징으로 한다. 상기 스위칭 회로는 상기 제1 IC 칩 내에 형성되어 있어도 된다.
상기 제2 IC 칩은 상기 제2 구동 라인군을 구성하는 구동 라인에 대응하지 않는 더미의 구동 출력을 갖고, 이 더미의 구동 출력이 상기 제2 구동 출력으로서 상기 스위칭 회로에 입력되어도 된다.
또, 상기 디스플레이 패널을 구성하는 복수의 화소 소자는 일렉트로루미네슨스 소자인 것을 특징으로 한다.
본 발명의 또 다른 디스플레이 패널 구동 회로는 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 전류를 제공하는 디스플레이 패널 구동 회로로서, 기준 전류원이 되는 1개의 트랜지스터와, 상기 트랜지스터와 함께 전류 미러 회로를 구성하는 N개(N은 자연수)의 트랜지스터를 갖고, 상기 N+1개의 트랜지스터로부터 기준 전류원이 되는 트랜지스터를 주기적으로 선택하여 절환하는 스위칭 수단을 포함하고, 다른 N개의 트랜지스터로부터의 출력을 디스플레이 패널의 구동 출력으로서 도출하도록 한 것을 특징으로 한다. 상기 다른 N개의 트랜지스터로부터의 출력을 1개로 통합하여 상기 디스플레이 패널의 구동 출력으로서 도출해도 된다.
상기 디스플레이 패널은 상기 구동 출력에 의해서 각각 구동되는 일렉트로루미네슨스 소자에 의해서 구성되어 있어도 된다.
본 발명의 또 다른 디스플레이 패널 구동 회로는 기준 전류를 각각 생성하는 복수의 기준 전류원과, 상기 복수의 기준 전류원에 미러하여 전류를 발생하고, 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 전류를 제공하는 복수의 구동 전류 발생 수단을 갖고, 상기 구동 전류 발생 수단은 복수의 IC 칩에 제공되고, 상기 복수의 기준 전류원과 상기 복수의 IC 칩의 대응 관계를 소정 주기로 절환 제어하는 스위칭 수단을 포함하는 것을 특징으로 한다. 상기 스위칭 수단은 상기 IC 칩의 수가 N개일 때, 듀티비 1/N의 펄스에 의해 상기 복수의 기준 전류원과 상기 복수의 IC 칩의 전기적 접속 상태를 절환한다.
상기 디스플레이 패널은 상기 복수의 IC 칩으로부터 출력되는 구동 출력에 의해서 각각 구동되는 복수의 일렉트로루미네슨스 소자에 의해서 구성되어 있어도 된다.
본 발명의 또 다른 디스플레이 패널 구동 회로는 복수의 트랜지스터 중 적어도 1개는 전류 미러를 위한 기준 전류원과 직접 접속되는 바이어스 신호 공급용으로서 동작하고, 또한 다른 트랜지스터는 상기 바이어스 신호를 이용하여 화소에 제공해야 되는 구동 신호를 생성하기 위한 회로로서 동작하는 디스플레이 패널 구동 회로로서, 상기 바이어스 신호용 공급용으로서 동작하는 트랜지스터를 시분할로 순차적으로 절환하는 절환 수단을 포함하는 것을 특징으로 한다. 상기 절환 수단은 상기 복수의 트랜지스터 각각에 대응하여 제공된 복수의 스위치를 포함하고,
상기 복수의 스위치 중 적어도 1개를, 대응하는 트랜지스터가 상기 기준 전류원과 접속되어 전류 미러 회로의 미러원으로서 동작하고,
또한 다른 모든 스위치를, 대응하는 트랜지스터와 접속되어 상기 구동 신호를 생성하기 위한 회로로서 동작하도록 절환 제어한다.
본 발명의 또 다른 디스플레이 패널 구동 회로는 복수의 디지털 아날로그 변환부와, 상기 디지털 아날로그 변환부에 바이어스 신호를 제공하는 단일의 바이어스부를 포함하고, 상기 복수의 디지털 아날로그 변환부로부터 도출되는 복수의 출력 전류를 화소에 제공하여 디스플레이 패널을 구동하는 디스플레이 패널 구동 회로로서, 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 절환 수단을 포함하는 것을 특징으로 한다. 상기 절환 수단은 상기 복수의 디지털 아날로그 변환부 각각에 대응하여 각각 제공된 복수의 스위치를 포함하고, 상기 복수의 스위치를 순차적으로 절환함으로써 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 것을 특징으로 한다.
다음에, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또, 이하의 설명에 있어서 참조하는 각 도면에서는 다른 도면과 동일한 부분은 동일 부호에 의해서 표시되어 있다.
도 14는 본 발명에 따른 디스플레이 패널 구동 회로의 제1 실시예의 주요 부분의 구성을 도시한 도면이다. 동도면에 도시되어 있는 바와 같이, 본 실시예에 의한 디스플레이 패널 구동 회로는 제1 IC 칩(2a)과 제2 IC 칩(2b)을 포함하여 구성된다.
제1 IC 칩(2a)은 채널 번호 1 내지 N+1의 구동 출력을 갖고 있다. 그리고, 채널 번호 1 내지 N-1의 구동 출력은 양극선 A1 내지 AN-1에 제공되어, 이들 양극선 A1 내지 AN-1에 대응하는 화소 소자가 구동된다.
한편, 제2 IC 칩(2b)은 채널 번호 N 내지 m의 구동 출력을 갖고 있다. 그리고, 채널 번호 N+2 내지 m의 구동 출력은 양극선 AN+2 내지 Am에 제공되어, 이들 양극선 AN+2 내지 Am에 대응하는 화소 소자가 구동된다.
또한, 제1 IC 칩(2a)의 채널 번호 N의 구동 출력 이외에, 제2 IC 칩(2b)의 채널 번호 N의 구동 출력이 제1 IC 칩(2a) 내의 스위칭 회로 SW1에 입력되어 있다. 이 스위칭 회로 SW1에서는 이들 2개의 구동 출력을 택일적으로 출력하여 양극선 AN에 제공하고 있다.
즉, 스위칭 회로 SW1은 IC 칩(2a)의 구동 출력군(채널 번호 1 내지 N+1)에 속하는 채널 번호 N의 구동 출력과, IC 칩(2b)의 구동 출력군(채널 번호 N 내지 m)에 속하는 채널 번호 N의 구동 출력을 입력으로 하고, 이들 2개의 구동 출력을 소정 주기로 절환하여 제1 구동 라인군인 양극선 A1 내지 양극선 AN에 속하는 양극선 중 제2 구동 라인군인 양극선 AN 내지 양극선Am에 인접 배치되어 있는 양극선 AN 에 제공하고 있다. 또, IC 칩(2b)의 채널 번호 N의 구동 출력은 제2 구동 라인군인 양극선 AN 내지 양극선 Am을 구성하는 각 양극선(구동 라인)에 대응하지 않는 더미의 구동 출력 d2이다.
마찬가지로, 제1 IC 칩(2a)의 채널 번호 N+1의 구동 출력 이외에, 제2 IC 칩(2b)의 채널 번호 N+1의 구동 출력이 제2 IC 칩(2b) 내의 스위칭 회로 SW2에 입력되어 있다. 이 스위칭 회로 SW2에서는 이들 2개의 구동 출력을 택일적으로 출력하여 양극선 AN+1에 제공하고 있다.
즉, 스위칭 회로 SW2는 IC 칩(2b)의 구동 출력군(채널 번호 N 내지 m)에 속하는 채널 번호 N+1의 구동 출력과, IC 칩(2a)의 구동 출력군(채널 번호 1 내지 N+1)에 속하는 채널 번호 N+1의 구동 출력을 입력으로 하고, 이들 2개의 구동 출력을 소정 주기로 절환하여 제2 구동 라인군인 양극선 AN 내지 양극선 Am에 속하는 양극선 중 제1 구동 라인군인 양극선 A1 내지 양극선 AN에 인접 배치되어 있는 양극선 AN+1에 제공하고 있다. 또, IC 칩(2a)의 채널 번호 N+1의 구동 출력은 제1 구동 라인군인 양극선 A1 내지 양극선 AN을 구성하는 각 양극선(구동 라인)에 대응하지 않는 더미의 구동 출력 d1이다.
이상과 같이 스위칭 회로 SW1, SW2에 있어서는 IC 칩 내의 본래의 구동 출력 이외에, 인접하는 다른 IC 칩으로부터의 더미의 구동 출력도 입력으로 하고, 소정 주기로 2개의 구동 출력을 절환하여 양극선에 제공함으로써 시분할 제어를 행한다. IC 칩(2a 및 2b)은 양단부에 각각 더미의 출력이 제공되어 있다. 한 쪽 IC 칩(2a)에 있어서의 더미의 출력은 다른 쪽 IC 칩(2b)에 입력되어 있다. 그리고, 이 IC 칩(2b)으로부터 입력되는 더미의 출력은 IC 칩(2a)에 입력되어 있다.
또, 스위칭 회로 SW1, SW2는 IC 칩(2a, 2b)의 내부에 형성되어 있으므로, 배선 S1, S2을 추가하는 것만으로 해결되며, 그 장착 공간을 새롭게 준비할 필요는 없다.
도 15는 본 구동 회로에 의한 구동 절환 타이밍을 도시한 타이밍 차트의 일예이다. 동도면에 있어서는 양극선 AN에 제공하는 IC 칩(2a)의 구동 출력과 IC 칩(2b)의 구동 출력의 비율(이하, 절환 비율이라고 함)이 2:1인 경우의 예가 도시되어 있다.
동도면에 도시되어 있는 음극선 선택 제어 신호에 의해서 음극선 B1, B2, B3, B4가 차례로 선택될 때, 각 양극선에 IC 칩(2a 또는 2b)의 구동 출력이 제공된다. 양극선 AN-1에는 IC 칩(2a)의 채널 번호 N-1의 구동 출력이 제공되고, 양극선 AN+2에는 IC 칩(2b)의 채널 번호 N+2의 구동 출력이 제공된다.
양극선 AN에 대해서는 IC 칩(2a)의 채널 번호 N 구동 출력과 IC 칩(2b)의 채널 번호 N의 구동 출력(더미의 구동 출력)이 소정의 주기로 택일적으로 제공된다. 본 예에서는 IC 칩(2a)의 채널 번호 N의 구동 출력을 제공하는 기간이 2회 계속해서 발생한 후, IC 칩(2b)의 채널 번호 N의 구동 출력을 제공하는 기간이 1회 발생한다. 즉, IC 칩(2a)과 IC 칩(2b)의 절환 비율은 2:1이다.
또한, 양극선 AN+1에 대해서는 IC 칩(2b)의 채널 번호 N+1의 구동 출력과, IC 칩(2a)의 채널 번호 N+1의 구동 출력(더미의 구동 출력)이 소정의 주기로 택일적으로 제공된다. 본 예에서는 IC 칩(2b)의 채널 번호 N+1의 구동 출력을 제공하는 기간이 2회 계속해서 발생한 후, IC 칩(2a)의 채널 번호 N+1의 구동 출력을 제공하는 기간이 1회 발생한다. 즉, IC 칩(2a)과 IC 칩(2b)의 절환 비율은 1:2이다.
동도면에 도시되어 있는 절환 주기로 한정되는 것이 아니고, 다른 절환 비율에 따른 주기로 절환을 행하여도 된다.
여기서, 양극선의 채널 번호와 출력 전류의 관계에 대하여 도 16을 참조하여 설명한다. 동도면에는 스위칭 회로에 있어서의 절환 비율을 1:1로 한 경우와, 2:1로 한 경우와, 절환을 하지 않은 경우가 도시되어 있다. 동도면 중의 흑색 둥근점(●)을 연결하는 실선은 절환을 하지 않은 경우이다. 이 경우, 양극선 AN의 채널의 출력 전류와 양극선 AN+1의 채널의 출력 전류 사이의 변화가 급격하다. 따라서, 이러한 휘도 단차가 화질을 손상시킨다.
이에 대하여 동도면 중의 이중 둥근점(◎)을 연결하는 실선은 절환 비율을 1:1로 한 경우이다. 이 경우, 양극선 AN의 채널의 출력 전류와 양극선 AN+1의 채널의 출력 전류 사이의 변화는 거의 없다. 양극선 AN+1의 채널의 출력 전류와 양극선 AN+2의 채널의 출력 전류 사이의 변화, 및 양극선 AN-1과 양극선 AN의 변화는 절환을 하지 않은 경우의 양극선 AN과 양극선 AN+1 사이의 변화에 비교하여 작다.
동도면 중의 백색 둥근점(○)을 연결하는 파선은 절환 비율을 2:1로 한 경우 이다. 이 경우, 양극선 AN-1의 채널로부터 양극선 AN의 채널, 양극선 AN+1의 채널을 통해 양극선 AN+2의 채널에 이를 때까지의 출력 전류의 변화가 완만하다. 이로 인해, 절환 비율을 1:1로 한 경우보다도 휘도의 단차가 작아지고 있다.
양극선 드라이브 회로를 복수의 IC 칩으로 구축하면, 제조상의 변동 등에 의해 각 IC 칩 사이에서 양극선에 공급하여야 할 발광 구동 전류의 값에 격차가 생겨 화면상에 서로 휘도가 다른 영역이 생기게 된다. 이러한 경우라도, IC 칩의 구동 출력을 소정 주기로 절환하여 2개의 구동 라인군의 경계선의 구동 라인에 제공함으로써, 휘도가 다른 영역의 경계상에서의 휘도 변화가 순조롭게 되어 화질을 손상시키지 않는 것이다.
여기서, 양극선(AN)에 대응하여 제공되어 있는 스위칭 회로 SW1의 구성예가 도 17에 도시되어 있다. 동도면에 도시되어 있는 스위칭 회로 SW1는 각각 대응하는 IC 칩의 채널 번호 N로부터 출력되는 전류가 입력되는 2개의 아날로그 스위치(21 및 22)를 포함하여 구성되어 있다. 아날로그 스위치(21 및 22)는 모두 소스 및 드레인을 공통으로 하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터에 의해서 구성되어 있다. 그리고, 이들 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 게이트가 스위칭 제어 단자가 되고, 서로 반전한 신호에 의해 온/오프가 제어된다.
또한, 동도면에 있어서는 상기 스위칭 제어 단자인 게이트에 출력 펄스(200)를 제공하는 카운터(20)와, 이 출력 펄스(200)를 반전하는 인버터 INV를 포함하여 구성되어 있다. 또, 인버터 INV는 예를 들어 주지의 CMOS(Complementary Metal Oxide Semiconductor) 인버터 회로로 구성한다.
아날로그 스위치(21)의 N형 MOS 트랜지스터 및 아날로그 스위치(22)의 P형 MOS 트랜지스터에는 카운터(20)의 출력 펄스(200)가 그대로 입력되는 데 대하여, 아날로그 스위치(21)의 P형 MOS 트랜지스터 및 아날로그 스위치(22)의 N형 MOS 트랜지스터에는 출력 펄스(200)가 인버터 INV에 의해서 논리 반전되어 입력된다. 이로 인해, 카운터(20)의 출력 펄스(200)가 하이 레벨일 때 아날로그 스위치(21)가 온 상태이고, 아날로그 스위치(22)가 오프 상태로 된다. 한편, 카운터(20)의 출력 펄스(200)가 로우 레벨일 때 아날로그 스위치(21)가 오프 상태이고, 아날로그 스위치(22)가 온 상태로 된다.
카운터(20)에는 음극선 선택 제어 신호(도 15 참조)에 동기하고 있는 클럭 CLK가 입력되고, 이 클럭 CLK에 의해서 카운트 동작이 행해진다. 그리고, 이 카운트 동작에 의해서 상술한 비율에 대응하는 듀티비를 갖는 출력 펄스(200)가 생성된다. 이 출력 펄스(200)에 의해서 아날로그 스위치(21 및 22)의 온/오프 상태를 제어함으로써, 아날로그 스위치(21 및 22)를 택일적으로 온 상태로 한다.
즉, 동도면 (b)에 도시되어 있는 바와 같이, 클럭 CLK를 입력으로 하는 카운터(20)로부터의 출력 펄스(200)가 아날로그 스위치(21 및 22)에 제공됨으로써, 아날로그 스위치(22)가 온 상태가 되는 기간과 아날로그 스위치(21)가 온 상태가 되는 기간의 비율은 2:1이 된다. 이에 의해, 양극선 AN에는 IC 칩(2a)의 채널 번호 N의 구동 출력과 IC 칩(2b)의 채널 번호 N의 구동 출력이 2:1의 비율로 제공되게 된다. 양극선 AN+1에 대응하여 제공되어 있는 스위칭 회로 SW2도 마찬가지로 2개의 아날로그 스위치 및 카운터를 이용하여 구성하면 좋다.
또, 이상은 2개의 IC 칩을 이용한 경우에 대해 설명했지만, 그것으로 한정되지 않고 보다 많은 IC 칩을 이용한 경우에 대해 본 발명을 적용할 수 있음은 분명하다. 이 경우에 있어서도, IC 칩에 대응하는 각 구동 라인에 대응하지 않는 더미의 구동 출력을 제공해 두고, 이것과 인접하는 IC 칩에 있어서의 본래의 구동 출력을 소정 주기로 상기와 같이 절환하여 구동 라인에 제공하면 된다. 이렇게 함에 따라, 각 IC 칩 사이의 전류 구동 능력의 격차에 의해서 디스플레이 상에 서로 휘도가 다른 2개의 표시 영역의 휘도 단차는 완만한 것으로 되고, 화질의 열화가 억제되는 것이다.
또한, 이상은 인접하는 IC 칩에 각각 1개의 더미의 구동 출력을 제공한 경우에 대해 설명했지만, 그것으로 한정되지 않고 각각에 복수의 더미의 구동 출력을 제공한 경우에 대해서도 본 발명을 적용할 수 있음은 분명하다. IC 칩에 대응하는 각 구동 라인에 대응하는 복수의 더미의 구동 출력을 제공해 두고, 이것과 인접하는 IC 칩에 있어서의 본래의 복수의 구동 출력을 소정 주기로 상기와 같이 절환하여 구동 라인에 제공하면 된다. 절환 비율을 복수의 구동 출력마다 각각 변경시킴으로써, 각 IC 칩 사이의 전류 구동 능력의 격차에 의해서 디스플레이 상의 서로 휘도가 다른 2개의 표시 영역의 휘도 단차는 더욱 완만한 것으로 되고, 화질의 열화가 억제되는 것이다.
또한, 이상은 디스플레이 패널을 구성하는 화소 소자가 EL 소자인 경우에 대해 설명했지만, 그것 이외의 소자인 경우에 대해서도 본 발명을 적용할 수 있음은 분명하다.
도 18은 본 발명에 의한 디스플레이 패널 구동 회로의 제2 실시예에 있어서의 주요 부분의 구성을 도시한 도면이다. 동도면에는 기준 전류 생성 회로가 도시되어 있다. 본 예에 있어서는 기준 전류의 공급처의 IC 칩이 2개인 경우가 도시되어 있다.
동도면에 도시되어 있는 바와 같이, 기준 전류 생성 회로(20)는 전류원 Iorg와, 이 전류원 Iorg와 함께 기준 전류원을 구성하는 트랜지스터 Q20과, 전류원 Iorg 및 트랜지스터 Q20를 공통의 기준 전류원으로 하고, 이 기준 전류원과 함께 전류 미러를 구성하는 트랜지스터 Q21 및 Q22를 포함하여 구성되어 있다. 트랜지스터Q21 , Q22로부터 각각 도출되는 전류 Icm1, Icm2는 IC 칩인 음극선 드라이브 회로(210, 220)(도 7 참조)에 제공된다.
그리고, 기준 전류 생성 회로(20)에는 트랜지스터 Q21, Q22로부터 각각 도출되는 전류 Icm1, Icm2와 음극선 드라이브 회로(210, 220)의 대응 관계를 소정 주기로 절환하는 스위칭 회로 SW1, SW2가 제공되어 있다. 즉, 트랜지스터 Q21, Q22로부터 각각 도출되는 전류 Icm1, Icm2는 이 스위칭 회로 SW1, SW2에 의해서 절환되고, 출력 전류 Iref1, Iref2로서 도시하지 않은 드라이브 회로(21, 22)에 제공된다.
스위칭 회로 SW1, SW2를 절환하여 시분할 제어를 행함으로써, 전류 미러의 원 전류를 실현하는 전류원 Iorg와 전류 Iref1, Iref2의 변동의 양은 감소하고, 또한 전류 Iref1과 전류 Iref2가 동일해진다. 구체적으로는, 전류 미러의 원(元) 전류 Iorg 와 전류 미러로 생성한 전류 Icm1의 전류 변동량을 △I1, 전류 미러의 원 전류 Iorg 와 전류 미러로 생성한 전류 Icm2의 전류 변동량을 △I2라고 하면, 스위칭 회로의 출력 전류 Iref1, Iref2는 전류 변동도 시분할되므로, 변동의 평균은 이하와 같이 된다.
변동의 평균 = 1/2 × √(△I1 2 + △I2 2)
여기서, △I1, △I2 = △I라고 하면,
변동의 평균 = 1/√2 × △I
가 되고, 전류 미러로 생성한 전류 Icm1, Icm2의 전류 변동량보다도 작아진다.
또한, 스위칭 회로의 출력 전류 Iref1, Iref2는 동일하므로, 복수의 IC 칩을 이용하여 디스플레이 패널 구동 회로를 구성한 경우라도 IC 칩 사이의 출력 전류의 변동을 작게 할 수 있다.
여기서, 스위칭 회로의 절환은 음극선 신호의 절환 타이밍에서 행한다. 도 19의 (a)는 스위칭 회로의 절환 타이밍을 도시한 타이밍 차트이다. 동도면에는 전류 미러로 생성한 전류 Icm1, Icm2가 스위칭 회로 SW1, SW2의 절환 동작에 의해서 출력 전류 Iref1 또는 Iref2로서 출력되는 상태가 도시되어 있다.
동도면에 도시되어 있는 바와 같이, 음극선(1, 2, 3…)의 오프가 되는 타이밍으로 스위칭 회로의 절환을 행하면, 전류 Iref1와 전류 Iref2의 절환에 따른 노이즈를 경감할 수 있다. 이에 의해, 디스플레이 화면의 어른거림 등의 악영향을 회피할 수 있고, 양호한 화상 표시를 실현할 수 있다.
도 20에는 기준 전류 생성 회로(20)와 제1 양극선 드라이브 회로(210) 및 제2 양극선 드라이브 회로(220)의 접속 관계가 도시되어 있다. 동도면을 참조하면, 상술한 스위칭 회로 SW1, SW2의 절환 동작에 의해서 출력되는 출력 전류 Iref1이 제1 양극선 드라이브 회로(210)에 전류 미러의 기준 전류로서 입력되고, 출력 전류 Iref2가 제2 양극선 드라이브 회로(220)에 전류 미러의 기준 전류로서 입력되어 있다.
이상 설명한 기준 전류 생성 회로(20)의 스위칭 회로의 출력 전류 Iref1과 출력 전류 Iref2가 동일하므로, 각각 다른 IC 칩으로 구성된 제1 양극선 드라이브 회로(210), 제2 양극선 드라이브 회로(220)에 각각 공급되는 전류의 변동을 작게 할 수 있다.
도 21에는 스위칭 회로 SW1, SW2의 구성예가 도시되어 있다. 동도면에 있어서, 스위칭 회로 SW1, SW2는 모두 MOS 트랜지스터 등에 의해서 구성되어 있다.
동도면에 도시되어 있는 스위칭 회로 SW1, SW2는 각각 대응하는 IC 칩의 채널 번호 N로부터 출력되는 전류가 입력되는 2개의 아날로그 스위치(41 및 42)와, 아날로그 스위치(43 및 44)를 포함하여 구성되어 있다. 아날로그 스위치(41, 42, 43 및 44)는 모두 소스 및 드레인을 공통으로 하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터에 의해서 구성되어 있다. 그리고, 이들 N형 MOS 트랜지스터 및 P형 M0S 트랜지스터의 게이트가 스위칭 제어 단자로 되고, 서로 반전한 신호에 의해 온/오프가 제어된다.
또한, 동도면에 있어서는 상기 스위칭 제어 단자인 게이트에 펄스(201)를 반전하여 제공하는 인버터 INV도 포함하여 구성되어 있다. 또, 인버터 INV는 예를 들어 주지의 CMOS 인버터 회로로 구성한다.
아날로그 스위치(41)의 N형 MOS 트랜지스터, 아날로그 스위치(42)의 P형 MOS 트랜지스터, 아날로그 스위치(43)의 P형 M0S 트랜지스터 및 아날로그 스위치(44)의 N형 MOS 트랜지스터에는 펄스(201)가 그대로 입력되는 데 대하여, 아날로그 스위치(41)의 P형 MOS 트랜지스터, 아날로그 스위치(42)의 N형 MOS 트랜지스터, 아날로그 스위치(43)의 N형 MOS 트랜지스터 및 아날로그 스위치(44)의 P형 MOS 트랜지스터에는 출력 펄스(201)가 인버터 INV에 의해서 논리 반전되어 입력된다. 이로 인해, 펄스(201)가 하이 레벨일 때 아날로그 스위치(41, 44)가 온 상태이고, 아날로그 스위치(42, 43)가 오프 상태로 된다. 한편, 펄스(201)가 로우 레벨일 때 아날로그 스위치(41, 44)가 오프 상태이고, 아날로그 스위치(42, 43)가 온 상태로 된다.
전자의 기간내에 있어서는 전류 Icm1이 출력 전류 Iref1로서 도출되고, 또한 전류 Icm2가 출력 전류 Iref2로서 도출된다. 한편, 후자의 기간내에 있어서는 전류 Icm1이 출력 전류 Iref2로서 도출되고, 또한 전류 Icm2가 출력 전류 Iref1 로서 도출된다. 이상과 같이 스위칭 회로를 구성함으로써, 복수의 IC 칩을 이용하여 디스플레이 패널 구동 회로를 구성한 경우라도 IC 칩 사이의 출력 전류의 변동을 작게 할 수 있다.
또, 본 실시예에서는 기준 전류 생성 회로(20)를 IC 칩인 음극선 드라이브 회로(210, 220)의 외부에 제공한 예를 제시했지만, 기준 전류 생성 회로(20)를 IC 칩의 내부에 제공하여, 출력 전류 Iref1을 한 쪽 IC 칩에 공급하고, 출력 전류 Iref2를 다른 쪽 IC 칩에 공급하도록 해도 된다. 이 경우, 한 쪽 IC 칩을 마스터 IC, 다른 쪽 IC 칩을 슬레이브 IC로서 2 칩만으로 구성 가능해진다.
또한, 이상은 IC 칩을 2개 이용한 경우에 대해 설명했지만, 보다 많은 IC 칩을 이용한 경우에 있어서도 마찬가지로 IC 칩과 구동 전류 공급원의 대응 관계(전기적 접속 상태)를 소정 주기로 절환함으로써, IC 칩 사이의 출력 전류의 변동을 작게 할 수 있다.
예를 들어, 복수의 IC 칩에 대하여 복수의 구동 전류원을 준비하여 IC 칩과 구동 전류원의 접속을 소정 주기로 차례로 로테이션하면서 절환하면, 복수의 IC 칩에의 구동 전류는 평균화되며, 대략 같은 레벨로 할 수 있다. 도 19의 (b)는 3개의 IC 칩에 대하여 3개의 구동 전류원을 준비하여 로테이션하면서 절환하는 타이밍을 도시한 타이밍 차트이다.
도 22는 본 발명에 따른 디스플레이 패널 구동 회로의 제3 실시예에 있어서의 주요 부분의 구성을 도시한 도면이다. 동도면에는 N+1개의 MOS 트랜지스터에 의해서 구성된 전류 미러 회로가 도시되어 있다.
동도면에 도시되어 있는 바와 같이, 전류 미러 회로는 전류원 Iorg와, N+1개의 MOS 트랜지스터 POUT0, POUT1, …, POUTN과, 스위칭 회로 SW0, SW1, …, SWN을 포함하여 구성되어 있다. 스위칭 회로 SW0, SW1, …, SWN은 N+1개의 MOS 트랜지스터 POUT0, POUT1, …, POUTN 중 어느 하나만을 전류원 Iorg와 전기적으로 접속한다. 이 전류원 Iorg와 접속된 1개의 M0S 트랜지스터가 전류원 Iorg와 함께 전류 미러의 기준 전류원을 이루게 된다. 그리고, 다른 N개의 MOS 트랜지스터로부터의 출력 전류가 디스플레이 패널의 구동 출력으로서 도출된다. 본 예에서는 다른 N개의 MOS 트랜지스터(POUT1 내지 POUTN)로부터의 출력이 1개로 통합되고, 이 통합된 출력 전류 Iout 이 구동 출력으로서 도출된다.
동도면 중의 스위칭 회로 SW0, SW1, …, SWN에 있어서는 전류원 Iorg에 접속되어 있는 단자가 , 출력 전류 Iout을 도출하는 신호선에 접속되어 있는 단자가 로 표시되어 있다. 스위칭 회로 SW0이 측 단자에 접속되어 있을 때, 다른 스위칭 회로 SW1 내지 SWN은 측 단자에 접속된다. 스위칭 회로 SW1가 측 단자에 접속되어 있을 때, 스위칭 회로 SW0 및 SW2 내지 SWN은 측 단자에 접속된다. 마찬가지로, 측 단자에 접속되는 스위칭 회로를 순차적으로 절환한다. 이 절환은 클럭에 동기시켜 행한다.
이와 같이 스위칭 회로 SW0 내지 SWN을 절환 제어함으로써, N+1개의 MOS 트랜지스터 POUT0, POUT1, …, POUTN 중 기준 전류원을 이루는 트랜지스터를 주기적으로 절환한다. 즉, 스위칭 회로를 절환함으로써, N+1개의 MOS 트랜지스터 모두가 전류의 변동에 지배적인 전류비 1:N의 "1"측으로 순차적으로 할당되도록 하고 있다. 이와 같이 절환 제어하여, N+1개의 모든 MOS 트랜지스터의 전류 변동에 대하여 시분할 제어를 행한다. 즉, 시간으로 평균하도록 제어된다. 이에 의해, 전류 변동을 억제할 수 있다.
여기서, 트랜지스터의 수 N=3으로 하고, 트랜지스터의 변동을 1%로 한 경우, 종래에서는 전류의 변동은 1.4% 정도가 되는 데 대하여, 본 발명의 회로에 따르면 전류의 변동은 0.01% 정도로서 전류의 변동은 상당히 작아진다.
도 23은 스위칭 회로 SW0 내지 SWN의 절환 타이밍을 도시한 타이밍 차트이다. 동도면에는 스위칭 회로를 절환하는 타이밍을 이루는 클럭과, 각 스위칭 회로의 온/오프 상태와 출력 전류 Iout가 도시되어 있다. 또, 동도면에 있어서는 하이 레벨로 되어 있는 스위칭 회로가 온 상태인 것을 나타내고 있다.
동도면에 있어서, 스위칭 회로 SW0가 온 상태일 때 출력 전류 Iout는 N×Iref+△I0이 된다. 마찬가지로, 스위칭 회로 SW1가 온 상태일 때 출력 전류 Iout는 N×Iref+△I1, 스위칭 회로 SW2가 온 상태일 때 출력 전류 Iout는 N×I ref+△I2가 되고, 스위칭 회로 SWN가 온 상태일 때 출력 전류 Iout는 N×Iref+△IN이 된다. 이하, 마찬가지로 기준 전류원을 이루는 트랜지스터를 스위칭 회로로 주기적으로 절환한다.
이상과 같이, 기준 전류원을 이루는 트랜지스터를 주기적으로 절환함으로써 전류 변동의 양을 작게 할 수 있다.
여기서, 도 22중의 스위칭 회로의 구성예가 도 24에 도시되어 있다. 동도면에 도시되어 있는 스위칭 회로 SW0 내지 SWN은 각각 대응하는 M0S 트랜지스터 POUT0 내지 POUTN으로부터 출력되는 전류가 입력되는 2개의 아날로그 스위치를 포함하여 구성되어 있다. 스위칭 회로(SW0)는 아날로그 스위치 SW01 및 SW02에 의해서 구성되어 있다. 이들 아날로그 스위치 SW01 및 SW02는 모두 소스 및 드레인을 공통으로 하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터에 의해서 구성되어 있다. 그리고, 이들 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 공통되는 게이트가 스위칭 제어 단자로 된다. 또한, 동도면에 있어서는 상술한 클럭을 입력으로 하는 카운터(200)와, 스위칭 회로 SW0 내지 SWN에 대응하여 제공되어 카운터(200)의 출력(200-0 내지 200-N)을 반전하는 인버터 INV0 내지 INVN가 제공되어 있다. 또, 인버터 INV0 내지 INVN은 예를 들어 주지의 CMOS 인버터 회로로 구성한다.
아날로그 스위치 SW01의 N형 MOS 트랜지스터 및 아날로그 스위치 SW02의 P형 MOS 트랜지스터에는 카운터(200)의 출력이 그대로 입력되는 데 대하여, 아날로그 스위치 SW01의 P형 M0S 트랜지스터 및 아날로그 스위치 SW02의 N형 MOS 트랜지스터에는 카운터(200)의 출력이 인버터 INV0에 의해서 논리 반전되어 입력된다. 이로 인해, 카운터(200)의 출력(200-0)이 하이 레벨일 때만 아날로그 스위치 SWO1가 온 상태이고, 로우 레벨일 때는 아날로그 스위치 SW02가 온 상태로 된다.
아날로그 스위치 SW11 및 아날로그 스위치 SW12로 이루어지는 스위칭 회로 SW1에 대해서도 마찬가지로, 카운터(200)의 출력(200-1)이 하이 레벨일 때만 아날로그 스위치 SW11이 온 상태이고, 로우 레벨일 때는 아날로그 스위치 SW12가 온 상태로 된다. 다른 스위칭 회로에 대해서도 마찬가지이며, 스위칭 회로 SWN은 카운터(200)의 출력(200-N)이 하이 레벨일 때만 아날로그 스위치 SWN1이 온 상태이고, 로우 레벨일 때는 아날로그 스위치 SWN2가 온 상태로 된다.
또, 동도면에 도시되어 있는 바와 같이 아날로그 스위치 SWO1, SW11, …, SWN1의 출력측은 상술한 전류원 Iorg에 접속되고, 아날로그 스위치 SW02, SW12, …, SWN2의 출력측은 1개로 통합되어 출력 전류 Iout로서 도출된다.
이러한 구성에 있어서, 카운터(200)는 도 23중의 클럭을 입력으로 하고, 출력(200-1 내지 200-N)의 하나만을 하이 레벨의 펄스로 한다. 그리고, 이 하이 레벨로 하는 출력을 차례로 변이시켜 간다. 이와 같이 순차적으로 변이시키면서 하이 레벨의 펄스를 제공함으로써, 상술한 도 23에 도시되어 있는 바와 같이 N+1개의 MOS 트랜지스터 중 기준 전류원을 이루는 트랜지스터를 주기적으로 절환한다. 이에 의해, N+1개의 MOS 트랜지스터 전부가 전류의 변동에 지배적인 전류비 1:N의 "1"측으로 순차적으로 할당되도록 하고 있다. 이와 같이 절환 제어하여, N+1개의 모든 MOS 트랜지스터의 전류 변동에 대하여 시분할 제어를 행하므로, 전류 변동을 억제할 수 있다. 또, 이상과 같이 구성하므로, 전류원 Iorg의 전류량을 증가시키지 않고 전류 변동을 억제할 수 있다.
따라서, 본 회로에 따르면, IC 칩의 소비 전력을 증가시키지 않고 전류 미러에서 발생하는 전류 변동을 작게 할 수 있다. 그러므로, 예를 들어 반복 주파수가 1000 Hz인 클럭에서 스위칭 회로를 절환 제어함으로써, 유기 EL 소자로 구성한 디스플레이 패널에의 공급 전류를 시간적으로 평균화할 수 있다. 이에 의해, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
도 25는 본 발명에 따른 디스플레이 패널 구동 회로의 제4 실시예에 있어서의 주요 부분의 구성을 도시한 도면이다. 동도면에 있어서는 IC 칩이 2개인 경우가 도시되어 있다.
동도면에 도시되어 있는 바와 같이, IC 칩인 제1 양극선 드라이브 회로(210)의 내부에는 전류 미러를 위한 기준 전류를 출력하는 전류원 Iorg1과, 이 전류원 Iorg1로부터 출력되는 기준 전류 Icm1을 입력의 하나로 하는 스위칭 회로 SW1가 제공되어 있다. 기준 전류 Icm1은 다른 IC 칩인 제2 양극선 드라이브 회로(220) 내의 스위칭 회로 SW2에도 입력되어 있다.
또한, 양극선 드라이브 회로(220)의 내부에는 전류 미러를 위한 기준 전류를 출력하는 전류원 Iorg2와, 이 전류원 Iorg2로부터 출력되는 기준 전류 Icm2를 입력의 하나로 하는 스위칭 회로 SW2가 제공되어 있다. 기준 전류 Icm2는 양극선 드라이브 회로(210) 내의 스위칭 회로 SW1에도 입력되어 있다.
양극선 드라이브 회로(210) 내의 내부 회로(22-1) 및 양극선 드라이브 회로(220) 내의 내부 회로(22-2)는 상술한 도 9에 있어서의 양극선 드라이브 회로(220)와 동등한 구성인 것으로 한다. 즉, 내부 회로(22-1 및 22-2)는 모두 전류 미러 회로를 갖고 있고, 이 전류 미러 회로에 의해서 디스플레이 패널을 구동하기 위한 구동 전류를 생성한다.
내부 회로(22-1)에는 기준 전류 Icm1 및 기준 전류 Icm2 중 스위칭 회로 SW1에 의해서 선택된 것이 기준 전류 Iref1로서 입력된다. 마찬가지로, 내부 회로(22-2)에는 기준 전류 Icm1 및 기준 전류 Icm2 중 스위칭 회로 SW2에 의해서 선택된 것이 기준 전류 Iref2로서 입력된다.
스위칭 회로 SW1 및 SW2는 주사선 선택 신호에 동기한 동기 신호(200)에 의해서 스위칭 제어된다. 스위칭 회로 SW1과 스위칭 회로 SW2는 기준 전류 Icm1 및 기준 전류 Icm2 중 서로 다른 것을 선택하도록 스위칭 제어된다. 즉, 전류원 Iorg1, 전류원 Iorg2로부터의 출력 전류를 외부로부터의 동기 신호(2OO)에 의해 온/오프되는 스위칭 회로에 의해서 절환하여 시분할 제어를 행한다. 즉, 시간으로 평균하도록 제어된다.
이렇게 함으로써, 교대로 내부 회로에 전류를 송입하고, 양극선 드라이브 회로(210, 220)가 각각 평균한 전류를 내부에서 사용하게 된다. 절환하여 시분할 제어를 행함으로써, 각 양극선 드라이브 회로(210, 220)에의 기준 전류 Iref1, 기준 전류 Iref2는 전류원 Iorg1, 전류원 Iorg2로부터의 기준 전류 Icm1과 기준 전류 Icm2의 시간 평균을 취한 것이 된다. 따라서, 기준 전류 Iref1과 기준 전류 Iref2는 동일한 것이 된다. 구체적으로는, 양극선 드라이브 회로(210, 220)의 전류원 Iorg1과 전류원 Iorg2를 듀티비 1/2(50%)로 교대로 절환하도록 스위칭 제어함으로써, 평균 전류를 구할 수 있다. 이와 같이 평균화된 전류를 이용하여 디스플레이 패널을 구동함으로써 기준 전류의 변동을 없앨 수 있으므로, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
스위칭 회로의 동작은 도 19의 (a)의 경우와 마찬가지이다. 동도면에는 양극선 드라이브 회로(210)에의 기준 전류 Iref1과, 양극선 드라이브 회로(220)에의 기준 전류 Iref2와, 주사선 선택 신호가 도시되어 있다. 동도면에 도시되어 있는 바와 같이, 음극선을 절환하는 타이밍에서 스위칭 회로(SW1 및 SW2)의 절환 제어를 행한다. 이와 같이 절환 제어를 행하면, 전류원 Iorg1의 출력인 전류 Icm1과 전류원 Iorg2의 출력인 전류 Icm2가 교대로 기준 전류 Iref1, Iref2로서 양극선 드라이브 회로(210, 220)에 입력된다. 이에 의해, 전류를 복수의 양극선 드라이브 회로에 평균화하여 공급하게 된다. 따라서, 복수의 IC 칩(양극선 드라이브 회로)으로부터 각각 출력되는 전류에 변동이 있더라도, 긴 시간으로 보면 각 IC 칩이 평균화한 전류로 동작하여 기준 전류의 변동을 없앨 수 있다. 따라서, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
특히, 이 절환 제어를 음극선의 전류가 오프 상태로 되어 있는 기간에 있어서 행하면, 기준 전류 Iref1과 기준 전류 Iref1의 절환 동작에 따르는 노이즈를 최소로 억제할 수 있다. 따라서, 디스플레이 화면의 어른거림 등의 악영향을 억제하여, 보다 양호한 화상 표시를 행할 수 있다.
여기서, 스위칭 회로의 구성예가 도 26에 도시되어 있다. 동도면에 도시되어 있는 스위칭 회로 SW1, SW2는 각각 대응하는 기준 전류원 Iorg1, Iorg2로부터 출력되는 전류 Icm1과 전류 Icm2가 입력되는 2개의 아날로그 스위치를 포함하여 구성되어 있다. 스위칭 회로 SW1는 아날로그 스위치 SW11 및 SW12에 의해서 구성되어 있다. 이들 아날로그 스위치 SW11 및 SW12는 모두 소스 및 드레인을 공통으로 하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터에 의해서 구성되어 있다. 그리고, 이들 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 게이트가 스위칭 제어 단자로 되고, 서로 반전한 신호에 의해 온/오프가 제어된다. 아날로그 스위치 SW11 및 SW12의 출력은 1개로 통합되어 상술한 기준 전류 Iref1로 된다.
마찬가지로, 스위칭 회로 SW2는 아날로그 스위치 SW21 및 SW22에 의해서 구성되어 있다. 이들 아날로그 스위치 SW21 및 SW22는 모두 소스 및 드레인을 공통으로 하는 N형 MOS 트랜지스터 및 P형 MOS 트랜지스터에 의해서 구성되어 있다. 그리고, 이들 N형 MOS 트랜지스터 및 P형 M0S 트랜지스터의 게이트가 스위칭 제어 단자로 되고, 서로 반전한 신호에 의해 온/오프가 제어된다. 아날로그 스위치 SW21 및 SW22의 출력은 1개로 통합되어 상술한 기준 전류Iref2로 된다.
또, 동도면에 있어서는 상술한 동기 신호(200)를 반전하는 인버터 INV가 제공되어 있다. 이 인버터 INV는 예를 들어 주지의 CMOS 인버터 회로로 구성한다.
아날로그 스위치 SW11의 N형 MOS 트랜지스터 및 아날로그 스위치 SW12의 P형 MOS 트랜지스터에는 동기 신호(200)가 그대로 입력되는 데 대하여, 아날로그 스위치 SW11의 P형 M0S 트랜지스터 및 아날로그 스위치 SW12의 N형 MOS 트랜지스터에는 동기 신호(200)가 인버터 INV에 의해서 논리 반전되어 입력된다. 이로 인해, 동기 신호(200)가 하이 레벨일 때 아날로그 스위치 SW11이 온 상태이고, 로우 레벨일 때는 아날로그 스위치 SW12가 온 상태로 된다.
한편, 아날로그 스위치(SW21)의 P형 MOS 트랜지스터 및 아날로그 스위치 SW22의 N형 MOS 트랜지스터에는 동기 신호(200)가 그대로 입력되는 데 대하여, 아날로그 스위치 SW21의 N형 MOS 트랜지스터 및 아날로그 스위치 SW22의 P형 MOS 트랜지스터에는 동기 신호(200)가 인버터 INV에 의해서 논리 반전되어 입력된다. 이로 인해, 동기 신호(200)가 하이 레벨일 때 아날로그 스위치 SW22가 온 상태이고, 로우 레벨일 때는 아날로그 스위치 SW21이 온 상태로 된다.
이러한 구성에 있어서, 동기 신호(200)가 하이 레벨일 때는 아날로그 스위치 SW11 및 SW22가 온 상태로 된다. 이 때, 전류 Icm1가 전류 Iref1로서 출력되고, 전류 Icm2가 전류Iref2로서 출력된다. 한편, 동기 신호(200)가 로우 레벨일 때는 아날로그 스위치 SW12 및 SW21이 온 상태로 된다. 이 때, 전류 Icm2가 전류 Iref1로서 출력되고, 전류 Icm1이 전류 Iref2로서 출력된다.
따라서, 동기 신호를 듀티비 1/2(50%)로 하면, 전류 Icm1과 전류 Icm2가 평균화되어 전류 Iref1 및 전류 Iref2로서 출력된다. 따라서, 복수의 IC 칩으로부터 각각 출력되는 전류에 변동이 있더라도, 긴 시간으로 보면 각 IC 칩이 평균화한 전류로 동작하여 기준 전류의 변동을 없앨 수 있다. 따라서, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
그런데, 도 9에 도시되어 있는 종래 기술에 있어서는 1개의 마스터 IC 칩(내부의 전류원)으로부터 다른 슬레이브 IC 칩으로 동일 전류를 분배하는 구성이다(도 9 참조). 이 종래 구성에 있어서는 마스터 전류원의 기준 전류에 의해, 제품의 전체적인 전류의 변동이 결정된다. 마스터 전류의 변동이 플러스 마이너스 10%일 때, 슬레이브에 대하여 오차없이 전류가 분배되었다고 해도 전체적인 변동 10%로부터 개선되지는 않는다. 이에 대하여 본 실시예에 있어서는 전류원이 되는 IC 칩을 순서대로 절환해 가므로, 각각의 전류원의 변동이 10% 였다고 해도 그것이 평균화되어, 제품의 전체적인 전류의 변동은 10/√N이다. 따라서, 전류의 변동은 10% 이하로 된다. 즉, 유기 EL 패널 제품의 표시 휘도의 변동은 종래 기술인 경우 마스터의 기준 전류의 변동에 의해 결정되는 데 대하여, 본 발명에서는 사용하는 각 IC 칩에 내장되어 있는 전류원의 변동의 평균이 되므로, 패널 제품으로서의 휘도 변동을 개선할 수 있게 된다.
또, 이상은 IC 칩을 2개 이용한 경우에 대해 설명했지만, 보다 많은 IC 칩을 이용한 경우에 있어서도 마찬가지로 전류를 절환함으로써 동일한 효과를 얻을 수 있다. 예를 들어 IC 칩을 3개 이용하는 경우, 도 26중의 아날로그 스위치를 각 IC 칩당 1개씩 추가하고, 각 IC 칩 내에서 펄스 듀티비 1/3(약 33%)의 동기 신호에 의해서 스위치 절환 제어를 행함으로써 IC 칩에 제공하는 전류를 평균화하면 된다. 즉, IC 칩의 수가 N개인 경우, 듀티비 1/N의 펄스에 의해서 기준 전류원과 IC 칩의 전기적 접속 상태를 절환 제어하는 것이다.
이상과 같이, IC 칩과 기준 전류원의 대응 관계(전기적 접속 상태)를 소정 주기로 절환함으로써, 각 IC 칩에 제공하는 전류를 평균화하여 IC 칩 사이의 출력 전류의 변동을 작게 할 수 있다.
도 27은 본 발명에 따른 디스플레이 패널 구동 회로의 제5 실시예의 주요 부분의 구성을 도시한 블록도이다. 동도면에는 BIAS부는 단일이고 DAC부만 복수개 갖는 구성을 지닌 디스플레이 패널 구동 회로가 도시되어 있다. 그리고, 개개의 채널에 있는 DAC부의 출력 전류를, 채널 사이에서 순차적으로 교체함으로써 종래의 회로의 문제를 해결한다.
동도면에는 복수개의 DAC부를 2개의 블록으로 나눈 경우의 회로 구성이 도시되어 있다. 동도면에 도시되어 있는 경우, 20개의 DAC부 d1 내지 d20이 2개의 블록으로 나누어진 구성으로 되어 있다. 즉, DAC부 d1로부터 DAC부 d10까지의 블록 B1과, DAC부 d11로부터 DAC부 d20까지의 블록 B2로 나누어진 구성으로 되어 있다.
그리고, 블록 B1에 포함되어 있는 10개의 DAC부 d1 내지 d10의 출력이 출력 전류 Iout1 내지 Iout10으로서 도출된다. 또한, 블록 B2에 포함되어 있는 10개의 DAC부 d11 내지 d20의 출력이 출력 전류 Iout11 내지 Iout20으로서 도출된다.
단, 본 회로에 있어서는 DAC부 d1로부터 DAC부 d20의 출력측에 스위치군 SW1 내지 SW4가 제공되어 있고, 이들을 순차적으로 온 상태로 제어한다. 단, 동시에 2개의 스위치군이 온 상태로 되지 않도록 한다. 이와 같이 제어하면, 스위치군 SW1 내지 SW4에 의해서 DAC부와 도출되는 출력 전류의 대응 관계가 절환 제어되면서 평균화되어, 출력 전류 Iout1 내지 Iout20으로서 도출된다.
본 예에서는 도 27에 명시되어 있는 바와 같이, 4개의 DAC부 d1, d10, d11 및 d20과 4개의 출력 전류 Iout1, Iout10, Iout11 및 Iout20의 대응 관계가 스위치군 SW1 내지 SW4에 포함되어 있는 각 스위치에 의해서 절환 제어된다. 스위치군 SW1에는 스위치 S11, S12, S13 및 S14가 포함되어 있다. 스위치군 SW2에는 스위치 S21, S22, S23 및 S24가 포함되어 있다. 스위치군 SW3에는 스위치 S31, S32, S33 및 S34가 포함되어 있다. 스위치군 SW4에는 스위치 S41, S42, S43 및 S44가 포함되어 있다.
그리고, 본 예에서는 동도면 중의 화살표 Y1 및 Y2, 화살표 Y3 및 Y4로 표시되어 있는 바와 같이, 대응 관계가 쌍방향으로 순차적으로 절환되도록 제어된다. 이와 같이 대응 관계를 절환함으로써, 시분할 제어를 행한다. 즉, 시간으로 평균하도록 제어된다. 이에 의해, IC 칩 내의 경향을 갖는 출력 전류 변동을 저감할 수 있다.
마찬가지로, 동도면에 있어서 기재가 생략되어 있는 DAC부에 대해서도 4개의 DAC부와 4개의 출력 전류의 대응 관계가 스위치군 SW1 내지 SW4에 포함되어 있는 각 스위치 Sij(i=1 내지 4, j=1 내지 4)에 의해서 절환 제어된다. 즉, 4개의 DAC부 d2, d9, d12 및 d19와 4개의 출력 전류 Iout2, Iout9, Iout12 및 Iout 19의 대응 관계가 절환 제어된다. 또, 4개의 DAC부 d3, d8, d13 및 d18과 4개의 출력 전류 Iout3, Iout8, Iout13 및 Iout18의 대응 관계가 절환 제어된다. 또한, 4개의 DAC부 d4, d7, d14 및 d17과 4개의 출력 전류 Iout4, Iout7, Iout14 및 Iout17의 대응 관계가 절환 제어된다. 그리고, 4개의 DAC부 d5, d6, d15 및 d16와 4개의 출력 전류 Iout5, Iout6, Iout15 및 Iout16의 대응 관계가 절환 제어된다.
각 DAC부의 출력과 출력 전류의 대응 관계의 절환 타이밍의 예가 도 28에 도시되어 있다. 동도면에는 각 스위치군 SW1 내지 SW4의 상태와 출력 전류 Iout1 내지 Iout20의 내용을 이루는 DAC부 d1 내지 d20의 출력이 도시되어 있다. 또, 동도면 중의 CLK는 클럭이다.
동도면을 참조하면, 4개의 DAC부 d1, d10, d11 및 d20의 각 출력이 시분할 평균되어, 출력 전류 Iout1로서 합성되어 있다. 또한, DAC부 d2, d9, d12 및 d19의 각 출력이 시분할 평균되어 출력 전류 Iout2로서, DAC부 d3, d8, d13 및 d18의 각 출력이 시분할 평균되어 출력 전류 Iout3으로서 각각 합성되어 있다. 다른 출력 전류에 대해서도 마찬가지로, 4개의 DAC부의 각 출력이 시분할 평균됨으로써 도출된다.
여기서, 출력 전류 Iout1, Iout10, Iout11, Iout20은 모두 DAC부 d1, d10, d11 및 d20의 각 출력이 합성된 것이다. 단, 스위치군 SW1이 온 상태로 되어 있는 기간에 있어서는, 출력 전류 Iout1은 DAC부 d1의 출력, Iout10은 DAC부 d10의 출력, Iout11은 DAC부 d11의 출력, Iout20은 DAC부 d20의 출력으로 되어 있다. 또한, 스위치군 SW2이 온 상태로 되어 있는 기간에 있어서는, 출력 전류 Iout1은 DAC부 d10의 출력, Iout10은 DAC부 d1의 출력, Iout11은 DAC부 d20의 출력, Iout20은 DAC부 d11의 출력으로 되어 있다. 마찬가지로, 스위치군 SW3이 온 상태로 되어 있는 기간에 있어서는, 출력 전류 Iout1은 DAC부 d11의 출력, Iout10은 DAC부 d20의 출력, Iout 11은 DAC부 d1의 출력, Iout20은 DAC부 d10의 출력으로 되어 있고, 스위치군 SW4가 온 상태로 되어 있는 기간에 있어서는 출력 전류 Iout1은 DAC부 d20의 출력, Iout10은 DAC부 d11의 출력, Iout11은 DAC부 d10의 출력, Iout20은 DAC부 d1의 출력으로 되어 있다. 이 후, 절환 제어가 마찬가지로 반복된다.
다른 출력 전류도 스위치군의 절환 제어에 의해서 각 DAC부의 출력이 시분할로 합성된 것으로 된다. 이와 같이, 복수의 DAC부 각각에 대응하는 복수의 스위치를 제공하고, 이들을 순차적으로 절환 제어함으로써, 간단한 회로 구성에 의해 상기의 변동을 저감할 수 있다.
또, 도 28에 도시되어 있는 바와 같은 타이밍에서 DAC부와 출력 전류의 대응 관계를 절환하기 위한 제어 신호는 카운터 회로 등을 이용하여 생성한다. 예를 들어, N단 링 카운터(상기의 예에서는 N=4)를 이용한다. N단 링 카운터는 예를 들어 N단 직렬로 접속된 시프트 레지스터의 최종단 출력을, 초단의 입력에 접속함으로써 구성할 수 있다.
4단 링 카운터를 이용하는 경우, 도 29의 (a)에 도시되어 있는 링 카운터로부터 출력되는 제어 신호 r1 내지 r4의 파형은 동도면 (b)에 도시되어 있는 바와 같이 하이 레벨로 되는 기간이 순차적으로 시프트하도록 변화한다. 이와 같이 파형이 변화하는 제어 신호 r1 내지 r4를 각 스위치군 SW1 내지 SW4에 포함되어 있는 스위치에 공급한다.
이들 제어 신호 r1 내지 r4의 공급처가 동도면 (c)에 도시되어 있다. 동도면에 도시되어 있는 바와 같이, 제어 신호 r1은 도 27중의 스위치 s11, s12, s13, s14에 공급한다. 또한, 제어 신호 r2는 동도면 중의 스위치 s21, s22, s23, s24에 공급한다. 마찬가지로, 제어 신호 r3는 스위치 s31, s32, s33, s34에 공급하고, 제어 신호(r4)는 스위치 s41, s42, s43, s44에 공급한다. 이와 같이, 스위치군 SW1 내지 SW4에 포함되어 있는 각 스위치에 제어 신호 r1 내지 r4를 공급함으로써, 상술한 도 28에 도시되어 있는 바와 같은 동작을 실현할 수 있다.
또, 스위치군 SW1 내지 SW4에 포함되어 있는 각 스위치는 예를 들어 도 29의 (d)에 도시되어 있는 바와 같이 구성한다. 동도면에 있어서, 스위치 s는 NMOS(N-channel Metal oxide Semiconductor) 트랜지스터 NT 및 PMOS(P-channel Metal oxide Semiconductor) 트랜지스터 PT의 소스 단자끼리 및 드레인 단자끼리를 접속한 구성이다. 그리고, NMOS 트랜지스터 NT의 게이트 단자에는 제어 신호 r이 직접 인가되고, 또한 PMOS 트랜지스터 PT의 게이트 단자에는 제어 신호 r이 인버터 INV에 의해서 반전된 후에 인가되고 있다.
여기서, 종래 회로, 즉 상기한 바와 같이 대응 관계의 절환 제어를 행하지 않는 회로에 있어서, IC 칩 내의 경향을 갖는 출력 전류 변동이 도 30에 도시되어 있는 특성을 갖고 있는 경우에 대하여 고려한다. 동도면에는 컬럼 라인의 채널에 대한 DAC부의 출력 전류가 도시되어 있다. 동도면을 참조하면, 출력 전류 Iout1, …출력 전류 Iout10, 출력 전류 Iout11, …출력 전류 Iout20에 대하여, 출력 전류 Iout1로부터 출력 전류 Iout20을 향함에 따라서 둥근 검은점()의 위치가 상측으로 이동하고 있다. 따라서, 컬럼 라인의 채널에 대하여, 동도면 중의 실선 J로 도시되어 있는 바와 같이 DAC부의 출력 전류의 값이 서서히 증가하는 경향이 있다.
이러한 특성에 대하여, 본 실시예의 회로 구성을 채용한 경우에는 이하와 같이 된다. 예를 들어, 출력 전류 Iout1에 착안하면, 이 출력 전류 Iout1에 대해서는 DAC부 d1, DAC부 d10, DAC부 d11 및 DAC부 d20를 사용한다. 즉, 이들 DAC부의 출력에 대하여 시분할 평균을 행한 것을 출력 전류(Iout1)로 한다. 즉, 출력 전류 Iout1에는,
(DAC부 d1의 출력 ＋ DAC부 d10의 출력 ＋ DAC부 d11의 출력 ＋ DAC부 d20의 출력) / 4
에 상당하는 전류가 도출된다. 이와 같이 평균화되는 결과, 도 31중의 실선 J로 도시되어 있는 각 출력 전류는 동도면 중의 파선 H로 도시되어 있는 바와 같이 IC 칩 내의 경향을 지닌 출력 전류 변동을 저감할 수 있다. 또한, 다른 출력 전류에 대해서도 마찬가지로 평균화되어, IC 칩 내의 경향을 지닌 출력 전류 변동을 저감할 수 있다.
또, 본 회로에 있어서는 DAC부가 갖고 있는 불규칙한 전류의 변동을 저감할 수도 있다. 이하, 이 점에 대하여 설명한다.
DAC부의 회로가 갖는 불규칙한 전류의 변동을 △I라고 하자. 이 △I는 종래의 DAC부의 전류 변동과 동일하다. 그리고, 스위치군 SW1에 연결되는 각 DAC부의 전류 변동을 △I1, 스위치군 SW2에 연결되는 각 DAC부의 전류 변동을 △I2, 스위치군 SW3에 연결되는 각 DAC부의 전류 변동을 △I3, 스위치군 SW4에 연결되는 각 DAC부의 전류 변동을 △I4라고 하자. 이 때, 변동의 평균은 이하와 같이 된다. 즉,
변동의 평균 = 1/4 × √(△I1 2 ＋ △I2 2 ＋ △I3 2 ＋ △I4 2)
이다. 여기서, △I1, △I2, △I3, △I4 ＝ △I라고 하면,
변동의 평균 = 1/√4 × △I
가 된다. 따라서, 본 회로의 구성을 채용하면, 종래의 DAC부 경우의 전류 변동 △I에 비하여 전류 변동의 양이 작아진다.
도 32에는 DAC부의 불규칙한 전류 변동을 고려한 경우의 타이밍 차트가 도시되어 있다. 동도면에는 대표예로서 출력 전류 Iout1과 각 스위치군의 관계가 도시되어 있다.
동도면에 도시되어 있는 바와 같이, 스위치군 SW1이 온 상태로 되어 있는 기간에 있어서는 출력 전류 Iout1은 DAC부 d1의 출력에 전류 변동 △I1을 가한 전류값으로 된다. 또한, 스위치군 SW2가 온 상태로 되어 있는 기간에 있어서는 출력 전류 Iout1은 DAC부 d10의 출력에 전류 변동 △I10을 가한 전류값으로 된다. 이하, 마찬가지로 온 상태가 되는 스위치군에 대하여 출력 전류 Iout1은 DAC부 dk(k=1, 10, 11, 20, 이하 동일)의 출력에 전류 변동 △Ik를 가한 전류값으로 된다. 다른 출력 전류도 마찬가지로, DAC부의 출력에 전류 변동을 가한 전류값으로 된다. 이와 같이 불규칙한 전류 변동이 발생하고 있어도, 상술한 바와 같이 시분할로 평균화함으로써 전류 변동의 양을 저감할 수 있다.
또, 상술한 도 27에 도시되어 있는 구성예에 있어서는 복수개의 DAC부를 2개로 블록 구분하고 있는데, 블록 구분의 수는 2로 한정되지 않는다. 또한, 스위치군의 수량은 DAC부의 블록수의 2배로 필요해진다.
또, DAC부의 bit 수는 상기의 설명의 경우로 한정되지 않는다. DAC부의 채널 수도 상기의 설명의 경우로 한정되지 않는다. DAC부의 회로 구성은 PMOS 트랜지스터를 이용한 것이라도 좋고, NMOS 트랜지스터를 이용한 것이라도 좋다.
그리고, 이상은 디스플레이 패널을 구성하는 화소 소자가 EL 소자인 경우에 대해 설명했지만, 그 이외의 소자인 경우에 대해서도 본 발명을 적용할 수 있음은 분명하다.
도 33은 본 발명에 따른 디스플레이 패널 구동 회로의 제6 실시예를 도시한 블록도이다. 동도면에는 3 bit DAC 회로를 이용하는 경우의 구성예가 도시되어 있다. 이러한 3 bit DAC 회로의 경우, 전류 미러 회로에 필요한 MOS 트랜지스터(이하, MOSTr이라고 함)는 BIAS부에서 1개, DAC부에서 7개(4+2+1)인 총8개이다. 이에 의해, 동도면에 도시되어 있는 디스플레이 패널 구동 회로는 8개의 MOSTr M0 내지 M7과, 이들 MOSTr M0 내지 M7의 각각에 대응하여 제공된 스위치 SW0 내지 SW7로 이루어지는 스위치 회로 SW와, 8개의 MOSTr CM0 내지 CM7로 이루어지는 전류 미러 회로 CM을 포함하여 구성되어 있다.
8개의 MOSTr M0 내지 M7의 게이트 단자에는 대응하는 제어 신호 T0 내지 T7가 후술하는 바와 같이 주어진다. 따라서, MOSTr M0 내지 M7은 대응하는 제어 신호 T0 내지 T7에 의해서 온/오프 제어된다.
스위치 회로 SW를 구성하는 각 스위치 SW0 내지 SW7은 전류 미러 회로 CM을 구성하는 8개의 MOSTr CM0 내지 CM7이 기준 전류원 Iref와 전기적으로 접속된 상태와, 각각 대응하는 MOSTr M0 내지 M7과 전기적으로 접속된 상태 중 어느 한 쪽이 되도록 절환 제어된다. 전류 미러 회로 CM을 구성하는 MOSTr CM0 내지 CM7 중 어느 것인가가 대응하는 MOSTr M0 내지 M7과 접속된 상태에 있어서는 출력 전류 Iout이 도시하지 않은 디스플레이 패널에 주어진다. 즉, 전류 미러 회로 CM을 구성하는 MOSTr CM0 내지 CM7은 스위치 SW0 내지 SW7의 절환 제어에 의해서 기준 전류원 Iref와 전기적으로 접속된 상태에서는 전류 미러 회로의 미러원으로서 동작하고, 대응하는 MOSTr M0 내지 M7과 접속된 상태에서는 화소에 제공해야 되는 구동 신호인 출력 전류 Iout을 생성하기 위한 DAC 회로로서 동작한다. 또, 전류 미러 회로 CM을 구성하는 8개의 MOSTr CM0 내지 CM7은 채널 길이에 대한 채널 폭 W/L이 서로 동일한 것으로 한다.
이러한 구성에 있어서, 본 회로에서는 동도면 중의 스위치 SW0 내지 SW7를 절환 제어함으로써, 8개의 MOSTr CM0 내지 CM7 전부를 전류 변동이 지배적인 BIAS부로서 순차적으로 사용한다. 이와 같이, 8개 각각의 MOSTr의 전류 변동에 대하여 시분할(시간으로 평균함)을 행함으로써, DAC 회로의 전체의 전류 변동이 억제된다.
여기서, 스위치 회로 SW를 구성하는 각 스위치 SWi(i=0 내지 7, 이하 동일)는 예를 들어 도 34에 도시되어 있는 바와 같이 구성하면 된다. 즉, 동도면에 도시되어 있는 바와 같이, 아날로그 스위치 S1 및 S2를 포함하여 구성되어 있다. 아날로그 스위치 S1 및 S2는 모두 소스 및 드레인을 공통으로 하는 P형 MOSTr 및 N형 MOSTr에 의해서 구성되어 있다. 아날로그 스위치 S1은 기준 전류원 Iref에 접속되고, 아날로그 스위치 S2는 대응하는 MOSTr Mi에 접속되어 있다.
아날로그 스위치 S1을 구성하는 P형 MOSTr에는 제어 신호 S가 그대로 주어지고, N형 MOSTr에는 제어 신호 S가 인버터 INV에 의해서 반전되어 주어진다. 한편, 아날로그 스위치 S2를 구성하는 P형 MOSTr에는 제어 신호 S가 인버터 INV에 의해서 반전되어 주어지고, N형 MOSTr에는 제어 신호 S가 그대로 주어지고 있다. 이와 같이 접속되어 있으므로, 제어 신호 S가 로우 레벨인 경우는 아날로그 스위치 S1가 온 상태(도통 상태)이고, 또한 아날로그 스위치 S2가 오프 상태(비도통 상태)로 된다. 한편, 제어 신호 S가 하이 레벨인 경우는 아날로그 스위치 S2가 온 상태(도통 상태)이고, 또한 아날로그 스위치 S1이 오프 상태(비도통 상태)로 된다.
따라서, 제어 신호 S의 레벨에 의해서 스위 SWi에 대응하는 MOSTr Mi와 기준 전류원 Iref 중 어느 한 쪽이, 전류 미러 회로 CM를 구성하는 MOSTr CMi(i=0 내지 7, 이하 동일)와 전기적으로 접속된 상태로 된다.
또, 각 스위치 SWi에의 제어 신호 S는 카운터 회로 등으로 만들어진다.
도 33으로 되돌아가, 동도면 중의 제어 신호(T0 내지 T7)는 스위치 회로 SW를 구성하는 각 스위치 SWi에의 제어 신호(상기 제어 신호 S)와 DAC부의 데이터 신호(본 예에서는 3 bit : D2 내지 D0)를 이용하여, 도 35에 도시되어 있는 바와 같은 타이밍에서 만들어진다.
도 35는 클럭 CLK와, 스위치 회로 SW를 구성하는 각 스위치 SWi의 온/오프 상태와, 제어 신호 T0 내지 T7을 도시한 타이밍 차트이다. 스위치 SWi는 동도면에 도시되어 있는 파형이 하이 레벨일 때 온 상태(도통 상태)이고, 로우 레벨일 때 오프 상태(비도통 상태)인 것으로 한다. 동도면에 도시되어 있는 바와 같이, 스위치 SWi가 도통 상태인 경우, 그 스위치 SWi에 대응하는 MOSTr Mi는 제어 신호 Ti에 의해서 온 상태 또는 오프 상태가 된다. 그리고, 그 타이밍에 있어서는 MOSTr M0 내지 M7 중 스위치 SWi에 대응하는 MOSTr Mi 이외에는 3 비트의 화소 데이터 D0 내지 D2가 제어 신호로서 주어진다.
예를 들어, 스위치(SW0)가 도통 상태인 경우, 그 스위치 SW0에 대응하는 MOSTr M0는 제어 신호 T0에 의해서 온 상태 또는 오프 상태가 되고, 그리고 스위치 SW0에 대응하는 MOSTr M0 이외의 MOSTr M1 내지 M7에는 3 비트의 화소 데이터 D0 내지 D2가 제어 신호 T1 내지 T7로서 주어진다. MOSTr M1에는 화소 데이터 D0가 제어 신호 T1로서 주어진다. MOSTr M2, M3에는 화소 데이터 D1가 제어 신호 T2, T3로서 주어진다. MOSTr M4 내지 M7에는 화소 데이터 D2가 제어 신호 T4 내지 T7로서 주어진다.
또, 스위치 SW1이 도통 상태인 경우, 그 스위치 SW1에 대응하는 MOSTr M1은 제어 신호 T1에 의해서 온 상태 또는 오프 상태가 되고, 그리고 스위치 SW1에 대응하는 MOSTr M1 이외의 MOSTr M2 내지 M7 및 M0에는 3 비트의 화소 데이터 D0 내지 D2가 제어 신호 T2 내지 T7 및 T0로서 주어진다. MOSTr M2에는 화소 데이터 D0가 제어 신호 T2로서 주어진다. MOSTr M3, M4에는 화소 데이터 D1이 제어 신호 T3, T4로서 주어진다. MOSTr M5 내지 M7 및 M0에는 화소 데이터 D2가 제어 신호 T5 내지 T7 및 T0으로서 주어진다.
이하, 마찬가지로 도통 상태로 되는 스위치 SWi에 대응하는 MOSTr Mi는 제어 신호 Ti에 의해서 온 상태 또는 오프 상태로 되고, 스위치 SWi에 대응하는 MOSTr Mi 이외에는 3 비트의 화소 데이터 D0 내지 D2가 제어 신호로서 주어진다. 즉, n개의 트랜지스터 중 적어도 1개는 전류 미러를 위한 기준 전류원과 직접 접속되는 바이어스 신호용 공급용으로서 동작하고, 또한 다른 트랜지스터는 화소에 제공해야 되는 구동 신호를 바이어스 신호를 이용하여 생성하기 위한 DAC 회로로서 동작하도록 구성되어 있으며, 바이어스 신호용 공급용으로서 동작하는 트랜지스터를 시분할로 순차적으로 절환하고 있는 것이다.
이상과 같이 각 신호를 제공하여 BIAS부로서 동작하는 트랜지스터를 순차적으로 절환 제어함으로써, 8개의 MOSTr M0 내지 M7 전부를 전류 변동에 지배적인 BIAS부측에 순차적으로 할당되도록 한다.
도 33중의 MOSTr M0 내지 M7의 게이트 단자에 제공하는 제어 신호 T0 내지 T7를 생성하는 회로의 구성예에 대하여 도 36을 참조하여 설명한다. 동도면에 도시되어 있는 회로에 있어서, 3 bit의 데이터 신호 D2 내지 D0를 입력으로 하는 스위치 SW0, SW1, SW3…를 제공한다. 스위치 SW0에 있어서는 3 bit의 데이터 신호 D2 내지 D0에 의해서 제어 신호 T0 이외의 제어 신호를 생성한다. 또한, 스위치 SW1에 있어서는 3 bit의 데이터 신호 D2 내지 D0에 의해서 제어 신호 T1 이외의 제어 신호를 생성한다. 그리고, 스위치 SW2에 있어서는 3 bit의 데이터 신호 D2 내지 D0에 의해서 제어 신호 T2 이외의 제어 신호를 생성한다. 마찬가지로, 스위치 SWk(k=0 내지 7)에 있어서, 3 bit의 데이터 신호 D2 내지 D0에 의해 제어 신호 Tk 이외의 제어 신호를 생성한다. 이상과 같이 구성함으로써, 도 35에 도시되어 있는 바와 같은 제어 신호 T0 내지 T7를 생성할 수 있다.
여기서, 스위치 SW0에 대응하는 전류 미러용의 MOSTr CM0을 BIAS부에 사용한 경우의 전류 변동을 △I0, 스위치(SW1)에 대응하는 전류 미러용의 MOSTr CM1을 BIAS부에 사용한 경우의 전류 변동을 △I1이라고 하자. 마찬가지로, MOSTr CM2을 BIAS부에 사용한 경우의 전류 변동을 △I2, MOSTr CM3을 BIAS부에 사용한 경우의 전류 변동을 △I3, MOSTr CM4을 BIAS부에 사용한 경우의 전류 변동을 △I4, MOSTr CM5를 BIAS부에 사용한 경우의 전류 변동을 △I5, MOSTr CM6을 BIAS부에 사용한 경우의 전류 변동을 △I6, MOSTr CM7을 BIAS부에 사용한 경우의 전류 변동을 △I7이라고 하자. 그러면, 전류의 변동의 평균값은 이하와 같이 된다.
변동의 평균값 = 1/8 × √(△I0 2 + △I1 2… + △I7 2)
여기서, △I0, △I1, …, △I7 ＝ △I라고 하면,
변동의 평균값 = 1/√8 × △I
가 되고, 종래의 회로의 경우의 전류 변동 △I에 비교하여 전류 변동의 양은 작아진다.
DAC부의 데이터 D0 내지 D2가 풀 코드시, 즉 데이터 D0, D1 및 D2가 전부 하이 레벨인 경우에 있어서의 각 스위치 SWi의 온/오프 상태와 출력 전류 Iout의 관계를 나타내는 타이밍 차트가 도 37에 도시되어 있다. 동도면에 도시되어 있는 바와 같이, 출력 전류 Iout는,
Iout = 7 × Iref + △Ii
가 되고, 전류 변동 △Ii가 발생한다.
nbit의 DAC 회로의 경우, DAC부의 MOSTr의 갯수는,
2n-1 + 2n-2 + … + 20 = Σ2i
가 된다(Σ는 i=O 내지 n-1까지의 총합, 이하 동일). 이와 같이 되므로, nbit의 DAC 회로에 있어서의 MOSTr의 갯수의 합계는 Σ2i가 된다. 고로, 전류 변동의 평균값은,
(Σ2i + 1)-1/2 × △I
가 된다. 이상과 같이, 정밀도가 좋은 DAC 회로를 실현할 수 있으므로, 인접 채널 사이의 변동을 저감할 수 있다. 또한, DAC 회로의 bit 수는 몇개 이더라도, 인접 채널 사이의 변동을 저감할 수 있음은 분명하다.
또, 금회는 PMOS의 DAC 회로의 예를 제시했지만, NMOS의 DAC 회로인 경우에 대해서도 본 발명을 적용할 수 있음은 분명하다.
그리고, 이상은 디스플레이 패널을 구성하는 화소 소자가 EL 소자인 경우에 대해 설명했지만, 그 이외의 소자인 경우에 대해서도 본 발명을 적용할 수 있음은 분명하다.
상술한 제1 실시예에서는 더미의 구동 출력을 제공해 두고, 이것과 인접하는 IC 칩에 있어서의 본래의 구동 출력을 소정 주기로 절환하여 구동 라인에 제공함으로써, 양극선 드라이브 회로를 복수의 IC 칩으로 구축했을 때 각 IC 칩 사이의 전류 구동 능력의 격차에 의해서 디스플레이 상에 서로 휘도가 다른 2개의 표시 영역에 있어서의 휘도 단차는 완만한 것으로 되어, 화질의 열화를 억제할 수 있다.
상술한 제2 실시예에서는 복수의 IC 칩과 복수의 구동 전류 공급원의 대응 관계를 소정 주기로 절환함으로써, 전류 미러에서 발생하는 전류 변동을 작게 할 수 있는 효과가 있다. 또한, 복수의 IC 칩 사이에서의 기준 전류의 변동을 없앨 수 있으므로, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
상술한 제3 실시예에서는 기준 전류원을 이루는 트랜지스터를 주기적으로 절환함으로써, 전류 미러에서 발생하는 전류 변동을 작게 할 수 있고, 또한 복수의 IC 칩 사이에서의 기준 전류의 변동을 없앨 수 있으므로, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
상술한 제4 실시예에서는 동일 전류를 복수의 IC 칩에 공급하는 것이 아니라 평균화하여 공급함으로써, 복수의 IC 칩으로부터 각각 출력되는 전류에 변동이 있더라도 긴 시간으로 보면 각 IC 칩이 평균화한 전류로 동작하여 기준 전류의 변동을 없앨 수 있으므로, 디스플레이 패널상에 있어서 균일한 발광 휘도가 얻어진다.
상술한 제5 실시예에서는 복수의 DAC부와 복수의 출력 전류의 대응 관계를 시분할로 순차적으로 절환함으로써, IC 칩 내의 경향을 갖는 출력 전류 변동을 저감할 수 있고, 또한 불규칙하게 발생하는 전류 변동도 작게 할 수 있다.
이상 설명한 제6 실시예에서는 바이어스 신호용 공급용으로서 동작하는 트랜지스터를 시분할로 순차적으로 절환하고, 다른 트랜지스터는 바이어스 신호를 이용하여 화소에 제공해야 되는 구동 신호를 생성하는 회로로서 동작시킴으로써, 정밀도가 좋은 DAC 회로를 실현할 수 있으며, 인접 채널 사이의 변동을 저감할 수 있다.

Claims (31)

  1. 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 복수의 구동 라인군에 전류를 제공하는 디스플레이 패널 구동 회로로서,
    상기 복수의 구동 라인군에 각각 흐르는 전류를 소정 주기로 서로 절환하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  2. 제1항에 있어서,
    상기 디스플레이 패널을 구성하는 복수의 화소 소자는 일렉트로루미네슨스 소자인 것을 특징으로 하는 디스플레이 패널 구동 회로.
  3. 제1항에 있어서,
    상기 복수의 구동 라인군은 각각 서로 다른 복수의 IC 칩에 제공되고, 상기 복수의 IC 칩 각각에 구동 전류를 출력하는 복수의 구동 전류 공급 수단과, 상기 복수의 IC 칩과 상기 복수의 구동 전류 공급 수단의 대응 관계를 소정 주기로 절환하는 스위칭 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  4. 제3항에 있어서,
    상기 스위칭 수단은 상기 IC 칩 내에 형성되어 있는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  5. 제3항에 있어서,
    상기 복수의 구동 라인군 중 제1 및 제2 구동 라인군은 각각 제1 및 제2 IC 칩에 제공되고,
    상기 스위칭 수단은 상기 제1 IC 칩의 구동 출력군에 속하는 제1 구동 출력과 상기 제2 IC 칩의 구동 출력군에 속하는 제2 구동 출력을 입력으로 하고, 이들 제1 및 제2 구동 출력을 소정 주기로 절환하여 상기 제1 구동 라인군에 속하는 구동 라인 중 상기 제2 구동 라인군에 인접 배치되어 있는 구동 라인에 제공하는 것을 특징으로 하는 디스플레이 패널 구동 회로,
  6. 제5항에 있어서,
    상기 제2 IC 칩은 상기 제2 구동 라인군을 구성하는 구동 라인에 대응하지 않는 더미의 구동 출력을 갖고, 이 더미의 구동 출력이 상기 제2 구동 출력으로서 상기 스위칭 수단에 입력되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  7. 제3항에 있어서,
    상기 복수의 구동 전류 공급 수단에 공통으로 제공된 기준 전류원을 더 포함하고, 상기 기준 전류원과 상기 구동 전류 공급 수단에 의해서 전류 미러 회로가 구성되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  8. 제3항에 있어서,
    상기 복수의 IC 칩은 3 이상의 IC 칩이고, 상기 구동 전류 공급원과 상기 IC 칩의 대응 관계가 소정 주기로 로테이션되어 절환되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  9. 제1항에 있어서,
    기준 전류를 각각 생성하는 복수의 기준 전류원과, 상기 복수의 기준 전류원과 함께 전류 미러 회로를 형성하여 전류를 발생하고, 상기 제1 및 제2 구동 라인군을 구동하기 위한 복수의 구동 전류 발생 수단을 갖고, 상기 복수의 기준 전류원과 상기 복수의 구동 전류 발생 수단의 대응 관계를 소정 주기로 절환하는 스위칭 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  10. 제9항에 있어서,
    상기 복수의 기준 전류원과 상기 복수의 구동 전류 발생 수단을 각각 복수의 IC 칩에 갖고 있는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  11. 제10항에 있어서,
    상기 스위칭 수단은 상기 IC 칩의 수가 N개일 때, 듀티비 1/N의 펄스에 의해 상기 복수의 기준 전류원과 상기 복수의 IC 칩의 전기적 접속 상태를 절환 제어하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  12. 제10항에 있어서,
    복수의 디지털 아날로그 변환부와, 상기 디지털 아날로그 변환부에 바이어스 신호를 제공하는 단일의 바이어스부를 포함하고, 상기 복수의 디지털 아날로그 변환부로부터 도출되는 복수의 출력 전류를 상기 복수의 구동 라인군에 제공하고, 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 절환 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  13. 제12항에 있어서,
    상기 절환 수단은 상기 복수의 디지털 아날로그 변환부 각각에 대응하여 각각 제공된 복수의 스위치를 포함하고, 상기 복수의 스위치를 순차적으로 절환함으로써 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  14. 복수의 IC 칩에 전류를 공급하고, 이 공급된 전류에 의해서 디스플레이 패널을 구동하는 디스플레이 패널 구동 회로로서,
    상기 복수의 IC 칩에 각각 구동 전류를 출력하는 구동 전류 공급 수단과, 상기 IC 칩과 상기 구동 전류 공급 수단의 대응 관계를 소정 주기로 절환하는 스위칭 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  15. 제14항에 있어서,
    상기 구동 전류 공급 수단에 공통으로 제공된 기준 전류원을 더 포함하고, 상기 기준 전류원과 상기 구동 전류 공급 수단에 의해서 전류 미러 회로가 구성되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  16. 제14항에 있어서,
    상기 복수의 IC 칩은 3 이상의 IC 칩을 포함하고, 상기 구동 전류 공급원과 상기 IC 칩의 대응 관계가 소정 주기로 로테이션되어 절환되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  17. 제14항에 있어서,
    상기 디스플레이 패널은 상기 IC 칩으로부터 출력되는 구동 출력에 의해서 각각 구동되는 복수의 일렉트로루미네슨스 소자에 의해서 구성되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  18. 제1 및 제2 IC 칩을 포함하고, 이들 제1 및 제2 IC 칩의 구동 출력군을, 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 제1 및 제2 구동 라인군에 제공하는 디스플레이 패널 구동 회로로서,
    상기 제1 IC 칩의 구동 출력군에 속하는 제1 구동 출력과 제2 IC 칩의 구동 출력군에 속하는 제2 구동 출력을 입력으로 하고, 이들 제1 및 제2 구동 출력을 소정 주기로 절환하여 상기 제1 구동 라인군에 속하는 구동 라인 중 상기 제2 구동 라인군에 인접 배치되어 있는 구동 라인에 제공하는 스위칭 회로를 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  19. 제18항에 있어서,
    상기 스위칭 회로는 상기 제1 IC 칩 내에 형성되어 있는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  20. 제18항에 있어서,
    상기 제2 IC 칩은 상기 제2 구동 라인군을 구성하는 구동 라인에 대응하지 않는 더미의 구동 출력을 갖고, 이 더미의 구동 출력이 상기 제2 구동 출력으로서 상기 스위칭 회로에 입력되는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  21. 제18항에 있어서,
    상기 디스플레이 패널을 구성하는 복수의 화소 소자는 일렉트로루미네슨스 소자인 것을 특징으로 하는 디스플레이 패널 구동 회로.
  22. 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 전류를 제공하는 디스플레이 패널 구동 회로로서,
    기준 전류원이 되는 1개의 트랜지스터와, 상기 트랜지스터와 함께 전류 미러 회로를 구성하는 N개(N은 자연수)의 트랜지스터를 갖고, 상기 N+1개의 트랜지스터로부터 기준 전류원이 되는 트랜지스터를 주기적으로 선택하여 절환하는 스위칭 수단을 포함하고, 다른 N개의 트랜지스터로부터의 출력을 디스플레이 패널의 구동 출력으로서 도출하도록 한 것을 특징으로 하는 디스플레이 패널 구동 회로.
  23. 제22항에 있어서,
    상기 다른 N개의 트랜지스터로부터의 출력을 1개로 통합하여 상기 디스플레이 패널의 구동 출력으로서 도출하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  24. 제22항 또는 제23항에 있어서,
    상기 디스플레이 패널은 상기 구동 출력에 의해서 각각 구동되는 일렉트로루미네슨스 소자에 의해서 구성되어 있는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  25. 기준 전류를 각각 생성하는 복수의 기준 전류원과, 상기 복수의 기준 전류원에 미러하여 전류를 발생하고, 디스플레이 패널을 구성하는 복수의 화소 소자를 구동하기 위한 전류를 제공하는 복수의 구동 전류 발생 수단을 갖고, 상기 구동 전류 발생 수단은 복수의 IC 칩에 제공되고 상기 복수의 기준 전류원과 상기 복수의 IC 칩의 대응 관계를 소정 주기로 절환 제어하는 스위칭 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  26. 제25항에 있어서,
    상기 스위칭 수단은 상기 IC 칩의 수가 N개일 때, 듀티비 1/N의 펄스에 의해 상기 복수의 기준 전류원과 상기 복수의 IC 칩의 전기적 접속 상태를 절환하여 제어하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  27. 제25항 또는 제26항에 있어서,
    상기 디스플레이 패널은 상기 복수의 IC 칩으로부터 출력되는 구동 출력에 의해서 각각 구동되는 복수의 일렉트로루미네슨스 소자에 의해서 구성되어 있는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  28. 복수의 트랜지스터 중 적어도 1개는 전류 미러를 위한 기준 전류원과 직접 접속되는 바이어스 신호 공급용으로서 동작하고, 또한 다른 트랜지스터는 상기 바이어스 신호를 이용하여 화소에 제공해야 되는 구동 신호를 생성하기 위한 회로로서 동작하는 디스플레이 패널 구동 회로로서,
    상기 바이어스 신호 공급용으로서 동작하는 트랜지스터를 시분할로 순차적으로 절환하는 절환 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  29. 제28항에 있어서,
    상기 절환 수단은 상기 복수의 트랜지스터 각각에 대응하여 제공된 복수의 스위치를 포함하고,
    상기 복수의 스위치 중 적어도 1개를, 대응하는 트랜지스터가 상기 기준 전류원과 접속되어 전류 미러 회로의 미러원으로서 동작하고,
    또한 다른 모든 스위치를, 대응하는 트랜지스터와 접속되어 상기 구동 신호를 생성하기 위한 회로로서 동작하도록 절환 제어하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  30. 복수의 디지털 아날로그 변환부와, 상기 디지털 아날로그 변환부에 바이어스 신호를 제공하는 단일의 바이어스부를 포함하고, 상기 복수의 디지털 아날로그 변환부로부터 도출되는 복수의 출력 전류를 화소에 제공하여 디스플레이 패널을 구동하는 디스플레이 패널 구동 회로로서,
    상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 절환 수단을 포함하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
  31. 제30항에 있어서,
    상기 절환 수단은 상기 복수의 디지털 아날로그 변환부 각각에 대응하여 각각 제공된 복수의 스위치를 포함하고, 상기 복수의 스위치를 순차적으로 절환함으로써 상기 복수의 디지털 아날로그 변환부와 도출되는 상기 복수의 출력 전류의 대응 관계를 시분할로 절환하는 것을 특징으로 하는 디스플레이 패널 구동 회로.
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