KR100502268B1 - 플라즈마처리장치 및 방법 - Google Patents

Abstract

본 발명은 고속의 반도체회로를 대구경 웨이퍼로 높은 수율로 가공할 수 있는 플라즈마처리장치와 방법을 제공하는 것이다.

이를 위하여 본 발명에서는 피처리기판에 대항하는 전극표면 절연막의 두께를 부분적으로 바꾸고 절연막내에 전극을 설치하여 바이패스된 바이어스전류를 공급한다. 피처리기판에 인접하는 재료에 대향하는 전극표면 절연막내에 전극을 설치하고, 바이패스된 바이어스전류를 공급한다.

Description

플라즈마처리장치 및 방법{PLASMA PROCESSING APPARATUS AND METHOD}

본 발명은 플라즈마처리방법 및 장치에 관한 것으로, 특히 시료에 바이어스전압을 인가하는 데에 적합한 플라즈마장치 및 방법에 관한 것이다.

종래 이와 같은 플라즈마에칭기술에서는 일본국 특개평2-65131호 공보에 개시되어 있는 바와 같이 웨이퍼를 둘러싸는 위치에 전기도전성을 가지는 링을 설치함으로써 정전적 손상을 방지하는 것이 알려져 있었다.

또 일본국 특개평8-181107호 공보에 개시되어 있는 바와 같이 하부전극의 주변에 세라믹 등으로 이루어지는 주변 링을 설치하고 웨이퍼를 주변 링상에 설치하여 웨이퍼와 하부전극과의 사이에 공간을 둠으로써 정전용량을 가지게 하고, 플라즈마중에서 발생하는 직류전압을 상기 공간과 블로킹콘덴서(blocking capacitor) 와 웨이퍼로 분산시켜 웨이퍼에 대한 충전손상의 발생을 방지하는 것이 알려져 있었다.

상기 종래기술에서는 더욱 박막화하는 게이트 산화막의 정전적인 손상을 방지하기에는 충분치 않고, 또 다양한 막 종류 및 홈이나 구멍 등의 다양한 가공형상의 처리대상 모두에 대하여 낮은 손상성과 웨이퍼면내에서의 에칭특성, 즉 균일성, 에칭형상, 선택비, 에칭율을 포함하는 특성을 양립시키는 것이 곤란하였다.

즉, 반도체 집적회로는 고기능, 고속화를 위해 점점 미세화, 복잡화되고 있다. 고속 반도체 디바이스에서는 게이트 산화막이 매우 얇아지고, 그것에 따라 도 1에 나타내는 바와 같이 내전압이 낮아져 있으며, 하전입자를 사용하여 플라즈마처리를 행하는 드라이에칭 등에서는 양과 음의 하전입자의 정밀한 균형을 취하면서 처리를 진행하지 않으면 게이트 산화막 사이에 생긴 전위차에 의해 정전적인 손상이 발생한다.

이는 웨이퍼모재(실리콘)의 전위가 웨이퍼상의 플라즈마로부터 유입하는 전하량의 평균치에 지배되는 것에 대하여, 게이트 산화막상의 전위는 그 값 이상의 국부적인 플라즈마로부터의 전하의 유입량에 지배되므로, 웨이퍼 전면에 걸쳐 전하의 유입량의 약간의 차가 게이트 산화막 위와 게이트 산화막 아래, 즉 모재 실리콘을 가로지르는 전위차가 되어 나타나기 때문이다. 이 현상은 충전손상(charge-up damage)이라고도 부른다.

이것은 특히 웨이퍼바이어스를 인가한 경우, 웨이퍼면내 위치로부터 어스까지의 임피던스차이로 인가바이어스전압에 약간의 차이를 생기게 하여 하전입자의 인입량이 다름으로써 발생하는 일이 많다.

이 대책으로서, 종래는 웨이퍼 바깥 둘레부에 도전성의 링을 사용하여 충전손상을 방지하는 방법이 취해지고 있었으나, 이 방법은 바깥 둘레부의 플라즈마밀도를 국소적으로 바꾸는 방법에 의존하기 있기 때문에, 현재의 12인치 이상의 대구경 웨이퍼의 처리에 있어서는 플라즈마밀도의 균형을 취할 수 있는 범위가 좁고, 특히 대구경 웨이퍼의 점점 박막화하는 게이트 산화막에 대해서는 충분히 손상을 억제할 수 없다.

또 상기 디바이스를 대구경의 웨이퍼를 사용하여 제작하는 경우, 웨이퍼면내에서 형상에 대하여 에칭의 균일성을 얻기 위해서는 부식재(etchant)밀도를 면내에서 균일하게 유지할 필요가 있고, 특히 대구경 웨이퍼에서는 웨이퍼 바깥 둘레부에서 과잉이 되는 부식재를 억제하기 위하여 웨이퍼 주변부에 부식재를 소모하는 링을 설치하여 바이어스를 인가함으로써 부식재를 소모시켜 면내의 균일성을 유지하도록 하고 있었다.

그러나 웨이퍼 주변에 설치한 링에 흐르는 바이어스전류는 웨이퍼의 바깥 둘레부의 임피던스도 변화시키기 때문에 웨이퍼에 대한 유입 전하량의 균형이 변화되어 충전손상특성에 악영향을 미친다.

Barnes 등의 미국특허 제5,535,507호는 워크피스와 전극 사이의 정전인력에 의해 워크피스를 지지하는 정전척장치를 설치하고, 워크피스의 에칭 불균일을 보상하는 것을 개시하고 있다. 그러나 본 발명에서 의도하는 워크피스의 충전손상보상법에는 언급하고 있지 않다.

또 일본국 특개평8-316212호 공보는 웨이퍼 탑재부의 전극면을 전기적으로 절연된 복수의 영역으로 분할하고, 그 각각의 영역의 임피던스를 제어하도록 각각의 영역에 임피던스 정합용 소자를 접속하거나 또는 웨이퍼 탑재부의 전극면에 오목부를 설치하여 전극 중앙부와 바깥 둘레부에서 웨이퍼와 전극 사이의 임피던스가 다르게 구성하여, 웨이퍼에 입사하는 이온의 에너지를 웨이퍼면내에서 균일하게 하여 플라즈마처리를 균일하게 하는 것을 개시하고 있다. 그러나 본 발명에서 의도하는 워크피스의 정전손상보상법에는 언급하고 있지 않다.

본 발명의 목적은 충전에 의한 손상에 민감하고 미세한 구조를 가지는 고속 반도체 디바이스를 대구경의 웨이퍼를 사용하여 높은 수율로 가공할 수 있는 플라즈마처리장치 및 처리방법을 제공하는 데 있다.

본 발명자는 종래와 다른 방법으로 게이트 산화막의 박막화 및 처리웨이퍼의 대구경화에 대하여 에칭의 균일성이 높고, 또한 웨이퍼에 만들어지는 디바이스의 손상을 적게 할 수 있는 에칭장치 및 방법을 발명하였다.

본 발명의 일 실시형태에 따르면, 플라즈마처리장치에 있어서, 웨이퍼를 둘러싸는 위치에 설치하는 링에 분배되는 바이어스전류를 조정하는 가변임피던스수단을 설치하고, 또한 처리웨이퍼 뒷면에 대향하여 얹어 놓는 전극 표면의 절연재의 일부를 다른 부분보다 두껍게 하고, 그 절연재 내부에 내부전극을 설치한다. 그 내부전극에는 바이패스된 바이어스전류를 급전하고, 그 바이어스전류를 조정하는 가변임피던스수단을 설치한다. 그리고 플라즈마 에칭공정조건 등의 공정조건에 따라 웨이퍼면내의 에칭특성이 균일해지도록 웨이퍼 바깥 둘레부에 설치한 링으로 분배되는 바이어스전류를 조정하고, 다음에 정전적 손상이 최소가 되도록 웨이퍼면내에 위치가 부여된 내부전극에 흐르는 바이어스전류를 조정한다.

본 발명의 다른 실시형태에 따르면, 피처리기판과 이 피처리기판의 주된 이면에 인접하는 재료에 바이어스전력을 인가 가능한 플라즈마처리장치를 사용하는 플라즈마처리방법으로서, 플라즈마피처리기판을 얹어 놓는 전극을 설치하는 단계와; 플라즈마로부터 피처리기판(웨이퍼)에 입사하는 전자가 면내에서 균일해지도록 상기 전극의 장소에 따라 바이어스전력의 급전임피던스를 바꾸는 것을 포함하는 방법이 제공된다.

본 발명의 또 다른 실시형태에 따르면, 반도체장치를 제조하기 위한 플라즈마처리장치에 있어서의 플라즈마처리방법은, 피처리기판과 이 피처리기판에 인접하는 재료에 바이어스전력을 인가하는 단계와; 상기 피처리기판에 인접하는 재료에 대한 상기 바이어스전력의 급전임피던스를 조정하는 단계와; 상기 피처리기판내의 복수의 위치에 대한 상기 바이어스전력의 급전임피던스를 기판내에 입사하는 플라즈마로부터의 전자가 면내에서 균일해지도록 조정하는 것을 포함한다.

이하, 첨부도면에 의해 본 발명의 실시예를 설명한다. 먼저, 도 2에 본 발명의 제 1 실시예를 나타낸다.

도 2는 마이크로파 드라이에칭장치이다. 여기서 1은 진공처리실이고, 2는 진공처리실(1)에 기밀하게 설치되어 진공처리실(1)내에 마이크로파를 도입하는 석영창이고, 3은 석영창(2)에 대향하여 진공처리실(1)내에 배치되어 반도체 집적회로를 가지는 웨이퍼(8)를 배치하는 전극이고, 4는 전극(3)에 바이어스전압을 생기게 하기 위한 고주파 전원이고, 5는 석영창(2)에 연결되어 마이크로파를 진공처리실 (1)로 유도하기 위한 도파관이고, 6은 진공처리실(1)내에 자장을 형성하는 솔레노이드코일이다. 7은 가스도입구이고, 에칭레시피에 따라 혼합한 가스를 진공처리실 (1)에 도입한다. 9는 과잉의 부식재를 소모시키기 위해 설치된 실리콘제의 링이고, 또한 그 바깥 둘레에는 알루미나제의 링(10)이 설치되어 있다.

본 장치를 사용하여 실리콘 산화막에 에칭에 의해 패턴을 형성하는 경우, 실리콘 링(9)의 외경이 웨이퍼지름의 1.4배일 때에는 실리콘 산화막과 밑바탕 실리콘과의 선택비의 웨이퍼면내 분포는 도 3에 나타내는 바와 같이 웨이퍼의 주변부에서 선택비가 높아지는 분포가 된다. 이것은 웨이퍼 주변부에서 실리콘의 부식재인 불소가 웨이퍼 중심부와 비교하여 적은 것에 의한 것으로, 이 경우 실리콘 링(9)의 외경을 웨이퍼지름의 1.2배 정도로 함으로써, 플루오르(불소)의 면내 분포를 균일하게 할 수 있어 도 4에 나타내는 바와 같이 선택비의 분포를 균일화할 수 있었다.

그러나 이때 게이트 산화막의 충전손상에 의한 파괴시험을 행하면 실리콘 링의 지름이 웨이퍼지름의 1.4배일 때에는 도 6의 내압 히스토그램에 나타내는 바와 같이 충전손상을 입어 열화된 것은 볼 수 없었던 것에 대하여, 실리콘 링(9)의 외경이 웨이퍼지름의 1.2배인 경우는 도 5의 내압 히스토그램에 나타내는 바와 같이 20% 정도가 충전손상을 입어 열화되어 있었다.

이는 실리콘 링의 지름이 작아짐에 따라 실리콘 링으로부터 플라즈마에 흐르는 바이어스전류가 작아져 웨이퍼의 주변부의 바이어스전류와의 간섭이 적어져 웨이퍼 주변부의 바이어스전류가 흐르기 쉬워짐으로써 면내에 유입전하량의 차이가 생긴 것에 의한다.

따라서 도 7에 나타내는 웨이퍼를 얹어놓는 전극(22)과 실리콘 링(27)으로 이루어지는 본 발명에 따르는 장치(3)를 도 2의 장치에 조립하고, 본 발명에 따르는 방법을 사용하여 상기 과제의 해결을 시도하였다.

웨이퍼(21)가 설치된 전극(22)은 모재가 알루미늄이고, 그 표면에 알루미나막(22A)이 용사(溶射)에 의해 코팅되어 있다. 이 알루미나막의 코팅 두께는 전극지름의 2/3로부터 가장 바깥 둘레까지의 링형상의 부분이 안 둘레부와 비교하여 3배로 되어 있다. 또 이 링형상 부분의 표면으로부터 1/3 깊이위치에는 텅스텐재료의 전극(23)이 절연막(23A)중에 매립되어 있고, 전극모재와 절연된 급전선(24)이 접속되어 있다. 이 급전선(24)은 가변용량콘덴서(25)를 거쳐 전극모재와 함께 바이어스전원회로(26)에 접속되어 있다. 가변용량 콘덴서(25)는 단락 또는 개방으로 할 수 있어 무한대 내지 0 까지의 범위에서 용량을 변화시킬 수 있다.

또 실리콘 링(27)은 그 외경은 웨이퍼지름의 1.5배로 전극(22)상에 설치되어 있다. 실리콘 링(27)이 설치된 부분의 알루미나막(22B)은 전극 중심부의 알루미나막 두께의 2배이고, 절연막중에 텅스텐재료로 이루어지는 전극(28)이 매립되어 있으며, 급전선(29), 가변용량 콘덴서(30)를 거쳐 전극모재와 접속되어 있다.

이 본 발명의 장치를 상기한 실리콘 산화막의 에칭에 적용하였다. 먼저 실리콘 링(27)에 접속된 가변용량 콘덴서(30)의 값을 10000 pF, 텅스텐전극(23)에 접속된 가변용량 콘덴서(25)의 값을 1500 pF로 설정하여 에칭을 행한 바, 선택비의 웨이퍼면내 분포는 상기와 마찬가지로 웨이퍼의 주변부에서 높아지는 분포로 되었다. 따라서 실리콘 링에 접속된 가변용량 콘덴서(30)의 값만을 7300 pF로 한 바, 웨이퍼면내의 분포를 균일화할 수 있었다. 그러나 이 설정조건으로 충전손상에 의한 파괴를 조사하면 빈도 18%로 파괴를 볼 수 있었다. 따라서 텅스텐전극에 접속된 가변용량 콘덴서(25)의 값을 850 pF로 하고, 다시 시험을 행한 바, 선택비는 웨이퍼면내에서 균일하고, 충전손상에 의한 파괴빈도 역시 0%로 저감하였다. 이는 텅스텐전극에 접속된 가변용량 콘덴서(25)의 값을 작게 함으로써 실리콘 링(27)의 바이어스전류가 감소된 것에 의한 웨이퍼 주변부로부터의 바이어스전류의 흐름 용이성을 상쇄시킨 효과에 의한다.

또한 본 발명을 실리콘 산화막상에 형성된 패턴이 다른 시료의 에칭에 적용하였다. 이 때는 실리콘 링(27)에 접속된 가변용량 콘덴서(30)의 값을 1000 pF로 하고, 텅스텐전극(23)에 접속된 가변용량 콘덴서(25)의 값을 1300 pF로 함으로써 선택비의 웨이퍼면내 분포가 균일하고 또한 충전손상이 발생하지 않는 에칭을 행할 수 있었다.

다음에 도 8을 참조하여 고밀도 플라즈마에칭장치(플라즈마처리장치)를 사용하는 다른 실시예를 설명한다. 31은 도입창이고, 그 위에는 코일(33)이 설치되어 있으며, 코일(33)에 고주파 전원(32)으로부터 전력을 공급함으로써 도입창(31)과 웨이퍼설치전극(34) 사이에 플라즈마를 발생시킨다. 또한 이 경우 웨이퍼면내의 처리속도를 균일하게 하기 위한 코일(33)은 설치간격을 불균일하게 하고 있어 도 8에 나타내는 바와 같이 플라즈마의 주된 발생위치는 도너츠형상으로 분포되어 있다.

웨이퍼설치전극(34)에 접속된 바이어스전원(35)에 의해 전압을 인가함으로써 플라즈마로부터의 이온을 가속하여 웨이퍼(37)에 조사함으로써 에칭가공을 행한다. 또한 어스(36)는 플라즈마전위를 고정하여 바이어스를 인가할 수 있도록 작용한다.

이 에칭장치를 사용하여 소망의 가공형상이 얻어지도록 공정조건을 조정하여에칭을 행한 다음에 게이트 산화막의 특성을 측정한 바, 도 9에 나타내는 바와 같이 칩불량의 발생을 볼 수 있었다.

이것은 웨이퍼면내의 플라즈마 주발생위치에 대향하는 장소에서 바이어스의 임피던스가 낮아짐으로써 면내 바이어스에 의해 생기는 전위에 차이가 생긴 것에 의한 것이다. 이 경우 본 발명에 의한 도 10에 나타내는 바와 같이 전극(41)을 매립한 알루미나의 두께가 다른 것과 비교하여 두꺼운 부분을 플라즈마 주발생위치에 대응하는 위치에 설치하고, 가변콘덴서(43)의 용량을 조정함으로써 동일한 공정조건하에서 에칭을 행한 결과, 충전손상에 의한 칩의 불량율을 0%로 억제할 수 있었다.

여기서 42는 급전선을, 44, 45는 공진코일, 46은 바이어스용 고주파 전원, 47은 가변 직류전원을 나타낸다.

본 발명에 의하면, 충전에 의한 손상에 민감하고 미세한 구조를 가지는 고속 디바이스를 대구경의 웨이퍼를 사용하여 높은 수율로 가공할 수 있다.

도 1은 게이트 산화막의 두께와 내전압의 관계를 나타내는 도,

도 2는 본 발명의 일 실시예가 되는 드라이에칭장치의 종단면도,

도 3은 실리콘링(9)의 바깥 지름이 웨이퍼지름의 1.4배일 때의 실리콘 산화막과 밑바탕 실리콘과의 선택비의 웨이퍼면내 분포를 나타내는 도,

도 4는 실리콘링(9)의 바깥 지름을 웨이퍼지름의 1.2배 정도로 하였을 때의 실리콘 산화막과 밑바탕 실리콘과의 선택비의 웨이퍼면내 분포를 나타내는 도,

도 5는 실리콘 지름이 웨이퍼지름의 1.2배인 경우의 내압 히스토그램,

도 6은 실리콘링(9)의 바깥 지름이 웨이퍼지름의 1.4배인 경우의 내압 히스토그램,

도 7은 웨이퍼설치전극과 실리콘링으로 이루어지는 본 발명의 실시예의 종단면도,

도 8은 본 발명의 다른 실시예에 의한 드라이에칭장치의 단면도,

도 9는 도 8의 장치에 있어서 종래의 웨이퍼 설치전극조립체를 사용하였을 때의 칩손상발생을 예시하는 웨이퍼도,

도 10은 도 8의 장치에 사용하는 본 발명의 다른 실시예에 의한 웨이퍼 설치전극조립체의 모식도이다.

※도면의 주요부분에 대한 부호의 설명

1 : 진공처리실 2 : 석영창

3 : 전극 4 : 고주파 전원

6 : 솔레노이드코일 7 : 가스도입구

8 : 웨이퍼 9 : 실리콘제 링

10 : 알루미나제의 링

Claims (17)

1. 삭제
2. 플라즈마의 생성과는 독립해서 피처리기판에 바이어스전압을 인가하여 반도체장치를 제조하기 위한 플라즈마처리장치를 사용해 상기 피처리기판에 형성된 실리콘 산화막을 에칭처리하는 플라즈마처리방법에 있어서,

   상기 피처리기판과 상기 피처리기판을 둘러싸고 인접하는 실리콘링(27)에 바이어스전력을 인가하는 단계와;

   상기 피처리기판에 인접하는 실리콘링에 대한 상기 바이어스전력의 급전임피던스를 조정하는 단계와;

   상기 피처리기판 내의 복수의 위치에 대한 상기 바이어스전력의 급전임피던스를 기판내에 입사하는 플라즈마로부터의 전자가 기판의 면내에서 균일해지도록 조정하는 단계를 포함하는 플라즈마처리방법.
3. 삭제
4. 반도체장치를 제조하기 위한 실리콘 산화막을 에칭처리하는 플라즈마처리장치에 있어서,

   플라즈마의 생성과는 독립해서 피처리기판과 상기 피처리기판을 둘러싸고 인접하는 실리콘링에 바이어스전력을 인가하는 수단;

   상기 피처리기판에 인접하는 실리콘링에 대한 상기 바이어스전력의 급전임피던스를 조정하는 수단; 및

   상기 피처리기판 내의 복수의 위치에 대한 상기 바이어스전력의 급전임피던스를 기판내에 입사하는 플라즈마로부터의 전자가 기판의 면내에서 균일해지도록 조정하는 수단을 가지는 것을 특징으로 하는 플라즈마처리장치.
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 처리실과, 상기 처리실에 고주파를 인가하는 수단과, 처리용 가스공급수단과, 처리실내에 놓여지고 피처리기판을 얹어 놓는 전극을 구성하는 전극 서브시스템을 가지는 플라즈마처리장치로서,

    상기 전극 서브시스템은,

    피처리기판과 이 기판에 인접하는 재료에 바이어스전력을 인가하는 수단(26)과; 상기 피처리기판내의 다른 위치에 대한 상기 바이어스전력의 급전임피던스를 기판내에 입사하는 플라즈마로부터의 전자가 상기 기판면내에서 균일해지도록 차별화하여 조정하는 제 1 조정수단(23, 24, 25); 및 상기 피처리기판에 인접하는 재료에 대한 상기 바이어스전력의 급전임피던스를 조정하는 제 2 조정수단(28, 29, 30)을 포함하고,

    상기 제 1 조정수단은, 피처리기판을 얹어 놓는 상기 전극과 상기 피처리기판과의 사이에 설치되어 복수의 두께 또는 재료로 이루어지는 절연층과, 바이어스전력의 제 1 급전선(24)과, 이 절연층의 적어도 1층중에 설치되고 또한 상기 전극과 절연된 바이어스전력의 제 1 급전선에 접속된 도전성재료(23)를 포함하고, 상기 제 2 조정수단은 피처리기판을 얹어 놓는 상기 전극과 상기 피처리기판에 인접하는 재료와의 사이에 설치되며 복수의 두께 또는 재료로 이루어지는 절연층과, 바이어스전력의 제 2 급전선(29)과, 이 절연층의 적어도 1층중에 설치되고, 또한 상기 전극과 절연된 상기 제 2 급전선에 접속된 도전성 재료(28)를 포함하는 것을 특징으로 하는 플라즈마처리장치.
11. 삭제
12. 플라즈마를 사용하여 시료를 처리하는 플라즈마처리방법에 있어서,

    상기 시료를 처리실내의 시료대에 배치하는 단계와;

    상기 처리실내에 플라즈마를 생성하는 단계와;

    상기 시료를 배치한 상기 시료대 및 상기 시료 이면내에서 상기 시료대와는 전기적으로 절연되어 설치된 전극에 바이어스전력을 인가하는 단계와;

    상기 플라즈마로부터 상기 시료에 대한 전자의 입사를 상기 시료의 면내에서 균일하게 하기 위하여 상기 시료대와 상기 전극에 있어서 바이어스전력의 급전임피던스를 바꾸는 단계를 포함하는 플라즈마처리방법.
13. 반도체장치를 제조하기 위한 플라즈마처리방법에 있어서,

    기판을 처리실내의 시료대에 배치하는 단계와;

    상기 처리실내에 플라즈마를 생성하는 단계와;

    상기 기판을 배치한 상기 시료대와 상기 기판 이면내에서 상기 시료대와는 전기적으로 절연되어 설치된 전극과 상기 기판에 인접하는 기판 인접부재에 바이어스전력을 인가하는 단계와;

    상기 플라즈마로부터 상기 기판에 대한 전자의 입사를 상기 기판의 면내에서 균일하게 하기 위하여 상기 시료대와 상기 전극과 상기 기판 인접부재에 있어서 바이어스전력의 급전임피던스를 바꾸는 단계를 포함하는 플라즈마처리방법.
14. 제 13항에 있어서,

    상기 기판은 반도체웨이퍼이며, 상기 기판 인접부재는 상기 반도체 웨이퍼를 둘러싸는 도전성 링인 것을 특징으로 하는 플라즈마처리방법.
15. 플라즈마를 사용하여 시료를 처리하는 플라즈마처리장치에 있어서,

    내부에 플라즈마가 생성되는 처리실과,

    상기 처리실내에서 시료를 배치하는 시료대와,

    상기 시료를 배치한 상기 시료대에 설치되어 상기 시료 이면내에서 상기 시료대와는 전기적으로 절연되어 설치된 전극과,

    상기 시료를 배치한 상기 시료대 및 상기 전극에 바이어스전력을 인가하는 수단과,

    상기 플라즈마로부터 상기 시료에 대한 전자의 입사를 상기 시료의 면내에서 균일하게 하기 위하여 상기 시료대와 상기 전극에 있어서 바이어스전력의 급전임피던스를 조정하는 수단을 가지는 것을 특징으로 하는 플라즈마처리장치.
16. 반도체장치를 제조하기 위한 플라즈마처리장치에 있어서,

    내부에 플라즈마가 생성되는 처리실과,

    상기 처리실내에서 기판을 배치하는 시료대와,

    상기 기판을 배치한 상기 시료대에 설치되어 상기 시료 이면내에서 상기 시료대와는 전기적으로 절연되어 설치된 전극과,

    상기 시료대에 설치되어 상기 기판에 인접하는 기판 인접부재와,

    상기 기판을 배치한 상기 시료대와 상기 전극과 상기 기판 인접부재에 바이어스전력을 인가하는 수단과,

    플라즈마로부터 상기 기판으로의 전자의 입사를 상기 시료의 면내에서 균일하게 하기 위해 상기 시료대에 대하여 상기 전극으로의 바이어스전력의 급전임피던스를 조정하는 제 1 조정수단 및 상기 시료대에 대하여 상기 기판 인접부재로의 바이어스전력의 급전임피던스를 조정하는 제 2 조정수단을 가지는 것을 특징으로 하는 플라즈마처리장치.
17. 제 16항에 있어서,

    상기 기판은 반도체웨이퍼이고, 상기 기판 인접부재는 상기 반도체 웨이퍼를 둘러싸는 도전성 링인 것을 특징으로 하는 플라즈마처리장치.