KR100487637B1 - A digital delay line - Google Patents
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Abstract
본 발명은 디지털 지연 라인에 관한 것으로서, 하나의 게이트로 이루어진 단위 지연 소자(unit delay element)가 복수개 직렬로 연결된 지연부와, 제어신호의 입력에 따라 복수의 단위 지연 소자 중 어느 하나의 단위 지연 소자에 클록신호를 제공하는 클록제공부를 구비하며, 출력단으로부터 짝수번째 단위 지연 소자에 제공되는 클록신호(clk)와 홀수번째 단위 지연 소자에 제공되는 클록신호(clkb)는 180°의 위상차를 갖는 것을 특징으로 한다. 이러한 본 발명에 의하면 지연 록킹 루프의 지터 특성을 개선시키는 것이 가능하다. 또한 디지털 지연 라인의 설계시 소요되는 면적을 기존에 비해 대략 1/2로 줄일 수 있는 이점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital delay line, comprising: a delay unit in which a plurality of unit delay elements consisting of one gate are connected in series, and a unit delay element of any one of a plurality of unit delay elements according to input of a control signal. And a clock providing unit for providing a clock signal to the clock signal, wherein the clock signal clk provided from the output terminal to the even-numbered unit delay element and the clock signal clkb provided to the odd-numbered unit delay element have a phase difference of 180 °. It is done. According to the present invention, it is possible to improve the jitter characteristic of the delay locking loop. In addition, there is an advantage that the area required for the design of the digital delay line can be reduced to about 1/2 compared to the conventional.
Description
본 발명은 디지털 지연 라인과 이를 이용하는 지연 록킹 루프에 관한 것으로서, 특히 디지털 지연 라인을 구성하는 단위 지연 소자의 구성을 단순하게 하고, 단위 지연 소자에서의 단위 지연을 줄이기 위한 디지털 지연 라인과 이를 이용하는 지연 록킹 루프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital delay line and a delay locking loop using the same. In particular, the present invention relates to a digital delay line for simplifying the configuration of a unit delay element constituting a digital delay line and to reducing unit delay in the unit delay element. It is about a locking loop.
메모리 설계에서 고속 데이터 전송을 저해하는 클록 스큐(clock skew) 성분 중 칩 내부의 클록 버퍼를 통과하는데 소요되는 시간은 디램의 중요 타이밍 파라미터를 결정하는데 중요하다. 외부 클록은 CMOS 레벨로 입력되는 것이 아니므로 이를 클록 버퍼를 통해 받아들여야 하며, 여러 내부 회로들에 클록 신호를 공급하기 위해 구동능력이 큰 클록 드라이버 회로를 통해야 한다. 따라서 내부 클록 신호는 외부 클록에 비해 지연이 추가되며 내부의 각종 회로는 이러한 내부 클록의 제어를 받게 되어 외부 클록과 항상 일정한 지연을 갖게 된다. 이에 따라 외부 클록 입력 후 데이터 출력까지 소요 시간인 클록 엑세스 타임은 지연 성분만큼 증가하여 시스템 설계에 부담이 되며 이로 인해 디램의 고속 동작이 불가능하게 된다. 이러한 지연 성분을 제거함으로써 메모리의 고속화를 이루기 위한 회로가 위상 록킹 루프(phase locked loop : PLL)와 지연 록킹 루프(delay locked loop : DLL)이다. DLL은 PLL의 전압 제어 발진기(voltage controlled oscillator : VCO) 대신에 전압 제어 지연라인(voltage controlled delay line : VCDL)을 사용한다는 점에서 PLL과 구별된다. Of the clock skew components that impede high-speed data transfer in memory designs, the time it takes to pass the clock buffer inside the chip is critical to determining the critical timing parameters of the DRAM. Since the external clock is not input at the CMOS level, it must be accepted through the clock buffer and through a large drive driver circuit to supply the clock signal to several internal circuits. Therefore, the internal clock signal adds a delay compared to the external clock, and various internal circuits are controlled by the internal clock, so that there is always a constant delay with the external clock. As a result, the clock access time, which is the time required from the external clock input to the data output, is increased by the delay component, which burdens the system design, which makes the high speed operation of the DRAM impossible. By eliminating these delay components, circuits for speeding up memory are phase locked loops (PLLs) and delay locked loops (DLLs). The DLL is distinguished from the PLL in that it uses a voltage controlled delay line (VCDL) instead of the voltage controlled oscillator (VCO) of the PLL.
도 1은 종래의 디지털 지연 라인의 회로도이다. 도 1에 도시되어 있는 바와 같이 종래의 디지털 지연 라인은 클록신호(clk)를 소정 시간 지연시키는 지연부(103)와, 이 지연부(103)의 소정 위치의 단위 지연 소자에 선택적으로 클록신호를 제공하는 클록 제공부(105)로 이루어져 있다. 도 1에서 clk는 클록 버퍼로부터 제공되는 클록신호를, clkout는 디지털 지연 라인을 통해 지연되어 출력되는 클록신호를 각각 가리킨다. 1 is a circuit diagram of a conventional digital delay line. As shown in FIG. 1, a conventional digital delay line includes a delay unit 103 for delaying a clock signal clk by a predetermined time, and a clock signal selectively provided to a unit delay element at a predetermined position of the delay unit 103. It consists of a clock providing unit 105 to provide. In FIG. 1, clk denotes a clock signal provided from a clock buffer and clkout denotes a clock signal that is delayed and output through a digital delay line.
종래 디지털 지연 라인에서의 지연부(103)는 도 1에 도시되어 있는 바와 같이, NAND 게이트(이하, "지연부 NAND 게이트"라고 함)와 인버터 게이트가 교대로 연결된 구조를 가지고 있다. 1개의 지연부 NAND 게이트와 1개의 인버터가 하나의 단위 지연 소자(unit delay element : 101)를 이룬다. 인버터의 출력은 다음 단의 지연부 NAND 게이트의 입력신호로 제공된다. 클록 제공부(105)는 지연부(101)를 이루는 단위 지연 소자와 같은 수(도 1에서는 100개)의 NAND 게이트(이하, "클록제공부 NAND 게이트"라고 함)로 이루어진다. 각각의 클록제공부 NAND 게이트에는 클록신호(clk)가 입력신호로서 제공된다. 또한 다른 입력신호로서 클록제공부 NAND 게이트를 선택적으로 인에이블시키는 제어신호(sel1, sel2, … sel100)가 해당 클록제공부 NAND 게이트의 입력단에 제공된다. As shown in FIG. 1, the delay unit 103 in the conventional digital delay line has a structure in which a NAND gate (hereinafter, referred to as a "delay unit NAND gate") and an inverter gate are alternately connected. One delay unit NAND gate and one inverter form one unit delay element 101. The output of the inverter is provided as an input signal of the delay NAND gate of the next stage. The clock provider 105 is composed of the same number of unit delay elements (100 in FIG. 1) of NAND gates (hereinafter referred to as "clock provider NAND gates") constituting the delay unit 101. A clock signal clk is provided as an input signal to each clock provider NAND gate. As another input signal, control signals sel1, sel2, ... sel100 for selectively enabling the clock provider NAND gate are provided to the input terminal of the clock provider NAND gate.
도 2는 도 1에 도시된 종래 디지털 지연 라인의 동작을 설명하는 신호 파형도이다. 도 2에서 선택신호(sel1)를 하이 레벨로 하면 클록신호(clk)는 1개의 NAND 게이트와 1개의 단위 지연 소자를 거쳐 클록신호(clkout)로 출력된다. 선택신호(sel2)를 하이 레벨로 하면 클록신호(clk)는 1개의 NAND 게이트와 2개의 단위 지연 소자를 거쳐 클록신호(clkout)로 출력된다. 선택신호(sel1)를 하이 레벨로 하는 경우와 선택신호(sel2)를 하이 레벨로 하는 경우는 클록신호(clk)가 경유하는 단위 지연 소자의 개수에 있어 차이가 난다. 하나의 단위 지연 소자를 경유하는데 소요되는 시간을 단위 지연(unit delay : UD)이라고 한다. FIG. 2 is a signal waveform diagram illustrating the operation of the conventional digital delay line shown in FIG. 1. When the select signal sel1 is set at high level in FIG. 2, the clock signal clk is output as the clock signal clkout through one NAND gate and one unit delay element. When the select signal sel2 is set at the high level, the clock signal clk is output as the clock signal clkout through one NAND gate and two unit delay elements. When the selection signal sel1 is set to the high level and the selection signal sel2 is set to the high level, there is a difference in the number of unit delay elements via the clock signal clk. The time taken to pass through one unit delay element is called unit delay (UD).
전술한 바와 같이 종래의 디지털 지연 라인에서는 단위 지연 소자가 1개의 NAND 게이트와 1개의 인버터 게이트라는 2개의 게이트로 이루어지므로, 이러한 단위 지연 소자를 이용하는 지연 록킹 루프는 지터 특성이 그만큼 열화 되게 된다. 또한 종래의 단위 지연 소자를 디지털 지연 라인을 설계할 때 소요 면적이 커지는 문제점이 있다. As described above, in the conventional digital delay line, since the unit delay element is composed of two gates, one NAND gate and one inverter gate, the delay locking loop using the unit delay element is degraded by the jitter characteristic. In addition, there is a problem in that the area required when designing a digital delay line of the conventional unit delay device.
따라서 본 발명은 지연 록킹 루프의 지터 특성을 더욱 개선시키는 것이 가능한 새로운 구조의 단위 지연 소자를 제공하는 것을 일 목적으로 한다. Accordingly, an object of the present invention is to provide a unit delay element having a new structure capable of further improving the jitter characteristic of a delay locking loop.
또한 본 발명은 디지털 지연 라인의 설계시 단위 지연 소자가 차지하는 면적을 줄이는 것이 가능한 새로운 단위 지연 소자를 제공하는 것을 다른 목적으로 한다. Another object of the present invention is to provide a new unit delay element capable of reducing the area occupied by the unit delay element when designing a digital delay line.
전술한 바와 같은 목적을 구현하기 위한 본 발명은 디지털 지연 라인에 있어서, 제1 클록신호와 제1 제어신호를 두 입력으로 하는 제1 NAND 게이트와. 상기 제1 NAND 게이트의 출력신호와 하이 레벨의 신호를 두 입력으로 하는 제2 NAND 게이트와, 제2 제어신호를 입력으로 하는 제1 인버터와, 상기 제1 클록신호와 180°의 위상차를 갖는 제2 클록신호와 상기 제1 인버터의 출력신호를 두 입력으로 하는 제1 NOR 게이트와, 상기 제2 NAND 게이트의 출력신호와 상기 제1 NOR 게이트의 출력신호를 두 입력으로 하는 제2 NOR 게이트를 포함하는 것을 일 특징으로 한다.According to an aspect of the present invention, there is provided a digital delay line comprising: a first NAND gate having two inputs of a first clock signal and a first control signal; A second NAND gate having two inputs of an output signal of the first NAND gate and a high level signal, a first inverter having a second control signal, and a phase difference of 180 ° from the first clock signal. A first NOR gate having two inputs, a second clock signal and an output signal of the first inverter, and a second NOR gate having two inputs of an output signal of the second NAND gate and an output signal of the first NOR gate. It is characterized by doing.
바람직하게는 제1 클록신호와 제3 제어신호를 두 입력으로 하는 제3 NAND 게이트와, 상기 제3 NAND 게이트의 출력신호와 상기 제2 NOR 게이트의 출력신호를 두 입력으로 하는 제4 NAND 게이트를 더 포함한다. 또한 제4 제어신호를 입력으로 하는 제2 인버터와, 상기 제2 클록신호와 상기 제2 인버터의 출력신호를 두 입력으로 하는 제3 NOR 게이트와, 상기 제4 NAND 게이트의 출력신호와 상기 제3 NOR 게이트의 출력신호를 두 입력으로 하는 제4 NOR 게이트를 더 포함한다. Preferably, a third NAND gate having two inputs of a first clock signal and a third control signal, and a fourth NAND gate having two inputs of an output signal of the third NAND gate and an output signal of the second NOR gate. It includes more. A second inverter having a fourth control signal as an input, a third NOR gate having two inputs of the second clock signal and an output signal of the second inverter, an output signal of the fourth NAND gate, and the third input signal; And a fourth NOR gate having two input signals of the NOR gate.
바람직하게는, 상기 제1 클록신호의 상승 에지와 상기 제2 클록신호의 하강 에지는 시점이 동일하다. 또한 상기 제1 클록신호와 상기 제2 클록신호는 듀티가 모두 50％이다. 또한 상기 제2 NAND 게이트와 상기 제2 NOR 게이트는 지연시간이 실질적으로 동일하다. 또한 상기 제1 NAND 게이트와 상기 제1 NOR 게이트는 지연시간이 실질적으로 동일하다.Preferably, the rising edge of the first clock signal and the falling edge of the second clock signal have the same time point. In addition, both the first clock signal and the second clock signal have a duty of 50%. The second NAND gate and the second NOR gate have substantially the same delay time. Also, the first NAND gate and the first NOR gate have substantially the same delay time.
또한 본 발명에 의한 디지털 지연 라인은 제1 제어신호를 입력으로 하는 제1 인버터와, 제1 클록신호와 상기 제1 인버터의 출력신호를 두 입력으로 하는 제1 NOR 게이트와, 상기 제1 NOR 게이트의 출력신호와 로우 레벨의 신호를 두 입력으로 하는 제2 NOR 게이트와, 상기 제1 클록신호와 180°의 위상차를 갖는 제2 클록신호와 제2 제어신호를 두 입력으로 하는 제1 NAND 게이트와, 상기 제1 NAND 게이트의 출력신호와 상기 제2 NOR 게이트의 출력신호를 두 입력으로 하는 제2 NAND 게이트를 포함하는 것을 다른 특징으로 한다.In addition, the digital delay line according to the present invention includes a first inverter having a first control signal as an input, a first NOR gate having two inputs of a first clock signal and an output signal of the first inverter, and the first NOR gate. A second NOR gate having two output signals and a low level signal; a first NAND gate having two inputs; a second clock signal and a second control signal having a phase difference of 180 ° from the first clock signal; And a second NAND gate having two inputs, an output signal of the first NAND gate and an output signal of the second NOR gate.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; Like reference numerals in the drawings indicate the same or similar components or signals.
도 3은 본 발명의 일 실시예에 의한 디지털 지연 라인의 회로도이다. 도 3에 도시되어 있는 바와 같이, 본 발명의 디지털 지연 라인은 하나의 NAND 게이트 또는 하나의 NOR 게이트가 단위 지연 소자를 구성한다. 단위 지연 소자를 구성하는 NAND 게이트와 NOR 게이트는 교대로 반복되면서 지연 라인을 형성한다. clk와 clkb는 위상차가 180°의 관계에 있는 클록신호이며, sel1 내지 sel200는 디지털 지연 라인(300)에 의한 클록신호(clk, clkb)의 지연 정도를 제어하는 신호이다. 본 실시예는 200개의 단위 지연 소자를 구비하고 있는 경우이다. 3 is a circuit diagram of a digital delay line according to an embodiment of the present invention. As shown in FIG. 3, in the digital delay line of the present invention, one NAND gate or one NOR gate constitutes a unit delay element. The NAND gate and the NOR gate constituting the unit delay element are alternately repeated to form a delay line. clk and clkb are clock signals having a phase difference of 180 °, and sel1 to sel200 are signals for controlling the degree of delay of the clock signals clk and clkb by the digital delay line 300. This embodiment is a case where 200 unit delay elements are provided.
NAND 게이트(ND200a)는 클록신호(clk)와 제어신호(sel200)를 두 개의 입력신호로 하고, 그 출력신호를 NAND 게이트(ND200b)의 일 입력신호로 제공한다. NAND 게이트(ND200b)의 다른 입력신호로 하이 레벨의 신호가 제공된다. 본 실시예에서 출력단자(clkout)로부터 가장 먼 단위 지연 소자가 NAND 게이트(ND200b)이므로 하이 레벨의 신호가 일 입력신호로 사용되고 있으나, 가장 먼 단위 지연 소자가 NOR 게이트인 경우에는 로우 레벨의 신호가 일 입력신호로 사용된다. NAND 게이트(ND200b)의 출력신호는 다음 단계의 단위 지연 소자인 NOR 게이트(NR199b)로 제공된다. 한편 NOR 게이트(NR199a)의 두 입력신호로 클록신호(clkb)와 인버터(IV199)에 의해 반전된 제어신호(sel199)가 사용된다. NOR 게이트(NR199a)의 출력신호와 NAND 게이트(ND200b)의 출력신호는 NOR 게이트(NR199b)의 두 입력신호로 사용된다. 이와 같은 방식으로 나머지 NAND 게이트(ND198a, ND198b, …ND4a, ND4b, ND2a, ND2b)와 NOR 게이트(NR197a, NR197b, …NR3a, NR3b, NR1a, NR1b)와 인버터(IV197, …IV3, IV1)들도 연결된다. 마지막 단위 지연 소자인 NOR 게이트(NR1b)의 출력신호는 디지털 지연 라인(300)의 출력신호로 사용된다. The NAND gate ND200a uses the clock signal clk and the control signal sel200 as two input signals, and provides the output signal as one input signal of the NAND gate ND200b. A high level signal is provided to another input signal of the NAND gate ND200b. In this embodiment, since the unit delay element farthest from the output terminal clkout is the NAND gate ND200b, the high level signal is used as one input signal. However, when the unit delay element farthest is the NOR gate, the low level signal Used as one input signal. The output signal of the NAND gate ND200b is provided to the NOR gate NR199b, which is a unit delay element of the next step. On the other hand, as the two input signals of the NOR gate NR199a, the control signal sel199 inverted by the clock signal clkb and the inverter IV199 is used. The output signal of the NOR gate NR199a and the output signal of the NAND gate ND200b are used as two input signals of the NOR gate NR199b. In this manner, the remaining NAND gates ND198a, ND198b, ND4a, ND4b, ND2a, ND2b, NOR gates NR197a, NR197b, NR3a, NR3b, NR1a, NR1b, and inverters IV197, IV3, and IV1. Connected. The output signal of the NOR gate NR1b which is the last unit delay element is used as the output signal of the digital delay line 300.
클록신호(clk)의 상승에지와 클록신호(clkb)의 하강에지는 시점이 동일하다. 디지털 지연 라인(300)의 단위 지연 소자를 구성하는 NAND 게이트(ND200b, …, ND2b)와 NOR 게이트(NR199b, …, ND1b)는 그 지연시간이 동일하도록 설계된다. 또한 제어신호(sel200, …, sel1)에 따라 단위 지연 소자에 클록신호(clk, clkb)를 제공하는 NAND 게이트(ND200a, …, ND2a)와 NOR 게이트(NR199a, …, ND1a) 역시 지연시간이 동일하다. 이는 선택신호(sel200, …, sel1)에 따라 지연 시간의 변동분이 일정하도록 하기 위해서이다. 한편 듀티가 50%인 출력신호(clkout)를 얻기 위해서는 클록신호(clk)와 클록신호(clkb)의 듀티가 모두 50%인 것이 바람직하다.The rising edge of the clock signal clk and the falling edge of the clock signal clkb are the same. The NAND gates ND200b, ..., ND2b and the NOR gates NR199b, ..., ND1b constituting the unit delay element of the digital delay line 300 are designed to have the same delay time. Also, the NAND gates ND200a, ND2a and NOR gates NR199a, ND1a, which provide the clock signals clk and clkb to the unit delay elements according to the control signals sel200, sel1, have the same delay time. Do. This is for the variation of the delay time to be constant according to the selection signals sel200, ..., sel1. On the other hand, in order to obtain an output signal clkout having a duty of 50%, the duty of the clock signal clk and the clock signal clkb is preferably 50%.
이하에서는 선택신호(sel2)만 하이 레벨인 경우와 선택신호(sel1)만 하이 레벨인 경우를 예로 들어 디지털 지연 라인(300)의 동작을 설명한다. 먼저 선택신호(sel2)만 하이 레벨인 경우 NAND 게이트(ND200a, ND198a, …, ND4a)는 모두 하이 레벨을 출력하고, NOR 게이트(NR199a, NR197a, …, NR3a, NR1a)는 모두 로우 레벨을 출력한다. 그리고 NAND 게이트(ND200b)의 두 입력단자로 하이 레벨이 입력신호가 제공되므로 NAND 게이트(ND200b)는 로우 레벨의 신호를 출력하고, NOR 게이트(NR199b)의 두 입력단자로 로우 레벨의 신호가 제공되므로 NOR 게이트(NR199b)는 하이 레벨의 신호를 출력한다. 선택신호(sel200, …, sel3)와 관련하여 단위 지연 소자를 구성하는 모든 NAND 게이트는 로우 레벨의 신호를 출력하고, NOR 게이트는 하이 레벨의 신호를 출력한다. Hereinafter, the operation of the digital delay line 300 will be described by taking a case where only the selection signal sel2 is at a high level and a case where only the selection signal sel1 is at a high level. First, when only the selection signal sel2 is at the high level, the NAND gates ND200a, ND198a, ..., and ND4a all output high levels, and the NOR gates NR199a, NR197a, ..., NR3a, and NR1a all output low levels. . Since a high level input signal is provided to two input terminals of the NAND gate ND200b, the NAND gate ND200b outputs a low level signal, and a low level signal is provided to two input terminals of the NOR gate NR199b. The NOR gate NR199b outputs a high level signal. In connection with the selection signals sel200, ..., sel3, all of the NAND gates constituting the unit delay element output a low level signal, and the NOR gate outputs a high level signal.
선택신호(sel2)가 입력신호로 제공되는 NAND 게이트(ND2a)는 클록신호(clk)의 반전된 결과를 출력한다. 즉, 클록신호(clk)가 하이 레벨이면 NAND 게이트(ND2a)는 로우 레벨의 신호를 출력하고, 클록신호(clk)가 로우 레벨이면 NAND 게이트(ND2a)는 하이 레벨의 신호를 출력한다. NAND 게이트(ND2a)의 출력신호는 NAND 게이트(ND2b)의 일 입력신호로 제공되며, NAND 게이트(ND2b)의 다른 입력신호로서 바로 앞 단계의 단위 지연 소자인 NOR 게이트(NR3b)로부터 하이 레벨의 신호가 제공된다. 따라서 NAND 게이트(ND2b)는 NAND 게이트(ND2a)의 출력을 반전하여 다음 단계의 단위 지연 소자인 NOR 게이트(NR1b)로 제공한다. NOR 게이트(NR1a)로부터 로우 레벨의 신호가 출력되므로 NOR 게이트(NR1b)는 NAND 게이트(ND2b)의 출력신호를 반전하여 디지털 지연 라인(300)의 출력신호(clkout)로 제공한다. The NAND gate ND2a provided with the selection signal sel2 as an input signal outputs the inverted result of the clock signal clk. That is, when the clock signal clk is at the high level, the NAND gate ND2a outputs a low level signal, and when the clock signal clk is at the low level, the NAND gate ND2a outputs a high level signal. The output signal of the NAND gate ND2a is provided as one input signal of the NAND gate ND2b, and is a high level signal from the NOR gate NR3b, the unit delay element of the previous stage, as another input signal of the NAND gate ND2b. Is provided. Therefore, the NAND gate ND2b inverts the output of the NAND gate ND2a and provides the NOR gate NR1b, which is a unit delay element of the next step. Since the low level signal is output from the NOR gate NR1a, the NOR gate NR1b inverts the output signal of the NAND gate ND2b and provides it as an output signal clkout of the digital delay line 300.
다음으로 선택신호(sel1)만 하이 레벨인 경우를 설명한다. 선택신호(sel1)만 하이 레벨인 경우 NAND 게이트(ND200a, ND198a, …, ND4a, ND2a)는 모두 하이 레벨을 출력하고, NOR 게이트(NR199a, NR197a, …, NR3a)는 모두 로우 레벨을 출력한다. 그리고 선택신호(sel200, …, sel2)와 관련하여 단위 지연 소자를 구성하는 모든 NAND 게이트는 로우 레벨의 신호를 출력하고, NOR 게이트는 하이 레벨의 신호를 출력한다. 하이 레벨의 선택신호(sel1)는 인버터(IV1)에 의해 반전되어 NOR 게이트(NR1a)의 일 입력신호로 제공되므로, NOR 게이트(NR1a)는 클록신호(clkb)를 반전한 결과를 출력하고, 이를 NOR 게이트(NR1b)로 제공한다. NOR 게이트(NR1b)의 다른 입력신호로서 NAND 게이트(ND2b)로부터 로우 레벨의 신호가 입력되므로 NOR 게이트(NR1b)는 NOR 게이트(NR1a)의 출력신호를 다시 반전하여, 디지털 지연 라인(300)의 출력신호(clkout)로 제공한다. Next, the case where only the selection signal sel1 is at a high level will be described. When only the selection signal sel1 is at the high level, the NAND gates ND200a, ND198a, ..., ND4a, and ND2a all output high levels, and the NOR gates NR199a, NR197a, ..., and NR3a all output low levels. All NAND gates constituting the unit delay element in relation to the selection signals sel200,..., Sel2 output a low level signal, and the NOR gate outputs a high level signal. Since the high level select signal sel1 is inverted by the inverter IV1 and provided as one input signal of the NOR gate NR1a, the NOR gate NR1a outputs the result of inverting the clock signal clkb, To the NOR gate NR1b. Since the low level signal is input from the NAND gate ND2b as another input signal of the NOR gate NR1b, the NOR gate NR1b inverts the output signal of the NOR gate NR1a again, thereby outputting the digital delay line 300. Provided by signal clkout.
제어신호(sel2)만이 하이 레벨인 경우 클록신호(clk)가 NAND 게이트(ND2a)와 NAND 게이트(ND2b)와 NOR 게이트(NR1b)라는 3개의 게이트를 경유하여 출력된다. 반면 제어신호(sel1)만이 하이 레벨인 경우 클록신호(clkb)가 NOR 게이트(NR1a)와 NOR 게이트(NR1b)라는 2개의 게이트를 경유하여 출력된다. 디지털 지연 라인(300)에서 NAND 게이트와 NOR 게이트의 지연시간이 동일하도록 설계되면, 상기 경우에 클록신호(clk, clkb)는 디지털 지연 라인(300)으로 입력된 후 출력신호(clkout)로 출력되기까지 하나의 게이트에서의 지연시간에 해당하는 만큼의 시간차가 나는 것을 알 수 있다. When only the control signal sel2 is at the high level, the clock signal clk is output via three gates, the NAND gate ND2a, the NAND gate ND2b, and the NOR gate NR1b. On the other hand, when only the control signal sel1 is at the high level, the clock signal clkb is output through two gates, the NOR gate NR1a and the NOR gate NR1b. If the delay times of the NAND gate and the NOR gate are designed to be the same in the digital delay line 300, in this case, the clock signals clk and clkb are input to the digital delay line 300 and then output as an output signal clkout. It can be seen that there is a time difference corresponding to the delay time at one gate.
도 4는 도 3에 도시된 본 발명에 의한 디지털 지연 라인의 동작을 설명하는 신호 파형도이다. 도 2에 도시된 종래 디지털 지연 라인에서는 1개의 클록신호(clk)만을 사용하나, 본 발명에 의한 디지털 지연 라인에서는 2개의 클록신호(clk, clkb)를 사용한다. 도 2에 도시되어 있는 바와 같이, 클록신호(clk)와 클록신호(clkb)는 180°의 위상차를 갖으며, 듀티가 거의 50% 이어야 한다. 듀티가 50%가 아니면 단위 지연 시간이 일정하지 않게 된다. 따라서 본 발명의 디지털 지연 라인을 이용하는 지연 록킹 루프에서는 앞단에 듀티 보정 회로를 구비하여 클록신호(clk, clkb)가 50%의 듀티를 갖도록 보정할 필요가 있다. 4 is a signal waveform diagram illustrating the operation of the digital delay line according to the present invention shown in FIG. In the conventional digital delay line shown in FIG. 2, only one clock signal clk is used, whereas in the digital delay line according to the present invention, two clock signals clk and clkb are used. As shown in FIG. 2, the clock signal clk and the clock signal clkb have a phase difference of 180 ° and have a duty of almost 50%. If the duty is not 50%, the unit delay will be inconsistent. Therefore, in the delay lock loop using the digital delay line of the present invention, it is necessary to include a duty correction circuit at the front end to correct the clock signals clk and clkb to have a duty of 50%.
도 5는 종래의 지연 록킹 루프의 블록도이다. 도 5에 도시되어 있는 바와 같이, 종래의 지연 록킹 루프는 클록 버퍼(501), 디지털 지연 라인(503), 지연 모니터 회로(505), 위상 비교 회로(507), 쉬프트 제어 회로(509), 출력 버퍼(511), 입출력 드라이버(513)로 이루어져 있다. 도 5에서 clk는 클록 버퍼(501)로부터 출력되어 디지털 지연 라인(503)과 위상 비교 회로(507)로 제공되는 클록신호를, DQ는 데이터 출력을 각각 가리킨다.5 is a block diagram of a conventional delay locking loop. As shown in Fig. 5, a conventional delay locking loop includes a clock buffer 501, a digital delay line 503, a delay monitor circuit 505, a phase comparison circuit 507, a shift control circuit 509, an output. A buffer 511 and an input / output driver 513 are provided. In FIG. 5, clk denotes a clock signal output from the clock buffer 501 and provided to the digital delay line 503 and the phase comparison circuit 507, and DQ denotes a data output.
도 6은 본 발명의 지연 록킹 루프의 블록도이다. 도 5에 도시된 종래 지연 록킹 루프와 비교할 때, 전술한 바와 같이 다른 구성의 디지털 지연 라인이 사용되는 점에서 차이가 있다. 또한 전술한 바와 같이 듀티가 50%가 아니면 단위 지연 시간이 일정하지 않게 되므로, 클록신호(clk, clkb)의 듀티를 보정하는 듀티 보정 회로가 앞단에 설치되는 점에서 구별된다. 6 is a block diagram of a delay locking loop of the present invention. Compared with the conventional delay locking loop shown in FIG. 5, there is a difference in that a digital delay line of another configuration is used as described above. In addition, as described above, if the duty is not 50%, the unit delay time is not constant. Therefore, the duty correction circuit for correcting the duty of the clock signals clk and clkb is distinguished in that the front end is provided.
클록 버퍼(601)는 외부로부터 외부 클록신호를 입력받는다. 듀티 보정 회로(603)는 클록 버퍼(601)로부터 출력되는 제1 클록신호(clk)와 제2 클록신호(clkb)가 50%의 듀티를 갖도록 듀티를 보정한다. 디지털 지연 라인(605)은 제1 클록신호(clk)와 제2 클록신호(clkb)를 입력받아 외부 클록신호로부터 소정 시간 지연된 클록신호를 출력한다. 위상 비교 회로(609)는 디지털 지연 라인(605a)으로부터 출력되는 클록신호와 제1 클록신호(clk)의 위상을 비교하여 디지털 지연 라인(605a)에서의 지연 시간을 제어한다. The clock buffer 601 receives an external clock signal from the outside. The duty cycle correction circuit 603 corrects the duty such that the first clock signal clk and the second clock signal clkb output from the clock buffer 601 have a duty of 50%. The digital delay line 605 receives the first clock signal clk and the second clock signal clkb and outputs a clock signal delayed by a predetermined time from an external clock signal. The phase comparison circuit 609 controls the delay time in the digital delay line 605a by comparing the phase of the first clock signal clk with the clock signal output from the digital delay line 605a.
도 7은 본 실시예에서 사용된 듀티 보정 회로의 블록도이다. 도 7에서 701은 클록신호 증폭부이고, 703은 듀티 보정부이다. 도 8은 클록신호 증폭부의 구체적인 회로도이고, 도 9는 듀티 보정부의 구체적인 회로도이다. 본 발명은 새로운 구성의 디지털 지연 라인에 관한 것이므로, 여기서 듀티 보정 회로에 관해서는 상술하지 않는다. 7 is a block diagram of the duty cycle correction circuit used in this embodiment. In FIG. 7, 701 is a clock signal amplifier and 703 is a duty corrector. 8 is a detailed circuit diagram of a clock signal amplifier, and FIG. 9 is a detailed circuit diagram of a duty correction unit. Since the present invention relates to a digital delay line of a new configuration, no duty correction circuit is described here.
도 10은 본 발명의 다른 실시예에 의한 디지털 지연 라인의 회로도이다. 도 3에 도시된 디지털 지연 라인과 비교할 때, 첫번째 단위 지연 소자가 NOR 게이트로 구성되고, 외부로부터 이 NOR 게이트로 제공되는 일 입력신호가 접지 레벨(Vss) 점에서 차이가 있으나, 다른 구성과 전체적인 동작 원리는 동일하다. 10 is a circuit diagram of a digital delay line according to another embodiment of the present invention. Compared with the digital delay line shown in FIG. 3, the first unit delay element is composed of a NOR gate, and one input signal provided to the NOR gate from outside is different in terms of ground level (Vss), but it is different from other configurations. The principle of operation is the same.
지금까지 설명한 구성은 단지 본 발명의 실시예에 불과하며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다. The configurations described so far are merely embodiments of the present invention and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.
전술한 바와 같은 구성상의 특징을 갖는 본 발명에 의하면 지연 록킹 루프의 지터 특성을 개선시키는 것이 가능하다. 또한 디지털 지연 라인의 설계시 소요되는 면적을 기존에 비해 대략 1/2로 줄일 수 있는 이점이 있다.According to the present invention having the configuration features as described above, it is possible to improve the jitter characteristic of the delay locking loop. In addition, there is an advantage that the area required for the design of the digital delay line can be reduced to about 1/2 compared to the conventional.
도 1은 종래의 디지털 지연 라인의 회로도.1 is a circuit diagram of a conventional digital delay line.
도 2는 종래 디지털 지연 라인의 동작을 설명하는 신호 파형도.2 is a signal waveform diagram illustrating the operation of a conventional digital delay line.
도 3은 본 발명의 일 실시예에 의한 디지털 지연 라인의 회로도.3 is a circuit diagram of a digital delay line according to an embodiment of the present invention.
도 4는 본 발명의 디지털 지연 라인의 동작을 설명하는 신호 파형도.4 is a signal waveform diagram illustrating the operation of the digital delay line of the present invention.
도 5는 종래의 지연 록킹 루프의 블록도.5 is a block diagram of a conventional delay locking loop.
도 6은 본 발명의 지연 록킹 루프의 블록도.6 is a block diagram of a delay locking loop of the present invention.
도 7은 듀티 보정 회로의 블록도.7 is a block diagram of a duty cycle correction circuit.
도 8은 클록신호 증폭부의 회로도.8 is a circuit diagram of a clock signal amplifier.
도 9는 듀티 보정부의 회로도.9 is a circuit diagram of a duty compensator.
도 10은 본 발명의 다른 실시예에 의한 디지털 지연 라인의 회로도.10 is a circuit diagram of a digital delay line according to another embodiment of the present invention.
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