KR100447129B1 - Method Of Fabricating Field Emission Device - Google Patents
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Abstract
본 발명은 우수한 전기적 특성을 가지는 게이트절연막을 사용하여 게이트전극과 캐소드전극 간의 전기적 절연특성을 향상시킬 수 있는 전계 방출 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a field emission device that can improve the electrical insulation between the gate electrode and the cathode using a gate insulating film having excellent electrical properties.
본 발명에 따른 전계 방출 소자의 제조방법은 기판 상에 캐소드전극을 형성하는 단계와, 상기 캐소드전극 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴이 형성된 상기 캐소드전극 상에 양극산화법을 이용하여 양극산화막으로 게이트 절연막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하여 전계방출공을 형성하는 단계와, 상기 포토레지스트 패턴이 제거에 의해 상기 캐소드전극이 노출되게 함과 아울러 상기 게이트 절연막 상에 게이트전극을 형성하는 단계와, 상기 노출된 캐소드전극 상에 에미터 팁을 형성시키는 단계를 포함한다.A method of manufacturing a field emission device according to the present invention includes the steps of forming a cathode electrode on a substrate, forming a photoresist pattern on the cathode electrode, and anodizing on the cathode electrode on which the photoresist pattern is formed. Forming a gate insulating film by using an anodization film, forming a field emission hole by removing the photoresist pattern, and exposing the cathode electrode by removing the photoresist pattern, Forming a gate electrode on the substrate; and forming an emitter tip on the exposed cathode electrode.
본 발명에 의하면, 우수한 전기적 특성을 가지는 게이트절연막을 사용하여 게이트전극과 캐소드전극 간의 전기적 절연특성을 향상시킬 수 있다.According to the present invention, the electrical insulating property between the gate electrode and the cathode electrode can be improved by using a gate insulating film having excellent electrical properties.
Description
본 발명은 전계 방출 소자의 제조방법에 관한 것으로, 특히 우수한 전기적 특성을 가지는 게이트절연막을 사용하여 게이트전극과 캐소드전극 간의 전기적 절연특성을 향상시킬 수 있는 전계 방출 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a field emission device, and more particularly to a method for manufacturing a field emission device that can improve the electrical insulation between the gate electrode and the cathode using a gate insulating film having excellent electrical properties.
전계 방출 소자가 표시소자에 응용되면서 이를 이용하여 경박 단소하게 제작될 수 있는 딘씨알티(Thin Cathod Ray Tube ; 이하, "Thin CRT"라 함)의 개발이 가속화되고 있다. 이 전계 방출 표시소자(Field Emission Display ; 이하 "FED"라 함)는 얇으면서도 기존의 CRT와 같은 광시야각 특성과 높은 휘도와 선명도로 영상을 표시할 수 있다. FED는 저해상도에서 고해상도까지 노트북 PC나 프로젝션 TV 등을 포함하여 소형/대형의 거의 모든 디스플레이로의 응용이 가능하다.As field emission devices are applied to display devices, the development of a thin cathod ray tube (hereinafter, referred to as "thin CRT"), which can be manufactured in a light and simple manner, is being accelerated. The field emission display device (hereinafter referred to as "FED") is thin and can display an image with a wide viewing angle characteristic and high luminance and clarity similar to that of a conventional CRT. FED can be used for almost all displays, from small resolution to high resolution, including notebook PCs and projection TVs.
FED는 음극선관과 같이 전자선 여기 형광체 발광을 이용하는 것으로 첨예한 에미터에 고전계를 집중함으로써 양자역학적인 터널(Tunnel) 효과로 전자를 방출하게 된다. 에미터로부터 방출된 전자는 양극(Anode) 및 음극(Cathode) 간의 전압으로 가속되어 양극에 형성된 형광체막에 충돌되어 형광체를 발광시킨다.FED uses electron beam-excited phosphor emission like a cathode ray tube to concentrate electrons in sharp emitters to emit electrons with quantum mechanical tunnel effects. The electrons emitted from the emitter are accelerated by the voltage between the anode and the cathode and collide with the phosphor film formed on the anode to emit the phosphor.
도 1은 FED의 에미터로 사용되고 있는 메탈 팁(몰리브덴 : MO)을 이용한 스핀트 타입(Spindt Type)의 전계 방출 소자를 나타낸 것이다.1 illustrates a spindt type field emission device using a metal tip (molybdenum: MO) used as an emitter of an FED.
도 1을 참조하면, 스핀트 타입의 전계 방출 소자는 유리기판(2) 위에 형성된 캐소드전극(4)과, 캐소드전극(4) 위에 원추 형태로 형성된 에미터 팁(10)과, 에미터 팁(10)에 인접하여 캐소드전극(4) 위에 형성된 절연층(6)과, 절연층(6) 위에 형성되는 게이트전극(8)을 구비한다.Referring to FIG. 1, a spin type field emission device includes a cathode electrode 4 formed on a glass substrate 2, an emitter tip 10 formed in a cone shape on the cathode electrode 4, and an emitter tip ( An insulating layer 6 formed on the cathode electrode 4 adjacent to 10 and a gate electrode 8 formed on the insulating layer 6 are provided.
캐소드전극(4)은 에미터 팁(10)으로부터 방출된 전자를 도시하지 않은 애노드전극 쪽으로 가속시킨다. 에미터 팁(10)은 캐소드전극(4)에 의해 자신에게 고전계가 인가되면 전자를 방출한다. 게이트전극(8)은 전자를 방출시키기 위한 인출전극으로 사용된다.The cathode electrode 4 accelerates the electrons emitted from the emitter tip 10 toward the anode electrode, not shown. The emitter tip 10 emits electrons when a high field is applied to itself by the cathode electrode 4. The gate electrode 8 is used as an extraction electrode for emitting electrons.
도 1에 도시된 전계 방출 소자의 제조방법을 도 2a 내지 도 2f를 결부하여 단계적으로 설명하면 다음과 같다.A method of manufacturing the field emission device illustrated in FIG. 1 will be described step by step with reference to FIGS. 2A to 2F.
도 2a와 같이 유리기판(2) 위에 캐소드전극 물질층(4a)을 성막하고 에미터 팁(10)과 게이트전극(8) 간의 절연을 위한 절연물질 예를 들면, SiO2를 플라즈마 인핸스드 화학 증착법(Plasma Enhanced Chemical Vapor Deposition) 등으로 증착하여 절연물질층(6a)을 형성한다. 이후, 게이트전극 물질 예를 들면, 몰리브덴(Mo), 탄탈(Ta), 니오븀(Nb), 크롬(Cr) 등 중 어느 하나를 선택하여 스퍼터링(Sputtering) 방법으로 게이트전극 물질층(8a)을 형성한다.2A, a cathode electrode material layer 4a is formed on the glass substrate 2, and an insulating material for insulating between the emitter tip 10 and the gate electrode 8, for example, SiO 2 is plasma enhanced chemical vapor deposition. (Plasma Enhanced Chemical Vapor Deposition) or the like to form an insulating material layer (6a). Thereafter, the gate electrode material layer 8a is formed by a sputtering method by selecting any one of a gate electrode material, for example, molybdenum (Mo), tantalum (Ta), niobium (Nb), and chromium (Cr). do.
도 2b에서, 포토 레지스터 마스크(Photo Resistor Mask : PR Mask)를 캐소드전극 물질층(4a), 절연물질층(6a) 및 게이트전극 물질층(8a)이 형성된 기판(2) 상에 정렬하고 반응 이온 에칭(Reactive Ion Etching : RIE)을 실시함으로써 게이트전극 물질층(8a) 상에 환형의 게이트 홀을 형성한다.In FIG. 2B, a photo resist mask (PR Mask) is aligned on the substrate 2 on which the cathode electrode material layer 4a, the insulating material layer 6a, and the gate electrode material layer 8a are formed and reacted with the ion. Reactive ion etching (RIE) is performed to form an annular gate hole on the gate electrode material layer 8a.
도 2c에서, 절연물질층(6a)에 대한 식각공정에 의해 절연층 물질층(6a)과 게이트전극 물질층(8a) 사이에 팁의 형성 공간을 마련한다.In FIG. 2C, a tip formation space is formed between the insulating layer material layer 6a and the gate electrode material layer 8a by an etching process for the insulating material layer 6a.
도 2d에서, 니켈(Ni), 아르곤(Ar) 중 어느 하나의 희생층물질을 E-빔(Beam)을 이용하여 회전 증착하여 희생층(12)을 게이트전극 물질층(8a) 상에 성막한다. 여기서, 기판(2)과 빔소스의 각도는 경사각도로 약 15°의 각도로 제어된다. 희생층(12)의 홀 직경은 팁 형상에 결정적인 영향을 미치기 때문에 E-빔의 각도가 정밀하게 제어되어야 한다.In FIG. 2D, a sacrificial layer material of any one of nickel (Ni) and argon (Ar) is rotated to be deposited using an E-beam to form a sacrificial layer 12 on the gate electrode material layer 8a. . Here, the angle between the substrate 2 and the beam source is controlled at an angle of about 15 degrees with the inclination angle. Since the hole diameter of the sacrificial layer 12 has a decisive influence on the tip shape, the angle of the E-beam must be precisely controlled.
도 2e에서, 몰리브덴(Mo)을 E-빔을 이용하여 유리기판(2)에 수직하게 회전 증착을 하게 되면 몰리브덴(Mo)이 증착되면서 캐소드전극(4) 위에도 Mo가 증착되며 이 증착과정이 진행됨에 따라 희생층(12) 상에 퇴적된 몰리브덴층(Mo)의 홀 직경이 감소하여 원추 형태의 에미터 팁(10)이 캐소드전극(4) 위에 형성된다.In FIG. 2E, when molybdenum (Mo) is rotated vertically to the glass substrate 2 using an E-beam, molybdenum (Mo) is deposited and Mo is deposited on the cathode electrode 4, and the deposition process is performed. As a result, the hole diameter of the molybdenum layer Mo deposited on the sacrificial layer 12 is reduced to form a conical emitter tip 10 on the cathode electrode 4.
마지막으로, 도 2f와 같이 희생층(12)은 전기화학적인 방법에 의해 제거된다.Finally, as shown in FIG. 2F, the sacrificial layer 12 is removed by an electrochemical method.
또는 전계 방출 소자는 인터피어런스 리쏘그래피(Interference Lithography ; 이하 "IL"이라 함) 방법으로 형성될 수 있다.Alternatively, the field emission device may be formed by Interference Lithography (hereinafter referred to as "IL") method.
IL 방법을 이용한 전계 방출 소자의 제조방법을 도 3a 내지 도 3f를 결부하여 단계적으로 설명하면 다음과 같다.The manufacturing method of the field emission device using the IL method will be described step by step with reference to FIGS. 3A to 3F.
도 3a를 참조하면, 유리기판(2) 상에 캐소드전극 물질층을 형성한 후, 마스크를 정렬하고 노광 및 현상공정과 습식 식각 공정으로 캐소드전극 물질층을 패터닝하여 캐소드전극(4)을 형성한다.Referring to FIG. 3A, after the cathode electrode material layer is formed on the glass substrate 2, the mask is aligned, and the cathode electrode material layer is patterned by an exposure and development process and a wet etching process to form the cathode electrode 4. .
이어서, 도 3b에 도시된 바와 같이 캐소드전극(4) 상에 절연물질 예를 들면, SiO2를 화학 증착법(Chemical Vapor Deposition)을 이용하여 게이트 절연막(6)을 형성한다. 이 게이트 절연막(6) 상에 IL법을 이용한 포토레지스트 패턴(5)을 형성시킨다. 포토레지스트 패턴(5)은 게이트 홀과 대응되는 영역에 형성된다.Subsequently, as illustrated in FIG. 3B, an insulating material, for example, SiO 2 , is formed on the cathode electrode 4 by using chemical vapor deposition. The photoresist pattern 5 using the IL method is formed on the gate insulating film 6. The photoresist pattern 5 is formed in a region corresponding to the gate hole.
이후, 도 3c에 도시된 바와 같이 포토레지스트 패턴(5)이 형성된 게이트 절연막(6) 상에 게이트 물질층(8)을 형성한다. 게이트 물질층(8)은 포토 레지스터 마스크 패턴(5)과 게이트 절연막(6)의 높이가 다르므로 그 사이에서 게이트 물질층(8)은 분리된다.Thereafter, as shown in FIG. 3C, the gate material layer 8 is formed on the gate insulating layer 6 on which the photoresist pattern 5 is formed. Since the gate material layer 8 has a different height between the photoresist mask pattern 5 and the gate insulating film 6, the gate material layer 8 is separated therebetween.
이후 도 3d에 도시된 바와 같이 포토레지스트 패턴(5)을 리프트 오프(Lift-Off) 방법을 이용하여 게이트 홀을 형성한다.Thereafter, as illustrated in FIG. 3D, the gate hole is formed by using the lift-off method of the photoresist pattern 5.
도 3e에서, 게이트 홀을 통해 게이트 절연막(6)에 대한 식각공정을 실시하여 게이트 절연막(6)과 게이트전극 물질층(8) 사이에 팁의 형성 공간을 마련한다.In FIG. 3E, an etching process is performed on the gate insulating layer 6 through the gate hole to provide a space for forming a tip between the gate insulating layer 6 and the gate electrode material layer 8.
도 3f에서, 니켈(Ni), 아르곤(Ar) 중 어느 하나의 희생층물질을 E-빔(Beam)을 이용하여 회전 증착하여 희생층(12)을 게이트전극 물질층(8) 상에 성막한다. 여기서, 기판(2)과 빔소스의 각도는 경사각도로 약 15°의 각도로 제어된다. 희생층(12)의 홀 직경은 팁 형상에 결정적인 영향을 미치기 때문에 E-빔의 각도가 정밀하게 제어되어야 한다.In FIG. 3F, the sacrificial layer material of any one of nickel (Ni) and argon (Ar) is rotated to be deposited using an E-beam to form a sacrificial layer 12 on the gate electrode material layer 8. . Here, the angle between the substrate 2 and the beam source is controlled at an angle of about 15 degrees with the inclination angle. Since the hole diameter of the sacrificial layer 12 has a decisive influence on the tip shape, the angle of the E-beam must be precisely controlled.
도 3g에서, 몰리브덴(Mo)을 E-빔을 이용하여 유리기판(2)에 수직하게 회전 증착을 하게 되면 몰리브덴(Mo)이 증착되면서 캐소드전극(4) 위에도 Mo가 증착되며 이 증착과정이 진행됨에 따라 희생층(12) 상에 퇴적된 몰리브덴층(Mo)의 홀 직경이 감소하여 원추 형태의 에미터 팁(10)이 캐소드전극(4) 위에 형성된다.In FIG. 3g, when molybdenum (Mo) is rotated on the glass substrate 2 perpendicularly to the glass substrate 2 by using an E-beam, Mo is deposited on the cathode electrode 4 as the molybdenum (Mo) is deposited and the deposition process is performed. As a result, the hole diameter of the molybdenum layer Mo deposited on the sacrificial layer 12 is reduced to form a conical emitter tip 10 on the cathode electrode 4.
마지막으로, 도 3h와 같이 희생층(12)은 전기화학적인 방법에 의해 제거된다.Finally, as shown in FIG. 3H, the sacrificial layer 12 is removed by an electrochemical method.
이와 같이, 전계 방출 소자에서 게이트 절연막은 화학기상증착법 또는 IL 방법을 사용하여 얇은 두께로 형성되어 게이트전극과 캐소드전극 간의 전압차가 형성되도록 한다. 그런데, 게이트 절연막의 두께가 너무 얇으면 전압이 인가되었을 때 게이트 절연막이 파괴된다. 한편, 화학기상증착법(CVD)으로 게이트 절연막을 형성시키는 경우, 실리콘 화합물의 열분해를 통해 산화막을 형성하므로 게이트 절연막의 특성이 우수하지만, 고온 공정에서는 적합하지 않다. 이에 따라, 저온 게이트 절연막을 사용할 수 있지만, 이 경우 절연막의 밀도가 낮고 절연막 내에 불순물 입자들이 형성되어 내압특성을 저하시키기 쉽다.As described above, in the field emission device, the gate insulating film is formed to a thin thickness by using a chemical vapor deposition method or an IL method to form a voltage difference between the gate electrode and the cathode electrode. However, if the thickness of the gate insulating film is too thin, the gate insulating film is destroyed when a voltage is applied. On the other hand, when the gate insulating film is formed by chemical vapor deposition (CVD), since the oxide film is formed through thermal decomposition of the silicon compound, the gate insulating film has excellent characteristics, but is not suitable for high temperature processes. Accordingly, although a low-temperature gate insulating film can be used, in this case, the density of the insulating film is low and impurity particles are formed in the insulating film, thereby easily deteriorating the breakdown voltage characteristic.
또한, IL 방법을 이용한 전계 방출 소자에서 게이트홀 크기의 게이트 절연막을 형성한다. 예를 들어, 0.1㎛ 크기의 게이트 홀에는 약 0.1㎛ 크기의 게이트 절연막이 형성된다. 이때, 게이트 절연막에 결함이 발생되면 캐소드전극과 게이트전극 간에 쇼트가 일어나가나 게이트 절연막이 파괴될 수 있다.In addition, a gate insulating film having a gate hole size is formed in the field emission device using the IL method. For example, a gate insulating film having a size of about 0.1 μm is formed in the gate hole having a size of 0.1 μm. At this time, when a defect occurs in the gate insulating layer, a short may occur between the cathode electrode and the gate electrode, and the gate insulating layer may be destroyed.
따라서, 본 발명의 목적은 우수한 전기적 특성을 가지는 게이트절연막을 사용하여 게이트전극과 캐소드전극 간의 전기적 절연특성을 향상시킬 수 있는 전계 방출 소자의 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a field emission device that can improve the electrical insulation between the gate electrode and the cathode by using a gate insulating film having excellent electrical properties.
도 1은 종래의 스핀트 타입의 전계 방출 표시장치의 동작원리를 나타내는 개략적인 종단면도.1 is a schematic longitudinal cross-sectional view showing the operation principle of a conventional spin type field emission display.
도 2a 내지 도 2f는 도 1에 도시된 스핀트 타입의 전계 방출 소자의 제조방법을 나타내는 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing the spin type field emission device shown in FIG. 1.
도 3a 내지 도 3h는 인터피어런스 리쏘그래피(Interference Lithography, IL) 방법을 이용한 전계 방출 소자의 제조방법을 나타내는 도면.3A to 3H illustrate a method of manufacturing a field emission device using an Interference Lithography (IL) method.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 전계 방출 소자의 제조방법를 나타내는 단면도.4A to 4G are cross-sectional views illustrating a method of manufacturing a field emission device according to an exemplary embodiment of the present invention.
도 5는 도 4에 도시된 전계 방출 소자의 게이트 절연막을 형성하기 위한 양극산화법을 나타내는 도면.FIG. 5 is a diagram showing an anodization method for forming a gate insulating film of the field emission device shown in FIG. 4; FIG.
도 6은 도 5에 도시된 게이트전극 상의 Mo를 선택적으로 제거하기 위한 공정을 나타내는 도면.FIG. 6 shows a process for selectively removing Mo on the gate electrode shown in FIG. 5; FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
2, 20 : 기판 4, 22 : 캐소드전극2, 20: substrate 4, 22: cathode electrode
6, 26 : 게이트 절연막 8, 28 : 게이트전극6, 26 gate insulating film 8, 28 gate electrode
5, 24 : 포토레지스트 패턴 10, 30 : 에미터 팁5, 24: photoresist pattern 10, 30: emitter tip
상기 목적을 달성하기 위하여, 본 발명에 따른 전계 방출 소자의 제조방법은 기판 상에 캐소드전극을 형성하는 단계와, 상기 캐소드전극 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴이 형성된 상기 캐소드전극 상에 양극산화법을 이용하여 양극산화막으로 게이트 절연막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하여 전계방출공을 형성하는 단계와, 상기 포토레지스트 패턴이 제거에 의해 상기 캐소드전극이 노출되게 함과 아울러 상기 게이트 절연막 상에 게이트전극을 형성하는 단계와, 상기 노출된 캐소드전극 상에 에미터 팁을 형성시키는 단계를 포함한다.In order to achieve the above object, a method of manufacturing a field emission device according to the present invention comprises the steps of forming a cathode electrode on a substrate, forming a photoresist pattern on the cathode electrode, the photoresist pattern is formed Forming a gate insulating film with an anodization film on the cathode electrode by using an anodization method, forming a field emission hole by removing the photoresist pattern, and exposing the cathode electrode by removing the photoresist pattern In addition, forming a gate electrode on the gate insulating film, and forming an emitter tip on the exposed cathode electrode.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 본 발명의 실시 예를 첨부한 도 4a 내지 도 6을 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4A to 6.
도 4a 내지 도 4g에서와 같이 본 발명의 실시 예에 따른 전계 방출 소자의 제조방법은 캐소드전극 상에 포토레지스트 패턴을 형성한후, 양극산화법을 이용하여 게이트 절연막을 형성하는 것을 특징으로 한다.As shown in FIGS. 4A to 4G, the method of manufacturing a field emission device according to an exemplary embodiment of the present invention is characterized by forming a photoresist pattern on the cathode and then forming a gate insulating layer using an anodization method.
도 4a를 참조하면, 본 발명에 따른 전계 방출 소자의 제조방법은유리기판(20) 상에 알루미늄(Al)을 전면 증착한 후, 습식식각방법으로 알루미늄(Al)을 패터닝하여 캐소드전극(22)을 형성한다. 이때, 캐소드전극(22)의 두께는 1000 ~ 5000Å 정도가 된다.Referring to FIG. 4A, a method of manufacturing a field emission device according to the present invention includes depositing aluminum (Al) on a glass substrate 20 and patterning aluminum (Al) by a wet etching method to form a cathode electrode 22. To form. At this time, the thickness of the cathode electrode 22 is about 1000 ~ 5000Å.
이렇게 형성된 캐소드전극(22) 상에 도 4b에 도시된 바와 같이 IL 방법이나 스텝퍼(stepper)를 이용하여 포토레지스트 패턴(24)을 형성한다. 이 때, 포토레지스트 패턴(24)은 게이트 홀의 폭과 대응되도록 형성된다.The photoresist pattern 24 is formed on the cathode electrode 22 thus formed using an IL method or a stepper as shown in FIG. 4B. In this case, the photoresist pattern 24 is formed to correspond to the width of the gate hole.
이후, 도 4c에 도시된 바와 같이 양극산화법을 이용하여 캐소드전극(22) 상에 게이트 절연막(26)을 형성한다. 양극산화법은 도 5와 같이 양극산화액(34)이 담긴 용기 내에 캐소드전극(22)을 양극으로 하고, 백금이나 탄소전극의 애노드용 전극(32)을 음극으로 하여 전계를 인가시킴으로써 캐소드전극(22) 상에 양극산화막으로 게이트 절연막(26)을 형성시키는 방법이다. 이렇게 형성된 게이트 절연막(26)은 Al2O3이다. 이때, 게이트 절연막(26)의 두께는 인가되는 전압의 크기에 의해 결정된다. 즉, 인가되는 전압이 크면 클수록 산화되는 Al이 많아지므로 게이트 절연막(22)의 두께가 두꺼워지며, 반대로 인가되는 전압이 작을수록 게이트 절연막(22)의 두께는 얇아지게 된다. 통상적으로 100V의 전압이 인가될 때 게이트 절연막(22)은 약 1000Å 정도의 두께로 형성된다.Thereafter, as shown in FIG. 4C, the gate insulating layer 26 is formed on the cathode electrode 22 by using an anodization method. In the anodic oxidation method, as shown in FIG. 5, the cathode electrode 22 is used as the anode in the container containing the anodic oxidation solution 34, and the cathode electrode 22 is applied by applying an electric field using the anode electrode 32 of the platinum or carbon electrode as the cathode. Is a method of forming the gate insulating film 26 on the anode). The gate insulating film 26 thus formed is Al 2 O 3 . At this time, the thickness of the gate insulating film 26 is determined by the magnitude of the voltage applied. That is, the larger the voltage applied, the more oxidized Al, so the thickness of the gate insulating film 22 becomes thicker. On the contrary, the smaller the voltage applied, the thinner the gate insulating film 22 becomes thinner. Typically, when a voltage of 100V is applied, the gate insulating film 22 is formed to a thickness of about 1000 kV.
이어서, 도 4d에 도시된 바와 같이 포토레지스터패턴 스프리퍼(stripper)나 아세톤을 이용하여 포토레지스터패턴(24)을 제거한다. 이에 따라, 제거된 포토레지스터 패턴(24)의 위치는 팁이 형성될 위치가 된다.Subsequently, as shown in FIG. 4D, the photoresist pattern 24 is removed using a photoresist pattern stripper or acetone. Accordingly, the position of the removed photoresist pattern 24 becomes the position where the tip is to be formed.
도 4e에서 패터닝된 게이트 절연막(26) 상에 게이트전극(28)을 형성한다. 게이트전극(28)은 E-빔(Beam)을 이용하여 경사증착방법으로 알루미늄(Al)의 금속재료를 게이트 절연막(26) 상에만 형성시킨다.A gate electrode 28 is formed on the patterned gate insulating layer 26 in FIG. 4E. The gate electrode 28 forms a metal material of aluminum (Al) only on the gate insulating film 26 by an oblique deposition method using an E-beam.
이어서, 도 4f에 도시된 바와 같이 몰리브덴(Mo)을 E-빔을 이용하여 유리기판(20)에 수직하게 회전 증착하면 몰리브덴(Mo)이 증착되면서 캐소드전극(22) 위에도 몰리브덴(Mo)이 증착되며 이 증착과정이 진행됨에 따라 게이트전극(28) 상에 퇴적된 몰리브덴층(Mo)의 홀 직경이 감소하여 원추 형태의 에미터 팁(30)이 캐소드전극(22) 위에 형성된다. 통상적으로 에미터 팁(30)을 형성시킬 때 게이트전극(28) 상에 형성되는 몰리브덴(Mo)을 제거하기 위하여 희생층을 사용하였다. 이러한 희생층을 사용하는 경우 캐소드전극과 게이트절연막이 손상될 수 있으므로 본 발명에서는 게이트전극(28) 상의 몰리브덴(Mo)을 전기화학적인 방법으로 제거될 수 있는 물질을 사용한다. 즉, 양극산화액 내에서 게이트전극(28)의 평형전압이 에미터 팁(30)의 금속에 비해 큰 평형전압을 가지는 물질을 사용한다.Subsequently, as shown in FIG. 4F, when molybdenum (Mo) is vertically rotated onto the glass substrate 20 using an E-beam, molybdenum (Mo) is deposited and molybdenum (Mo) is deposited on the cathode electrode 22. As the deposition process proceeds, the hole diameter of the molybdenum layer Mo deposited on the gate electrode 28 is reduced to form a conical emitter tip 30 on the cathode electrode 22. In general, when the emitter tip 30 is formed, a sacrificial layer is used to remove molybdenum (Mo) formed on the gate electrode 28. When the sacrificial layer is used, the cathode electrode and the gate insulating layer may be damaged. In the present invention, a material capable of removing molybdenum (Mo) on the gate electrode 28 by an electrochemical method is used. That is, in the anodic oxidation solution, a material having a large equilibrium voltage of the gate electrode 28 compared to the metal of the emitter tip 30 is used.
이후, 도 4g에 도시되 바와 같이 게이트전극(28) 상에 형성된 몰리브덴(Mo)을 제거하기 위한다. 도 6에 도시된 바와 같이 게이트전극(28) 상의 몰리브덴(Mo)을 선택적으로 식각하여 전계 방출 소자를 완성한다. 몰리브덴(Mo)의 제거는 게이트전극(28)을 양극으로 하고, 상대전극을 양극으로 하여 게이트전극(28)을 손상시키지 않고 평형전압 차이를 이용하여 몰리브덴(Mo)을 제거한다.Thereafter, as shown in FIG. 4G, molybdenum (Mo) formed on the gate electrode 28 is removed. As shown in FIG. 6, molybdenum (Mo) on the gate electrode 28 is selectively etched to complete the field emission device. The removal of molybdenum (Mo) removes molybdenum (Mo) by using a balanced voltage difference without damaging the gate electrode 28 using the gate electrode 28 as an anode and the counter electrode as an anode.
상술한 바와 같이, 본 발명에 따른 전계 방출 소자의 제조방법은 게이트절연막을 양극산화법을 이용하여 형성시킨다. 이에 따라, 본 발명에 따른 전계 방출 소자의 제조방법은 게이트절연막이 우수한 전기적 특성을 가지게 되므로 게이트전극과 캐소드전극 간의 전기적 절연특성이 향상될 수 있다. 이와 같이, 게이트 절연막을 양극산화법을 이용하여 형성하게 되면 대면적에 형성시키기에 용이한 장점을 가진다.As described above, in the method of manufacturing the field emission device according to the present invention, a gate insulating film is formed by using an anodization method. Accordingly, in the method of manufacturing the field emission device according to the present invention, since the gate insulating layer has excellent electrical characteristics, the electrical insulating characteristics between the gate electrode and the cathode electrode may be improved. As such, when the gate insulating film is formed using the anodization method, it is easy to form the large area.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (5)
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Patent Citations (2)
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