KR100439364B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치를 제조하는 방법이 개시되는데, 이 방법에서는 기판 상에 다결정 실리콘을 포함한 예각의 돌출부를 갖는 반도체층을 형성한 후, 예각의 돌출부 상에 형성되는 절연층 표면의 곡률 반경이 20 ㎚ 이상으로 되도록, 여기 산소종에 의한 반도체층의 산화를 통해 반도체층 상에 절연층을 형성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치를 제조하는 방법 및 반도체 장치에 관한 것으로, 더욱 상세하게는, 다결정 실리콘을 구비한 반도체 장치층 상에 절연막이 직접 형성되는 반도체 장치에 관한 것이다.
CVD 방법에 의해 Si 기판 상에 직접 증착된 다결정 실리콘층, 혹은 미리 형성된 다결정층 또는 비결정성층의 가열에 의해 형성되는 다결정 실리콘층은, 그 표면에 나노미터(㎚) 오더(order) 이상의 거칠기를 갖는 미세한 요철 부분이 종종 수반된다. 종래의 Si 반도체 소자, 특히, MOSFET 트랜지스터를, 상기와 같은 미세한 요철 부분을 갖는 다결정 실리콘으로 제조하는 경우, 다결정 실리콘층과 그 위에 형성된 산화막간의 계면 형태, 즉 상술한 미세한 요철 부분의 영향으로 인해, 얻어진 소자의 성능이 종종 열화(劣化)된다. 이러한 열화의 주요 원인들 중 하나는 절연층의 파괴때문이다.
MOSFET 트랜지스터는, 절연층 상에 형성된 금속 전극과, 활성층으로서 기능하는 다결정 실리콘층 사이에 절연층을 개재하여 전기 전압을 인가함으로써 활성화된다. 따라서, 다결정 실리콘층과 절연막간의 계면에 미세한 요철 부분이 존재하면, 계면에서 국부적으로 전계 집중이 발생하여, 절연막의 파괴, 즉 소자의 파괴를 초래할 가능성이 증가하게 된다. 따라서, 절연막의 파괴를 회피하려면, 다결정 실리콘층과 절연막간의 계면의 평탄화, 특히, 다결정 실리콘층의 돌출부(볼록부)의 평탄화가 필수적이다.
다음에, 종래 열산화에 의해 다결정 실리콘층 상에 절연막(산화막)을 형성한 경우에 있어서, 다결정 실리콘층의 표면 형상에 관해 설명한다.
도 1은 종래 열산화에 의해 다결정 실리콘층 상에 형성된 절연막(산화막)의 구조를 나타낸 단면 TEM 사진이고, 도 2는 도 1의 단면 TEM 사진의 개략도이다.
특히, 상기 구조는, Si 기판(1)상에 절연층(산화막층;2)을 통해 미리 다결정 실리콘층(3)을 증착한 후, 다결정 실리콘층(3) 상에 900℃ 의 온도에서 열산화막(드라이 산화막;4)을 형성하는 공정에 의해 얻어졌다. 도 2에 도시된 바와 같이, 다결정 실리콘층(3)의 돌출된 선단(tip end)의 곡률은, 열산화막(4)을 형성하기 위한 그 다결정 실리콘층(3)의 산화 후에도 거의 변경되지 않았는데, 즉, 산화막과 다결정 실리콘층간의 계면의 요철 형태는, 다결정 실리콘층(3)의 산화 이전과 거의 동일하게 유지되었다. 즉, 다결정 실리콘층의 열산화에 의해 산화막을 형성하는 종래 방법에 따르면, 산화막과 다결정 실리콘층간의 계면의 요철 형태를 평탄하게 하는 것이 어렵다.
반도체 소자의 성능을 더 향상시키기 위해서는, 다결정 실리콘층과 그 위에 형성된 산화막간의 계면의 요철 형태를 최소화하는 것이 필수적이다. 그 대책으로서, CMP(화학 기계 연마) 또는 플루오르화 암모늄 용액에 의한 다결정 실리콘층의 처리가 현재까지 시도되었다. CMP를 이용하는 방법의 경우, 다결정 실리콘층의 표면을 물리적으로 평탄화하는 것은 가능하지만, 이로 인해 CMP 공정동안 다결정 실리콘층으로 결정 결함들이 생기게되므로, 이에 따라 생성되는 반도체 소자에 결정 결함들이 미치는 영향을 피할 수 없게 된다. 특히, 수십 나노미터 이하 정도의 표면 거칠기로 평탄화를 실현하고자 하면, 표면 거칠기의 크기가 CMP 의 고유 에칭속도에 비해 매우 작으므로, CMP의 조건들을 최적화하고 엄밀히 제어하는 것이 필수적이다. 따라서, 실용적인 이용을 위한 CMP의 채용은, 고비용 등의 문제점으로 인해 매우 어려울 것으로 예상된다.
한편, 플루오르화 암모늄 용액을 이용한 다결정 실리콘 표면의 처리는, 상기 에칭 용액의 면방위 의존성으로 인해 오목 또는 볼록(돌출)부의 크기의 증가 또는 표면 거칠기의 증가를 초래할 것으로 예상된다. 더우기, 처리될 표면이 (111)면으로 형성되는 경우에도, 상기 에칭 용액에 의한 에칭으로 인해 활성층이 부주의하게 얇아지는 것(thinning)을 피할 수 없게 된다. 절연층 상에 증착되는 다결정 실리콘층은, 종종 마이크로미터 이하 정도로 얇다. 이와 같이 얇은 다결정 실리콘층을 평탄화한 후, 산화시켜 산화층을 형성하는 경우, 상기와 같은 평탄화를 위한 에칭 용액에 의한 에칭으로 인해, 또한 상기와 같은 후속하는 산화 처리로 인해, 활성층의 두께는 수십 나노미터 정도의 크기로 감소된다. 따라서, 반도체 소자의 동작에 필요한 다결정 실리콘의 충분한 두께를 확보하기가 어렵게 된다. 또한, 상기 에칭 용액을 이용한 처리에 의해 다결정 실리콘의 그레인(grain) 경계가 선택적으로 에칭되거나, 상기 에칭 용액을 이용한 처리에 의해 다결정 실리콘이 국부적으로 오염될 가능성이 있으므로, 실용적인 이용을 위한 상기 플루오르화 암모늄 용액의 채용은 매우 어려울 것으로 예상된다.
또한, 상술한 CMP 방법 또는 에칭 방법의 채용은, 제조 공정의 수를 필연적으로 증가시키게 된다.
즉, 상술한 CMP 방법 또는 에칭 방법에 의해 다결정 실리콘층 표면의 요철 부분을 가능한 한 최소로 감소시키고자 한다면, 그 CMP 방법 또는 에칭 방법내에 추가 단계를 병합할 필요가 있으므로, 반도체 소자의 개발을 위해 엄청난 시간과 노동력을 필요로 하게 된다. 사실상, 상술한 CMP 방법 또는 에칭 방법을 대량 생산에 채용하고자 한다면, 제조 라인들의 재고려 또는 교체가 필요하다. 이와 같은 상황에서, 현재, 최소 표면 거칠기를 갖는 다결정 실리콘층을 구비한 반도체 소자를 실현하는 기술로서, 바람직하게는, 종래 제조 기술 및 제조 장치의 노하우를 잘 이용하고, 높은 투자 효율을 달성할 수 있으며, 또한 Si 반도체 장치를 제조하는 종래 공정에 적합한 환경하에서 상기 반도체 소자를 제조하는 것이 가능한, 상기와 같은 기술을 개발하려는 것이 요구되고 있다.
상술한 바와 같이, 반도체 장치의 제조시 다결정 실리콘층 상에 절연막을 형성하는 단계에서 반도체 소자의 다결정 실리콘층과 절연층간의 계면의 평탄도를 향상시키는 것에 대한 요구가 존재하였지만, 현재까지, 어느 누구도 진정으로 효과적인 수단을 제공하는 것을 성공하지 못하였으므로, 현재, 상술한 계면의 평탄도를 향상시키는 기술의 개발에 대한 절박한 요구가 존재하게 된다.
본 발명은 상술한 상황하에서 달성되었으므로, 본 발명의 목적은 다결정 실리콘을 구비한 반도체층 상에 절연층을 직접 형성하면서, 반도체층의 표면 거칠기를 최소화하여 반도체층의 표면 평탄도를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 다결정 실리콘층을 구비한 반도체층, 및 반도체층 상에 직접 형성되는 절연층을 구비하고, 반도체층의 표면 거칠기가 최소화되므로 반도체층의 표면 평탄도가 향상되는 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
도 1은 종래 열산화에 의해 형성된 산화막을 나타낸 단면 TEM 사진.
도 2는 종래 열산화에 의해 형성된 산화막의 단면을 개략적으로 나타낸 단면도.
도 3은 반도체층의 표면 거칠기(roughness)에 관해 AFM에 의해 수행된 평가 결과와 산화막의 막 두께간의 관계를 나타낸 그래프.
도 4는 본 발명의 일 실시예에 따른 라디칼(radical) 산화에 의해 형성된 산화막을 나타낸 단면 TEM 사진.
도 5는 본 발명의 일 실시예에 따른 라디칼 산화에 의해 형성된 산화막을 개략적으로 나타낸 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : Si 기판
2 : 절연층(산화막층)
3 : 다결정 실리콘층
4 : 열산화막(드라이 산화막)
5 : 산화막
본 발명의 일 양태에 따르면,
기판 상에, 다결정 실리콘을 포함한 예각의 돌출부를 갖는 반도체층을 형성하는 단계; 및
상기 반도체층의 상기 예각의 돌출부의 곡률 반경이 20 ㎚ 이상이 되도록, 여기(excited) 산소종에 의한 상기 반도체층의 산화를 통해 상기 반도체층 상에 절연층을 형성하는 단계를 구비하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 양태에 따르면,
기판;상기 기판 상에 형성되며 다결정 실리콘의 예각 돌출부를 포함하는 반도체층; 및여기 산소종에 의한 상기 반도체층의 산화를 통해 상기 반도체층 상에 직접 형성되는 산화층을 포함하며,
상기 반도체층의 상기 예각 돌출부의 곡률 반경은 20 nm 이상인 것을 특징으로 하는 반도체 장치가 제공된다.
절연층을 형성하기 위해 다결정층의 표면을 산화시키는 종래 방법에 따르면, 통상적으로, 예를들어, 기판 위에 산소 가스를 공급하면서, 900℃의 온도에서 기판을 가열하여, 절연층을 형성하게 된다. 절연층을 형성하기 위한 다른 방법으로서,CVD 방법에 의한 증착 방법을 채용하는 것도 공지되어 있으나, 이 퇴적 방법은, 형성될 절연층이 많은 양의 불순물과 구조적인 결함들을 포함하게 되는 문제점을 수반한다. 따라서, 1GDRAM 등의 최신 ULSI급의 소자 제조시에는, 일반적으로 가열 방법이 채용된다. 가열 방법에 의해 형성되는 절연층을 채용하는 중요한 이유는, 단순히, 절연층 내부 뿐만 아니라 다결정층이 밑에 놓인 절연층의 계면에서 구조적인 결함들을 최소화할 수 있으므로, 얇고 밀도가 높은 절연막을 얻을 수 있다는 사실 때문이다. 그러나, 상술한 바와 같이, 절연막 내부의 구조적인 결함들의 밀도를 감소시키는 것이 가능하지만, 상기 가열 방법은, 다결정 실리콘층의 표면 거칠기가 명백히 유지되면서 산화가 진행된다는 문제점을 수반한다. 따라서, 절연막을 형성하는 종래 가열 방법에 따르면, 다결정 실리콘층의 표면 거칠기에 의해 유도될 수 있는 반도체 소자의 성능 저하를 억제하는 것이 불가능하게 된다.
한편, 라디칼 산화종(radical oxidizing species)에 의해 절연막을 형성하는 경우, 이 라디칼 산화종이 Si 기판과 절연막간의 계면의 평탄도를 향상시키는 기능을 하는 것이 확인되었다. 이하, 이러한 라디칼 산화종의 기능을 도 3을 참조하여 설명한다.
도 3은, 보통의 열(드라이)산화 또는 라디칼 산화에 의해 산화막이 형성된 Si 기판의 표면 거칠기를 AFM 평가에 의해 정량화한 결과들을 나타낸다. 그래프에서 산화막 두께가 "0" 인 위치에서의 값은 Si 기판의 표면 상에 형성된 원래의 산화막을 제거한 직후의 Si 기판의 표면 거칠기를 나타낸다. 도 3에 도시된 실시예에서의 상기 값은 0.2 ㎚ 이었다. 계면의 거칠기의 평가에 있어서, 우선적으로 개별 공정에 의해 Si 기판의 표면에 두께가 서로 다른 산화막들을 형성한 후, 이들 산화막들을 제거하고, 그 후, AFM 평가에 의해 Si 기판의 각 계면의 거칠기를 수량화하였다.
도 3의 그래프에 도시된 바와 같이, 열산화에 의해 산화막을 형성하였을 때, 반도체층의 표면 거칠기는, 산화 이전의 표면 거칠기에 비해, 산화막 두께의 증가에 비례하여 열산화의 결과로서 어느정도까지, 일단 증가하였지만, 그 후 점차 감소하였다. 이와는 달리, 라디칼 산화에 의해 산화막을 형성하였을 때는, 산화의 초기 단계에서부터 표면 거칠기가 감소되는 효과가 인정되었으며, 이러한 효과는 산화가 계속 진행됨에 따라 증가되었다. 이들 결과로부터, 한정된 두께의 절연막내에서 계면의 평탄도가 향상되는 것이 요구되는 경우에 열산화를 이용하는 것은 적절하지 않고, 라디칼 산화는 열산화의 산화 메커니즘과는 근본적으로 다른 독특한 산화 메커니즘에 기초하여 진행된다는 것을 알 수 있었다.
열산화에 의해 약 23 ㎚ 두께의 산화층을 형성하였을 때, 반도체층의 표면 거칠기는 Rms = 0.18 ㎚ 정도로 유지되었다. 이와는 달리, 라디칼 산화의 경우, 10 ㎚ 정도의 두께의 산화층을 형성하였을 때에도, 반도체층의 표면 거칠기를 Rms = 0.17 ㎚ 정도로 제어하는 것이 가능하였다.
본 발명에서, 계면 거칠기에 의한 산란으로 인해 MOSFET 이동도가 열화되는 것과 같은 바람직하지 않은 전기적 특성을 억제하기 위해서는, 반도체층막의 표면 거칠기를 Rms = 20 ㎚ 이하로 제어하는 것이 바람직하다. 더우기, MOSFET의 성능을 더 향상시키기 위해서는, 산화막의 막 두께를 되도록 얇게 하는 것이 바람직하며, 바람직하게는 1000 ㎚ 이하로 되어야 한다. 통상적인 MOSFET 0.1 미크론 룰의 경우, 산화막의 막 두께는 10 ㎚ 이하로 되는 것이 바람직하며, 더 바람직하게는 3 ㎚ 이하로 되어야 한다. 이제, 여기 산소종(excited oxygen species)에 의해 Si 기판의 산화를 수행함으로써 이들 요구조건들을 동시에 만족시키는 것이 가능하다.
도 3에 도시된 결과들은, Si 웨이퍼 상에 산화막을 형성하는 경우에 있어서 Si 웨이퍼의 평탄화가 의도되었던 상황들을 간단히 나타낸다. 그러나, 다결정 실리콘층 상에 산화막을 형성하는 경우에 있어서, 종종, 다결정 실리콘층의 결정축은, 다결정 실리콘층의 그레인들(grains)에 따라 수 도(°)이상 달라진다. 또한, 그레인 경계 근방에서 산화가 가속되며, 또한 돌출부 형태의 영향으로 인해 산화 속도가 변경될 수도 있다는 것을 생각할 수 있다. 따라서, 여기 산소종에 의한 다결정 실리콘층의 돌출부의 산화는, Si 기판 표면의 산화 메커니즘과는 다른 산화 메커니즘에 기초하여 진행될 것으로 추정된다.
다음에, 본 발명의 특정 예들을, 표면 거칠기가 있는 다결정 실리콘층의 표면 상에 절연층이 형성되는 경우를 참조하여 설명한다. 이러한 절연층은, 반도체 장치에서 이용되는 경우, MOSFET의 게이트 절연층, 커패시터 절연층 또는 층간 절연층으로서 기능할 수 있다.
본 발명에서 이용되는 기판용 재료로는, Si, Ge, 및 Si와 Ge의 혼합 결정 뿐만 아니라, 열저항이 비교적 낮은 기판도 채용할 수 있다. 예를 들어, 유리(연화점이 약 500℃), 플라스틱(연화점이 약 200℃), 폴리테트라플루오르에틸렌(연화점이 약 80℃)과 같은, 1000 ℃ 이하의 비교적 낮은 연화점의 재료로 형성된 기판을 채용하는 경우, 본 발명의 효과는 더 현저하게 나타나게 된다.
또한, 상술한 재료들 중 어느 재료로 형성된 기판과 다결정 실리콘을 구비한 반도체층간에 절연층이 삽입될 수도 있다.
다결정 실리콘은, 밑에 놓인 비결정성층 상에 다결정을 성장시키는 것을 허용함으로써 형성될 수 있다. 예를 들어, CVD 방법으로 다결정 실리콘을 형성할 수 있다. 다른 방법으로는, 비결정성 실리콘층을 미리 형성한 후, 이 비결정성 실리콘층을 레이저 어닐링 등에 의해 열처리하여 다결정 실리콘을 형성한다.
상기와 같은 방법으로 형성된 다결정 실리콘을 구비한 반도체층은 반드시 돌출부를 수반하게 된다. 이 경우의 표면 거칠기는 예를 들어 0.1 ㎚ 내지 100 ㎚ 의 범위로 되고, 돌출부의 선단에서의 곡률 반경은 15 ㎚ 이하로 뾰족하다. 다결정 실리콘을 구비한 상기 반도체층을 여기 산소종에 의해 산화시키는 경우, 상기 반도체층은 산화막(절연막)으로 변환되고, 동시에, 상기 돌출부의 선단에 평탄한 면이 형성된다.
여기 산소종은, 산소 가스에 마이크로파 방전을 인가하여 생성될 수 있다. 다른 방법으로는, 산소 가스 및 비활성 가스를 구비한 혼합 가스에 마이크로파 방전을 인가하여 여기 산소종을 생성할 수도 있다. 또한, 리모트(remote) 플라즈마, RF 플라즈마 또는 레이저 빔에 의해 여기 산소종을 생성하는 것도 가능하다. 또한, 오존으로부터 상기 여기 산소종을 생성할 수도 있다.
라디칼 산화의 온도는 실온 내지 약 1200 ℃ 의 범위내에서 선택되며, 더욱 바람직하게는 400 내지 900 ℃ 의 범위내에서 선택된다. 이 경우 실온은 0 ℃ 내지 40 ℃ 범위의 온도를 의미한다. 라디칼 산화의 압력은 0.1 내지 20 토르(torr)범위내에서 선택된다. 통상적으로, 마이크로파의 출력은 10 내지 1000 W 정도의 범위내에서 선택된다.
다음은 여기 상태를 얻기 위한 반응들을 예시한다.
O2+ 여기 에너지(hν) = O(3P) + O(3P) : 5.06 내지 5.26 eV (1)
O2+ 여기 에너지(hν) = O(3P) + O(1D) : 7.02 내지 7.22 eV (2)
O2+ 여기 에너지(hν) = O(1D) + O(1D) : 8.98 내지 9.18 eV (3)
O2+ 여기 에너지(hν) = O(3P) + O(1S) : 9.24 내지 9.44 eV (4)
이들 반응들 중 여기 에너지가 최소인 반응(1)을 채택하면, 다결정 실리콘층의 돌출부를 평탄화하는 효과를 얻을 수 있다. 더우기, 더 높은 여기 에너지상태를 나타내는 라디칼 산화를 채택하면, 다결정 실리콘층의 돌출부를 평탄화하는 효과를 더 향상시킬 수 있게 된다.
절연층을 형성하는 단계에서는, 상술한 여기 산소종에 더하여, 질소, Zr, Hf, La, Ti, Ta, Pr, Ba, Sr 및 Al 으로 이루어진 그룹에서 선택된 원소들 중 적어도 한 종류의 원소를 동시에 공급하는 것도 가능하다. 상기 반응 시스템에 여기 질소종으로서 질소를 첨가할 수도 있다. Zr, Hf, La, Ti, Ta, Pr, Ba, Sr 및 Al 등의 다른 원소들도, CVD 방법으로 대표되는 기상(氣相)으로서, 샘플 표면에서 분해될 수 있는 분자로서, 또는 스퍼터링 방법 또는 MBE 방법으로 대표되는 단원자로서, 상기 반응 시스템에 첨가될 수 있다. 이들 경우들 중 어느 경우이든지, 산소 뿐만 아니라, Si, 질소, Zr, Hf, La, Ti, Ta, Pr, Ba, Sr 및 Al 으로 이루어진 그룹에서 선택된 원소들 중 적어도 한 종류의 원소를, 결과로서 생성된 절연층에 병합하게 된다. 특히, 이들 원소들 중 산소 또는 질소를 절연층에 병합하는 경우, 절연층의 품질을 향상시킬 수 있으므로, 우수한 전기적 특성들을 나타내는 반도체 장치를 얻을 수 있게 된다.
도 4는 라디칼 산화에 의해 다결정 실리콘층 표면에 형성된 산화막을 나타낸 단면 TEM 사진이고, 도 5는 결과로서 생성된 산화막을 개략적으로 나타낸 단면도이다.
도 5에 도시된 바와 같이, 절연층(산화막층;2), 다결정 실리콘층(3) 및 라디칼 산화에 의해 생성된 산화막(5)은, Si 기판(1)의 표면에 연속적으로 증착된다. 상기 라디칼 산화막(5)은, 산화되는 기판 표면에서 900 ℃ 의 라디칼 산화 온도와 5 torr의 산소 압력의 조건하에서 마이크로파 여기(excitation)를 이용하는 라디칼 생성원으로부터 공급된 라디칼 산소를 포함한 산소 가스에 의해, 다결정 실리콘층(3)의 표면을 산화시켜 형성되었다.
도 5에 도시된 단면도뿐만 아니라, 도 4에 도시된 사진으로부터 알 수 있는 바와 같이, 다결정 실리콘층(3) 표면의 돌출부 선단은 라디칼 산화에 의한 평탄화 효과로 인해 평탄화됨으로써, 원자 오더의 평탄화된 표면을 형성하게 된다. 상기 평탄화된 표면은 Si 기판(1)의 표면과는 평행하지 않는데, 이는 상기 평탄화된 표면이 결정 그레인의 결정 배향에 따라 형성되었다는 것을 나타낸다. 또한, 이들 도면들에 도시된 바와 같이, 그레인 경계에 대응하는 돌출부 상부의 우측 어깨 부분도 우측에 위치한 결정 그레인의 결정 배향에 따라 평탄화된다. 또한, 돌출부의 중심부에서 관찰되는 그레인 경계부에서의 산화를 가속시키는 라디칼 산화의 효과는 최소화되며, 그 산화 처리된 그레인 경계부는, 전계 집중을 새로 일으키게 되는 오목부로 될 가능성이 거의 없다는 것을 명백하게 알 수 있다. 즉, 다결정 실리콘층 표면의 라디칼 산화에 의해 다결정 실리콘층 상에 산화막을 형성하는 경우, 상기 산화는 Si 기판에 수직인 방향으로 우선적으로 진행되지 않고, 산화되는 층의 결정 배향에 따라 진행하며, 상기 산화는 그레인 경계에서 산화가 가속되는 것을 초래하지 않으면서 진행된다는 것을 처음으로 명확하게 알 수 있었다.
본 발명의 일 실시예에 따른 상기 반도체 장치에서는 여기 산소종에 의해 반도체층 상에 절연층을 형성하므로, 상기 반도체층과 절연층간의 계면에 위치한 반도체층의 표면 형태를 개선할 수 있게 된다. 즉, 반도체층의 요철 표면의 선단에서의 곡률 반경은 20 ㎚ 이상으로 되고, 폭이 10 ㎚ 이상이며, 표면 거칠기가 1 ㎚ 내지 10 ㎚ 인 평탄한 격자면이 돌출부 상에 형성된다. 상기 반도체층은, 반도체층의 평탄한 표면과 기판 표면간의 각도를 0.1 내지 20 도의 범위 이내로 제한할 수 있는 결정 그레인을 구비하며, 그 각도는 10 도 이하로 되는 것이 바람직하다. 더우기, 계면의 구조적인 결함들의 밀도, 즉, 반도체층과 절연층간의 계면의 계면 준위 밀도는 1011㎝-2eV-1이하로 제한된다.
상기 계면 준위 밀도값으로부터, 여기 산소종의 채용으로 인해 산화가 이상적으로 진행되었다는 것을 알 수 있게 된다.
이들 바람직한 결과들은, 단지 라디칼 산화의 채용에 의해서만 달성된다.즉, 종래 열산화를 채용하여 상기 결과들을 달성하는 것은 불가능하다. 예를 들어, 열산화에 의해 형성된 절연층과 반도체층간의 계면의 계면 준위 밀도를 라디칼 산화에 의해 제조된 계면의 계면 준위 밀도와 비교했을 때, 전자의 샘플은 6×1010㎝-2eV-1의 값을 나타내지만, 후자의 샘플은 2×1010㎝-2eV-1의 값을 나타낸다. 계면 준위 밀도의 값은 매우 예민하며, 변하기 쉬우므로, 상기 값은 반도체 소자의 크기 및 동작 조건들과, 폴리실리콘을 형성하는 조건들(온도, 어닐링 시간, 분위기 등)과 같은 여러 변수들에 따라 쉽게 변하게 된다. 그러나, 이들 변수들과 관계 없이, 열산화와 비교하여 라디칼 산화의 채용은 상술한 특징들을 개선하는 데 효과적이었음이 확인되었으며, 이와 같은 추세는 거의 반전되지 않았다.
드라이 산화로 대표되는 열산화의 경우, 가열된 산소는, 상술한 계면에 수직인 열 기울기에 따라 산화층/Si 기판의 계면에 도달함으로써, 계면에 위치한 Si 를 산화시키게 된다. 따라서, 표면 거칠기의 특징들을 변화시키지 않으면서, 표면 거칠기를 수반한 계면에서, 산화가 진행되는 것으로 생각된다. 한편, 여기 산소종에 의한 라디칼 산화의 경우에는, 산소종 자신이, 가열에 의해 산소종에 주어진 에너지에 더하여 높은 에너지를 갖는다. 따라서, 상기 여기 산소종이, 산화층을 통해 확산되면서 계면을 향해 이동하여 표면 거칠기(돌출부)를 수반한 계면에 도달할 때, 드라이 산화의 산화종의 에너지보다 여기 산소종의 에너지가 더 높기 때문에, 계면에 평행한 방향으로도 산화가 진행될 수 있게 된다. 따라서, 표면 평탄화가 진전되는 것으로 추정된다.
상술한 바와 같이, 이제, 본 발명에 따르면, 종래 방법에 의해 생성되는 산화층에 비해 다결정 실리콘층 상에 형성되는 산화층의 품질을 향상시키는 것이 가능하게 된다. 따라서, 다결정 실리콘층의 표면에 생성되는 반도체 소자의 품질을 향상시키는 것이 가능하게 된다. 또한, 반도체 장치의 제조 공정에서의 어느 변화도, 단순히 종래 산화 장치를 라디칼 산화 장치로 대체하여 처리할 수 있으므로, 제조 라인에 요구되는 어느 변화들도 최소화시키는 것이 가능하게 된다.
상세하게 설명된 바와 같이, 본 발명에 따르면, 다결정 실리콘을 구비한 반도체층 상에 절연층을 직접 형성할 수 있으며, 반도체층의 표면 거칠기를 최소화하여 반도체층의 표면 평탄도를 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이 가능하다. 더우기, 본 발명에 따르면, 상술한 바와 같은 우수한 절연층을 저온에서 형성할 수 있다.
또한, 본 발명에 따르면, 다결정 실리콘층을 구비한 반도체층, 및 상기 반도체층 상에 직접 형성되는 절연층을 구비하고, 상기 반도체층의 표면 거칠기가 최소로 됨으로써, 상기 반도체층의 표면 평탄도가 향상되는 것을 특징으로 하는 반도체 장치를 제공하는 것이 가능하다.
본 발명을 채용함으로써, 그 표면에 다결정 실리콘층을 갖는 반도체층과 상기 다결정 실리콘층 상에 형성된 절연층간의 평탄도를 제한된 범위의 절연막 두께내에서 향상시키는 것이 가능하게 된다. 또한, 본 발명은, 종래 공정에서 어느 기본적인 변화도 수반하지 않으면서 실시될 수 있으므로, 반도체 장치의 제조 비용의어떠한 증가라도 최소화시킬 수 있게 된다.
따라서, 이제, 종래 절연층에 비해 더 고성능의 절연층을 갖는 반도체 소자를 얻을 수 있으므로, 특히, 유전체 파괴 특성이 향상된 반도체 소자를 얻을 수 있으므로, 본 발명은 산업상 관점에서도 매우 유용하게 된다.
당해 기술분야에서 숙련된 당업자들은, 추가 이점들과 변형들을 명백하게 알 수 있다. 따라서, 그 넓은 양태들에서, 본 발명은 여기서 제시되고 설명된 특정의 상세한 설명들과 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 청구항들과 그 등가물들에 의해 규정되는 본 발명의 일반적인 개념들의 정신 또는 범위로부터 일탈함이 없이 여러 변형들을 실시할 수 있게 된다.

Claims (19)

  1. 반도체 장치를 제조하는 방법에 있어서,
    기판 상에, 다결정 실리콘을 포함한 예각의 돌출부를 갖는 반도체층을 형성하는 단계; 및
    상기 반도체층의 상기 예각의 돌출부의 곡률 반경이 20 ㎚ 이상으로 되도록, 여기 산소종(excited oxygen species)에 의한 상기 반도체층의 산화를 통해 상기 반도체층 상에 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 다결정 실리콘이 기저(underlying) 비결정성층 상에 형성되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 다결정 실리콘은 CVD 방법에 의해 형성되는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 다결정 실리콘은, 우선 비결정성 실리콘을 형성한 후, 상기 비결정성 실리콘의 표면을 열처리하여 상기 다결정 실리콘을 형성하는 공정에 의해 형성되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 절연층은, 질소, Zr, Hf, La, Ti, Ta, Pr, Ba, Sr 및Al 으로 이루어진 그룹에서 선택된 원소들 중 적어도 한 종류의 원소를, 상기 여기 산소종과 함께 공급함으로써 형성되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 기판은 1000 ℃ 이하의 연화점(softening point)을 갖는 재료를 주로 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 기판은 유리, 플라스틱 또는 폴리테트라플루오르에틸렌(polytetrafluoroethylene)으로 형성되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 여기 산소종은, 산소 가스에 마이크로파 방전의 인가를 통해, 또는 산소 가스 및 비활성 가스를 함유한 혼합 가스, 리모트(remote) 플라즈마, RF 플라즈마, 레이저 빔 또는 오존에 마이크로파 방전의 인가를 통해 생성되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 절연막의 형성은, 온도가 실온 내지 1200℃ 의 범위내이며, 압력이 0.1 내지 20 torr의 범위내이며, 상기 마이크로파의 출력이 10 내지 1000W 의 범위내인 조건하에서 수행되는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 절연막의 형성은, 온도가 400℃ 내지 900℃ 의 범위내이며, 압력이 5 torr이며, 상기 마이크로파의 출력은 100W인 조건하에서 수행되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 여기 산소종은 그라운드 상태의 산소를 함유하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 여기 산소종은 5.16 eV 의 여기 에너지를 갖는 여기 종(excited species)을 포함하는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 상기 반도체층과 상기 반도체층 상에 형성된 상기 절연층간의 계면 준위 밀도는 1011㎝-2eV-1이하인 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 상기 반도체층의 상기 돌출부의 선단(tip end)은, 20 ㎚ 이상의 곡률 반경을 갖고, 또한 폭이 10 ㎚ 이상이며 표면 거칠기가 1 ㎚ 내지 10 ㎚ 인 평탄한 격자면을 갖는 것을 특징으로 하는 방법.
  15. 제1항에 있어서, 상기 절연층은 1000 ㎚ 이하의 두께를 갖고, 상기 절연층과 상기 반도체층간의 계면의 표면 거칠기인 Rms = 20 ㎚ 이하인 것을 특징으로 하는 방법.
  16. 반도체 장치에 있어서,
    기판;
    상기 기판 상에 형성되며 다결정 실리콘의 예각 돌출부를 포함하는 반도체층; 및
    여기 산소종에 의한 상기 반도체층의 산화를 통해 상기 반도체층 상에 직접 형성되는 산화층
    을 포함하며,
    상기 반도체층의 상기 예각 돌출부의 곡률 반경은 20 nm 이상인 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 기판은 1000℃ 이하의 연화점을 갖는 재료를 주로 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서, 상기 기판은 유리, 플라스틱 또는 폴리테트라플루오르에틸렌으로 형성되는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서, 상기 절연층은 Si, 산소, 질소, Zr, Hf, La, Ti, Ta, Pr, Ba, Sr 및 Al 으로 이루어진 그룹에서 선택된 원소들 중 적어도 한 종류의 원소를 구비하는 것을 특징으로 하는 반도체 장치.
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