KR100438925B1 - The pulse width modulation logic for 3 level inverter or converter - Google Patents
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Abstract
본 발명은 인버터(inverter) 또는 컨버터(converter)의 스위칭 펄스폭 변조 발생장치에 관한 것으로, 2레벨 스위치 구조를 갖는 인버터 또는 컨버터에 간단한 장치와 로직(logic)회로의 추가만으로 펄스폭 변조회로를 구현하고자한 3 레벨 스위칭 펄스폭 변조 장치에 관한 것이다.The present invention relates to a switching pulse width modulation generator of an inverter or a converter, and implements a pulse width modulation circuit by simply adding a simple device and a logic circuit to an inverter or a converter having a two-level switch structure. And a three level switching pulse width modulation device.
종래의 2레벨을 3레벨로 구성할때, 이를 구동하기 위해서는 스위칭 주기를 카운트하기 위한 카운터(counter)의 수가 증가되어야만 한다.When the conventional two levels are configured to three levels, in order to drive them, the number of counters for counting switching cycles must be increased.
본 발명에서는 2 레벨 스위칭 펄스폭 변조 발생장치에,In the present invention, the two-level switching pulse width modulation generator,
입력되는 모드 체인지(mode change)신호에 따라서, 발생된 게이트 구동신호를 해당하는 스위칭 소자의 쌍으로 구분하여 선택출력하기 위한 디 멀티플렉스(De-MUX)를 구성하고, 또한 데드타임(Dead Time) 발생로직 회로를 그대로 사용하여 각 스위칭 소자 쌍별로 하나씩 구성하도록 하므로써, 별도의 카운트 수단의 추가 구성없이도, 3 레벨 스위칭 펄스폭 변조 발생장치의 구현이 가능하도록 하는 것이다.According to an input mode change signal, a de-MUX for deselecting and outputting the generated gate driving signal into a pair of corresponding switching elements is configured, and also a dead time. By using the generation logic circuit as it is to configure one for each switching element pair, it is possible to implement a three-level switching pulse width modulation generator without additional configuration of the counting means.
Description
본 발명은 인버터(inverter) 또는 컨버터(converter)의 스위칭 펄스폭 변조 발생장치에 관한 것으로, 2레벨 스위치 구조를 갖는 인버터 또는 컨버터에 간단한 장치와 로직(logic)회로의 추가만으로 펄스폭 변조회로를 구현하고자한 3 레벨 스위칭 펄스폭 변조 장치에 관한 것이다.The present invention relates to a switching pulse width modulation generator of an inverter or a converter, and implements a pulse width modulation circuit by simply adding a simple device and a logic circuit to an inverter or a converter having a two-level switch structure. And a three level switching pulse width modulation device.
일반적으로 3 레벨 펄스폭 변조 인버터 또는 컨버터는 도 1에 도시된 바와 같이, 12개의 스위칭소자(U,V,W)의 온/오프(ON/OFF)주기를 제어하므로써, 출력전압을 요구하는 전압 혹은 전류로 제어할 수 있게 된다.In general, a three-level pulse width modulation inverter or converter controls an ON / OFF cycle of twelve switching elements U, V, and W, as shown in FIG. Or it can be controlled by current.
이러한 경우 한 아암(arm)의 제일 위단의 스위칭 소자(U1,V1,W1)와 위에서 세번째단 스위칭소자(U3,V3,W3)가 한쌍으로, 그리고 위에서 두번째단 스위칭소자(U2,V2,W2)와 제일 아래단 스위칭 소자(U4,V4,W4)가 한쌍으로, 서로 온/오프 동작으로 토글(toggle) 동작하게 된다.In this case, the uppermost switching element (U1, V1, W1) of the arm (arm) and the third switching element (U3, V3, W3) from the top and the second switching element (U2, V2, W2) from the top And the lowermost switching elements U4, V4, and W4 are paired and toggled with each other in an on / off operation.
이때, 상기 각 쌍은 서로 전체 PWM 기본파주기의 반주기에 대하여 번갈아가며 온/오프 동작을 한다.In this case, the pairs alternately perform on / off operations with respect to the half period of the entire PWM fundamental wave period.
도 2는 출력요구 전압을 발생하기 위한 한 아암에서의 PWM 게이트신호 파형을 나타낸 것으로, 앞서 설명한 바와 같이, U1과 U3가 서로 온 오프 토글 동작하고, PWM 기본파 주기의 반 주기에 대하여 U1,U3와 U2,U4가 서로 번갈아가면 상기와 같은 온/오프 토글 동작함을 알 수 있다.2 shows a PWM gate signal waveform in one arm for generating an output request voltage. As described above, U1 and U3 are on and off toggled with each other, and U1 and U3 for half of the PWM fundamental wave period. When U2 and U4 alternate with each other, it can be seen that the on / off toggle operation is performed as described above.
그러나, 종래의 2레벨을 3레벨로 구성할때, 이를 구동하기 위해서는 스위칭 주기를 카운트하기 위한 카운터(counter)의 수가 증가되어야만 한다.However, when the conventional two levels are configured to three levels, in order to drive them, the number of counters for counting switching periods must be increased.
본 발명에서는 2 레벨 펄스폭 변조 발생장치에 별도의 카운터 증가없이 간단한 로직회로만 추가시켜 3레벨 스위칭 소자 구성의 인버터 및 컨버터를 구동제어할 수 있도록 한 것이다.In the present invention, a simple logic circuit is added to the two-level pulse width modulation generator without increasing a counter so that the inverter and the converter of the three-level switching element configuration can be driven and controlled.
도 1은 3 레벨 스위칭 장치의 구성을 나타낸 회로도.1 is a circuit diagram showing the configuration of a three-level switching device.
도 2는 3레벨 스위칭 장치를 구동하기 위한 펄스폭 변조 신호 파형을 나타낸 도면.2 shows a pulse width modulated signal waveform for driving a three level switching device;
도 3은 본 발명 3 레벨 스위칭 펄스폭 변조 발생 장치의 구성을 나타낸 블록도.Fig. 3 is a block diagram showing the configuration of the present invention 3-level switching pulse width modulation generator.
도 4는 본 발명에 있어서, 카운터부와 디 멀티플렉스부(De-MUX)의 상세 구성을 나타낸 논리 회로도.4 is a logic circuit diagram showing a detailed configuration of a counter section and a demultiplex section (De-MUX) in the present invention.
도 5는 본 발명에 있어서, 데드타임 발생부의 상세구성을 나타낸 논리 회로도.5 is a logic circuit diagram showing a detailed configuration of a dead time generating unit in the present invention.
상기한 바와 같은 목적을 달성하기 위한 본 발명 3 레벨 스위칭 펄스폭 변조 발생장치의 구성은,The configuration of the present invention three-level switching pulse width modulation generator for achieving the above object,
계산된 스위칭 소자의 온/오프시간 데이터에 따라서 기준 클럭을 카운트하여 게이트 구동 신호를 발생시키는 카운트수단과,Counting means for counting the reference clock according to the calculated on / off time data of the switching element to generate a gate driving signal;
입력되는 모드 체인지(mode change)신호에 따라서, 발생된 게이트 구동신호를 해당하는 스위칭 소자의 쌍으로 구분하여 선택출력하는 구동신호 스위칭수단과,Drive signal switching means for selectively outputting the generated gate drive signal into a pair of corresponding switching elements according to an input mode change signal;
상기 구동신호 스위칭수단으로 부터 입력되는 게이트 구동신호를 일정시간 지연시킨 후, 스위칭 소자 쌍내의 각 스위칭 소자가 온/오프 토글 동작하도록 게이트 구동신호를 분리출력하도록 하여 PWM 기본파의 반주기 단위(스테이지)로 각 쌍이 번갈아 동작하게 될때, 각 쌍간 데드 타임(dead time)을 발생시키도록 데드 타임 발생수단을 포함하여 구성됨을 특징으로 한다.After delaying the gate driving signal input from the driving signal switching means for a predetermined time, the gate driving signal is separated and output so that each switching element in the switching element pair is on / off toggled. As each pair is alternately operated, the dead time generating means is configured to generate a dead time between each pair.
그리고, 상기 데드타임 발생수단은 스위칭 소자의 쌍별로 각각 구성되어 구동신호 스위칭 수단으로 출력되는 각각의 게이트 구동신호를 처리하도록 함을 특징으로 한다.The dead time generating means is configured for each pair of switching elements to process each gate driving signal output to the driving signal switching means.
이와 같은 특징을 갖는 본 발명 장치는 2 레벨 스위칭 펄스폭변조 발생장치의 구성에 간단한 로직회로만을 추가 구성하여 별도의 카운터의 증가없이 3레벨 스위칭 장치의 펄스폭변조 발생장치를 구현할 수 있도록 하는 것으로,The present invention having such a feature is to implement a pulse width modulation generator of the three-level switching device by additionally configuring only a simple logic circuit in the configuration of the two-level switching pulse width modulation generator,
도 3에 도시된 3레벨 펄스폭변조 발생장치의 일 실시예의 구성을 참조하여 그 구성 및 작용을 설명하면 다음과 같다.Referring to the configuration of the embodiment of the three-level pulse width modulation generator shown in Figure 3 will be described the configuration and operation as follows.
스위칭 소자인 IGBT(GU1,GU2,GU3,GU4)의 온/오프 시간에 대한 데이터(D[9,0])에 따라 기준 클럭을 카운트하여 입력되는 게이트 스테이트(gate state)신호(GP_ST)를 게이트 구동펄스로 출력하는 카운터부(1)와,The gate state signal GP_ST, which is input by counting a reference clock according to the data D [9,0] of the on / off time of the switching element IGBT (GU1, GU2, GU3, GU4), is gated. A counter unit 1 outputting the driving pulse,
카운터부(1)로 부터 출력되는 게이트 구동펄스를 게이트 모드 제어신호(GP_MD)에 따라서, GU1,GU3 라인의 IGBT를 구동시키기 위한 게이트 구동신호(GATE_P) 또는 GU2, GU4 라인의 IGBT를 구동시키기 위한 게이트 구동신호(GATE_N)를 선택적으로 출력하는 디 멀티플렉스부(De-Mux)(2)와,According to the gate mode control signal GP_MD, the gate driving pulse output from the counter unit 1 is used to drive the gate driving signal GATE_P for driving the IGBTs of the GU1 and GU3 lines or the IGBTs of the GU2 and GU4 lines. A de-multiplex unit (2) for selectively outputting the gate driving signal (GATE_N),
디 멀티 플렉스부(2)에 의해 선택 출력된 GU1,GU3 라인의 게이트 구동신호(GATE_P)를 입력받아 GU1,GU3가 동시에 온이 되지 않도록 게이트 구동 제어신호(U1,U3)를 출력하는 데드타임(Dead Time) 발생부(3)와,Dead time for receiving the gate driving signals GATE_P of the GU1 and GU3 lines selected and output by the demultiplexer 2 and outputting the gate driving control signals U1 and U3 so that the GU1 and GU3 are not turned on at the same time. Dead time) generation unit (3),
디 멀티 플렉스부(3)에 의해 선택 출력된 GU2,GU4 라인의 게이트 구동신호(GATE_N)를 입력받아 GU2,GU4가 동시에 온이 되지 않도록 게이트 구동 제어신호(U1,U3)를 출력하는 데드타임 발생부(4)와,A dead time occurs that receives the gate driving signals GATE_N of the GU2 and GU4 lines selected and output by the demultiplexer 3 and outputs the gate driving control signals U1 and U3 so that the GU2 and GU4 are not turned on at the same time. Part (4),
각각의 데드타임 발생부(3,4)로 부터 출력되는 게이트 구동신호(U1,U2, U3,U4)를 해당 IGBT의 게이트로 전달하기 위한 게이트 구동신호전달부(Opto- Isolator)(5)를 포함하여 구성된다.The gate driving signal transmitter (Opto-isolator) 5 for transferring the gate driving signals U1, U2, U3, and U4 output from the dead time generators 3 and 4 to the gate of the corresponding IGBT is provided. It is configured to include.
그리고, 상기 카운터부(1)는 도 4에 도시된 바와 같이, 온/오프 타임 주기를 결정하는 데이터 D[9.0]를 입력받아 클록(CNT_CLK)을 카운트하여 플립플롭(1B)의 게이트 트리거 신호(G_TRG)를 출력하는 10진 다운 카운트(down counter)(1A)와, 카운터(1A)로 부터 출력된 게이트 트리거 신호(G_TRG)에 따라서 입력단(D) 게이트 스테이트 신호(GP_ST)를 출력하는 플립플롭(1B)을 포함하여 구성되며,As shown in FIG. 4, the counter unit 1 receives data D [9.0] for determining an on / off time period, counts the clock CNT_CLK, and counts the gate trigger signal of the flip-flop 1B. Flip-flop outputting the input stage D gate state signal GP_ST according to the decimal down counter 1A for outputting G_TRG and the gate trigger signal G_TRG output from the counter 1A. 1B), including
상기 디 멀티플렉서부(2)는 상기 플립플롭(1B)으로 부터 출력되는 게이트 스테이트 신호(GP_ST)와 게이트 모드 제어신호(GP_MD)를 입력으로 하여 게이트 구동신호(GATE_P)를 출력하는 앤드 게이트(AND gate)(2A)와, 게이트 모드 제어신호(GP_MD)의 낫 게이트(2B)와, 낫 게이트(NOT gate)(2B)의 출력과 상기 플립플롭(1B)의 출력을 입력으로 하여 게이트 구동신호(GATE_N)를 출력하는 앤드 게이트(2C)를 포함하여 구성된다.The de-multiplexer 2 receives a gate state signal GP_ST and a gate mode control signal GP_MD output from the flip-flop 1B and outputs a gate driving signal GATE_P. 2A, the sickle gate 2B of the gate mode control signal GP_MD, the output of the NOT gate 2B, and the output of the flip-flop 1B as inputs, and the gate driving signal GATE_N. ) And an end gate 2C for outputting the "
미 설명부호 D1∼D6는 다이오드이다.Reference numerals D1 to D6 are diodes.
이와 같이 구성되는 본 발명 3 레벨 스위칭 펄스폭 변조 발생 장치에 대한 동작을 설명하면 다음과 같다.The operation of the apparatus for generating a three-level switching pulse width modulation of the present invention configured as described above is as follows.
카운터부(1)에서 IGBT의 스위칭 주기에 따른 데이터 D[9.0]에 따라서 클록을 카운트하여 입력되는 게이트 스테이트 신호(GP_ST)를 게이트 구동신호로 출력하게 된다.The counter unit 1 outputs the gate state signal GP_ST, which is input by counting a clock according to the data D [9.0] according to the switching period of the IGBT, as a gate driving signal.
이와 같이 출력된 게이트 스테이트 신호(GP_ST)는 디 멀티플렉스부(2)로 입력되고, 디 멀티플렉스부(2)에서는 입력되는 게이트 모드 제어신호(GP_MD)에 따라서 GU1,GU3 라인의 IGBT를 구동시킬 것인지 GU2,GU4 라인의 IGBT를 구동시킬 것인지를 결정하여 게이트 구동신호(GATE_P) 또는 게이트 구동신호(GATE_N)를 출력하게 된다.The gate state signal GP_ST output as described above is input to the demultiplex unit 2, and the demultiplex unit 2 drives the IGBTs of the GU1 and GU3 lines according to the gate mode control signal GP_MD. The gate driving signal GATE_P or the gate driving signal GATE_N is output by determining whether to drive the IGBTs of the GU2 and GU4 lines.
상기와 같이 디 멀티플렉스부(2)에서 선택출력되는 게이트 구동신호(GATE_P 또는 GATE_N)에 따라서 해당 데드타임 발생부(3 또는 4)가 동작하여 데드타임을 발생시켜, 최종 게이트 구동신호(U1,U3 또는 U2,U4)를 출력하게 된다.As described above, the corresponding dead time generator 3 or 4 operates according to the gate driving signal GATE_P or GATE_N selected and output from the demultiplexer 2 to generate dead time, resulting in a final gate driving signal U1, U3 or U2, U4) will be output.
일반적으로 데드 타임은 온 되어 있던 스위칭소자가 오프되고, 다음의 온 될 스위칭소자가 동시에 온 되어짐에 따른 스위칭소자의 파손을 방지할 수 있도록 하는 것으로,In general, the dead time is to prevent the switching device from being damaged as the switching device that is turned on and the next switching device to be turned on at the same time is prevented.
이는 게이트 신호는 오프되었지만 실제로 스위칭소자가 오프되어 하이 임피던스(high impedance)를 가지기 위해서는 다소의 시간을 필요로 하기 때문에 모든 스위칭소자가 온 될 수 있으므로, 이로 인해 단락(short)현상이 발생하여 소자가 파손될 수 있기 때문이다.This is because the gate signal is turned off, but since the switching element is actually turned off and needs some time to have a high impedance, all the switching elements can be turned on, which causes a short circuit. It may be broken.
따라서, 이의 시간(dead time)만큼 지연시켜 다음 스위칭소자를 온 시키기 위한 것으로, 도 2에서와 같이, U2와 U4의 온/오프 구동구간, 하나의 스테이지가 끝나고 난뒤 다음번 스테이지, U1과 U3의 온/오프 구간 사이에는 모든 IGBT가 오프되는 구간이 발생하는 데, 이 구간이 데드타임이며, 사용되어질 스위칭소자의 오프 특성에 따라 상기와 같은 데드 타임을 설정하게 되는 것이다.Accordingly, the next switching device is turned on by delaying its dead time, and as shown in FIG. 2, the on / off driving section of U2 and U4, the next stage after the completion of one stage, the on of U1 and U3 There is a period in which all IGBTs are turned off between the / off periods. This period is a dead time, and the dead time is set according to the off characteristics of the switching element to be used.
이후, 상기와 같이 발생된 게이트 구동신호(U1,U3 또는 U2,U4)는 전기적인 절연특성을 갖는 광결합기(photo coupler)와 같은 소자로 구성되는 구동신호 전달부(5)를 통해 각각의 해당 IGBT의 게이트로 인가되므로써, IGBT가 구동된다.Thereafter, the gate driving signals U1, U3, U2, and U4 generated as described above are respectively applied through the driving signal transfer unit 5 composed of a device such as a photo coupler having electrical insulation characteristics. By being applied to the gate of the IGBT, the IGBT is driven.
도 5는 데드타임 발생부(3)의 상세구성을 나타낸 것으로, GU2,GU4 라인의 데드타임 발생을 위한 데드타임 발생부(4)의 구성도 이와 동일하며, 이와 같은 데드타임 발생부(3,4)는 종래의 2 레벨 스위칭 펄스폭 변조 발생장치의 데드타임 발생부와 동일한 구성이다.5 shows a detailed configuration of the dead time generating unit 3, and the configuration of the dead time generating unit 4 for dead time generation of the GU2 and GU4 lines is the same, and the dead time generating unit 3, 4) has the same configuration as the dead time generator of the conventional two-level switching pulse width modulation generator.
이와 같은 도 5 및 상기 도 4를 참조하여 상기와 같은 동작을 상세히 설명하면 다음과 같다.5 and 4 will be described in detail as described above.
로드 인에이블(load enable)신호로서, GP_SET가 입력되면, 카운터(1A)가 동작하여 기준 클록(CNT_CLK)을 카운트하고, 카운트 결과값에 따라서 플립플롭(1B)의 게이트 트리거 신호(G_TRG)를 출력하게 된다.When GP_SET is input as the load enable signal, the counter 1A operates to count the reference clock CNT_CLK, and outputs the gate trigger signal G_TRG of the flip-flop 1B according to the count result. Done.
이후, 플립플롭(1B)은 게이트 트리거 신호(G_TRG)가 입력되면, 입력단(D)에 래치(latch)되어 있던 게이트 스테이트 신호(GP_ST)를 출력단(Q)을 통해 디 멀티플렉스부(2)로 출력하게 된다.Thereafter, when the gate trigger signal G_TRG is input, the flip-flop 1B transfers the gate state signal GP_ST latched to the input terminal D to the demultiplex unit 2 through the output terminal Q. Will print.
이와 같이 출력된 게이트 스테이트 신호(GP_ST)는 앤드 게이트(2A) 및 앤드 게이트(2C)로 입력된다.The gate state signal GP_ST output in this manner is input to the AND gate 2A and the AND gate 2C.
그리고, 앤드 게이트(2A) 및 앤드 게이트(2C)의 나머지 입력은 게이트 모드 제어신호(GP_MD)에 따라서 결정되는 바,The remaining inputs of the AND gate 2A and the AND gate 2C are determined according to the gate mode control signal GP_MD.
앤드 게이트(2A)에는 게이트 모드 제어신호(GP_MD)가 그대로 입력되며, 앤드 게이트(2C)에는 낫 게이트(2B)에 의해 반전된 게이트 모드 제어신호(GP_MD)가 입력된다.The gate mode control signal GP_MD is directly input to the AND gate 2A, and the gate mode control signal GP_MD inverted by the sick gate 2B is input to the AND gate 2C.
따라서, 게이트 모드 제어신호(GP_MD)에 의해 앤드 게이트(2A)가 인에이블되어 게이트 구동신호(GATE_P)가 출력될때 앤드 게이트(2C)는 디스에이블(disenable)되어 게이트 구동신호(GATE_N)는 출력되지 않으며, 반대로 앤드 게이트(2A)가 디스에이블되어 게이트 구동신호(GATE_P)가 출력되지 않을때, 앤드 게이트(2C)에서는 게이트 구동신호(GATE_N)가 출력되는 것이다.Therefore, when the AND gate 2A is enabled by the gate mode control signal GP_MD and the gate driving signal GATE_P is output, the AND gate 2C is disabled and the gate driving signal GATE_N is not output. On the contrary, when the AND gate 2A is disabled and the gate driving signal GATE_P is not output, the gate driving signal GATE_N is output at the AND gate 2C.
이와 같은 과정을 통해 출력되는 게이트 구동신호(GATE_P, GATE_N)를 데드타임 발생부(3,4)에서는 GU1,GU3 라인과 GU2,GU4 라인의 IGBT간 데드타임을 발생하게 되는 바,The dead time generators 3 and 4 generate the dead time between the IGBTs of the GU1, GU3 lines and the GU2, GU4 lines by outputting the gate driving signals GATE_P and GATE_N through the above process.
여기서는 GU1,GU3 라인의 게이트 구동 신호(GATE_P)가 입력될때의 데드타임 발생부(3)의 동작에 대하여 설명하면 다음과 같다.Herein, the operation of the dead time generator 3 when the gate driving signals GATE_P of the GU1 and GU3 lines are input will be described.
데드타임 발생부(3)에 구성된 4진 카운터(3A)에서 클록(CLK)을 카운트하고, 이의 카운트 결과값을 디코더부(3B)에서 디코딩(Decoding)하여 데드타임의 구간을 설정하게 된다.The clock CLK is counted by the ternary counter 3A configured in the dead time generator 3, and the count result is decoded by the decoder 3B to set the dead time interval.
즉, 디코더부(3B)의 로직이 카운터(3A)에 따라서 어떻게 설계되는 냐에 따라 데드타임의 구간이 결정되는 것이다.That is, the dead time section is determined by how the logic of the decoder section 3B is designed in accordance with the counter 3A.
이후, 상기 디코더부(3B)에서 출력되는 결과값은 상기 디 멀티플렉스부(2)로 부터 입력되어 입력단(D)에 래치된 게이트 구동신호(GATE_P)를 출력하기 위한 플립플롭(3C)의 트리거신호로 작용하게 되는 바,After that, the result value output from the decoder 3B is input from the demultiplexer 2 to trigger the flip-flop 3C for outputting the gate driving signal GATE_P latched to the input terminal D. Act as a signal,
게이트 구동신호(GATE_P)는 플립플롭(3C)의 입력단(D)에 래치되어있다가 디코더부(3B)로 부터 플립플롭(3C)의 트리거 신호가 입력되면, 출력단(Q)을 통해 앤드 게이트(3D)와 노아 게이트(NOR gate)(3E)로 입력된다.The gate driving signal GATE_P is latched to the input terminal D of the flip-flop 3C, but when the trigger signal of the flip-flop 3C is input from the decoder unit 3B, the AND gate (P) is output through the output terminal Q. 3D) and a NOR gate 3E.
이때, 상기 앤드 게이트(3D) 및 노아 게이트(3E)의 일측 입력은 게이트 구동신호(GATE_P)로 이루어지므로, 앤드 게이트(3D)의 출력은 게이트 구동신호(GATE_P)와 동일하게 나타나며, 노아 게이트(3E)의 출력은 앤드 게이트(3D)의 출력과 반전된 신호가 출력된다.At this time, since the input of one side of the AND gate 3D and the NOA gate 3E is made of a gate driving signal GATE_P, the output of the AND gate 3D is the same as that of the gate driving signal GATE_P, and the NOA gate ( As for the output of 3E, a signal inverted from the output of the AND gate 3D is output.
따라서, 상기 앤드 게이트(3D)와 노아 게이트(3E)의 출력은 START 신호를 일측 입력으로 하는 앤드 게이트(3F,3G)를 각각 거쳐 최종 게이트 구동신호(U1,U3)로 출력된다.Therefore, the outputs of the AND gate 3D and the NOA gate 3E are output as the final gate driving signals U1 and U3 via the AND gates 3F and 3G having the START signal as one input.
즉, 이에 따르면 GU1,GU3 라인의 IGBT는 온/오프 토글 구동되는 것이다.That is, according to this, the IGBTs of the GU1 and GU3 lines are driven on and off.
이후, 디 멀티플렉스부(2)에서 게이트 구동신호(GATE_N)가 출력되면, 플립플롭(3C)에는 게이트 구동신호(GATE_P)가 입력되지 않으므로, 게이트 구동신호(GATE_P)와 게이트 구동신호(GATE_P)에 따른 플립플롭(3C)의 출력을 입력으로 하는 익스클루시브(exclusive OR gate)(3H)의 출력이 로우로 떨어지게 된다.Subsequently, when the gate driving signal GATE_N is output from the demultiplex unit 2, the gate driving signal GATE_P is not input to the flip-flop 3C, and thus, the gate driving signal GATE_P and the gate driving signal GATE_P are not provided. The output of the exclusive OR gate 3H which takes the output of the flip-flop 3C as an input falls to low.
따라서, 카운터(3A)는 클리어되고, 낫게이트(3I)에 의해 카운터(3A)의 접지단(GN)에 하이가 걸리게 되므로, 카운터(3A)는 동작하지 않게 된다.Therefore, the counter 3A is cleared and the ground gate GN of the counter 3A is pulled high by the knock gate 3I, so that the counter 3A is not operated.
즉, 익스클루시브(3H)의 출력이 하이인 상태에서만 동작하게 되는 것이다.In other words, it operates only when the output of the exclusive 3H is high.
이상은 데드타임 발생부(3)의 동작에 따른 GU1,GU3라인의 온/오프 토글 동작과정을 설명한 것이며, 데드타임 발생부(4) 또한 상기와 같은 동일한 과정을 통해 GU2,GU4 라인이 IGBT를 온/오프 토글 동작하도록 하는 것이며, 상기와 같은 과정을 통해 GU2,GU4 라인의 IGBT가 동작하게 되면, 2 개의 스테이지 즉, PWM 한 주기가 끝나게 되는 것이다.The above describes the on / off toggle operation process of the GU1 and GU3 lines according to the operation of the dead time generator 3, and the dead time generator 4 also uses the same process as described above for the GU2 and GU4 lines to perform IGBT. The on / off toggle operation is performed. When the IGBTs of the GU2 and GU4 lines are operated through the above process, two stages, that is, one PWM cycle, are completed.
이상에서 설명한 바와 같이, 2레벨 스위칭 펄스폭 변조 발생장치에 간단한 로직회로만을 추가하여 별도의 카운터의 추가 구성없이도 3레벨 스위칭 펄스폭 변조 발생장치의 구성이 가능하게 된다.As described above, only a simple logic circuit is added to the two-level switching pulse width modulation generator so that the three-level switching pulse width modulation generator can be configured without additional counter configuration.
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