KR100414264B1 - Op amplifier for changing slew rate - Google Patents

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Abstract

PURPOSE: An OP amplifier for changing a slew rate is provided to optimize the speed and the power of a system by changing the speed of the power of the OP amplifier according to an external control signal. CONSTITUTION: An OP amplifier for changing a slew rate includes an OP amplifier, a dynamic bias unit, a parallel current subtracter, and a static bias unit. The OP amplifier(230) is used for amplifying differentially two input signals. The dynamic bias unit(220) receives one of input signals and generates the additional current according to the corresponding input signal. The parallel current subtracter(240) is used for changing a slew rate by controlling the additional current according to plural external control signals. The static bias unit(210) provides the bias voltage to the dynamic bias unit and the parallel current subtracter.

Description

슬루율 가변 연산 증폭기Slew Rate Variable Operational Amplifiers

본 발명은 연산 증폭기에 관한 것으로 특히, 외부의 제어 신호에 의해 연산 증폭기의 슬루율을 가변하도록 한 슬류율 가변 연산 증폭기에 관한 것이다.The present invention relates to an operational amplifier, and more particularly, to a slew rate variable operational amplifier in which the slew rate of the operational amplifier is varied by an external control signal.

종래 기술로 첨부된 도1 및 도2 의 회로는 IEEE Journal of Solid-stateCircuits, VOL.24, NO.3, 1989 에 " A Very-High-slew-rate CMOS OP Amp" 라는 제목으로 발표되었다.The circuits of FIGS. 1 and 2 attached in the prior art have been published in the IEEE Journal of Solid-state Circuits, VOL. 24, NO. 3, 1989 entitled “A Very-High-slew-rate CMOS OP Amp”.

이 종래 기술은 도1 의 블럭도에 도시된 바와 같이, 입력 신호(Vi1)(Vi2)를 차동 증폭하는 연산 증폭기(130)와, 상기 입력 신호(Vi1)(Vi2)의 레벨이 일치하지 않으면 상기 연산 증폭기(130)에 추가 공급 전류(ladd)를 발생시켜 슬루율을 향상시키는 다이나믹 바이어스(120)와, 전원(VDD)이 온되면 상기 다이나믹 바이어스(120)와 연산 증폭기(130)에 소정 레벨의 전압을 공급하는 스태틱 바이어스(110)로 구성된다.As shown in the block diagram of FIG. 1, the prior art has an operational amplifier 130 for differentially amplifying an input signal Vi1 (Vi2) and the level of the input signal Vi1 (Vi2) if the level does not match. Dynamic bias 120 for generating an additional supply current (ladd) to the operational amplifier 130 to improve the slew rate, and when the power supply (V DD ) is on, the dynamic bias 120 and the operational amplifier 130 have a predetermined level. It consists of a static bias 110 for supplying a voltage of.

이러한 종래 기술의 상세 회로는 도2 와 같다.This detailed circuit of the prior art is shown in FIG.

상기 스태틱 바이어스(110)는 게이트가 접지된 피모스 트랜지스터(M1)의 소스에 전원(VDD)을 인가하고 그 피모스 트랜지스터(M1)의 드레인을 소스가 접지된 엔모스 트랜지스터(M2)의 드레인-게이트 및 소스가 접지된 엔모스 트랜지스터(M3)의 게이트에 공통 접속하여 그 공통 접속점을 다이나믹 바이어스(120)와 연산 증폭기(130)에 접속하며 상기 엔모스 트랜지스터(M3)의 드레인을 다이나믹 바이어스(120)에 접속하여 구성된다.The static bias 110 applies a power supply V DD to a source of the PMOS transistor M1 having a gate grounded, and drains the drain of the PMOS transistor M1 with a source grounded NMOS transistor M2. A gate and a source are commonly connected to the gate of the grounded NMOS transistor M3, and the common connection point thereof is connected to the dynamic bias 120 and the operational amplifier 130, and the drain of the NMOS transistor M3 is dynamically biased. 120).

상기 다이나믹 바이어스(120)는 전원(VDD)이 소스에 인가된 피모스 트랜지스터(M4)의 게이트-드레인 및 피모스 트랜지스터(M7)의 게이트를 공통 접속하여 그 접속점을 스태틱 바이어스(110)에 접속하고 게이트에 입력 신호(Vi1)(Vi2)를 각기 인가된 엔모스 트랜지스터(M6)(M8)의 드레인을 상기 피모스 트랜지스터(M7)의 드레인에 공통 접속하며 소스가 접지된 엔모스 트랜지스터(M5)(M9)의 드레인을 상기 엔모스트랜지스터(M6)(M8)의 소스에 각기 접속함과 아울러 소스가 접지된 엔모스 트랜지스터(M14)(M16)의 게이트를 각기 접속하고 상기 엔모스 트랜지스터(M5)(M9)의 게이트를 스태틱 바이어스(110)에 공통 접속하며 상기 엔모스 트랜지스터(M14)(M16)의 드레인을 연산 증폭기(130)에 공통 접속하여 구성된다.The dynamic bias 120 commonly connects the gate-drain of the PMOS transistor M4 and the gate of the PMOS transistor M7 to which the power supply V DD is applied to the source, and connects its connection point to the static bias 110. And a common connection of the drains of the NMOS transistors M6 and M8 to which the input signals Vi1 and Vi2 are respectively applied to the gates to the drains of the PMOS transistors M7, and the source-grounded NMOS transistors M5. The drain of M9 is connected to the sources of the NMOS transistors M6 and M8, respectively, and the gates of the NMOS transistors M14 and M16 to which the source is grounded are respectively connected to the NMOS transistor M5. The gate of M9 is commonly connected to the static bias 110, and the drains of the NMOS transistors M14 and M16 are commonly connected to the operational amplifier 130.

상기 연산 증폭기(130)는 전원(VDD)을 피모스 트랜지스터(M10)(M11)(M17)(M19)의 소스에 공통 접속하여 상기 피모스 트랜지스터(M10)의 게이트-드레인 및 상기 피모스 트랜지스터(M17)의 게이트를 입력 신호(Vi1)가 게이트에 인가된 엔모스 트랜지스터(M12)의 드레인과 공통 접속하고 상기 피모스 트랜지스터(M11)의 게이트-드레인 및 상기 피모스 트랜지스터(M19)의 게이트를 입력 신호(Vi2)가 게이트에 인가된 엔모스 트랜지스터(M13)의 드레인과 공통 접속하며 상기 피모스 트랜지스터(M17)의 드레인을 소스가 접지된 엔모스 트랜지스터(M16)의 게이트-드레인 및 엔모스 트랜지스터(M20)의 게이트에 공통 접속하고 상기 엔모스 트랜지스터(M12)(M13)의 소스를 게이트가 스태틱 바이어스(110)에 접속됨과 아울러 소스가 접지된 엔모스 트랜지스터의 드레인에 공통 접속하여 그 공통 접속점을 다이나믹 바이어스(120)에 접속하며 상기 피모스 트랜지스터(M19)의 드레인 및 상기 엔모스 트랜지스터(M20)의 드레인을 공통 접속하여 출력 신호(Vo)를 생성하도록 구성된다.The operational amplifier 130 connects a power supply V DD to a source of PMOS transistors M10, M11, M17, and M19 in common, so that the gate-drain and the PMOS transistor of the PMOS transistor M10 are connected. The gate of M17 is commonly connected to the drain of the NMOS transistor M12 to which the input signal Vi1 is applied to the gate, and the gate-drain of the PMOS transistor M11 and the gate of the PMOS transistor M19 are connected. Gate-drain and NMOS transistors of NMOS transistor M16 having an input signal Vi2 connected in common with a drain of NMOS transistor M13 applied to a gate, and having a drain connected to the drain of PMOS transistor M17. The NMOS transistors M12 and M13 are connected in common to the gate of M20, and the gate is connected to the static bias 110, and the source is connected to the drain of the NMOS transistor to which the source is grounded. Tube connected to the connection point to the dynamic bias unit 120, and a drain commonly connected to the drain and the NMOS transistor (M20) of said PMOS transistor (M19) and is arranged to produce an output signal (Vo).

이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the prior art as follows.

전원(VDD)이 온되면 스태틱 바이어스(110)는 게이트가 접지된 피모스 트랜지스터(M1)가 턴온되어 소정 레벨의 전압이 게이트에 인가된 다이나믹 바이어스(120)의 엔모스 트랜지스터(M5)(M9) 및 연산 증폭기(130)의 엔모스 트랜지스터(M15)가 턴온되며 상기 피모스 트랜지스터(M1)와 전류 미러를 형성하는 엔모스 트랜지스터(M2)(M3)가 턴온되어 상기 엔모스 트랜지스터(M3)와 전류 미러를 형성하는 상기 다이나믹 바이어스(120)의 피모스 트랜지스터(M4)(M7)가 턴온된다.When the power supply V DD is turned on, the static bias 110 is an NMOS transistor M5 (M9) of the dynamic bias 120 in which a PMOS transistor M1 having a gate grounded is turned on and a voltage of a predetermined level is applied to the gate. ) And the NMOS transistor M15 of the operational amplifier 130 are turned on and the NMOS transistors M2 and M3 that form a current mirror with the PMOS transistor M1 are turned on to form the NMOS transistor M3. PMOS transistors M4 and M7 of the dynamic bias 120 forming the current mirror are turned on.

이때, 입력 신호(Vi1)(Vi2)가 동일한 레벨인 소(small) 신호라면 다이나믹 바이어스(120)는 피모스 트랜지스터(M7)의 통과 전류가 피모스 트랜지스터(M6)(M8)에 동등한 크기로 분리되어 흐르게 되므로 충분히 크게 설계된 엔모스 트랜지스터(M5)(M9)는 Aspect Ratio에 의해 불포화(Non-Saturation) 영역에서 동작하게 된다. 이에 따라, 피모스 트랜지스터(M6)(M8)로 동일한 전류가 흘러 엔모스 트랜지스터(M14) (M16)는 턴오프 상태가 되므로 추가 공급 전류(ladd)가 거의 'OmA' 로 되어 소신호 동작에 변화를 주지 않는다.At this time, if the input signal Vi1 (Vi2) is a small signal having the same level, the dynamic bias 120 separates the pass current of the PMOS transistor M7 into a magnitude equivalent to that of the PMOS transistor M6 (M8). The NMOS transistors M5 and M9 designed to be sufficiently large are operated in the non-saturation region due to the aspect ratio. As a result, the same current flows to the PMOS transistors M6 and M8, and the NMOS transistors M14 and M16 are turned off, so that the additional supply current ladd is almost 'OmA', thereby changing the small signal operation. Does not give.

따라서, 연산 증폭기(130)는 하이-임피던스인 신호(Vo)를 출력하게 된다.Therefore, the operational amplifier 130 outputs a signal Vo that is high-impedance.

그리고, 입력 신호(Vi1)(Vi2)가 레벨이 다른 대(large) 신호인 경우 다이나믹 바이어스(120)는 피모스 트랜지스터(M6)(M8)중 어느 한쪽으로 90% 이상의 전류가 흐르게 된다.When the input signals Vi1 and Vi2 are large signals having different levels, the dynamic bias 120 causes a current of 90% or more to flow to any one of the PMOS transistors M6 and M8.

예를 들어, 피모스 트랜지스터(M6)로 전류가 흐른다고 가정하면 이 증가된 전류량에 의해 엔모스 트랜지스터(M5)가 포화 영역에서 동작하게 된다.For example, assuming that current flows to the PMOS transistor M6, the increased current amount causes the NMOS transistor M5 to operate in the saturation region.

이에 따라, 전류 구동 소스인 엔모스 트랜지스터(M14)(M16)중 엔모스 트랜지스터(M14) 의 게이트-소스 전압은 그 자신의 문턱 전압보다 크게 되므로 고정된 량의 추가 전류(ladd)를 발생시켜 슬루율을 향상시키게 된다.Accordingly, the gate-source voltage of the NMOS transistor M14 among the NMOS transistors M14 and M16 serving as the current driving source becomes larger than its own threshold voltage, thereby generating a fixed amount of additional current ladd. It will improve your run rate.

따라서, 연산 증폭기(130)는 입력 신호(Vi1)에 의해 엔모스 트랜지스터(M12)가 턴오프되어 피모스 트랜지스터(M17)(M10)가 턴오프 상태이므로 엔모스 트랜지스터(M18)(M20)가 턴오프 상태이고 입력 신호(Vi2)에 의해 엔모스 트랜지스터(M13)가 턴온되어 피모스 트랜지스터(M11)(M19)가 턴온되므로 출력 신호(Vo)를 하이로 출력하게 된다.Accordingly, in the operational amplifier 130, since the NMOS transistor M12 is turned off by the input signal Vi1 and the PMOS transistors M17 and M10 are turned off, the NMOS transistors M18 and M20 are turned on. Since the NMOS transistor M13 is turned on by the input signal Vi2 and the PMOS transistors M11 and M19 are turned on, the output signal Vo is output high.

만일, 입력 신호(Vi1)가 하이이고 입력 신호(Vi2)가 로우라면 연산 증폭기(130)는 출력 신호(Vo)를 로우로 출력하게 된다.If the input signal Vi1 is high and the input signal Vi2 is low, the operational amplifier 130 outputs the output signal Vo low.

그러나, 이러한 종래의 기술은 대신호 상태에서 고정된 양의 추가 전류만을 흐르게 하므로 다양한 특성에 대처하지 못하는 단점이 있다.However, this conventional technique has a disadvantage in that it does not cope with various characteristics since only a fixed amount of additional current flows in a large signal state.

본 발명은 종래 기술의 단점을 개선하기 위하여 프로그래머블 병렬 전류 감산기를 연산 증폭기에 부가하여 n비트의 입력 제어 신호의 조정에 따라 2n단계의 선형적인 전력과 속도의 변화를 보이게 함으로써 연산 증폭기의 동작 속도 및 소모 전력을 조정할 수 있도록 창안한 슬루율 가변 연산 증폭기를 제공함에 목적이 있다.In order to improve the shortcomings of the prior art, the present invention adds a programmable parallel current subtractor to an operational amplifier to show a linear power and speed change of 2 n steps according to the adjustment of an n-bit input control signal. And a slew rate variable operational amplifier designed to adjust power consumption.

도 1은 종래 기술의 블럭도.1 is a block diagram of the prior art;

도 2는 도1 의 상세 회로도.2 is a detailed circuit diagram of FIG.

도 3은 본 발명에 따른 연산 증폭기의 블럭도.3 is a block diagram of an operational amplifier in accordance with the present invention.

도 4는 도 3의 상세 회로도.4 is a detailed circuit diagram of FIG. 3.

도 5는 도 4에서 병렬 전류 감산기의 변형을 보인 회로도.5 is a circuit diagram showing a variation of the parallel current subtractor in FIG.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

210 : 스태틱 바이어스부 220 : 다이나믹 바이어스부210: static bias portion 220: dynamic bias portion

230 : 연산 증폭기 240 : 병렬 전류 감산기230: operational amplifier 240: parallel current subtractor

M21～M40 : 모스 트랜지스터 C1 : 콘덴서M21 to M40: MOS transistor C1: condenser

S1～S4 : 스위치S1 ～ S4: Switch

본 발명은 상기의 목적을 달성하기 위하여 2개의 입력 신호를 차동 증폭하는 연산증폭 수단과, 상기 2개의 입력 신호 중 하나를 입력으로 하고 그 해당 입력 신호에 따라 상기 연산 증폭 수단에 부가 전류를 발생시키는 다이나믹 바이어스 수단과, 복수의 외부 제어 신호에 따라 상기 부가 전류량을 조정하여 상기 연산 증폭 수단의 슬루율을 가변시키는 병렬 전류 감산 수단과, 상기 다이나믹 바이어스 수단과 병렬 전류 감산 수단 각각으로 각각의 바이어스 전압을 제공하는 스태틱 바이어스 수단으로 구성한 것을 특징으로 한다.The present invention provides an operational amplifier means for differentially amplifying two input signals to achieve the above object, and one of the two input signals as an input and generating an additional current to the operational amplifier means according to the corresponding input signal. Dynamic bias means, parallel current subtraction means for varying the slew rate of the operational amplifier means by adjusting the amount of additional current in accordance with a plurality of external control signals, and each of the dynamic bias means and parallel current subtraction means It is characterized by comprising a static bias means to provide.

상기 병렬 전류 감산 수단은 다이나믹 바이어스 수단의 출력단에 가중치가 다른 복수개의 전류 증폭용 모스 트랜지스터를 병렬 접속하고 그 복수의 모스 트랜지스터를 복수개의 스위치를 각기 통해 연산 증폭 수단에 접속하여 구성할 수 있다.The parallel current subtracting means may be configured by connecting a plurality of current amplifying MOS transistors having different weights in parallel to the output terminal of the dynamic biasing means, and connecting the plurality of MOS transistors to the operational amplifying means through a plurality of switches, respectively.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

본 발명의 실시예는 도3 의 블럭도에 도시한 바와 같이, 입력 신호(Vi1)(Vi2)를 차동 증폭하는 연산 증폭기(230)와, 입력 신호(Vi2)에 따라 상기 연산 증폭기(230)로 부가 전류(ladd)를 공급하기 위한 다이나믹 바이어스부(220)와, 제어 신호(CTL)에 따라 상기 연산 증폭기(230)의 슬루율을 가변시키기 위해 상기 부가 전류(ladd)량을 조정하는 병렬 전류 감산기(240)와, 상기 다이나믹 바이어스부(220)와 병렬 전류 감산기(240)에 각각의 바이어스 전압(VB1)(VB2)을 제공하는 스태틱 바이어스부(210)로 구성한다.According to an embodiment of the present invention, as shown in the block diagram of FIG. 3, the operational amplifier 230 differentially amplifies the input signals Vi1 and Vi2, and the operational amplifier 230 according to the input signal Vi2. Dynamic bias unit 220 for supplying an additional current (ladd), and parallel current subtractor for adjusting the amount of the additional current (ladd) to vary the slew rate of the operational amplifier 230 according to the control signal (CTL) And a static bias unit 210 that provides respective bias voltages V B 1 and V B 2 to the dynamic bias unit 220 and the parallel current subtractor 240.

이러한 본 발명의 상세 회로는 도4 에 도시한 바와 같다.The detailed circuit of the present invention is as shown in FIG.

상기 스태틱 바이어스부(210)는 피모스 트랜지스터(M21)(M22)(M23) 및 엔모스 트랜지스터(M24)를 순차적으로 직렬 접속하여 상기 피모스 트랜지스터(M21)의 게이트-드레인에서 다이나믹 바이어스부(220)로 바이어스 전압(VB1)을 인가하고 상기 엔모스 트랜지스터(M24)의 게이트-드레인에서 병렬 전류 감산기(240)로 바이어스 전압(VB2)을 인가하도록 구성한다.The static bias unit 210 sequentially connects the PMOS transistors M21, M22, M23, and NMOS transistor M24 in series to provide a dynamic bias unit 220 at the gate-drain of the PMOS transistor M21. ) applying a bias voltage (V B 1) to the gate of the NMOS transistor (M24) - it is configured to apply a bias voltage (V B 2) in the drain current in parallel subtractor 240.

상기 다이나믹 바이어스부(220)는 소스에 전압(VDD)이 인가된 피모스 트랜지스터(M25)의 게이트에 바이어스 전압(VB1)을 인가하여 게이트가 접지된 피모스 트랜지스터(M26)의 소스 및 입력 신호(Vi2)가 게이트에 인가된 피모스 트랜지스터(M27)의 소스를 상기 피모스 트랜지스터(M25)의 드레인에 공통 접속하고 상기 피모스 트랜지스터(M26)(M27)의 드레인을 각기 병렬 전류 감산기(240)에 접속하여 구성한다.The dynamic bias unit 220 applies the bias voltage V B 1 to the gate of the PMOS transistor M25 to which the voltage V DD is applied to the source, thereby the source of the PMOS transistor M26 having the gate grounded, and The source of the PMOS transistor M27 to which the input signal Vi2 is applied to the gate is commonly connected to the drain of the PMOS transistor M25, and the drains of the PMOS transistors M26 and M27 are respectively parallel-parallel subtractors ( 240 to be configured.

상기 연산 증폭기(230)는 전압(VDD)을 피모스 트랜지스터(M34)(M35)(M39)의 소스에 인가하여 상기 피모스 트랜지스터(M34)의 게이트-드레인 및 상기 피모스 트랜지스터(M35)의 게이트를 공통 접속하여 그 공통 접속점을 게이트에 입력 신호(Vi1)가 인가된 엔모스 트랜지스터(M36)의 드레인에 공통 접속하고 상기 피모스 트랜지스터(M39)의 게이트 및 게이트에 입력 신호(Vi2)가 인가된 엔모스 트랜지스터(M37)의 드레인에 상기 피모스 트랜지스터(M35)의 드레인을 공통 접속하며 게이트에 스태틱 바이어스(210)의 출력 신호(VB2)가 인가된 엔모스 트랜지스터(M38)의드레인을 상기 엔모스 트랜지스터(M36)(M37)의 소스에 공통 접속하여 그 공통 접속점을 병렬 전류 감산기(240)에 공통 접속하고 게이트에 상기 스태틱 바이어스(210)의 출력 신호(VB2)가 인가된 엔모스 트랜지스터(M40)의 드레인을 상기 피모스 트랜지스터(M39)의 드레인에 공통 접속하여 출력 신호(Vo)를 생성하며 상기 엔모스 트랜지스터(M38)(M40)의 소스를 접지하여 구성한다.The operational amplifier 230 applies a voltage V DD to the sources of the PMOS transistors M34, M35, and M39, so that the gate-drain and the PMOS transistor M35 of the PMOS transistor M34 are applied. The gate is commonly connected, and the common connection point is commonly connected to the drain of the NMOS transistor M36 to which the input signal Vi1 is applied to the gate, and the input signal Vi2 is applied to the gate and the gate of the PMOS transistor M39. The drain of the PMOS transistor M35 is commonly connected to the drain of the NMOS transistor M37, and the drain of the NMOS transistor M38 to which the output signal V B2 of the static bias 210 is applied to the gate is shown. An NMOS transistor commonly connected to the sources of the NMOS transistors M36 and M37, the common connection point thereof being commonly connected to the parallel current subtractor 240, and the output signal V B2 of the static bias 210 is applied to the gate. (M The drain 40 is connected to the drain of the PMOS transistor M39 to generate an output signal Vo, and the source of the NMOS transistors M38 and M40 is grounded.

도면의 미설명 부호 C1 은 출력 단자(Vo)와 피모스 트랜지스터(M39)의 게이트간에 접속된 콘덴서이다.Reference numeral C1 in the figure is a capacitor connected between the output terminal Vo and the gate of the PMOS transistor M39.

상기 병렬 전류 감산기(240)는 스태틱 바이어스부(210)의 출력 신호(VB2)가 게이트에 인가된 엔모스 트랜지스터(M28)의 드레인을 다이나믹 바이어스(220)의 일측 출력단자에 접속하여 그 접속점을 소스가 접지된 엔모스 트랜지스터(M30)의 드레인-게이트 및 소스가 접지된 엔모스 트랜지스터(M33)의 게이트에 공통 접속하고 상기 스태틱 바이어스(210)의 출력 신호(VB2)가 게이트에 인가된 엔모스 트랜지스터(M29)의 드레인을 상기 다이나믹 바이어스부(220)의 타측 출력단자에 접속하여 그 접속점을 소스가 접지된 엔모스 트랜지스터(M31)의 드레인-게이트 및 소스가 접지된 엔모스 트랜지스터(M32)의 드레인에 공통 접속하며 상기 엔모스 트랜지서터(M29～M33)의 소스를 접지하고 상기 엔모스 트랜지스터(M32)(M33)의 드레인을 연산 증폭기(230)에 공통 접속하여 구성한다.The parallel current subtractor 240 connects the drain of the NMOS transistor M28 to which the output signal V B2 of the static bias unit 210 is applied to the gate to one output terminal of the dynamic bias 220, thereby connecting the connection point. A source connected to the drain-gate of the NMOS transistor M30 having a grounded source and the gate of the NMOS transistor M33 with a grounded source and the output signal V B2 of the static bias 210 applied to the gate The drain of the MOS transistor M29 is connected to the other output terminal of the dynamic bias unit 220, and its connection point is the drain-gate of the NMOS transistor M31 having a source grounded and the NMOS transistor M32 having a source grounded. The NMOS transistors M29 to M33 are grounded in common and the drains of the NMOS transistors M32 and M33 are connected to the operational amplifier 230 in common.

상기 병렬 전류 감산기(240)는 엔모스 트랜지스터(M32)(M33)를 도5 의 회로도에 도시한 바와 같이, 다이나믹 바이어스부(220)의 각 출력단에 가중치가 서로다른 복수개의 모드 트랜지스터(M32a~제32d)(M33a∼M33d)를 병렬 접속하고 그 복수개의 트랜지스터(M32a~제32d)(M33a~제33d)의 각 드레인을 외부의 제어 신호(CTL)에 의해 온,오프되는 스위치(SW1～SW4)를 각기 통해 연산 증폭기(230)에 공통 접속하도록 구성할 수 있다.As shown in the circuit diagram of FIG. 5, the parallel current subtractor 240 includes a plurality of mode transistors M32a to Mb having different weights at respective output terminals of the dynamic bias unit 220. Switches SW1 to SW4 in which 32d (M33a to M33d) are connected in parallel and the respective drains of the plurality of transistors M32a to 32d (M33a to 33d) are turned on and off by an external control signal CTL. Can be configured to be commonly connected to the operational amplifier 230 via the.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.

전원(VDD)이 온되면 스태틱 바이어스부(210)는 피모스 트랜지스터(M21)(M22)가 다이나믹 바이어스부(220)의 피모스 트랜지스터(M25)와 전류 미러를 형성하고 피모스 트랜지스터(M23) 및 엔모스 트랜지스터(M24)가 병렬 전류 감산기(240)의 엔모스 트랜지스터(M28)와 전류 미러를 형성하여 일정 레벨의 전압(VB1)(VB2)을 상기 다이나믹 바이어스부(220)와 병렬 전류 감산기(240)에 각기 인가하게 된다.When the power supply V DD is turned on, the static bias unit 210 forms a current mirror with the PMOS transistors M21 and M22 formed by the PMOS transistor M25 of the dynamic bias unit 220 and the PMOS transistor M23. And the NMOS transistor M24 forms a current mirror with the NMOS transistor M28 of the parallel current subtracter 240, and a voltage V B1 and V B2 of a predetermined level are parallel to the dynamic bias unit 220. The subtractor 240 is applied to each.

이때, 입력 신호(Vi2)가 '0' 으로서 소신호 동작인 경우 다이나믹 바이어스부(220)는 피모스 트랜지스터(M25)를 통해 흐르는 전류가 피모스 트랜지스터(M26)(M27)에서 균등하게 분리되어 병렬 전류 감산기(240)의 엔모스 트랜지스터(M28)(M29)로 흐르게 된다.At this time, when the input signal Vi2 is a small signal operation as '0', the dynamic bias unit 220 may parallel the current flowing through the PMOS transistor M25 evenly separated from the PMOS transistors M26 and M27. NMOS transistors M28 and M29 of the current subtractor 240 flow.

이에 따라, 병렬 전류 감산기(240)는 엔모스 트랜지스터(M28)(M29)가 불포화 영역에서 동작하게 되어 다이오드 구조로 접속된 엔모스 트랜지스터(M30)(M31)의 게이트-소스간 전압(VGS)이 문턱 전압(VT)보다 작게 되므로 엔모스 트랜지스터(M32)(M33)에 흐르는 전류의 양은 '0'에 가까운 값이 된다.Accordingly, the parallel current subtractor 240 operates the gate-source voltage VGS of the NMOS transistors M30 and M31 connected in a diode structure by causing the NMOS transistors M28 and M29 to operate in an unsaturated region. Since the threshold voltage V T is smaller than the threshold voltage V T , the amount of current flowing through the NMOS transistors M32 and M33 is close to '0'.

따라서, 입력 신호(Vi1)가 하이인 경우에도 피모스 트랜지스터(M35)가 턴온되어 피모스 트랜지스터(M39)가 턴오프되지만 콘덴서(C1)의 충전 전위에 의해 출력 신호(Vo)는 하이 임피던스 상태를 유지하여 기존과 같은 안정된 소신호 특성을 유지하게 된다.Therefore, even when the input signal Vi1 is high, the PMOS transistor M35 is turned on and the PMOS transistor M39 is turned off, but the output signal Vo is in a high impedance state due to the charging potential of the capacitor C1. Maintaining stable small signal characteristics as before.

만일, 입력 신호(Vi2)의 레벨이 변화되어 다이나믹 바이어스부(220)에서 피모스 트랜지스터(M26)(M27)에 흐르는 전류의 밸런스가 상실하게 되면 병렬 전류 감산기(240)는 바이어스를 담당하는 엔모스 트랜지스터(M28)(M29)중 하나가 포화 영역에서 동작하게 된다.If the level of the input signal Vi2 is changed and the balance of the current flowing through the PMOS transistors M26 and M27 in the dynamic bias unit 220 is lost, the parallel current subtractor 240 is the NMOS that is responsible for the bias. One of the transistors M28 and M29 is operated in the saturation region.

이때, 엔모스 트랜지스터(M26-M28 또는 M27-M29)간의 잔여 전류는 엔모스 트랜지스터(M30 또는 M31)에 의해 증폭되어 엔모스 트랜지스터(M32 또는 M33)를 턴온시킴에 의해 추가 전류(ladd)를 발생시키게 된다.At this time, the residual current between the NMOS transistors M26-M28 or M27-M29 is amplified by the NMOS transistor M30 or M31 to generate an additional current (ladd) by turning on the NMOS transistor M32 or M33. Let's go.

이에 따라, 연산 증폭기(230)는 입력 신호(Vi1)(Vi2)를 엔모스 트랜지스터(M36)(M37)에서 차동 증폭할 때 병렬 전류 감산기(240)에 의한 추가 전류(ladd)에 의해 슬루율이 향상시키게 된다.Accordingly, when the operational amplifier 230 differentially amplifies the input signals Vi1 and Vi2 in the NMOS transistors M36 and M37, the slew rate is increased by the additional current ladder by the parallel current subtractor 240. Will be improved.

한편, 상기에서 본 발명은 병렬 전류 감산기(240)에서의 추가 전류(ladd)를 외부의 제어 신호(CTL)로 조정하기 위하여 잔여 전류 증폭을 담당하는 엔모스 트랜지스터(M32)(M33)를 각기 도5 의 회로도에 도시한 바와 같이 병렬 접속된 복수개의 엔모스 트랜지스터를 스위치(S1～S4)를 각기 통해 연산 증폭기(230)에 접속하여 구성하게 된다. 상기에서 도5 의 회로도를 구성하는 엔모스 트랜지스터(M32a～M32d)(M33a～M33d)는 2진 가중치 비(Binary Weighted AspectRatio)를 갖도록 접속한다.On the other hand, the present invention in the above, respectively, in order to adjust the additional current (ladd) in the parallel current subtractor 240 to the external control signal (CTL), each of the NMOS transistors M32 (M32) M33 responsible for amplifying the residual current. As shown in the circuit diagram of Fig. 5, a plurality of NMOS transistors connected in parallel are configured by connecting to the operational amplifier 230 via switches S1 to S4, respectively. The NMOS transistors M32a to M32d and M33a to M33d constituting the circuit diagram of FIG. 5 are connected to have a binary weighted aspect ratio.

이에 따라, 본 발명은 2n단계에 거친 소모 전력과 속도의 선형적인 변화를 가능하게 한다.Accordingly, the present invention enables a linear change in power consumption and speed in 2 n steps.

상기에서 상세히 설명한 바와 같이 본 발명은 외부의 제어 신호에 의해 연산 증폭기의 전력과 속도를 가변할 수 있으므로 임의의 시스템에 적용하는 경우 전체 시스템의 속도와 전력을 최적화할 수 있는 효과가 있다.As described in detail above, the present invention can vary the power and speed of the operational amplifier by an external control signal, and thus, when applied to any system, the speed and power of the entire system can be optimized.

Claims (3)

2개의 입력 신호를 차동 증폭하는 연산 증폭 수단과,Operational amplification means for differentially amplifying two input signals, 상기 2개의 입력 신호 중 하나를 입력으로 하고 그 해당 입력 신호에 따라 상기 연산 증폭 수단에 부가 전류를 발생시키는 다이나믹 바이어스 수단과,Dynamic bias means for inputting one of the two input signals and generating an additional current to the operational amplifier means according to the corresponding input signal; 복수의 외부 제어 신호에 따라 상기 부가 전류량을 조정하여 상기 연산 증폭 수단의 슬루율을 가변시키는 병렬 전류 감산 수단과,Parallel current subtraction means for adjusting the amount of additional current in accordance with a plurality of external control signals to vary the slew rate of the operational amplifier means; 상기 다이나믹 바이어스 수단과 병렬 전류 감산 수단으로 각각의 바이어스 전압을 제공하는 스태틱 바이어스 수단으로 구성한 것을 특징으로 하는 슬루율 가변 연산 증폭기.And a static bias means for providing respective bias voltages to the dynamic bias means and the parallel current subtraction means. 제1항에 있어서, 다이나믹 바이어스 수단은The method of claim 1, wherein the dynamic bias means 스태틱 바이어스 수단의 모스 트랜지스터와 전류 미러를 이루어 바이어스 전압(VB1)에 의해 전류원으로 동작하는 모스 트랜지스터와,A MOS transistor which forms a current mirror with the MOS transistor of the static bias means and operates as a current source by the bias voltage V B 1; 상기 모스 트랜지스터의 출력단자에 병렬로 접속되며 2개의 입력신호중 하나의 신호와 '0' 신호를 각기 입력으로 바이어스 전압(VB1)에 의한 전류를 분배하여 병렬 전류 감산 수단으로 제공하기 위한 모스 트랜지스터 수단으로 구성함을 특징으로 하는 슬루율 가변 연산 증폭기.A MOS transistor connected in parallel to the output terminal of the MOS transistor, for distributing a current by a bias voltage V B 1 to one of two input signals and a '0' signal, respectively, to provide a parallel current subtraction means. A slew rate variable operational amplifier, characterized in that configured by means. 제1항에 있어서, 병렬 전류 감산 수단은The method of claim 1, wherein the parallel current subtraction means 다이나믹 바이어스 수단의 출력단자에 접속되고 스태틱 바이어스 수단의 모스 트랜지스터와 전류 미러를 이루어 바이어스 전압(VB2)에 의해 동작하는 제1 모스 트랜지스터 수단과,A first MOS transistor means connected to the output terminal of the dynamic bias means and operating with a bias voltage V B 2 by forming a current mirror with the MOS transistor of the static bias means; 상기 다이나믹 바이어스 수단의 출력 단자에 접속되어 그 출력단자의 전류를 증폭하기 위한 제2 모스 트랜지스터 수단과,Second MOS transistor means connected to an output terminal of the dynamic bias means for amplifying a current of the output terminal; 상기 증폭용 모스 트랜지스터와 전류 미러를 이루며 슬루율 가변을 위한 중량치가 서로 다른 복수의 제3 모스 트랜지스터 수단과,A plurality of third MOS transistor means forming a current mirror with the amplification MOS transistor and having different weight values for varying slew rate; 복수의 제어신호에 의해 각기 제어되며 상기 복수의 제3 모스 트랜지스터 수단을 연산 증폭 수단의 전류 싱크(current sink)단에 연결하기 위한 복수의 스위치 수단으로 구성함을 특징으로 하는 슬루율 가변 연산 증폭기.A slew rate variable operational amplifier, each controlled by a plurality of control signals, comprising a plurality of switch means for connecting the plurality of third MOS transistor means to a current sink stage of the operational amplifier means.
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