KR100405171B1

KR100405171B1 - 기지국 시스템의 아이에프 보드내 클럭 분배장치

Info

Publication number: KR100405171B1
Application number: KR10-2001-0056037A
Authority: KR
Inventors: 조상훈; 강홍구
Original assignee: 한빛전자통신 주식회사; 주식회사 텔루션
Priority date: 2001-09-12
Filing date: 2001-09-12
Publication date: 2003-11-14
Also published as: KR20030023084A

Abstract

본 발명은 IF 보드내 D/A 컨버터를 통해 동작 클럭을 각각의 TxDSP로 공급하여 TxDSP가 D/A 컨버터와 정확히 동기될 수 있도록 한 기지국 시스템의 IF 보드내 클럭 분배장치에 관한 것으로, 모뎀, 제1 및 제2 디지털 컴바이너, 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2), 제1 및 제2 D/A 컨버터, 제1 및 제2 앰프로 구성되는 기지국 시스템의 Tx경로에 따른 IF 보드에 있어서, PLL 데이터를 발생하는 CPU와, 상기 CPU에서 발생되는 PLL 데이터에 의해 로컬 주파수를 발생하는 PLL 초기화 디바이스와, GPS로부터 수신되는 시스템 클럭과 상기 PLL 초기화 디바이스에서 발생되는 로컬 주파수를 입력하여 칩*48 클럭을 발생하는 칩*48 오실레이터와, 상기 칩*48 오실레이터에서 발생되는 칩*48 클럭을 2체배하여 칩*96 클럭을 상기 제1 및 제2 D/A 컨버터로 공급하는 클럭 체배기로 구성되고, 상기 제1 및 제2 D/A 컨버터가 상기 클럭 체배기에서 공급되는 칩*96 클럭을 칩*48 클럭으로 만들어 상기 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)로 공급하는 것을 특징으로 한다.

Description

기지국 시스템의 아이에프 보드내 클럭 분배장치{CLOCK DISTRIBUTER IN IF BOARD BTS SYSTEM}

본 발명은 기지국 시스템의 IF 보드내 클럭 분배장치에 관한 것으로, 특히 IF 보드내 D/A 컨버터(Converter)를 통해 동작 클럭을 각각의 TxDSP로 공급하여TxDSP가 D/A 컨버터와 정확히 동기될 수 있도록 한 기지국 시스템의 IF 보드내 클럭 분배장치에 관한 것이다.

일반적인 기지국 시스템의 Tx경로에 따른 IF 보드는 도 1에 도시된 바와 같이, 칩*16 클럭에 동기된 16비트(패리티 비트 1비트 포함)의 디지털 데이터를 출력 하는 모뎀(MODEM)(11)과, 상기 모뎀(11)에서 출력되는 디지털 데이터를 각각의 주파수별로 합성하여 출력하는 제1 및 제2 디지털 컴바이너(Digital Combiner)(21,22)와, 상기 제1 및 제2 디지털 컴바이너(21,22)에서 출력되는 기저대역의 신호를 필터 및 주파수 변환기를 통해 원하는 IF신호로 변환하고 이후 채널 합성을 수행하는 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)과, 상기 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)에서 출력되는 디지털 데이터를 아날로그 신호로 변환하는 제1 및 제2 D/A 컨버터(51,52)와, 상기 제1 및 제2 D/A 컨버터(51,52)에서 변환된 아날로그 신호를 원하는 출력만큼 증폭하여 RF 보드로 출력하는 제1 및 제2 앰프(AMP)(61,62)로 구성된다.

이때, 노말경로(Normal Path)는 일반적인 신호경로이고, OTD(Othogonal Transmit Data)경로는 CDMA 2000에서 요구하는 경로이다.

그리고, 종래 기지국 시스템의 IF 보드내 클럭 분배장치는 도 2에 도시된 바와 같이, PLL 데이터를 발생하는 CPU(71)와, 상기 CPU(71)에서 발생되는 PLL 데이터에 의해 로컬 주파수를 발생하는 PLL 초기화 디바이스(Initialize Device)(72)와, GPS로부터 수신되는 19.6608MHz의 시스템 클럭과 상기 PLL 초기화 디바이스(72)에서 발생되는 로컬 주파수를 입력하여 칩*48 클럭을 발생하는 칩*48 오실레이터(Oscillator)(73)와, 상기 칩*48 오실레이터(73)에서 발생되는 칩*48 클럭을 8개로 분배하여 상기 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)와 상기 IF 보드내 제1 및 제2 D/A 컨버터(51,52)로 공급하는 클럭 분배기(74)로 구성된다.

상기와 같이 종래 기지국 시스템의 IF 보드에서는 6개의 TxDSP와 2개의 D/A 컨버터가 칩*48 클럭을 공급받아 동작해야 하므로 IF 보드내 클럭 분배장치에서는 6개의 TxDSP와 2개의 D/A 컨버터에 칩*48 클럭을 공급하기 위해 상기 클럭 분배기(74), 특히 1*10의 클럭 분배기를 필요로 한다.

그러나, 종래 기지국 시스템의 IF 보드내 클럭 분배장치를 잘 설계한다 하더라도 클럭 잡음이 발생할 우려가 매우 높다.

즉, TxDSP가 D/A 컨버터에 정확히 동기되어 있어야 출력 신호의 잡음원이 줄어들 수 있으나, 6개의 TxDSP와 2개의 D/A 컨버터에는 클럭 분배기에 의해 분배된 칩*48 클럭이 독립적으로 공급되기 때문에 TxDSP와 D/A 컨버터 간에 지터(Jitter) 및 위상(Phase) 잡음이 발생하게 되는 문제점이 있었다.

다시 말해, 1개의 주파수만을 사용하는 경우에는 크게 문제되지 않지만 3개의 주파수를 합성하여 출력하는 경우에는 TxDSP와 D/A 컨버터 간에 위상 차에 의한 잡음이 발생하게 되는 것이다.

또한, 상기 클럭 분배기와 같은 8포트의 출력을 갖는 1대 다의 클럭 드라이버를 사용해야 하므로 부품의 수급 역시 쉽지 않은 단점도 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 그 목적은 IF 보드내 2개의 D/A 컨버터를 통해 6개의 TxDSP로 동작 클럭인 칩*48 클럭을 각각 공급하여 TxDSP가 D/A 컨버터와 정확히 동기될 수 있도록 하고, 이에 따라 D/A 컨버터의 출력 신호의 잡음을 줄일 수 있도록 한 기지국 시스템의 IF 보드내 클럭 분배장치를 제공하는 데에 있다.

도 1은 일반적인 기지국 시스템의 Tx경로에 따른 IF 보드의 블록 구성도,

도 2는 종래 기지국 시스템의 IF 보드내 클럭 분배장치의 블록 구성도,

도 3은 본 발명에 의한 기지국 시스템의 IF 보드내 클럭 분배장치의 블록 구성도.

<도면의 주요부분에 대한 부호의 설명>

31∼33 : 노말경로의 TxDSP(FA0)∼TxDSP(FA2)

41∼43 : OTD경로의 TxDSP(FA0)∼TxDSP(FA2)

51 : 제1 D/A 컨버터 52 : 제2 D/A 컨버터

71 : CPU 72 : PLL 초기화 디바이스

73 : 칩*48 오실레이터 75 : 클럭 체배기

상기와 같은 목적을 달성하기 위한 본 발명의 기지국 시스템의 IF 보드내 클럭 분배장치는, 모뎀, 제1 및 제2 디지털 컴바이너, 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2), 제1 및 제2 D/A 컨버터, 제1 및 제2 앰프로 구성되는 기지국 시스템의 Tx경로에 따른 IF 보드에 있어서, PLL 데이터를 발생하는 CPU와, 상기 CPU에서 발생되는 PLL 데이터에 의해 로컬 주파수를 발생하는 PLL 초기화 디바이스와, GPS로부터 수신되는 시스템 클럭과 상기 PLL 초기화 디바이스에서 발생되는 로컬 주파수를 입력하여 칩*48 클럭을 발생하는 칩*48 오실레이터와, 상기 칩*48 오실레이터에서 발생되는 칩*48 클럭을 2체배하여 칩*96 클럭을 상기 제1 및 제2 D/A 컨버터로 공급하는 클럭 체배기로 구성되고, 상기 제1 및 제2 D/A 컨버터가 상기 클럭 체배기에서 공급되는 칩*96 클럭을 칩*48 클럭으로 만들어 상기 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)로 공급하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 기지국 시스템의 IF 보드내 클럭 분배장치의 구성 및 동작을 상세히 설명한다.

도 3은 본 발명에 의한 기지국 시스템의 IF 보드내 클럭 분배장치의 블록 구성도로서, PLL 데이터를 발생하는 CPU(71)와, 상기 CPU(71)에서 발생되는 PLL 데이터에 의해 로컬 주파수를 발생하는 PLL 초기화 디바이스(72)와, GPS로부터 수신되는 19.6608MHz의 시스템 클럭과 상기 PLL 초기화 디바이스(72)에서 발생되는 로컬 주파수를 입력하여 칩*48 클럭을 발생하는 칩*48 오실레이터(73)와, 상기 칩*48 오실레이터(73)에서 발생되는 칩*48 클럭을 2체배하여 칩*96 클럭을 상기 IF 보드내 제1 및 제2 D/A 컨버터(51,52)로 공급하는 클럭 체배기(75)와, 상기 클럭 체배기(75)에서 공급되는 칩*96 클럭을 칩*48 클럭으로 만들어 상기 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)로 공급하는 제1 및 제2 D/A 컨버터(51,52)로 구성된다.

상기와 같이 구성된 본 발명의 기지국 시스템의 IF 보드내 클럭 분배장치의 동작을 설명하면 다음과 같다.

먼저, CPU(71)가 PLL 데이터를 발생하는 경우, PLL 초기화 디바이스(72)는 상기 CPU(71)에서 발생되는 PLL 데이터에 의해 로컬 주파수를 발생한다.

이어, 칩*48 오실레이터(73)는 GPS로부터 수신되는 19.6608MHz의 시스템 클럭과 상기 PLL 초기화 디바이스(72)에서 발생되는 로컬 주파수를 입력하여 칩*48 클럭을 발생한다.

그리고, 클럭 체배기(75)는 상기 칩*48 오실레이터(73)에서 발생되는 칩*48 클럭을 2체배하여 칩*96 클럭을 만든 후, 이를 제1 및 제2 D/A 컨버터(51,52)로 각각 공급한다.

이에 따라, 제1 D/A 컨버터(51)는 상기 클럭 체배기(75)에서 공급되는 칩*96 클럭을 칩*48 클럭으로 만들어 IF 보드내 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)로 공급하고, 제2 D/A 컨버터(52)는 상기 클럭 체배기(75)에서 공급되는 칩*96 클럭을 칩*48 클럭으로 만들어 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33)로 각각 공급한다.

이때, 상기 제1 및 제2 D/A 컨버터(51,52)가 자체내의 디바이더 및 특정 핀을 통해*입력 클럭의 신호를 외부로 출력하므로, 이를 이용하여 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)로 칩*48 클럭을 공급할 수 있다.

또한, 상기*입력 클럭의 신호에 있어서 팬 아웃(Fan Out)이 문제가 있을 경우에는 1대 3의 클럭 분배기를 사용하여 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)로 칩*48 클럭을 공급할 수도 있다.

상기와 같이 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)에 공급되는 칩*48 클럭은 제1 및 제2 D/A 컨버터(51,52)에서 출력되는 지터 및 위상 잡음이 적은 클럭으로서, IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)는 제1 및 제2 D/A 컨버터(51,52)에 완전하게 동기되게 된다.

그러므로, 상기 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)는 상기 제1 및 제2 디지털 컴바이너(21,22)에서 출력되는 기저대역의 신호를 필터 및 주파수 변환기를 통해 원하는 IF신호로 변환하고 이후 채널 합성을 수행하여 디지털 데이터를 제1 및 제2 D/A 컨버터(51,52)로 출력한다.

이에 따라, 제1 및 제2 D/A 컨버터(51,52)는 정확한 자기의 클럭을 기준으로 상기 IF 보드내 노말경로의 TxDSP(FA0)∼TxDSP(FA2)(31∼33) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)(41∼43)에서 출력되는 디지털 데이터를 아날로그 신호로 변환하여 잡음이 최대한 줄어든 질좋은 아날로그 신호를 발생하게 된다.

결국, 본 발명에서는 1개의 주파수만을 사용하는 경우에는 이득이 크게 없지만, 3개의 주파수를 함께 사용하여 합성 및 출력하는 경우에는 많은 이득을 얻을 수 있게 된다.

이상, 상기에서 설명한 바와 같이, 본 발명은 IF 보드내 2개의 D/A 컨버터에서 6개의 TxDSP로 칩*48 클럭을 직접 공급하여 TxDSP가 D/A 컨버터와 정확히 동기되므로 TxDSP가 질좋은 디지털 데이터를 출력할 수 있음은 물론 D/A 컨버터가 잡음이 최대한 줄어든 질좋은 아날로그 신호를 출력할 수 있게 되는 효과가 있다.

Claims

모뎀, 제1 및 제2 디지털 컴바이너, 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2), 제1 및 제2 D/A 컨버터, 제1 및 제2 앰프로 구성되는 기지국 시스템의 Tx경로에 따른 IF 보드에 있어서,

PLL 데이터를 발생하는 CPU와,

상기 CPU에서 발생되는 PLL 데이터에 의해 로컬 주파수를 발생하는 PLL 초기화 디바이스와,

GPS로부터 수신되는 시스템 클럭과 상기 PLL 초기화 디바이스에서 발생되는 로컬 주파수를 입력하여 칩*48 클럭을 발생하는 칩*48 오실레이터와,

상기 칩*48 오실레이터에서 발생되는 칩*48 클럭을 2체배하여 칩*96 클럭을 상기 제1 및 제2 D/A 컨버터로 공급하는 클럭 체배기로 구성되고,

상기 제1 및 제2 D/A 컨버터가 상기 클럭 체배기에서 공급되는 칩*96 클럭을 칩*48 클럭으로 만들어 상기 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)로 공급하는 것을 특징으로 하는 기지국 시스템의 아이에프 보드내 클럭 분배장치.
제1항에 있어서,

상기 제1 및 제2 D/A 컨버터가 자체내의 디바이더 및 특정 핀을 통해 외부로출력하는*입력 클럭의 신호를 이용하여 상기 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)로 칩*48 클럭을 공급하는 것을 특징으로 하는 기지국 시스템의 아이에프 보드내 클럭 분배장치.
제1항에 있어서,

상기 제1 및 제2 D/A 컨버터가 1대 3의 클럭 분배기를 사용하여 상기 노말경로의 TxDSP(FA0)∼TxDSP(FA2) 및 OTD경로의 TxDSP(FA0)∼TxDSP(FA2)로 칩*48 클럭을 공급하는 것을 특징으로 하는 기지국 시스템의 아이에프 보드내 클럭 분배장치.