KR100396917B1 - Fabrication method for MMIC including Heterojunction Bipolar Transistor - Google Patents
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Abstract
본 발명은 상이한 에너지 대역을 갖는 이종 접합 구조의 화합물 반도체를 이용한 마이크로웨이브 모노리식 집적 회로(MMIC : Microwave Monolithic Integrated Circuit)의 제조 방법에 관한 것으로서, 선택적 식각 방법에 의해 이종 접합 쌍극자 소자를 구성하는 일부 에피층을 큰 저항으로서 사용하고, 다른 일부를 저항값의 크기가 작은 안정화 저항으로서 사용함으로써, 전체 집적 회로의 칩 크기를 효율적으로 감소시킬 수 있는 제조 방법을 고안하였다.The present invention relates to a method for manufacturing a microwave monolithic integrated circuit (MMIC) using a compound semiconductor having a heterojunction structure having a different energy band, and part of constituting the heterojunction dipole device by a selective etching method. By using the epi layer as a large resistor and using another part as a stabilizing resistor having a small resistance value, a manufacturing method capable of efficiently reducing the chip size of the entire integrated circuit has been devised.
Description
본 발명은 밴드갭의 차이가 큰 서로 다른 물질간에 이종 접합을 이루는 쌍극자 소자를 중심으로 하여 크고 작은 두가지 형태의 저항체를 동일한 기판상의 동일한 칩 위에 구현하는 회로, 즉 MMIC(Monolithic Microwave Integrated Circuit)를 제조하는 방법에 관한 것으로서, 보다 상세하게 설명하면 종래에는 집적회로상에큰 저항값이 요구되는 경우에 금속 저항을 빈번하게 사용하였으나, 본 발명에서는 능동 소자로 활용하는 이종 접합 쌍극자 소자의 일부 에피구조속에 삽입된 저항성 에피층을 큰 저항으로 이용함으로써 칩 면적을 절약하고, 또한, 선택적 식각층에 의해 작은 저항의 안정화 저항체를 정확하게 구현하는 것을 도모한 제조 방법에 관한 것이다.The present invention manufactures a circuit that implements two types of resistors, MMIC (Monolithic Microwave Integrated Circuit), on a same chip on the same substrate, centering on a dipole device forming heterojunctions between different materials having large band gap differences. In more detail, the metal resistance is frequently used when a large resistance value is required on the integrated circuit. However, in the present invention, the metal structure is used in some epitaxial structures of the heterojunction dipole device used as an active device. The present invention relates to a manufacturing method which saves chip area by using the inserted resistive epi layer as a large resistor and also accurately implements a stabilized resistor having a small resistance by a selective etching layer.
HBT(Heterojunction Bipolar Transistor)는 실리콘을 소재로 한 쌍극자 소자나, 기타 갈륨 비소(GaAs)를 소재로 한 금속-반도체 전계 효과 소자(MESFET : MEtal - Semiconductor Field Effect Transistor) 및 고 전자 이동도 소자(HEMT : High Electron Mobility Transistor) 등의 고속 소자와 비교해 볼 때, 전자의 이동이 수직적으로 이루어지므로 포토 리소그라피상의 제한없이 고속 특성이 보장되고, 흐르는 전류량이 에미터 면적에 좌우되므로 전류 구동이 크며, 회로를 구성하는 소자 사이의 구동 전압이 공정 변수에 별로 영향받지 않는 등의 장점으로 인하여 최근 다양한 용도로 개발되고 있는 전자 소자로서의 응용 가치가 부각되면서 광통신 시스템뿐만 아니라 각종 통신 소자로서 각광을 받고 있다.Heterojunction Bipolar Transistors (HBTs) are silicon-based dipole devices, or other gallium arsenide (GaAs) -based metal-semiconductor field effect transistors (MESFETs) and high electron mobility devices (HEMTs). Compared with high-speed devices such as High Electron Mobility Transistors, the electrons move vertically, so high-speed characteristics are guaranteed without photolithography limitations, and current flow is large because the amount of current flowing depends on the emitter area. Due to the advantage that the driving voltage between the constituent elements are not affected by the process variables, such as the application value as an electronic device that is being developed for a variety of uses recently, it is attracting attention as not only an optical communication system but also various communication devices.
그런데, 고부가 가치의 집적 회로 제작을 위해서는 능동 소자로서의 HBT 외에도 커패시터(Capacitor), 저항(Resistor), 인덕터(Inductor) 등과 같은 수동 소자를 동일 칩내에 집적화하여 칩 크기를 절감하는 동시에 하이브리드(Hybrid) 제작에 따른 불필요한 기생 효과를 감소시켜 회로 성능을 보다 향상시키는 일이 무엇보다도 중요하다.However, in order to manufacture high value-added integrated circuits, passive components such as capacitors, resistors, and inductors are integrated in the same chip as well as HBTs as active devices, thereby reducing chip size and manufacturing hybrids. It is important to improve the circuit performance by reducing unnecessary parasitic effects.
도 1은 종래의 화합물 반도체에 의한 집적 회로 제작시 주로 사용되던 대표적인 저항체 제조 방법을 간략하게 나타낸 도면으로서, 이를 상세히 설명하면 다음과 같다.1 is a view briefly showing a typical resistor manufacturing method mainly used in fabricating an integrated circuit by a conventional compound semiconductor, which will be described in detail as follows.
먼저, 능동 소자로서의 HBT(1, 4, 6, 7, 9, 10, 11, 12, 17) 제작 후, 화합물 반도체 기판(1) 상의 소자 분리 영역상에 NiCr층(18)을 증착하고, 접촉 금속(19)을 증착함으로써, 수 십 ohm이나 수 백 ohm 정도의 저항값 범위를 갖는 저항체(20)를 제조한다. 그러나, 수 십 Kohm 정도의 큰 저항이 일부 회로에서 요구되는 경우 이를 달성하기 위한 저항체의 전체 길이가 너무 길어져 불필요하게 칩 면적을 낭비함으로써, 제조 원가를 높이므로, MMIC화 하지 못하고 하이브리드 형태로 제작하는 경우가 많았다. 이 경우 예기치 않았던 전기적 기생 효과가 발생하여 회로 성능의 저하가 우려될 수 있다. 이를 위해 써멧(Cermet) 같은 높은 저항값을 갖는 저항체를 사용해 보는 것도 고려할 수 있지만, 이것은 스퍼터링(Sputtering) 등에 의해 기판 전면에 형성한 뒤, 식각에 의해 저항 크기를 정의하여야 하는데 실제 기판에 대한 상당한 식각 선택비(Etch Selectivity)를 갖도록 하면서 이러한 목적을 달성한다는 것은 사실상 불가능하다.First, after fabrication of HBTs (1, 4, 6, 7, 9, 10, 11, 12, 17) as active devices, a NiCr layer 18 is deposited on the device isolation region on the compound semiconductor substrate 1, and then contacted. By depositing the metal 19, a resistor 20 having a resistance value range of several tens of ohms or several hundreds of ohms is manufactured. However, when a large resistance of several tens of Kohms is required in some circuits, the total length of the resistor to achieve this is too long, which wastes the chip area unnecessarily, thus increasing the manufacturing cost. There were many cases. In this case, unexpected electrical parasitic effects may occur, which may cause a decrease in circuit performance. For this purpose, it may be considered to use a resistor having a high resistance value such as cermet, but this should be formed on the front surface of the substrate by sputtering or the like, and then the resistance size should be defined by etching. It is virtually impossible to achieve this goal while having Etch Selectivity.
한편, GaAs MESFET의 경우 적절한 공정 조건의 이온 주입(Ion Implantation)과 활성화(Activation) 열처리 과정에 의해 기판 저항을 제작하여 사용하기도 하지만, 화합물 HBT 소자에서는 매우 정밀한 에피 구조의 기판을 사용하기 때문에 통상적인 이온 주입과 고온의 열처리 방법을 사용하기 곤란하다.In the case of GaAs MESFETs, substrate resistance is manufactured and used by ion implantation and activation heat treatment under appropriate process conditions, but compound HBT devices use a substrate having a very precise epi structure, which is common. It is difficult to use ion implantation and high temperature heat treatment methods.
또한, 도2는 또 다른 종래의 화합물 반도체에 의한 집적 회로 제작시 주로사용되던 대표적인 저항체 제조 방법을 간략하게 나타낸 도면으로서, 이를 상세히 설명하면 다음과 같다.In addition, FIG. 2 is a view briefly showing a typical resistor manufacturing method mainly used in fabricating an integrated circuit by another conventional compound semiconductor, which will be described in detail as follows.
도 2에 도시되어 있는 저항체 제조 방법은 권리권자가 'Rockwell사'이고, 발명자가 'Emillio A. Sovero'이며, 특허 명칭이 'HBT with semiconductor ballasting'(US5,378,922)인 선행 특허로서, HBT를 전력 소자로 이용하는 경우, 열의 발생에 의해 일부 소자가 먼저 파손되는 것을 방지하기 위해 안정기 저항(Ballistic Resistance)을 형성할 목적으로 능동 소자부의 컬렉터 전극(12)을 형성시에 저항체(14)로 이용할 부컬렉터층(4)에 동시적으로 전극(13)을 형성하는 것을 특징으로 하는 방법이다. 이러한 경우 고농도의 부컬렉터에 저항이 형성되나, 이때 통상적인 저항값은 수 ohm 정도에 불과하여 특별히 균일한 식각 방법을 선택하지 않는 한 정확한 저항값을 갖는 저항체를 달성하는 것은 쉽지 않다.The resistor manufacturing method shown in FIG. 2 is a prior patent whose right holder is 'Rockwell', the inventor is 'Emillio A. Sovero', and the patent name is 'HBT with semiconductor ballasting' (US5,378,922). When used as a power element, a part to be used as a resistor 14 when forming the collector electrode 12 of the active element portion for the purpose of forming a ballistic resistance in order to prevent some elements from being damaged first by heat generation. The electrode 13 is formed simultaneously on the collector layer 4. In this case, a resistance is formed in the high concentration of the sub-collector, but the typical resistance value is only a few ohms, so it is not easy to achieve a resistor having an accurate resistance value unless a special uniform etching method is selected.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 화합물 반도체로 이루어지는 집적 회로 제작시에 능동 소자로 사용되는 이종 접합 쌍극자 소자를 통상적인 방법으로 구현하는 동시에 새로이 고안된 에피 구조에 따라 2중의 GaInP 층을 선택적 식각층으로 사용함으로써, 작은 저항체와 큰 저항체를 동시에 균일하게 구현하고, 동시에 다양한 용도를 갖는 고성능 집적 회로의 제작시 칩 면적의 감소로 인한 제작 단가의 절감 및 신호선 길이의 감소에 따라 회로 성능의 향상을 도모하는 이종 접합 쌍극자 소자를 포함하는 집적회로 제조 방법을 제공하기 위한 것이다.Accordingly, the present invention is to solve the problems of the prior art as described above, and an object of the present invention is to implement a heterojunction dipole device that is used as an active device in an integrated circuit made of a compound semiconductor in a conventional manner and at the same time newly By using a double GaInP layer as an optional etch layer according to the designed epi structure, the small and large resistors can be simultaneously and uniformly realized, and at the same time, the manufacturing cost is reduced due to the reduction of the chip area when manufacturing a high-performance integrated circuit having various uses. And a heterojunction dipole element for improving circuit performance according to a decrease in signal line length.
도 1은 종래의 화합물 반도체에 의한 집적 회로 제작시 주로 사용되던 대표적인 저항체 제조 방법을 간략하게 나타낸 도면이고,1 is a view briefly illustrating a typical resistor manufacturing method mainly used in fabricating an integrated circuit using a conventional compound semiconductor.
도2는 또 다른 종래의 화합물 반도체에 의한 집적 회로 제작시 주로 사용되던 대표적인 저항체 제조 방법을 간략하게 나타낸 도면이고,2 is a view briefly showing a typical resistor manufacturing method mainly used in fabricating integrated circuits by another conventional compound semiconductor,
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 이종 접합 쌍극자 소자 (HBT : Heterojunction Bipolar Transistor, 이하 HBT라 칭함)를 이용한 두가지 다른 저항값을 갖는 저항체(Resistor)의 제작 과정을 나타낸 공정도이다.3A to 3I are flowcharts illustrating a process of fabricating a resistor having two different resistance values using a heterojunction dipole device (HBT: Heterojunction Bipolar Transistor (HBT)) according to an embodiment of the present invention.
※ 도면의 주요 부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※
1 : 화합물 반도체 기판(Compound Semiconductor Substrate)1: Compound Semiconductor Substrate
2 : 큰 에피 저항층(Highly Resistive Epitaxial Layer)2: Highly Resistive Epitaxial Layer
3 : 2차 선택적 식각층(Second Selective Etch Layer)3: Second Selective Etch Layer
4 : 부컬렉터층(Subcollector Layer)4: Subcollector Layer
5 : 1차 선택적 식각층(First Selective Etch Layer)5: First Selective Etch Layer
6 : 컬렉터층(Collector Layer)6: Collector Layer
7 : 베이스층(Base Layer)7: Base Layer
8 : 에미터층(Emitter Layer)8 Emitter Layer
9 : 에미터 캡층(Emitter Cap Layer)9: emitter cap layer
10 : 에미터 전극 금속(Emitter Metal Electrode)10 Emitter Metal Electrode
11 : 베이스 전극 금속(Base Metal Electrode)11: Base Metal Electrode
12 : 컬렉터 전극 금속(Collector Metal Electrode)12: collector metal electrode
13 : 작은 저항용 전극 금속(Metal Electrode for Low Resistance Resistor)13: Metal Electrode for Low Resistance Resistor
14 : 작은 저항체(Resistor with Low Resistance)14: Resistor with Low Resistance
15 : 큰 저항용 전극 금속(Metal Electrode for High Resistance Resistor)15: Metal Electrode for High Resistance Resistor
16 : 큰 저항체(Resistor with High Resistance)16: Resistor with High Resistance
17 : 소자 분리 영역(Isolation Area)17: isolation area
상기한 목적을 달성하기 위한 본 발명에 따르면, 화합물 반도체로 이루어진 이종 접합 쌍극자 소자를 포함하는 집적 회로의 제조 방법에 있어서, 부컬렉터의 낮은 저항성 에피층 및 상기 부컬렉터층 아래에 삽입된 높은 저항성 에피층을 포함하는 기판을 이용하여 능동 소자인 HBT(Heterojunction Bipolar Transistor)를 제작할 때, 상기 낮은 저항성 에피층을 이용하여 수동 소자로서 작은 저항값을 갖는 저항체를 상기 HBT 주위에 형성하고, 상기 높은 저항성 에피층을 이용하여 수동 소자로서 큰 저항값을 갖는 저항체를 상기 HBT 주위에 형성하는 것을 특징으로 하는 이종 접합 쌍극자 소자를 포함하는 집적 회로 제조 방법이 제공된다.According to the present invention for achieving the above object, in the integrated circuit manufacturing method comprising a heterojunction dipole device made of a compound semiconductor, a low resistive epi layer of the sub-collector and a high resistive epi inserted below the sub-collector layer When fabricating an HBT (Heterojunction Bipolar Transistor), which is an active element, using a substrate including a layer, a resistor having a small resistance value as a passive element is formed around the HBT by using the low resistive epi layer, and the high resistive epi is formed. Provided is an integrated circuit fabrication method comprising a heterojunction dipole element, wherein a resistor having a large resistance value is formed around the HBT as a passive element using a layer.
또한, 반절연성 기판(1), 에피 저항체(2), 제 1 선택적 식각층(3), 부컬렉터층(4), 제 2 선택 식각층(5), 컬렉터층(6), 베이스층(7), 에미터층(8) 및 에미터 캡층(9)이 순서에 따라 적층된 기판상에 에미터 전극 금속(10)을 증착하는 제 1 단계; 상기 에미터 캡층(9) 및 상기 에미터층(8)을 상기 베이스층(7) 표면까지 제거한 후, 상기 에미터 전극(10) 주변에 베이스 전극 금속(11)을 증착하는 제 2 단계; 상기 베이스층(7) 및 상기 컬렉터층(6)을 상기 제 2 선택적 식각층(5)의 표면까지 식각하는 제 3 단계; 상기 제 2 선택적 식각층(5)을 상기 컬렉터층(6) 주변을 제외하고 상기 부컬렉터층(4)에 대하여 선택적으로 제거하는 제 4 단계; 능동 소자부를 포함한 영역과 낮은 저항값을 갖는 저항체 영역을 제외한 전체 부컬렉터층(4)을 제2 선택적 식각층(3)의 표면까지 제거하는 제 5 단계; 컬렉터 전극 금속(12)을 상기 능동 소자 영역 및 상기 낮은 저항값을 갖는 저항체(14)에 증착하고, 상기 제 2 선택적 식각층(3)의 높은 저항값을 갖는 일부 상에 양쪽 전극을 형성하는 제 6 단계; 상기 제 2 선택적 식각층(3)을 상기 양쪽 전극 영역을 제외하고 제거하는 제 7 단계; 및 상기 능동 소자 및 수동 소자간 전기적 절연(Isolation)을 위하여 상기 개별 트랜지스터 및 2종의 저항체(14, 16)의 사이를 부분 식각하는 제 8 단계를 포함하여 이루어진 것을 특징으로 하는 이종 접합 쌍극자 소자를 포함하는 집적 회로 제조 방법이 제공된다.In addition, the semi-insulating substrate 1, the epi resistor 2, the first selective etching layer 3, the sub-collector layer 4, the second selective etching layer 5, the collector layer 6, the base layer 7 A first step of depositing the emitter electrode metal 10 on the substrate in which the emitter layer 8 and the emitter cap layer 9 are stacked in this order; Removing the emitter cap layer (9) and the emitter layer (8) to the surface of the base layer (7), and then depositing a base electrode metal (11) around the emitter electrode (10); A third step of etching the base layer (7) and the collector layer (6) to the surface of the second selective etching layer (5); A fourth step of selectively removing the second selective etching layer (5) with respect to the subcollector layer (4) except around the collector layer (6); A fifth step of removing the entire subcollector layer (4) to the surface of the second selective etching layer (3) except the region including the active element portion and the resistor region having a low resistance value; A collector electrode metal 12 is deposited on the active element region and the resistor 14 having the low resistance value, and both electrodes are formed on a portion having the high resistance value of the second selective etching layer 3; 6 steps; A seventh step of removing the second selective etching layer (3) except for both electrode regions; And an eighth step of partially etching between the individual transistors and the two kinds of resistors 14 and 16 for electrical isolation between the active element and the passive element. An integrated circuit manufacturing method is provided.
이하, 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 이종 접합 쌍극자 소자를 포함하는 집적 회로 제조 방법을 보다 상세하게 설명하기로 한다.Hereinafter, an integrated circuit manufacturing method including a heterojunction dipole device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 이종 접합 쌍극자 소자 (HBT : Heterojunction Bipolar Transistor, 이하 HBT라 칭함)를 이용한 두가지 다른 저항값을 갖는 저항체(Resistor) 제작 과정을 나타낸 공정도로서, 이를 상세히 설명하면 다음과 같다.3A to 3I are process diagrams illustrating a process of manufacturing a resistor having two different resistance values using a heterojunction dipole device (HBT: Heterojunction Bipolar Transistor (HBT)) according to an embodiment of the present invention. It will be described in detail as follows.
도 3a는 반절연성의 3족과 5족, 즉 갈륨 비소(GaAs)나 인듐인(InP) 등 반절연성(Semi-Insulating) 화합물 반도체 기판(1) 위에 형성시킨 이종 접합 쌍극자 소자의 에피 구조를 나타낸다. 본 실시예에 따른 HBT 에피 기판은 에피 저항층(2)과 2중(3, 5)의 선택적 식각층을 제외하고는 통상적으로 사용되는 성장 방법을 통해제작된다. 즉, 반절연성 기판(1)상에 1 x 1017~ 3 x 1017/cm3의 농도를 갖는 n형 불순물인 Si을 도핑하면서 100nm 정도 두께의 에피층(2)을 성장시켜 큰 저항값을 갖는 에피 저항체로서 활용한다. 이러한 에피층은 추후 표면상에 전극 형성시 1,000 ohm/sq의 큰 저항값을 갖도록 하였으며, 실제 HBT의 동작에는 영향을 미치지 않도록 설계되었다. 그 위에 부컬렉터층(4)과 같은 농도의 n형 GaInP층(3)을 10nm이내의 얇은 두께로 성장시켜 아래 저항층에 대한 선택적 식각층으로서, 작용할 수 있도록 한다. 계속하여, GaAs 부켈렉터층(4)을 성장시키고, 그 위에 다시 컬렉터층(6)과 같은 정도로 낮은 농도의 n형 GaInP층(5)을 형성시킴으로써, 상기 부컬렉터층(4)에 대한 선택적 식각층으로서 작용할 수 있도록 설계하였다. 이어서, 종래의 방법과 같이 n형 컬렉터층(6), p형 베이스층(7), n형 에미터층(8), n형 에미터 캡층(9)을 순서에 따라 성장시킴으로써 본 발명에 의한 n-p-n HBT 에피 구조를 완성하게 된다.FIG. 3A shows the epistructure of a heterojunction dipole device formed on a semi-insulating compound semiconductor substrate 1 such as gallium arsenide (GaAs) or indium phosphorus (InP). . The HBT epitaxial substrate according to the present embodiment is manufactured through a growth method that is commonly used except for the epitaxial resistive layer 2 and the selective etching layers of the double (3, 5). In other words, while doping Si, an n-type impurity having a concentration of 1 x 10 17 to 3 x 10 17 / cm 3 , on the semi-insulating substrate 1, an epitaxial layer 2 having a thickness of about 100 nm is grown to have a large resistance value. It is utilized as an epi resistor having. This epi layer was designed to have a large resistance value of 1,000 ohm / sq when forming the electrode on the surface later, and was designed to not affect the operation of the actual HBT. The n-type GaInP layer 3 having the same concentration as the sub-collector layer 4 is grown to a thin thickness within 10 nm so as to act as a selective etching layer for the lower resistive layer. Subsequently, the GaAs sub-collector layer 4 is grown, and the n-type GaInP layer 5 having the same concentration as that of the collector layer 6 is formed thereon, thereby forming an optional equation for the sub-collector layer 4. Designed to act as each layer. Next, the npn according to the present invention is grown by sequentially growing the n-type collector layer 6, the p-type base layer 7, the n-type emitter layer 8, and the n-type emitter cap layer 9 in the same manner as in the conventional method. This completes the HBT epi structure.
이어서, 도 3b에 도시되어 있듯이, 상기 도 3a의 결과물 상에 일반적인 방법을 사용하여 에미터 전극 금속(10)을 상기 n형 에미터 캡층(9) 위에 증착한다.3B, the emitter electrode metal 10 is then deposited on the n-type emitter cap layer 9 using the general method on the resultant of FIG. 3A.
이어서, 도 3c에 도시되어 있듯이, 상기 도 3b의 결과물 상에 상기 n형 에미터 캡층(9) 및 상기 n형 에미터층(8)을 제거하여 상기 p형 베이스층(7) 표면까지 메사(Mesa) 식각한 후, 상기 에미터 전극(10) 주변에 베이스 전극 금속(11)을 형성시킨다.3c, the n-type emitter cap layer 9 and the n-type emitter layer 8 are removed on the resultant of FIG. 3b to the surface of the p-type base layer 7. After etching, the base electrode metal 11 is formed around the emitter electrode 10.
이어서, 도 3d에 도시되어 있듯이, 상기 p형 베이스층(7)과 상기 n형 컬렉터층(6)을 상기 1차 GaInP 선택적 식각층(5)의 표면이 드러날 때까지 황산계 또는 암모니아계 용액에 의해 식각한다. 이러한 경우 위의 상기 GaAs 컬렉터층(6)에 대한 GaInP 층의 식각 선택비는 수 백배 이상이다.Subsequently, as shown in FIG. 3D, the p-type base layer 7 and the n-type collector layer 6 are placed in a sulfuric acid or ammonia-based solution until the surface of the primary GaInP selective etching layer 5 is exposed. By etching. In this case, the etching selectivity of the GaInP layer with respect to the GaAs collector layer 6 is several hundred times or more.
이어서, 도 3e에 도시되어 있듯이, 컬렉터 주변의 1차 GaInP 선택적 식각층(5)을 염산 또는 염산/인산의 혼합 용액에 의해 아래의 부컬렉터층(4)에 대해 선택적으로 제거한다.Next, as shown in FIG. 3E, the primary GaInP selective etching layer 5 around the collector is selectively removed with respect to the subcollector layer 4 by hydrochloric acid or a mixed solution of hydrochloric acid / phosphoric acid.
이어서, 도 3f에 도시되어 있듯이, 능동 소자부를 포함한 영역과 낮은 저항값을 갖는 저항체 영역을 제외한 전체 부컬렉터층(4)을 제 2 선택적 식각층인 GaInP층(3)의 표면까지 황산계 또는 암모니아계 용액에 의해 제거한다.Subsequently, as shown in FIG. 3F, the entire subcollector layer 4 except the region including the active element portion and the resistor region having a low resistance value is connected to the surface of the GaInP layer 3 as the second selective etching layer, or ammonia. Remove by system solution.
이어서, 도 3g에 도시되어 있듯이, 컬렉터 전극 금속(12)을 능동 소자 영역에 증착하고, 동시에 낮은 저항값의 저항체(14)에 증착하여 저항체 전극(13)으로 작용하도록 하며, 일부 GaInP 선택적 식각층 상에도 양쪽 전극이 형성되도록 고안하였다. 이 상태에서 오믹 접촉 형성을 위한 급속 열처리를 하게 되면 HBT 소자의 형성과 동시에 선택적 식각의 도움으로 일정한 저항체의 두께가 보장되므로 전력 소자에서 안정화 저항(Ballast Resistor)으로 사용할 수 있는 10 ohm/sq 이내의 작은 저항값의 저항체가 균일성있게 형성된다.Subsequently, as shown in FIG. 3G, the collector electrode metal 12 is deposited on the active element region and simultaneously deposited on the low resistance resistor 14 to act as the resistor electrode 13, with some GaInP selective etching layers. Both electrodes were also formed on the substrate. In this state, rapid heat treatment for forming ohmic contact ensures the thickness of the resistor with the help of selective etching at the same time as forming the HBT element, so it can be used within 10 ohm / sq, which can be used as a ballast resistor in power devices. A resistor of small resistance value is formed uniformly.
이어서, 도 3h에 도시되어 있듯이, 전극의 형성 뒤 제 2 GaInP층(3)을 염산/인산 용액에 의해 아래의 GaAs 저항성 에피층(2)에 대해 높은 식각 선택비로서 제거하게 된다. 이로써 1000 ohm/sq 정도의 높은 저항값을 갖는 저항체가 균일한 저항값을 갖도록 제작된다.Subsequently, as shown in FIG. 3H, after formation of the electrode, the second GaInP layer 3 is removed by a hydrochloric acid / phosphate solution as a high etching selectivity with respect to the GaAs resistant epi layer 2 below. As a result, a resistor having a high resistance value of about 1000 ohm / sq is manufactured to have a uniform resistance value.
이어서, 도 3i에 도시되어 있듯이, 능동 소자 및 수동 소자간 전기적인 절연(Isolation)을 위해 메사 식각(17)을 하고, 이에 따라 개별 트랜지스터 및 2종의 저항체 즉 작은 값의 저항체(14)와 큰 값의 저항체(16)가 동시에 제작된다.Subsequently, as shown in FIG. 3I, a mesa etching 17 is performed for electrical isolation between the active and passive elements, thereby providing a separate transistor and two resistors, i.e., a small value resistor 14 and a large one. A resistor 16 of value is produced simultaneously.
복잡한 초고속 광대역 증폭기와 같이 오프셋(Offset) 전압을 보상하기 위해 필요한 주변 회로 등에서 수 십 Kohm 정도의 큰 저항이 요구되는 경우, 600?? 정도의 두께에서 20 ohm/sq 저항값을 갖는 니켈 크롬(NiCr) 저항체에서는 이러한 큰 저항을 구현하기 위해서 대단히 저항의 길이가 길어야 하고, 이에 따라 집적 회로의 크기도 커지게 되며, 이와 비례하여 신호선의 길이도 길어지므로 신호 전송 속도의 저하가 불가피하게 된다. 본 발명에서처럼 에피층(2)을 이용하여 형성되는 저항체는 설계 계산치에 따라 폭과 길이가 같은 상태에서 약 1,000오옴(ohm) 정도의 큰 저항을 나타내게 되며, 따라서 면적의 손실없이 효율적으로 큰 저항의 형성이 가능한 장점을 갖는다. 또한, 수 십개 이상의 트랜지스터를 연결하여 대전력을 구현하는 전력 증폭기에서 열적 안정화를 위해 에미터나 베이스 전극에 작은 저항값의 저항체를 사용하는 경우 균일한 저항값을 달성하는 것이 매우 중요한데 본 발명에서는 별다른 보정 공정이 없이 큰 저항체와 작은 저항체를 컬렉터와 동시에 제작할 수 있도록 한다.If a large resistor, such as a few tens of Kohms, is required in a peripheral circuit, such as a complex ultrafast broadband amplifier, to compensate for offset voltage, 600 ?? In the case of nickel chromium (NiCr) resistor having a resistance of 20 ohm / sq at the thickness, the resistance has to be very long in order to realize such a large resistance, thereby increasing the size of the integrated circuit and proportionally increasing the size of the signal line. Since the length is also long, the degradation of the signal transmission rate is inevitable. As in the present invention, the resistor formed by using the epi layer 2 exhibits a large resistance of about 1,000 ohms in the same width and length, depending on the design calculations, thus effectively reducing the large resistance without loss of area. It is possible to form. In addition, it is very important to achieve uniform resistance when a small resistance resistor is used for an emitter or a base electrode for thermal stabilization in a power amplifier that implements high power by connecting several dozen transistors. It allows the manufacture of large and small resistors simultaneously with the collector without the process.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
이상과 같이 본 발명에 의하면, 본 발명에서처럼 에피층(2)을 이용하여 형성되는 저항체는 설계 계산치에 따라 약 1,000오옴(ohm) 정도의 큰 저항값을 나타내게 되며, 따라서 면적의 손실없이 효율적으로 큰 저항의 형성이 가능한 장점을 갖는다. 또한, 수 십개 이상의 트랜지스터를 연결하여 대전력을 구현하는 전력 증폭기에서 열적 안정화를 위해 에미터나 베이스 전극에 작은 저항값의 저항체를 사용하는 경우 균일한 저항값을 달성하는 것이 매우 중요한데 본 발명에서는 별다른 보정 공정이 없이 큰 저항체와 작은 저항체를 동시에 제작할 수 있도록 한다.As described above, according to the present invention, the resistor formed by using the epi layer 2, as in the present invention, exhibits a large resistance value of about 1,000 ohms according to the design calculation value, and thus is large and effective without loss of area. It is possible to form a resistor. In addition, it is very important to achieve uniform resistance when a small resistance resistor is used for an emitter or a base electrode for thermal stabilization in a power amplifier that implements high power by connecting several dozen transistors. It is possible to manufacture a large resistor and a small resistor at the same time without a process.
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