KR100379082B1 - lead frame for semiconductor package - Google Patents
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Abstract
이 발명은 반도체패키지용 리드프레임에 관한 것으로, MLF(Micro LeadFrame)형 반도체패키지에 사용되는 리드프레임에서 1번 리드의 위치를 용이하게 확인할 수 있도록, 대략 판상의 프레임몸체와; 상기 프레임몸체의 모서리에서 내측으로 연장된 다수의 타이바와; 상기 타이바에 연결되어 차후 반도체칩이 탑재되고 둘레에는 저면에서 할프에칭부가 형성된 칩탑재판과; 상기 칩탑재판의 외주연에 일정거리 이격되어 방사상으로 형성되어 있되, 상기 칩탑재판을 향하는 단부의 저면에는 할프에칭부가 형성된 다수의 내부리드와; 상기 내부리드에서 연장되어 다시 프레임몸체까지 연장되는 외부리드와; 상기 내부0리드 및 외부리드 사이에 형성되어 다시 프레임몸체에 연결된 댐바로 이루어진 반도체패키지용 리드프레임에 있어서, 상기 리드프레임에는 1번 내부리드의 위치를 감지하기 위해 칩탑재판의 둘레 또는 타이바의 측면중 어느 하나에 위치 인식수단이 형성된 것을 특징으로 하는 반도체패키지용 리드프레임.The present invention relates to a lead frame for a semiconductor package, the frame body of the substantially plate-like so that the position of the lead number 1 in the lead frame used in the MLF (Micro LeadFrame) type semiconductor package can be easily identified; A plurality of tie bars extending inward from an edge of the frame body; A chip mounting plate connected to the tie bar and having a semiconductor chip mounted thereon and a half etching portion formed at a bottom thereof at a circumference thereof; A plurality of inner leads formed radially at a predetermined distance from an outer circumference of the chip mounting plate, and having a half etching portion formed on a bottom surface of the end portion facing the chip mounting plate; An outer lead extending from the inner lead and extending back to the frame body; A lead frame for a semiconductor package formed of a dam bar formed between the inner 0 lead and the outer lead and connected to the frame body, wherein the lead frame has a periphery or a tie bar of the chip mounting plate to detect the position of the inner lead. Lead frame for a semiconductor package, characterized in that the position recognition means formed on any one of the sides.
Description
본 발명은 반도체패키지용 리드프레임에 관한 것으로, 보다 상세하게 설명하면 MLF(Micro LeadFrame)형 반도체패키지에 사용되는 리드프레임에서 1번 리드의 위치를 용이하게 확인할 수 있는 반도체패키지용 리드프레임에 관한 것이다.The present invention relates to a lead package for a semiconductor package, and more particularly, to a lead package for a semiconductor package that can easily identify the position of the first lead in the lead frame used in the MLF (Micro LeadFrame) type semiconductor package. .
최근의 전자기기 예를 들면, 휴대폰, 셀룰러 폰, 노트북 등의 마더보드에는 많은 수의 반도체칩들이 패키징되어 최소시간내에 그것들이 다기능을 수행할 수 있도록 설계되는 동시에, 초소형화 되어 가는 추세에 있다. 이에 따라 반도체칩이 고집적화됨은 물론, 이를 패키징한 반도체패키지의 크기도 축소되고 있으며, 또한 실장밀도도 고밀도화되어 가고 있다.In recent years, a large number of semiconductor chips are packaged in motherboards such as mobile phones, cellular phones, laptops, etc. so that they can be multifunctional in a minimum amount of time. As a result, semiconductor chips are not only highly integrated, but also the size of the semiconductor package packaged therein is also being reduced, and the packaging density is also becoming higher.
이러한 추세에 따라 최근에는 반도체칩의 전기적 신호를 마더보드로 전달해줌은 물론 마더보드(mother board) 상에서 일정한 형태로 지지되도록 하는 리드프레임 또는 반도체패키지의 크기가 대략 1×1mm ~ 10×10mm 내외, 반도체패키지의 두께는 1mm~10mm내외로 개발되고 있으며, 이러한 반도체패키지의 예로서 MLF(Micro LeadFrame)형 반도체패키지 등이 알려져 있다.In accordance with this trend, the size of a lead frame or a semiconductor package, which delivers electrical signals of semiconductor chips to a motherboard and is supported on a motherboard in a predetermined form, is about 1 × 1 mm to 10 × 10 mm. The thickness of the semiconductor package is developed to about 1mm ~ 10mm, MLF (Micro LeadFrame) type semiconductor package is known as an example of such a semiconductor package.
여기서, 상기 MLF형 반도체패키지에 사용되는 리드프레임(100')의 구조를 도1에 도시하였으며 이를 간단히 설명하면 다음과 같다.Here, the structure of the lead frame 100 ′ used in the MLF type semiconductor package is shown in FIG. 1.
먼저, 대략 판상의 프레임몸체(2)가 구비되고, 상기 프레임몸체(2)의 모서리에서 내측으로 연장되어서는 다수의 타이바(4)가 형성되어 있다. 상기 타이바(4)에 연결되어서는 차후 반도체칩이 탑재되도록 칩탑재판(6)이 형성되어 있으며, 상기 칩탑재판(6)의 외주연에는 일정거리 이격된 채 다수의 내부리드(8)가 방사상으로형성되어 있다. 상기 내부리드(8)에 연장되어서는 다시 프레임몸체(2)에 연결되도록 외부리드(12)가 구비되어 있고, 상기 내부리드(8)와 외부리드(12) 사이에는 댐바(10)가 구비되어 상기 내부리드(8) 및 외부리드(12)를 지지함과 동시에 봉지 공정중 봉지재가 상기 댐바(10) 외측의 외부리드(12)쪽으로 더 이상 흘러가지 않토록 되어 있다.First, a substantially plate-shaped frame body 2 is provided, and a plurality of tie bars 4 are formed to extend inwardly from the edge of the frame body 2. A chip mounting plate 6 is formed to be connected to the tie bar 4 to mount a semiconductor chip thereafter, and a plurality of inner leads 8 are spaced apart at a predetermined distance from the outer circumference of the chip mounting plate 6. Is radially formed. An outer lead 12 is provided to extend to the inner lead 8 and to be connected to the frame body 2 again, and a dam bar 10 is provided between the inner lead 8 and the outer lead 12. At the same time as supporting the inner lead 8 and the outer lead 12, the encapsulant is no longer allowed to flow toward the outer lead 12 outside the dam bar 10 during the encapsulation process.
도면중 빗금친 부분은 리드프레임(100)의 저면에서 할프에칭된 할프에칭부(4a,6a,8a)이며, 이는 차후 반도체패키지의 패키지몸체와 인터락킹되어 상기 리드프레임(100')이 이탈되지 않토록 하기 위함이다.In the drawing, hatched portions are half-etched portions 4a, 6a, and 8a that are half-etched at the bottom of the lead frame 100, which is subsequently interlocked with the package body of the semiconductor package so that the lead frame 100 'is not separated. This is to avoid.
한편, 상기와 같은 리드프레임(100')은 반도체패키지 제조 공정 특히 와이어 본딩 공정중 1번 내부리드(8)의 위치를 확인할 필요가 있다. 예를 들면, 와이어 본더에는 PRS(Pattern Recognization System)가 장착되어 있는데 이것이 리드프레임(100')의 1번 내부리드(8) 위치를 감지한 후, 그 데이터를 기준으로 여타 모든 내부리드(8)와 반도체칩을 와이어로 본딩하게 된다. 따라서, 리드프레임(100')에서 1번 내부리드(8)의 위치를 정확히 인식하지 못할 경우에는 와이어본딩을 제대로 실시하지 못하게 된다.On the other hand, the lead frame 100 'as described above needs to check the position of the inner lead 8 in the semiconductor package manufacturing process, in particular the wire bonding process. For example, the wire bonder is equipped with a Pattern Recognization System (PRS), which detects the position of the inner lead 8 of the leadframe 100 'and then, based on the data, all other inner leads 8 And the semiconductor chip are bonded by wire. Therefore, when the position of the inner lead 8 of the lead frame 100 'is not accurately recognized, wire bonding may not be properly performed.
그런데 상기한 MLF형 반도체패키지에 사용되는 리드프레임은 전술한 1번 내부리드의 위치를 확인하기 위한 수단이 제공되지 않고 있다. 즉, 리드프레임의 두께와 같은 탭을 만들기 어렵고 또한 내부리드를 일정길이 이하로 컷팅하여 1번 내부리드의 위치 인식수단으로 사용하기 어려운 문제점이 있다.However, the lead frame used in the MLF semiconductor package is not provided with a means for confirming the position of the internal lead described above. That is, it is difficult to make a tab such as the thickness of the lead frame, and it is difficult to cut the inner lead to a predetermined length or less, so that it is difficult to use as a position recognition means of the first inner lead.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, MLF형 반도체패키지에 사용되는 리드프레임에서 1번 내부리드의 위치를 용이하게 확인할 수 있는 반도체패키지용 리드프레임을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-described problems, to provide a lead package for a semiconductor package that can easily identify the position of the inner lead in the lead frame used in the MLF-type semiconductor package.
도1은 종래의 반도체패키지용 리드프레임을 도시한 평면도이다.1 is a plan view showing a conventional lead frame for a semiconductor package.
도2a 및 도2b는 본 발명의 제1실시예인 반도체패키지용 리드프레임을 도시한 평면도 및 단면도이다.2A and 2B are a plan view and a cross-sectional view showing a lead frame for a semiconductor package according to a first embodiment of the present invention.
도3은 본 발명의 제2실시예인 반도체패키지용 리드프레임을 도시한 평면도 이다.3 is a plan view showing a lead frame for a semiconductor package according to a second embodiment of the present invention.
도4a 및 도4b는 본 발명의 제3실시예 및 제4실시예인 반도체패키지용 리드프레임을 도시한 평면도이다.4A and 4B are plan views illustrating a lead package for a semiconductor package which is a third embodiment and a fourth embodiment of the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
100; 리드프레임 2; 프레임몸체100; Leadframe 2; Frame
4; 타이바 4a,6a,8a; 할프에칭부4; Tie bars 4a, 6a, 8a; Half Etching Department
6; 칩탑재판 8; 내부리드6; Chip mounting plate 8; Internal lead
10; 댐바 12; 외부리드10; Dambar 12; External lead
20; 탭 22; 관통구20; Tab 22; Through hole
24; 슬롯24; slot
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 리드프레임은 대략 판상의 프레임몸체와; 상기 프레임몸체의 모서리에서 내측으로 연장된 다수의 타이바와; 상기 타이바에 연결되어 차후 반도체칩이 탑재되고 둘레에는 저면에서 할프에칭부가 형성된 칩탑재판과; 상기 칩탑재판의 외주연에 일정거리 이격되어 방사상으로 형성되어 있되, 상기 칩탑재판을 향하는 단부의 저면에는 할프에칭부가 형성된 다수의 내부리드와; 상기 내부리드에서 연장되어 다시 프레임몸체까지 연장되는 외부리드와; 상기 내부리드 및 외부리드 사이에 형성되어 다시 프레임몸체에 연결된 댐바로 이루어진 반도체패키지용 리드프레임에 있어서, 상기 리드프레임에는 1번 내부리드의 위치를 감지하기 위해 칩탑재판의 둘레 또는 타이바의 측면중 어느 하나에 위치 인식수단이 형성된 것을 특징으로 한다.In order to achieve the above object, a semiconductor package lead frame according to the present invention includes a substantially plate-shaped frame body; A plurality of tie bars extending inward from an edge of the frame body; A chip mounting plate connected to the tie bar and having a semiconductor chip mounted thereon and a half etching portion formed at a bottom thereof at a circumference thereof; A plurality of inner leads formed radially at a predetermined distance from an outer circumference of the chip mounting plate, and having a half etching portion formed on a bottom surface of the end portion facing the chip mounting plate; An outer lead extending from the inner lead and extending back to the frame body; A lead frame for a semiconductor package formed of a dam bar formed between the inner lead and the outer lead and connected to a frame body, wherein the lead frame has a periphery of a chip mounting plate or a side of a tie bar to detect a position of an inner lead. Any one of the position recognition means is formed.
여기서, 상기 위치 인식수단은 일정길이 돌출되어 형성된 탭으로 함이 바람직하다. 또한, 상기 탭은 칩탑재판의 할프에칭부 또는 타이바의 할프에칭부중 어느 하나에 형성함이 바람직하다.Here, the position recognition means is preferably a tab formed to protrude a predetermined length. In addition, the tab is preferably formed in either the half etching portion of the chip mounting plate or the half etching portion of the tie bar.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 리드프레임은 대략 판상의 프레임몸체와; 상기 프레임몸체의 모서리에서 내측으로 연장된 다수의 타이바와; 상기 타이바에 연결되어 차후 반도체칩이 탑재되는 칩탑재판과;상기 칩탑재판의 외주연에 일정거리 이격되어 방사상으로 형성된 다수의 내부리드와; 상기 내부리드에 연장되어 다시 프레임몸체에 연결되는 외부리드와; 상기 내부리드 및 외부리드 사이에 형성되어 다시 프레임몸체에 연결된 댐바로 이루어진 반도체패키지용 리드프레임에 있어서, 상기 타이바가 연결된 영역의 프레임몸체에는 일정크기의 관통구가 형성되어 있고, 상기 관통구에는 1번 내부리드의 위치를 감지하기 위한 위치 인식수단이 더 형성된 것을 특징으로 한다.In addition, the lead frame for a semiconductor package according to the present invention in order to achieve the above object is a substantially plate-shaped frame body; A plurality of tie bars extending inward from an edge of the frame body; A chip mounting plate connected to the tie bar and subsequently mounted with a semiconductor chip; a plurality of internal leads radially spaced apart from a peripheral distance of the chip mounting plate; An outer lead extending to the inner lead and connected to the frame body again; In the lead frame for a semiconductor package formed of a dam bar formed between the inner lead and the outer lead and connected to the frame body again, a through hole of a predetermined size is formed in the frame body of the region where the tie bar is connected, and in the through hole 1 Position recognition means for detecting the position of the inner lead is characterized in that the further formed.
여기서, 상기 위치 인식수단은 관통구에 탭을 형성하여 이용하거나, 또는 관통구에 슬롯을 형성하여 이용할 수 있다.Here, the position recognition means may be used by forming a tab in the through hole, or may be used by forming a slot in the through hole.
상기와 같이 하여 본 발명에 의한 반도체패키지용 리드프레임에 의하면 칩탑재판이나 타이바에 위치 인식수단으로서 탭을 형성하여 이용하거나, 또는 프레임몸체에 관통구를 형성하고 그 관통구에 탭을 형성하거나 또는 슬롯을 형성하여 위치 인식수단으로 이용함으로써 반도체패키지의 제조 공정중 1번 내부리드의 위치를 용이하게 감지할 수 있게 된다.According to the lead frame for a semiconductor package according to the present invention as described above to form a tab on the chip mounting plate or tie bar as a position recognition means, or to form a through hole in the frame body and to form a tab in the through hole or By forming a slot and using the position recognition means, it is possible to easily detect the position of the first inner lead during the manufacturing process of the semiconductor package.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도2a 및 도2b는 본 발명의 제1실시예인 반도체패키지용 리드프레임(100)을 도시한 평면도 및 단면도이고, 도3은 본 발명의 제2실시예인 반도체패키지용 리드프레임(100)을 도시한 평면도이다.2A and 2B are a plan view and a cross-sectional view of a lead package 100 for a semiconductor package according to a first embodiment of the present invention, and FIG. 3 shows a lead frame 100 for a semiconductor package according to a second embodiment of the present invention. Top view.
도시된 바와 같이 대략 판상의 프레임몸체(2)가 구비되어 있고, 상기 프레임몸체(2)의 모서리에서 내측으로 연장되어서는 다수의 타이바(4)가 형성되어 있다. 상기 타이바(4)에 연결되어서는 차후 반도체칩이 탑재되도록 둘레의 저면에 할프에칭부(6a)가 형성된 칩탑재판(6)이 구비되어 있다. 상기 칩탑재판(6)의 외주연에는 일정거리 이격되어 방사상으로 형성되어 있되, 상기 칩탑재판(6)을 향하는 단부의 저면에 할프에칭부(8a)가 형성된 다수의 내부리드(8)가 구비되어 있다. 상기 내부리드(8)에서 외측으로 연장되어 다시 프레임몸체(2)까지 외부리드(12)가 형성되어 있고, 상기 내부리드(8) 및 외부리드(12) 사이에는 이들을 지지하고 반도체패키지의 봉지 공정중 봉지재가 외측으로 흘러 넘치지 않토록 댐바(10)가 형성되어 하나의 리드프레임(100)을 이루고 있다. 이러한 리드프레임(100)이 다수 모여서 대략 매트릭스 형상의 리드프레임(100)을 형성하거나 또는 스트립 형상의 리드프레임(100)을 구비할 수 있으며 이러한 구조는 종래와 동일하다.As shown, a substantially plate-shaped frame body 2 is provided, and a plurality of tie bars 4 are formed extending inwardly from the edge of the frame body 2. In order to be connected to the tie bar 4, a chip mounting plate 6 having a half etching portion 6a formed on the bottom of the circumference thereof is provided. The inner periphery of the chip mounting plate 6 is formed radially spaced apart from a predetermined distance, a plurality of inner leads (8) having a half etching portion (8a) formed on the bottom of the end facing the chip mounting plate (6) It is provided. The outer lead 12 extends outward from the inner lead 8 to the frame body 2 and is supported between the inner lead 8 and the outer lead 12 and the semiconductor package is sealed. The dam bar 10 is formed so that the encapsulant does not overflow to the outside to form one lead frame 100. A plurality of such lead frames 100 may be gathered to form a lead matrix 100 having a substantially matrix shape, or may include a lead frame 100 having a strip shape. Such a structure is the same as in the related art.
단 본 발명은 상기 칩탑재판(6) 또는 어느 한 타이바(4)의 측면에 1번 내부리드(8)의 위치를 인식할 수 있도록 위치 인식수단이 더 형성된 것이 특징이다.However, the present invention is characterized in that the position recognition means is further formed to recognize the position of the inner lead 8 on the side of the chip mounting plate 6 or any one tie bar (4).
즉 도2a 및 도2b에 도시된 바와 같이 칩탑재판(6)의 측면 중 소정 영역에 탭(20)을 더 형성함으로써 상기 탭(20)을 1번 내부리드(8)의 기준 위치로 정할 수 있게 된다. 예를 들면, 상기 탭(20)이 가리키는 방향의 내부리드(8)를 1번 내부리드(8)로 정할 수 있을 것이다. 상기 탭(20)은 칩탑재판(6)의 할프에칭부(6a)에서 더 연장되도록 형성함으로써, 그 두께가 할프에칭부(6a)의 두께가 같게 형성되어 있다.That is, as shown in FIGS. 2A and 2B, the tab 20 may be defined as a reference position of the inner lead 8 by further forming the tab 20 in a predetermined region of the side surface of the chip mounting plate 6. Will be. For example, the inner lead 8 in the direction indicated by the tab 20 may be designated as the inner lead 8 first. The tab 20 is formed to extend further from the half etching portion 6a of the chip mounting plate 6, so that the thickness of the tab 20 is equal to the thickness of the half etching portion 6a.
또한, 상기 탭(20)은 도3에 도시된 바와 같이 타이바(4)의 측면에도 형성할수 있다. 상기 타이바(4)에 형성된 탭(20)도 타이바(4)의 할프에칭부(4a)에서 더 연장되도록 함으로써 그 두께를 할프에칭부(4a)의 두께와 같게 할 수 있다.In addition, the tab 20 may be formed on the side of the tie bar 4 as shown in FIG. The tab 20 formed on the tie bar 4 may also be extended from the half etching portion 4a of the tie bar 4 so that the thickness thereof may be equal to the thickness of the half etching portion 4a.
상기와 같이 칩탑재판(6)이나 타이바(4)에 형성된 탭(20)은 풀에칭 공정 및 할프에칭 공정중에 형성된다. 즉, 리드프레임(100)의 총체적 패턴을 형성하는 풀에칭 공정시, 상기 탭(20)의 윤곽이 나타나도록 하고, 할프에칭 공정에서 상기 탭(20)의 저면이 할프에칭되도록 하는 것이다. 물론, 이때 상기 칩탑재판(6), 내부리드(8) 및 타이바(4)의 일정영역도 할프에칭된다.As described above, the tab 20 formed on the chip mounting plate 6 or the tie bar 4 is formed during the pull etching process and the half etching process. That is, in the full etching process of forming the overall pattern of the lead frame 100, the outline of the tab 20 appears and the bottom surface of the tab 20 is half etched in the half etching process. Of course, at this time, a predetermined area of the chip mounting plate 6, the inner lead 8 and the tie bar 4 is also half-etched.
도4a 및 도4b는 본 발명의 제3실시예 및 제4실시예인 반도체패키지용 리드프레임(100)을 도시한 평면도이다.4A and 4B are plan views illustrating a lead package 100 for a semiconductor package, which is a third embodiment and a fourth embodiment of the present invention.
도시된 바와 같이 상기 리드프레임(100)중 타이바(4)가 연결된 영역의 프레임몸체(2)에는 일정크기의 관통구(22)가 더 형성되고, 상기 관통구(22) 내측에는 1번 내부리드(8)의 위치를 감지하기 위한 위치 인식수단으로서 타이바(4)로부터 연장된 탭(20)이 형성되어 있다.As shown, a through hole 22 having a predetermined size is further formed in the frame body 2 in the region where the tie bar 4 is connected to the lead frame 100, and the inside of the through hole 22 is numbered 1. A tab 20 extending from the tie bar 4 is formed as a position recognizing means for detecting the position of the lid 8.
또한, 상기 탭(20) 대신에 상기 관통구(22)에 일정 길이의 슬롯(24)을 더 형성함으로써 이를 위치 인식수단으로 이용할 수도 있다.In addition, by forming a slot 24 having a predetermined length in the through hole 22 instead of the tab 20, it may be used as a position recognition means.
이러한 탭(20)이나 슬롯(24)은 리드프레임(100)의 총체적 패턴 형성 과정중에 형성함이 바람직할 것이다.The tab 20 or the slot 24 may be formed during the overall pattern formation process of the leadframe 100.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서, 본 발명에 의한 반도체패키지용 리드프레임에 의하면, 칩탑재판이나 타이바에 위치 인식수단으로서 탭을 형성하여 이용하거나, 또는 프레임몸체에 관통구를 형성하고 그 관통구에 탭을 형성하거나 또는 슬롯을 형성하여 위치 인식수단으로 이용함으로써 반도체패키지의 제조 공정중 1번 내부리드의 위치를 용이하게 감지할 수 있는 효과가 있다.Therefore, according to the lead frame for a semiconductor package according to the present invention, a tab is used as a position recognition means in a chip mounting plate or a tie bar, or a through hole is formed in the frame body and a tab is formed in the through hole or a slot. By forming the and using the position recognition means there is an effect that can easily detect the position of the inner lead number 1 during the manufacturing process of the semiconductor package.
Claims (6)
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| KR10-1999-0044658A KR100379082B1 (en) | 1999-10-15 | 1999-10-15 | lead frame for semiconductor package |
| JP2000015004A JP2001077278A (en) | 1999-10-15 | 2000-01-24 | Semiconductor package, lead frame thereof, manufacture of semiconductor package and mold thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0044658A KR100379082B1 (en) | 1999-10-15 | 1999-10-15 | lead frame for semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010037253A KR20010037253A (en) | 2001-05-07 |
| KR100379082B1 true KR100379082B1 (en) | 2003-04-08 |
Family
ID=19615441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0044658A KR100379082B1 (en) | 1999-10-15 | 1999-10-15 | lead frame for semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100379082B1 (en) |
-
1999
- 1999-10-15 KR KR10-1999-0044658A patent/KR100379082B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010037253A (en) | 2001-05-07 |
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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