KR100368697B1 - 반도체장치및그의제조방법 - Google Patents

반도체장치및그의제조방법 Download PDF

Info

Publication number
KR100368697B1
KR100368697B1 KR1019970012892A KR19970012892A KR100368697B1 KR 100368697 B1 KR100368697 B1 KR 100368697B1 KR 1019970012892 A KR1019970012892 A KR 1019970012892A KR 19970012892 A KR19970012892 A KR 19970012892A KR 100368697 B1 KR100368697 B1 KR 100368697B1
Authority
KR
South Korea
Prior art keywords
insulating film
semiconductor device
silicon oxide
film
oxide film
Prior art date
Application number
KR1019970012892A
Other languages
English (en)
Other versions
KR19980024000A (ko
Inventor
코우지 오다
세이지 오쿠라
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR19980024000A publication Critical patent/KR19980024000A/ko
Application granted granted Critical
Publication of KR100368697B1 publication Critical patent/KR100368697B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치에 있어서의 보호 절연막은 다층 구조로 형성된다.
하층 부분을, 유기 실란과 산소를 사용한 P-CVD 법에 의해 형성된 유기 실란계 실리콘 산화막으로 구성하여 단차 피복성을 향상시킨다.
상층 부분을 화학량론적 조성보다 실리콘을 과잉으로 함유하며 P-CVD 법에 의해 형성된 실란계 실리콘 산화막으로 구성하여 내습성을 향상시킨다.

Description

반도체 장치 및 그의 제조방법{Semiconductor Device and a Process for Forming Thereof}
본 발명은, 반도체 기판 상의 반도체 소자 또는 배선층 상에 적층된 보호 절연막을 갖는 반도체 장치에 관한 것이다.
반도체 장치에 있어서, 반도체 기판 상에 반도체 소자를 형성한 후, 이들 반도체 소자 사이를 서로 전기적으로 접속하기 위해서 배선층을 형성한다.
또한, 이들 반도체 소자 및 배선층이 수분 또는 응력 등의 외부 환경에 의한 영향을 받지 않도록, 상기 반도체 소자 및 배선층의 표면을 보호 절연막으로 피복한 후, 몰드수지 또는 세라믹 패키지로 반도체 장치를 밀봉한다.
그러한 보호 절연막으로서는, 실리콘 산화막과 비교하여 수분 등의 투과율이 현저히 작고, 또 기계적 강도가 높은 실리콘 질화막을 널리 사용하고 있다.
이 실리콘 질화막은 실란(SiH4)과 암모니아(NH3)를 주성분 가스로 사용한 플라즈마-화학기상성장법(이하, P-CVD 법이라고 칭한다)으로 형성되고 굴절율 1.90∼2.10 정도를 갖는다.
그렇지만, 실리콘 질화막을 형성하는 공정 동안, 가스 재료 중에 포함되어 있는 수소가 완전히 제거되지 않고 막 중에 남아있게 된다.
이 때문에, 막 중에 다량의 수소가 함유되어 있다.
예를 들면, 실리콘 질화막은 실란(SiH4)과 아산화질소(N2O)를 주성분 가스로 한 P-CVD 법에 의해 형성되며 굴절율 1.53∼1.59 정도를 갖는 실리콘 산화막과 비교하여 수소농도는 약 6배이다.
상기 실리콘 질화막 중의 수소는, 저온의 열처리에 의해 쉽게 유리된다.
그러므로, 보호 절연막 형성 후에, 플라즈마 손상의 회복을 위해 수행된 10∼60분 동안의 300∼400℃ 정도의 비교적 저온의 열처리에서, 수소가 확산에 의해서 반도체 소자 부근까지 용이하게 도달한다.
그 결과, 상기 수소는 전기적으로 소거 및 기록 가능한 불휘발성 메모리 소자(이하, EEPROM 소자라고 칭한다)같은 민감한 반도체 소자의 특성을 열화시킨다.
이상과 같이, 실리콘 질화막은, 내습성 및 기계적 강도에 우수하다.
그러나, 그것은 막 중에 다량의 수소를 함유하기 때문에, EEPROM과 같은 민감한 소자에는, 보호 절연막으로서 사용될 수 없다.
도 3은 종래의 EEPROM 소자의 구조를 나타내는 단면도이다.
도 3에 있어서, 상기 장치는 실리콘 단결정으로 이루어진 반도체 기판(1)(이하, 기판이라고 칭한다), 기판(1) 상에 형성된 EEPROM 소자(2), EEPROM 소자(2)의 전체면 상에 형성된 BPSG 막으로 이루어진 층간 절연막(3), 층간 절연막(3) 상에 형성된 알루미늄으로 이루어진 배선층(4), EEPROM 소자(2) 및 배선층(4)의 전체면을 덮도록 형성된 보호 절연막으로서의 실란계 실리콘 산화막(5)을 포함한다.
실란계 실리콘 산화막(5)은, 실란(SiH4)과 아산화질소(N2O)를 주성분 가스로 한 P-CVD 법에 의해 1.2㎛정도의 막 두께까지 형성되고, 굴절율 1.53∼1.59 정도를 갖는다.
종래의 EEPROM은, 상기 설명된 바와 같이, P-CVD 법에 의해 형성된 실란계 실리콘막(5)을 보호 절연막으로서 사용하고 있다.
그러나, 이 실란계 실리콘막(5)은, 기상 중에서 주로 형성되기 때문에, 낮은 단차 피복성을 갖는다.
이 때문에, 도 4에 나타낸 바와 같이, 실란계 실리콘막(5)은, 배선층(4)의단부에서 돌출부(6)를 형성하며, 배선층(4) 사이, 특히 단차부(7)에 있어서의 막 두께가 얇아진다.
또한, 실란계 실리콘막(5)은, 상술한 실리콘 질화막과 비교하여, 기계적 강도가 약하고, 수분 등의 투과에 대한 블록킹 특성이 떨어진다.
이 결과, 박막화한 단차부(7)에 있어서, 실란계 실리콘 산화막(5)의 막질이 열화한다고 하는 문제점이 있었다.
따라서, 그 부분을 통해 수분이 침투하여, 하층의 층간 절연막(3)에 도달하는데, 그것은 층간 절연막(3)의 절연 불량 및 배선층(4) 사이에 전류누설을 일으킨다.
본 발명은, 상기와 같은 문제점을 해결하기 위해서 이루어진 것으로, EEPROM 소자와 같은 민감한 소자에 악영향을 주지 않으면서, 단차 피복성이 양호하고 수분 등의 투과율이 낮은 보호 절연막을 갖는 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판 상에 형성된 적어도 한개의 반도체 소자, 상기 반도체 소자 상에 형성된 층간 절연막, 상기 층간 절연막 상에 형성된 복수의 전기 배선을 포함하는 배선층, 적어도 상기 반도체 소자 전체를 덮도록 상기 배선층 및 상기 층간 절연막 상에 연속해서 형성된 보호 절연막을 구비한 반도체 장치에 있어서, 상기 보호 절연막은 적어도 상기 반도체 소자 전체를 덮도록 상기 배선층 및 상기 층간 절연막 상에 연속해서형성된 유기 실란계 실리콘 산화막으로 구성된 최하층 및 과잉의 실리콘을 함유하는 실란계 실리콘 산화막으로 구성된 상층을 포함하는 복수의 층을 구비한다.
상기 제 1 관점에 따른 상기 반도체 소자는 전기적으로 소거 및 기록 가능한 불휘발성 메모리 소자이다.
본 발명의 다른 제 2관점에 따른 반도체 제조방법은, 적어도 하나의 반도체 장치 소자 전체를 덮도록 연속적으로 형성된 보호 절연막을 가지는 반도체 장치의 제조방법에 있어서, 상기 보호 절연막을 형성하는 공정은, 유기 실란계와 산소를 주성분 가스로 하고, 플라즈마-화학기상성장법으로 적어도 상기 반도체 장치 소자 전체를 덮도록 연속적으로 유기 실란계 산화물을 형성하는 공정과, 상기 유기 실란계 실리콘 산화물 상에 실란과 아산화질소를 주성분으로 하고, 플라즈마-화학기성장법으로 적어도 상기 반도체 장치 소자 전체를 덮도록 연속적으로 과잉의 실리콘을 함유하는 실란계 실리콘 산화막을 형성하는 공정을 포함한다.
본 발명의 또 다른 관점에 따른 반도체 장치에 있어서, 과잉의 실리콘을 포함하는 상기 유기 실란계 실리콘 산화막은 실란과 아산화질소를 주성분 가스로 사용하는 플라즈마-화학기상성장법으로 형성된다.
본 발명의 또 다른 관점에 따른 반도체 장치에 있어서, 상기 유기 실란계 실리콘 산화막은, 화학량론적 조성(O/Si = 2.00)보다 많은 실리콘을 포함한다.
본 발명의 또 다른 관점에 따른 반도체 장치에 있어서, 상기 실란계 실리콘 산화막은 굴절율 1.59∼1.66을 갖는다.
본 발명의 또 다른 관점에 따른 반도체 장치에 있어서, 반도체 소자는 전기적으로 소거 및 기록가능한 불휘발성 소자이다.
본 발명의 또 다른 관점에 따르면, 반도체 장치에 있어서의 보호 절연층의 형성 방법에 있어서, 유기 실란계 실리콘 산화막은 유기 실란 및 산소를 주성분 가스로 사용하는 플라즈마-화학기상성장법에 의해, 적어도 하나의 반도체 장치의 소자 상에 형성된다.
또, 과잉의 실리콘을 포함하는 실란계 실리콘 산화막은 실란 및 아산화질소를 주성분 가스로 사용하는 플라즈마-화학기상성장법에 의해, 상기 유기 실란계 실리콘 산화막 상에 형성된다.
본 발명의 또 다른 관점에 따른 반도체 장치에 있어서는, 보호 절연층의 형성 공정에 있어서, 실란계 실리콘 산화막을 형성하기 위해 과잉의 실란 가스와 부족한 아산화질소 가스가 사용된다.
본 발명의 다른 특징 및 장점은 첨부 도면과 함께 이하의 설명으로부터 더 명확해질 것이다.
도 1은 본 발명의 일 실시예에 의한 EEPROM 장치의 구조를 나타낸 단면도.
도 2a 및 도 2b는 반도체 장치에 있어서의 보호 절연막의 제조 방법을 나타낸 단면도.
도 3 및 도 4는 종래의 EEPROM 장치의 구조를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
8 : 반도체 장치 9 : EEPROM 소자
11 : 배선층 12 : 보호 절연막
12a : 유기 실란계 실리콘 산화막
12b : 실리콘을 과잉으로 함유한 실란계 실리콘 산화막
이하, 첨부 도면을 참조하여 본 발명을 더욱 더 상세히 설명한다.
도 1은, 본 발명의 일 실시예에 의한 EEPROM 장치의 구조를 나타낸 단면도이다.
도 1에 있어서, 반도체 장치는 실리콘 단결정 등으로 이루어진 반도체 기판 (8)(이하, 기판이라 한다), 기판(8) 상에 형성된 EEPROM 소자(9), EEPROM 소자(9)의 전체면에 형성된 BPSG 막 등으로 이루어진 층간 절연막, 층간 절연막(10)상에형성된 알루미늄 등으로 이루어진 배선층(11), 상기 소자(9) 및 배선층(11)의 전체면을 덮도록 형성된 보호 절연막(12)을 포함한다.
본 실시예에 있어서, 상기 보호 절연막(12)은 2층으로 구성되어 있다.
하층 부분은 유기 실란계 실리콘 산화막(12a)으로 구성되어 있다.
상층 부분은 화학량론적 조성(O/Si=2.00)보다 실리콘을 과잉으로 포함하는 실란계 실리콘 산화막(12b)(이하, 실리콘 과잉 산화막이라고 칭한다)으로 구성되어 있다.
본 실시예의 구조에 있어서, 배선(11)의 바람직한 단차 피복성은 유기 실란계 실리콘 산화막(12a)에 의해 얻어진다.
그러므로, 실리콘 과잉 산화막(12b)은 매끄럽게 형성된 하층(12a) 상에 형성되어 있기 때문에, 배선층(11)의 단차부(13)에서는 전체 막질이 열화되지 않는다.
따라서, 내습성이 우수하고 신뢰성이 높은 보호 절연막(12)이 얻어진다.
그 결과, 소자 또는 장치의 특성이 수소로 인해 열화하는 것을 방지하여, 반도체 장치의 신뢰성이 향상된다.
다음에, 상기와 같은 EEPROM 장치의 보호 절연막(12)의 형성 방법을 도 2a 및 도 2b를 참조하여 이하에 나타낸다.
유기 실란계 실리콘 산화막(12a)은 테트라에톡시실란(tetraethoxysilane)(이하, TEOS라 칭한다)과 산소를 주성분 가스로 한 P-CVD 법에 의해서 0.3∼0.6 mm의 막 두께까지 적층된다.
이 유기 실란계 실리콘 산화막(12a)은, 화학기상 반응에 의해 기판(8) 표면상에 주로 형성되기 때문에, 바람직한 단차 피복성이 얻어진다.
이 때문에, 배선층(11)사이의 부분 및 단차부(13)가 충분한 막 두께로 피복되고, 특히 단차부(13)에 있어서는 매끄럽게 피복된다.
다음에, 도 2b에 나타낸 바와 같이, 실란(SiH4)과 아산화질소(N2O)를 주성분 가스로 한 P-CVD법에 의해서, 화학량론적 조성(O/Si = 2.00)보다 훨씬 많은 실리콘을 포함한 상태로, 유기 실란계 실리콘 산화막(12a) 상에, 실리콘 과잉 산화막 (12b)을 적층한다.
기저의 유기 실란계 실리콘 산화막(12a)의 두께를 포함한 보호 절연막(12)의 막 두께가 1.3㎛정도가 되도록 상기 실리콘 과잉 산화막(12b)을 0.7∼1.0㎛의 막 두께까지 적층한다.
이때, 막 형성 조건은, 막 형성 온도를 300∼400℃ 정도로 하고, 실란 가스 유량(流量)을 145∼185 sccm정도로 하며, 아산화질소 가스 유량을 900∼1,400 sccm 정도로 설정한다.
실란 가스 유량을 증가시키거나, 아산화질소 가스 유량을 감소시킴으로써, 막 중의 실리콘량을 증가시킨다.
또한, 실리콘 산화막 중의 실리콘 조성비(O/Si)는, 막의 굴절율과 상관관계가 있고, 이 경우 굴절율 1.59∼1.66 정도를 갖는 막을 형성하는 것이 바람직하다.
실리콘 과잉 산화막(12b)은 화학량론적 조성보다 훨씬 많은 실리콘을 포함하고 있다.
따라서, 막 중의 실리콘의 댕그링 본드(dangling bond)가 증가한다.
이 댕그링 본드는 수소 및 수분을 트랩하는 작용이 있기 때문에, 수소 및 수분이 하층에 확산 또는 투과하여 악영향을 주는 것을 방지한다.
즉, 실리콘 과잉 산화막(12b)을 보호 절연막(12)의 상층부분에 형성함으로써, 외부에서의 수분의 투과의 블록킹 특성이 높은 내습성에 우수한 보호 절연막 (12)의 구조를 얻을 수 있다.
또한, 실리콘 질화막과 비교하여 막 중의 수소 함유량은 매우 적다.
더욱이, 실리콘 과잉 산화막(12b)은 막 중에서 유리된 수소 또는 외부로부터 확산된 수소를 트랩하기 때문에, 하층의 EEPROM 소자에 수소의 영향을 주는 것을 감소시킬 수 있다.
또한, 실리콘 과잉 산화막(12b)은 통상의 실란계 산화막과 비교하여 실리콘을 과잉으로 함유하기 때문에 그것의 기계적 강도가 증가한다.
그러므로, 보호 절연막(12)의 상층 부분에 실리콘 과잉 산화막(12b)을 형성함으로써, 다음 공정에서 막이 몰드수지 등으로 밀봉될 때 몰드 수지 등으로부터 받는 응력에 대한 내성이 향상된다.
보호 절연막(12b)에 관해서는, 상술한 것같이 굴절율 1.59∼1.66정도를 갖는 실리콘 과잉 산화막이 바람직하다.
그 이유는 아래와 같다.
실리콘 과잉 산화막의 굴절율이 1.59 -1.66의 범위보다 작으면, 막 중의 댕그링 본드의 수가 충분히 증가하지 않아, 수소 및 수분을 트랩하는 효과를 충분히얻을 수 없다.
또한, 그 굴절율이 그 범위보다 크면, 막의 응력이 증가하여 신뢰성이 나쁘게 된다.
따라서, 본 실시예의 경우에 있어서는, 보호 절연막(12)의 하층 부분에, 단차 피복성이 양호한 유기 실란계 실리콘 산화막(12a)을 형성함으로써 배선층(11) 사이의 부분 및 단차부(13)를 매끄럽게 피복한다.
그 후, 상층 부분에, 내습성이 우수한 실리콘 과잉 산화막(12b)을 형성한다.
이에 따라, 실리콘 과잉 산화막(12b) 자체는, 매끄럽게 형성된 하층 상에 형성되기 때문에, 배선층(11)의 단차부(13)에 있어서 종래의 경우와는 다르게 막질이 열화되지 않는다.
즉, 실리콘 과잉 산화막(12b) 자체는 내습성에 우수하고, 또한 그것은 단차 피복성이 양호한 유기 실란계 실리콘 산화막(12a)상에 형성된다.
그러므로, 단차부(13)에 있어서의 막질의 열화의 문제가 해결되어, 그 열화 부분으로부터의 수분의 투과도 피할 수 있다.
이렇게, 유기 실란계 실리콘 산화막(12a)을 하층에, 실리콘 과잉 산화막 (12b)을 상층에 형성함으로써, 단차 피복성이 양호하고 내습성에 우수하며, 하층에 수분 또는 수소에 의한 악영향을 주지 않고, 또한 외부 응력에 대한 내성도 증대한 신뢰성이 높은 보호 절연막(12)을 얻을 수 있다.
또한, 본 실시예에서는, 보호 절연막(12)의 각 층을 P-CVD 법으로 형성한다.
P-CVD 공정은 비교적 저온에서 수행되기 때문에, 기저 배선층(11)의 신뢰성을 확보할 수 있다.
이 경우, 하층 부분의 유기 실란계 실리콘 산화막(12a)은 유기 실란 및 산소를 사용한 P-CVD 법으로 형성된다.
선택적으로, 상기 막(12a)은 산소 대신에 오존을 사용해도 형성될 수 있다.
오존을 사용하여 열 CVD 법에 의해 형성된 막은 산소를 사용한 경우와 비교하여 단차 피복성이 양호하다.
그러나, P-CVD 법에서는 그러한 이점이 없고, 더욱이 오존을 관리하기 위해서는 분해를 필요로 한다.
이 때문에, 취급이 용이한 산소와 유기 실란을 사용한 P-CVD 법으로, 단차 피복성이 양호하고, 기저 배선층(11)의 신뢰성을 확보할 수 있는 유기 실란계 실리콘 산화막(12a)을 바람직하게 형성할 수 있다.
또한, 상기 실시예에서는, 유기 실란계 실리콘 산화막(12a)의 형성에 TEOS를 사용한다.
그러나, 디메틸에톡시실란(dimethylethoxysilane) 또는 테트라메톡시실란 (tetramethoxysilane)과 같은 다른 유기 실란을 사용해도 동일한 이점을 얻을 수 있다.
또한, 상기 실시예는 EEPROM를 사용한다.
그러나, 본 발명은 기억 유지에 수소의 영향을 받기 쉬운 다른 형태의 ROM 소자와 같은 민감한 소자를 갖는 반도체 장치에도 적용할 수 있다.
상기 실시예에서 설명된 것 같이 유기 실란계 실리콘 산화막(12a)은, 유기실란과 산소를 주성분 가스로서, 2가지 형태의 고주파를 사용한 P-CVD 법에 의해서도 형성될 수 있다.
예를 들면, 13.56 MHz와 350∼430 KHz의 2가지 형태의 고주파를 사용한 P-CVD 법에 의해서도, 단차 피복성이 양호한 유기 실란계 실리콘 산화막(12a)을 형성할 수 있다.
또한, ECR 방전을 사용한 P-CVD 법에 의해서도, 단차 피복성이 양호한 유기 실란계 실리콘 산화막(12a)을 형성할 수 있다.
또, 실리콘 과잉 산화막(12b)은 실란과 아산화질소를 주성분 가스로서, 2가지 형태의 고주파를 사용한 P-CVD법, 또는, ECR 방전을 사용한 P-CVD 법으로 보호 절연막(12)의 상층 부분에 형성될 수도 있다.
또한, 이 경우에는, 상기 실시예에서와 같이 내습성에 우수한 실리콘 과잉 산화막(12b)이 형성된다.
상기 실시예의 경우에 있어서, 보호 절연막(12)은 유기 실란계 실리콘 산화막(12a)과 실리콘 과잉 산화막(12b)으로 구성된다.
그러나, 유기 실란계 실리콘 산화막(12a)과 실리콘 과잉 산화막(12b) 사이에 다른 층을 포함한 3층 이상의 적층막으로서 보호 절연막(12)을 형성할 수도 있다.
중간층은 실란과 아산화질소를 주성분 가스로서, P-CVD 법에 의해 형성된 굴절율 1.53∼1.59 정도의 실란계 실리콘 산화막 등과 같은 막이어도 좋다.
이 경우도, 최하층에 단차 피복성이 양호한 유기 실란계 실리콘 산화막(12a)을 형성함으로써, 배선층(11) 사이의 부분 및 단차부(13)를 매끄럽게 양호하게 피복한다.
그러므로, 막(12a) 상에 형성된 막의 질이 열화되는 것을 방지할 수 있다.
또한, 최상층에 내습성이 우수한 실리콘 과잉 산화막(12b)을 형성함으로써, 외부에서의 수분의 투과를 방지할 수 있고, 외부 응력에 대한 내성도 향상한다.
따라서, 상기 실시예와 같이 EEPROM 소자에 대한 수소의 악영향도 방지할 수 있어, 신뢰성이 높은 보호 절연막(12)을 얻을 수 있다.
상술한 바와 같이, 본 발명에 의하면, 보호 절연막의 최하층을, 유기 실란과 산소를 사용한 P-CVD 법에 의해 형성된 유기 실란계 실리콘 산화막으로 구성하고, 보호 절연막의 상층을, 화학량론적 조성보다도 훨씬 많은 실리콘을 포함하며 P-CVD 법에 의해 형성된 실란계 실리콘 산화막으로 구성하였다.
이 결과, 단차 피복성이 양호하고 내습성에 우수하며, 하층에의 수분 및 수소에 의한 악영향을 방지할 수 있으며, 또 외부 응력에 대한 내성도 증가된 보호 절연막을 얻을 수 있다.
따라서, 반도체 장치의 신뢰성이 향상한다.
또한, 본 발명에 의하면, 보호 절연막의 최상층을 구성하는 실란계 실리콘 산화막을, 굴절율 1.59∼1.66 정도의 막으로 형성하였다.
따라서, 실리콘을 과잉으로 포함하고 내습성에 우수한 실란계 실리콘 산화막을 신뢰성 있게 확실히 얻을 수 있어, 상술한 이점을 달성할 수 있다.
또한, 본 발명에 의하면, 보호 절연막을 2층 구조로 형성하였다.
따라서, 상술한 이점을 갖는 보호 절연막을 용이하게 형성할 수 있어, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 발명에 의하면, 우수한 보호 절연막이 전기적으로 소거 및 기록 가능한 불휘발성 소자와 같은 반도체 장치에 사용되었다.
따라서, 수소에 의한 소자 또는 장치의 특성 열화를 방지할 수 있어, 반도체 장치의 신뢰성이 향상된다.
명백하게, 상기한 내용으로부터 부가적으로 본 발명에 대한 다양한 변경 및 변화가 가능할 것이다. 따라서, 첨부된 청구범위의 범주 내에서, 본 발명은 본 명세서 내에서 특정하게 기술된 것과는 다르게 실시될 수 있다는 것은 자명하다.

Claims (3)

  1. 반도체 기판, 상기 반도체 기판 상에 형성된 적어도 한 개의 반도체 소자, 상기 반도체 소자 상에 형성된 층간 절연막, 상기 층간 절연막 상에 형성된 복수의 전기 배선을 포함하는 배선층, 적어도 상기 반도체 소자 전체를 덮도록 상기 배선층 및 상기 층간 절연막 상에 연속해서 형성된 보호 절연막을 구비한 반도체 장치에 있어서,
    상기 보호 절연막은, 적어도 상기 반도체 소자 전체를 덮도록 상기 배선층 및 상기 층간 절연막 상에 연속해서 형성된 유기 실란계 실리콘 산화막으로 구성된 최하층 및 과잉의 실리콘을 함유하는 실란계 실리콘 산화막으로 구성된 상층을 포함하는 복수의 층을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자는 전기적으로 소거 및 기록 가능한 불휘발성 메모리 소자인 것을 특징으로 하는 반도체 장치.
  3. 적어도 하나의 반도체 장치 소자 전체를 덮도록 연속적으로 형성된 보호 절연막을 가지는 반도체 장치의 제조방법에 있어서,
    상기 보호 절연막을 형성하는 공정은, 유기 실란계와 산소를 주성분 가스로 하고, 플라즈마-화학기상성장법으로 적어도 상기 반도체 장치 소자 전체를 덮도록연속적으로 유기 실란계 산화막을 형성하는 공정과, 상기 유기 실란계 실리콘 산화물 상에 실란과 아산화질소를 주성분으로 하고, 플라즈마-화학기상성장법으로 적어도 상기 반도체 장치 소자 전체를 덮도록 연속적으로 과잉의 실리콘을 함유하는 실란계 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019970012892A 1996-09-10 1997-04-08 반도체장치및그의제조방법 KR100368697B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP239343 1996-09-10
JP8239343A JPH1092810A (ja) 1996-09-10 1996-09-10 半導体装置

Publications (2)

Publication Number Publication Date
KR19980024000A KR19980024000A (ko) 1998-07-06
KR100368697B1 true KR100368697B1 (ko) 2003-03-31

Family

ID=17043336

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970012892A KR100368697B1 (ko) 1996-09-10 1997-04-08 반도체장치및그의제조방법

Country Status (3)

Country Link
US (2) US5880518A (ko)
JP (1) JPH1092810A (ko)
KR (1) KR100368697B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
SG98468A1 (en) † 2001-01-17 2003-09-19 Air Prod & Chem Organosilicon precursors for interlayer dielectric films with low dielectric constants
KR100403630B1 (ko) 2001-07-07 2003-10-30 삼성전자주식회사 고밀도 플라즈마를 이용한 반도체 장치의 층간 절연막 형성방법
US6812140B2 (en) * 2002-03-26 2004-11-02 Winbond Electronics Corporation Method for contact profile improvement
JP3586268B2 (ja) * 2002-07-09 2004-11-10 株式会社東芝 半導体装置及びその製造方法
US7456116B2 (en) * 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US6905940B2 (en) * 2002-09-19 2005-06-14 Applied Materials, Inc. Method using TEOS ramp-up during TEOS/ozone CVD for improved gap-fill
US7431967B2 (en) 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
US7141483B2 (en) 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
JP2004214610A (ja) * 2002-12-20 2004-07-29 Renesas Technology Corp 半導体装置の製造方法
KR100503951B1 (ko) * 2003-04-30 2005-07-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7642171B2 (en) 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US20060237802A1 (en) * 2005-04-21 2006-10-26 Macronix International Co., Ltd. Method for improving SOG process
US20060292774A1 (en) * 2005-06-27 2006-12-28 Macronix International Co., Ltd. Method for preventing metal line bridging in a semiconductor device
US8962097B1 (en) * 2007-09-07 2015-02-24 Edward Maxwell Yokley Surface properties of polymeric materials with nanoscale functional coating
JP5052638B2 (ja) * 2010-03-17 2012-10-17 Ｓｐｐテクノロジーズ株式会社 成膜方法
US8476099B2 (en) 2010-07-22 2013-07-02 International Business Machines Corporation Methods for improved adhesion of protective layers of imager microlens structures by forming an interfacial region
US20120064682A1 (en) 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
KR20150003200A (ko) * 2012-03-16 2015-01-08 오스람 오엘이디 게엠베하 수분 장벽 층을 갖는 전자 컴포넌트
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP7134902B2 (ja) 2019-03-05 2022-09-12 キオクシア株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6053051A (ja) * 1983-09-02 1985-03-26 Toshiba Corp 半導体装置の製造方法
JPH01134935A (ja) * 1987-11-20 1989-05-26 Fujitsu Ltd 半導体装置の製造方法
US5104482A (en) * 1989-02-21 1992-04-14 Lam Research Corporation Simultaneous glass deposition and viscoelastic flow process
JP2700351B2 (ja) * 1990-05-30 1998-01-21 三菱電機株式会社 半導体装置およびその製造方法
US5069747A (en) * 1990-12-21 1991-12-03 Micron Technology, Inc. Creation and removal of temporary silicon dioxide structures on an in-process integrated circuit with minimal effect on exposed, permanent silicon dioxide structures
US5252515A (en) * 1991-08-12 1993-10-12 Taiwan Semiconductor Manufacturing Company Method for field inversion free multiple layer metallurgy VLSI processing
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5286297A (en) * 1992-06-24 1994-02-15 Texas Instruments Incorporated Multi-electrode plasma processing apparatus
US5428244A (en) * 1992-06-29 1995-06-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a silicon rich dielectric layer
JPH06132542A (ja) * 1992-10-20 1994-05-13 Mitsubishi Electric Corp 半導体装置
JP3256708B2 (ja) * 1993-03-26 2002-02-12 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
EP0627763B1 (en) * 1993-05-31 2004-12-15 STMicroelectronics S.r.l. Process for improving the adhesion between dielectric layers at their interface in semiconductor devices manufacture
US5403780A (en) * 1993-06-04 1995-04-04 Jain; Vivek Method enhancing planarization etchback margin, reliability, and stability of a semiconductor device
US5399533A (en) * 1993-12-01 1995-03-21 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback
JPH07321105A (ja) * 1994-05-23 1995-12-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
KR19980024000A (ko) 1998-07-06
US6319849B1 (en) 2001-11-20
US5880518A (en) 1999-03-09
JPH1092810A (ja) 1998-04-10

Similar Documents

Publication Publication Date Title
KR100368697B1 (ko) 반도체장치및그의제조방법
US6017614A (en) Plasma-enhanced chemical vapor deposited SIO2 /SI3 N4 multilayer passivation layer for semiconductor applications
JP2682403B2 (ja) 半導体装置の製造方法
US6541370B1 (en) Composite microelectronic dielectric layer with inhibited crack susceptibility
JPH0653210A (ja) 半導体装置
US5459105A (en) Method of manufacturing a semiconductor device having multilayer insulating films
KR100288827B1 (ko) 반도체장치 및 그 제조방법
US20060292774A1 (en) Method for preventing metal line bridging in a semiconductor device
US7943506B2 (en) Semiconductor device and production method therefor
TW503514B (en) Film forming method, semiconductor device and semiconductor device manufacturing method
US5763005A (en) Method for forming multilayer insulating film of semiconductor device
JPH0750295A (ja) 半導体装置の製造方法
JPH05218015A (ja) 半導体装置
US6551921B2 (en) Method of polishing a stack of dielectric layers including a fluorine containing silicon oxide layer
JPH03133131A (ja) 半導体装置
JPS62174927A (ja) 半導体装置
US20060019499A1 (en) Method of forming passivation layer in semiconductor device
JPH05234991A (ja) 半導体装置
JPH0555199A (ja) 半導体装置
KR100401504B1 (ko) 반도체장치의 패시베이션층 형성방법
KR100448245B1 (ko) 반도체 소자의 금속배선간 절연막 형성방법
KR0171318B1 (ko) 반도체 소자의 평탄화 절연막 형성방법
JPH06216118A (ja) 半導体装置の製造方法
JP2659193B2 (ja) 半導体装置
JPH0547744A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20000713

Effective date: 20010830

S901 Examination by remand of revocation
E902 Notification of reason for refusal
AMND Amendment
S601 Decision to reject again after remand of revocation
J201 Request for trial against refusal decision
AMND Amendment
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee