KR100357088B1

KR100357088B1 - Digital video decoder

Info

Publication number: KR100357088B1
Application number: KR1019950023585A
Authority: KR
Inventors: 류화영
Original assignee: 엘지전자 주식회사
Priority date: 1995-07-31
Filing date: 1995-07-31
Publication date: 2003-01-24
Also published as: KR970009393A

Abstract

PURPOSE: A digital video decoder is provided to improve picture quality when a still function is carried out for each field. CONSTITUTION: A digital video decoder for decoding an encoded video data in fields or frames includes a video decoding unit(30), and a field conversion unit(36). The video decoding unit decodes the encoded video data and, when a still signal is received, outputs a still signal of a corresponding still field in field unit. The field conversion unit is connected to the output terminal of the video decoding unit and estimates a corresponding field on the basis of a corresponding field of the still operation to restore the corresponding field. The field conversion unit outputs an odd-numbered field estimated from an even-numbered field in odd-numbered display in the case of still operation in the even-numbered field. The field conversion unit outputs an even-numbered field estimated from an odd-numbered field in even-numbered display in the case of still operation in the odd-numbered field.

Description

Digital video decoder

본 발명은 디지털 영상 디코더에 관한 것으로, 특히 필드단위의 스틸(still) 기능 수행 시에 필드 컨버젼(field conversion)(Even⇔Odd)으로 추정(estimation)보상하여 화질을 향상시키는데 적당하도록 한 디지털 영상 디코더에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital image decoder, and more particularly, to a digital image decoder suitable for improving image quality by performing compensation by field conversion (Even ⇔ Odd) when performing a still function in a field unit. It is about.

일반적인 디지털 영상 디코더에는 비디오 시퀀스(video sequence)가 더 이상 전송되지 않는 상태에서의 외부에 의한 스틸(DVCR의 스틸)과, 정상적으로 비디오 시퀀스가 전송되는 상태에서 필요에 의한 비디오 디코더(video decoder)에 의한 스틸등의 스틸 기능이 있다.In general, a digital video decoder includes external stills (stills of DVCRs) in which video sequences are no longer transmitted, and video decoders as necessary in a normal video sequence transmission. There are still functions such as steel.

이하, 첨부된 도면을 참고하여 일반적인 디지털 영상 디코더에 대하여 설명하면 다음과 같다.Hereinafter, a general digital video decoder will be described with reference to the accompanying drawings.

제 1도는 일반적인 디지털 영상 디코더의 구성 블록도이고, 제 2도는 제 1도에 따른 디지털 영상 디코더의 동작 타이밍도이다.1 is a block diagram of a general digital video decoder, and FIG. 2 is an operation timing diagram of the digital video decoder according to FIG.

제 1도와 제 2도에 도시한 바와 같이, 일반적인 스틸 기능을 갖는 디지털 영상 디코더는 시스템 전체를 제어하는 디코더 컨트롤러(decoder controller)(1)와, 입력되는 영상 데이터를 가변길이 디코딩하는 VLD(2)와, 상기 VLD(2)의 가변길이 디코딩된 DCT 영상 데이터를 역스캐닝하는 역스캐닝부(inverse scanning)(4)와, 상기 역스캐닝부(4)의 데이터를 역양자화 변환하는 역양자화부(5)와, 상기 역양자화(inverse quantization)된 데이터를 역DCT 변환하는 역DCT 변환부(6)와, 움직임 벡터(motion vector)에 의해 입력되는 영상 데이터의 움직임 보상을 수행하는 움직임 보상부(7)와, 가변길이 코딩(VLC)되어진 데이터를 버퍼링하여 상기 VLD(2)로 출력하는 VBV 버퍼(3)와, 상기 역DCT 변환부(6)와 움직임 보상부(7)의 데이터를 더하여 구성된 프레임의 신호를 움직임 보상을 위해 저장하는 제 1, 2 프레임 메모리(8)를 포함하여 구성된다.As shown in FIG. 1 and FIG. 2, a digital video decoder having a general still function includes a decoder controller 1 for controlling the entire system, and a VLD 2 for variable length decoding of input video data. An inverse scanning unit 4 for inverse scanning the variable-length decoded DCT image data of the VLD 2, and an inverse quantization unit 5 for inverse quantization conversion of the data of the inverse scanning unit 4. ), An inverse DCT transformer 6 for inverse DCT transforming the inverse quantized data, and a motion compensator 7 for performing motion compensation of image data input by a motion vector. And a VBV buffer (3) for buffering the variable length coded (VLC) data and outputting the data to the VLD (2) and the data of the inverse DCT converter 6 and the motion compensator 7. 1, 2 for storing signals for motion compensation It is configured to include the frame memory 8.

위와 같이 구성된 디지털 영상 디코더에서 Pdec-sync는 디코더의 디코딩 타이밍을 위한 Sync이고, re-B는 B화면 스틸인 경우 VLD가 다시 디코딩(re-decoding)을 하도록 하는 신호이고, re-IP는 I 또는 P화면에서의 스틸일 경우, 프레임 메모리로부터 반복해서 읽어내어 출력하라는 신호이다.In the digital video decoder configured as above, Pdec-sync is a sync for decoding timing of the decoder, and re-B is a signal that causes the VLD to re-decode when the B picture is still, and re-IP is I or In the case of still picture on the P screen, it is a signal to read repeatedly from the frame memory and output it.

그리고, 디코더 컨트롤러(1)로 입력되는 스틸 신호는 현재 디코딩되는 화면에서 스틸 기능을 수행하라는 신호이고, Pctype(1:0)은 화면코딩 타입(I 또는 P 또는 B)을 나타내는 신호이다.The still signal input to the decoder controller 1 is a signal for performing a still function on a currently decoded screen, and Pctype (1: 0) is a signal indicating a screen coding type (I or P or B).

그리고, IPsel는 화면코딩 타입(I 또는 P 또는 B)에 따라 데이터 경로(data path)를 선택하라는 신호이다.IPsel is a signal for selecting a data path according to the screen coding type (I, P, or B).

VBV Buff-we은 액티브한 비디오 시퀀스가 들어 왔을 때, 이를 VBV 버퍼(3)에 기록하라는 신호이다.The VBV Buff-we is a signal to write to the VBV buffer 3 when an active video sequence comes in.

제 2도는 스틸동작에서의 동작 타이밍도이다.2 is an operation timing diagram in the still operation.

Pdec-Sync에 나타낸 숫자는 화면의 번호이고, 이것이 반복된 것은 그 구간에서 화면이 스틸이 된 것을 나타낸다.The number shown in Pdec-Sync is the number of the screen, and this repeat indicates that the screen is still in that section.

그러나 이상에서 설명한 종래 기술에 따른 디지털 영상 디코더에서는 스틸기능 수행 시에 다음과 같은 문제점이 있다.However, the digital image decoder according to the related art described above has the following problems when performing a still function.

영상 디코더가 인터레이스 이미지를 필드 단위로 디코딩할 경우 스틸이 되었을 때, 필드가 반복되어 스틸이 되었다.When the video decoder decodes the interlaced image field by field, the field is repeated when it is still.

이때, 짝수(even) 필드가 반복되었다면, 홀수(odd) 필드 디스플레이에서 짝수 필드가 그대로 디스플레이 되게 되므로, 스틸 화면의 화질이 떨어지는 문제점이있었다.At this time, if the even field is repeated, since the even field is displayed as it is in the odd field display, there is a problem that the quality of the still screen is deteriorated.

본 발명은 상기와 같은 스틸 기능 수행시의 화질 저하의 문제점을 개선하기 위해 안출한 것으로써, 필드단위의 스틸(Still) 기능 수행시에 필드 컨버젼(Field Conversion)(Even⇔Odd)으로 추정(Estimation) 보상하여 화질을 향상시키는데 적당하도록 한 디지틸 영상 디코더를 제공하는데 그 목적이 있다.The present invention has been made to solve the problem of deterioration of image quality when performing the still function as described above, and is estimated by field conversion (Even⇔Odd) when performing the still function in a field unit. It is an object of the present invention to provide a digital image decoder that is suitable for compensating and improving image quality.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 영상 디코더는 입력되는 부호화된 영상 데이터를 복호화 하여 출력하고, 스틸 신호가 입력되면 필드단위에서는 해당 스틸 필드의 스틸 진행 신호(Even, Odd)를 출력하는 비디오 디코딩부와, 상기 비디오 디코딩부의 출력단에 접속되어 필드단위 스틸동작시 스틸동작의 해당 필드를 기준으로 대응필드(스틸동작에 해당하지 않는)를 추정하여 복원 출력하고, 그 외의 경우는 그대로 통과시키는 필드 컨버젼부를 포함하여 구성됨을 특징으로 한다.In order to achieve the above object, the digital image decoder according to the present invention decodes and outputs input coded image data, and outputs a still progress signal (Even, Odd) of the corresponding still field in a field unit when a still signal is input. Connected to the video decoding unit and an output terminal of the video decoding unit to estimate and restore the corresponding field (not corresponding to the steel operation) based on the corresponding field of the still operation during the field-by-field still operation, and otherwise pass it through. And a field conversion unit.

본 발명에 따른 디지털 영상 디코더의 바람직한 실시 예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.A preferred embodiment of the digital image decoder according to the present invention will be described with reference to the accompanying drawings.

제 3도는 본 발명의 디지털 영상 디코더의 구성 블록도이고, 제 4도는 제 3도에 따른 디지털 영상 디코더의 동작 타이밍도이다.3 is a block diagram illustrating a digital video decoder of the present invention, and FIG. 4 is an operation timing diagram of the digital video decoder according to FIG.

본 발명은 짝수(Even)⇔홀수(Odd) 컨버젼 블록을 영상 디코더 출력단에 추가하여 스틸 화면의 화질을 개선하기 위한 것으로, 도 3에서와 같이, 입력되는 부호화 된 영상 데이터를 복호화 하여 출력하고, 스틸 신호가 입력되면 필드 단위에서는 해당 스틸 필드의 스틸 진행 신호(Even, Odd)를 출력하는 비디오 디코딩부(30)와, 상기 비디오 디코딩부(30)의 출력단에 접속되어 필드 단위 스틸 동작시 스틸 동작의 해당 필드를 기준으로 대응필드(스틸동작에 해당하지 않는)를 추정하여 복원 출력하고, 그외의 경우는 그대로 통과시키는 필드 컨버젼부(36)로 이루어진다.The present invention improves the quality of a still picture by adding an even-odd conversion block to an image decoder output terminal. As shown in FIG. 3, an input coded image data is decoded and output. When a signal is input, the video decoding unit 30 outputs still progress signals (Even and Odd) of the corresponding still field in the field unit, and is connected to an output terminal of the video decoding unit 30 to perform the still operation during the field unit still operation. The field conversion unit 36 estimates the corresponding field (which does not correspond to the steel operation) on the basis of the field, restores the output, and passes the rest as it is.

상기의 필드 컨버젼부(36)는 비디오 디코딩부(30)의 스틸동작시에 필드단위의 출력 데이터를 지연하는 제 1지연부(31)와, 상기 제 1지연된 이전 라인의 필드정보와 현재라인의 필드정보를 가산하는 가산부와, 상기 가산부의 출력 데이터를 2로 나누는 제산기(32)와, 필드 컨버젼(짝수⇔홀수) 시에 필드를 위상(짝수 또는 홀수)차이에 따른 지연을 맞추기 위해 상기 제산기(32) 출력 데이터를 지연하는 제 2지연부(33)와, 홀수 필드의 스틸일 경우에 하이(high)가 되는 제 1셀렉트 신호에 의해 상기 제 2지연부(33)와, 제산기(32)의 신호를 다중화 하여 출력하는 제 1 멀티플렉서(34)와, 비디오 디코딩부(30)의 클럭(dec-sync)가 짝수 스틸 신호와 홀수 스틸 신호의 조합에 의한 제 2 셀렉트 신호에 의해 비디오 디코딩부(30)의 출력 데이터와 상기 제 1 멀티 플렉서(34)의 출력 데이터를 다중화하여 출력하는 제 2 멀티플렉서(35)를 포함하여 구성된다.The field conversion unit 36 includes a first delay unit 31 for delaying output data in units of fields during the still operation of the video decoding unit 30, and the field information of the first delayed previous line and the current line. An adder for adding field information, a divider 32 for dividing the output data of the adder by 2, and a delay according to a phase (even or odd) difference in the field at field conversion (even odd). The second delay unit 33 delays the output data of the divider 32, and the second delay unit 33 and the divider by the first select signal that becomes high when the odd field is still. The first multiplexer 34 for multiplexing and outputting the signal of (32), and the clock (dec-sync) of the video decoding unit 30 are set to video by a second select signal by a combination of an even still signal and an odd still signal. The output data of the decoding unit 30 and the output of the first multiplexer 34. It is configured to include the second multiplexer 35, which multiplexes the output emitter.

상기와 같이 구성된 본 발명의 디지털 영상 디코더는 비디오 디코딩부(30)의 출력단에 필드 컨버젼부(36)를 구비하여 짝수 필드에서 스틸이 되었을 때, 홀수 필드 디스플레이에서는 짝수 필드로부터 추정된 홀수 필드를 출력하고, 홀수 필드에서 스틸이 되었을 때는 짝수 필드 디스플레이에서는 홀수 필드로부터 추정된 짝수 필드를 출력함으로써, 스틸 화면의 화질을 개선한 것으로 한 필드는 다른 한 필드와 수직 방향으로 1라인(line)의 차이가 있으므로, 공간적 위치를 고려하여 이웃한두 라인을 평균하여 구하는 것이다.The digital image decoder of the present invention configured as described above includes a field converting unit 36 at the output of the video decoding unit 30, and when the still field is still in the even field, the odd field display outputs the odd field estimated from the even field. When the odd field is still, the even field display outputs the even field estimated from the odd field, thereby improving the quality of the still screen. One field has a difference of one line in the vertical direction from the other field. Therefore, the average of two adjacent lines is obtained by considering the spatial position.

즉, 비디오 디코딩부(30)에 스틸신호가 하이(high)로 입력될 때는 첫 번째 화면은 짝수(Even)⇔홀수(Odd)가 컨버젼된 결과가 출력되고, 두 번째 화면은 제 1 멀티플렉서(34)를 통해 그대로 출력되며, 나머지 화면은 이것이 교대로 출력된다.That is, when the still signal is input to the video decoding unit 30, the result of converting the even number odd odd to the first screen is output, and the second screen is the first multiplexer 34. ) Is output as is, and the rest of the screen is displayed alternately.

제 1 셀렉트 신호는 필드 컨버젼부(36)에서 짝수⇒홀수인지 홀수⇒짝수인지를 선택하는 신호로써, 로우(low)일 때, 짝수⇒홀수이고, 하이(high)일 때가 홀수⇒짝수이다.The first select signal is a signal for selecting even-odd or odd-odd even from the field conversion unit 36. The first select signal is even-numbered when it is low and odd-numbered even when it is high.

제 1 셀렉트 신호는 홀수 스틸 신호와 동일하고, 제 2 셀렉트 신호는 스틸 신호와 짝수 스틸 신호, dec-sync를 조합하여 만들게 된다.The first select signal is the same as the odd still signal, and the second select signal is made by combining the still signal and the even still signal, dec-sync.

제 5도 (a)(b)는 본 발명의 필드 단위의 스틸 화면 구현의 예를 나타낸 것으로, 제 5도 (a)는 수직방향과 시간축상으로 단순 반복한 것을 나타낸 것이고, 제 5도(b)는 이웃 라인의 필드정보를 평균한 것의 예를 나타낸 것이다.(A) and (b) of FIG. 5 show an example of field-based still screen implementation of the present invention. FIG. 5 (a) shows a simple repetition in the vertical direction and the time axis. ) Shows an example of averaging field information of neighboring lines.

상기와 같은 본 발명의 디지털 영상 디코더는 영상 디코더의 출력단에 필드 컨버젼부를 구성하여 필드단위의 스틸 기능 수행시에 필드 컨버젼(Even⇔Odd)하여 이웃 라인의 필드 정보를 기준으로 대응필드(스틸동작을 하지 않는)를 추정 보상하여 디스플레이하므로, 필드 단위의 스틸 기능 수행시에 화질을 향상시키는 효과가 있다.As described above, the digital video decoder of the present invention configures a field conversion unit at an output terminal of the video decoder to perform field conversion (Even ⇔ Odd) when performing a still function in a field unit, and performs a corresponding field (still operation) based on field information of a neighboring line. Not displayed), thereby improving image quality.

제 1도는 일반적인 디지털 영상 디코더의 구성 블록도.1 is a block diagram of a general digital video decoder.

제 2도는 제 1도에 따른 디지털 영상 디코더의 동작 타이밍도.2 is an operation timing diagram of the digital image decoder according to FIG.

제 3도는 본 발명에 따른 디지털 영상 디코더의 구성 블록도.3 is a block diagram of a digital video decoder according to the present invention;

제 4도는 제 3도에 따른 디지털 영상 디코더의 동작 타이밍도.4 is an operation timing diagram of a digital image decoder according to FIG.

제 5도 (a)(b)는 본 발명에 따른 필드단위의 스틸화면 구현의 일례를 나타낸 도면.5 (a) and 5 (b) are diagrams showing an example of field-based still screen implementation according to the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30 : 비디오 디코딩부 31 : 제 1 지연부30: video decoding unit 31: first delay unit

32 : 제산기 33 : 제 2 지연부32: divider 33: second delay unit

34 : 제 1 멀티플렉서 34 : 제 2 멀티플렉서34: First Multiplexer 34: Second Multiplexer

36 : 필드 컨버젼부36: field conversion part

Claims

A video decoder which decodes input decoded video data in field or frame units.

Decoding and outputting the input encoded image data,

A video decoding unit for outputting a still progress signal (even or odd (0dd)) of the still field when the still signal is input;

And a field converting unit connected to an output terminal of the video decoding unit and estimating and restoring a corresponding field (not corresponding to a still operation) based on a corresponding field of a still operation during a field unit still operation. .

The method of claim 1, wherein the field conversion unit

In case of stealth in even field, odd field display outputs odd field estimated from even field,

And when the odd field is still, the even field display outputs an even field estimated from the odd field.

The method of claim 1,

The field converting unit may include a first delay unit which delays output data in units of fields during a still operation of the video decoding unit;

An adder for adding the field information of the first delayed previous line and the field information of the current line;

A divider for dividing the output data of the adder by two;

A second delay unit for delaying the divider output data to match a delay depending on the phase (even or odd) difference of the field during field conversion (even odd odd);

A first multiplexer for multiplexing and outputting the signals of the second delay unit and the divider by a first select signal that becomes high when the odd field is still;

Output data of the video decoding unit by a second select signal obtained by a combination of a clock of the video decoding unit and an even still signal and an odd still signal;

And a second multiplexer for multiplexing and outputting output data of the first multiplexer.