KR100351134B1 - 테스트가능집적회로,집적회로의테스트가능설계방법및,테스트가능설계방법을구현하는프로그램을저장한컴퓨터판독가능매체 - Google Patents

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도시미쯔 마스자와
사또시 오따께
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Abstract

테스트 시퀀스의 길이를 최소화하고, 높은 고장 커버리지(coverage)를 성취하면서 콘트롤러 또는 다른 순차회로를 포함하는 집적 회로를 실 동작 속도로 테스트하는 방법 및 수단이 제공된다. 상태 레지스터의 상태는 제어가능하고, 관측가능한 것으로 추정되며, 한 세트의 테스트 패턴은 상기 상태 레지스터를 포함하지 않는 조합 회로에 대해 획득된다. 무효 상태 생성 논리 회로는 무효 상태를 생성하기 위해 가산되고, 이런 상태는 생성된 테스트 패턴에 포함된 상태이지만, 리셋 상태로부터 통상의 천이(transition)에 의해 설정될 수 없다. 상태 천이 모드 선택 신호에 의해 상태 레지스터로 입력하기 위해 다음 상태 생성 논리 회로 또는 무효 상태 생성 논리 회로를 선택하는 멀티플렉서를 가산한다. 테스트 생성 시 의사-1차 (pseudo-primary) 출력에 대응하는 신호는 관측가능하게 되고, 멀티플렉서 출력 신호는 상태 출력 신호로서 외부로 검출 가능하다.

Description

테스트 가능 집적 회로, 집적 회로의 테스트 가능 설계 방법 및, 테스트 가능 설계 방법을 구현하는 프로그램을 저장한 컴퓨터 판독 가능 매체{TESTABLE INTEGRATED CIRCUIT, INTEGRATED CIRCUIT DESIGN-FOR-TESTABILITY METHOD, AND COMPUTER-READABLE MEDIUM STORING A PROGRAM FOR IMPLEMENTING THE DESIGN-FOR-TESTABILITY METHOD}
본 발명은 집적 회로의 테스트 가능 설계에 관한 것으로서, 특히, 레지스터 전송 레벨에서 유한 상태 머신으로서 프로그램된 콘트롤러 또는 다른 순차 회로를 포함하는 집적 회로의 테스트 가능 설계에 관한 것이다.
집적 회로(IC)의 논리 소자는 제조 후에 기능을 테스트하여 고장을 체크한다. 특정 입력 시퀀스를 테스트되는 IC(테스팅하의 소자)에 인가하고, 고장이 있을 시와 고장이 없을 시에 출력 시퀀스가 서로 다르기 때문에 출력 시퀀스의 변화를 검출함으로써 고장을 검출한다. 테스트하는 데에 사용된 입력 시퀀스는 테스트 시퀀스로서 공지되어 있다. 테스트 시퀀스 생성(테스트 생성)을 평가하는 데에 이용된 한가지 측정법으로서 아래와 같이 정의되는 고장 효율의 고장 커버리지가 있다.
DF + UDF/F
여기서, DF 는 검출된 고장수를 나타내고, UDF 는 검출 불가능 고장수를 나타내며, F 는 전체 고장수를 나타낸다.
100% 의 고장 커버리지율을 완전 고장 커버리지라 부른다.
집적 회로의 논리 소자를 테스트하는 데에 이용된 테스트 패턴(또는 테스트시퀀스)을 자동으로 생성하는 테스트 생성 알고리즘은 종래 문헌에서 공지되어 있다. 조합 회로의 테스트 생성을 위한 효율적 테스트 생성 알고리즘은 또한 제안되어 있다(1985년 the MIT press 에서 후지와라 에이취에 의한 "논리 테스트 및 테스트 가능 설계"를 참조).
또한, 조합 회로에 대한 실용적 테스트 생성 시간 내에서 완전 고장 커버리지를 성취할 수 있다. 그러나, 순차 회로의 경우, 상태의 수는 2n이며, 여기서 n 은 플립-플롭의 수이다. 그래서, 순차 회로의 테스트 생성에는 상당한 시간이 요구되며, 일반적으로 완전 고장 커버리지를 성취하기가 어렵다.
이런 문제점을 해결하기 위하여, 테스트 가능 회로를 자동으로 설계 및 변경하는 전-주사 테스트 가능 설계 및 비주사 테스트 가능 설계 방법은 집적 회로에서 콘트롤러 및 다른 순차 회로를 구현하는 설계 기술로서 제안되어 왔다.
전-주사 테스트 가능 설계법은 예를 들어 상기 인용된 "논리 테스트 및 테스트가능 설계"에 기술되어 있고, 도 22 를 참조로 아래에서 간략히 기술된다.
콘트롤러 또는 다른 순차 회로는 도 22 에 도시된 바와 같이 상태 레지스터(102) 및 조합 회로(100)를 포함한다. 전-주사 테스트 가능 설계법에서, 상태 레지스터(102)의 모든 플립-플롭은 주사 가능 플립-플롭으로 치환된다. 이런 플립-플롭은 외부로부터 제어 가능하고, 관측가능하다. 특히, 상태 레지스터(102)는 주사 입력 S1 및 주사 출력 S0 접점을 가진 주사 기능 레지스터(103)로 치환된다. 테스트 실행시에, 이런 장치는 주사 가능 상태 레지스터(103)의 상태가 주사입력 S1 접점을 제어함으로써 바람직한 상태로 제어되게 하고, 이런 입력으로부터 생긴 값이 주사 출력 S0 접점을 이용하여 관측되게 한다. 따라서, 주사 가능 상태 레지스터(103)가 도 24 에 도시된 바와 같이 의사-1차 입력 PP1 및 의사-1차 출력 PP0으로 치환된다.
그래서, 조합 회로용의 테스트 생성 알고리즘을 사용할 수 있고, 원래의 순차 회로(도 22)와 비교하여 테스트 생성 시간을 단축할 수 있으며, 완전 고장 커버리지를 획득할 수 있다.
그러나, 상태 레지스터의 플립-플롭의 수가 증가함에 따라 테스트 시퀀스 길이가 증가함을 또한 알 수 있다. 시스템 클록을 전진시킬 때마다, 입력 벡터를 상태 레지스터에 인가할 필요가 있고, 순차적으로 상태 레지스터의 내용(주사입력)을 판독하여 관측(주사 출력)할 필요가 있다. 그래서, 전-주사 테스트 가능 설계에 따른 문제점은 실 동작 속도로 테스트를 할 수 없다는 것이다.
비-주사 테스트 가능 설계법은 실 동작 속도로 테스팅 문제점을 해결하기 위해 치커맨 등에 의해 제안되었다(치커맨 브이., 이.엠. 루드닉, 피. 배너지 및 제이. 에이취. 파텔에 의해 1993년 ACM/ICEE 30차 Design Automation Conference, 페이지 236-241 에서, "순차 회로용 비-주사 테스트 가능 설계 기술" 참조). 도 25 에 도시된 바와 같이, 치커맨등은 1개의 상태 레지스터를 2개의 상태 레지스터로 분할하는 데, 제 1 레지스터(102a)는 단지 입력 만큼 많은 플립-플롭을 가지고 있고, 제 2 레지스터(102b)는 잔여 플립-플롭을 갖고 있다. 또한, 테시트 시에 외부로부터 제 1 레지스터(102a)의 값을 설정함으로써 테스트 가능성을 높이기 위해 멀티플렉서(122)를 가산한다.
이런 비-주사 테스트 가능 설계법은 실 동작 속도로 테스트를 실행하지만, 1차 입력 핀의 수의 실제 제한으로 인하여 상태 레지스터의 모든 상태를 바람직한 상태로 설정하기가 어렵다. 이런 설계법에 따라 문제점은 순차 회로에 대한 테스트 생성이 필요하게 되고, 높은 고장 커버리지를 성취할 수 없으며, 테스트 시퀀스 길이가 상당히 길어진다는 것이다.
그래서, 콘트롤러 및 다른 순차 회로에 대한 테스트 시퀀스의 길이의 증가를 억제하고, 높은 고장 커버리지를 획득하여, 실 동작 속도로 테스트를 실행할 수 있는 집적 회로 및 집적 회로 설계법을 필요로 하게 된다.
도 1 은 본 발명의 제 1 실시예에 따른 집적 회로의 테스트 가능 설계 방법을 나타낸 플로우챠트.
도 2 는 본 발명의 제 1 실시예에서의 설계하의 소자인 콘트롤러를 나타내는 유한 상태 머신의 상태 다이어그램.
도 3 은 본 발명의 제 1 실시예에서의 설계하의 소자인 콘트롤러의 논리 레벨 블록 다이어그램.
도 4 는 본 발명의 제 1 실시예에서의 설계하의 소자인 콘트롤러의 상태 할당표.
도 5 는 본 발명의 제 1 실시예의 테스트 가능 설계 공정 시에 테스트를 생성하는 조합 회로의 블록 다이어그램.
도 6 은 본 발명의 제 1 실시예에서 상기 유한 상태 머신에 가산된 상태 천이를 나타내는 상태 다이어그램.
도 7 은 본 발명의 제 1 실시예의 테스트 가능 설계 방법으로 획득된 논리 회로(테스트 가능 논리 회로)의 블록 다이어그램.
도 8 은 본 발명의 제 1 실시예의 조합 회로에 대한 테스트 생성으로부터 얻어진 테스트 패턴표.
도 9 는 본 발명의 제 1 실시예의 테스트 가능 설계 방법(본 발명의 방법)을 평가하는 데에 이용된 MCNC '91 FSM 벤치마크(benchmark)의 특성, 논리 합성의 결과 및, 논리 합성으로부터 획득된 순서 회로에 적용된 순서 회로 테스트 생성 알고리즘을 이용한 테스트 생성 결과를 나타낸 표.
도 10 은 종래의 전-주사 및 비-주사 방법과 본 발명의 방법을 이용하여 MCNC '91 FSM 벤치마크에 따른 테스트 생성 결과를 나타낸 도면.
도 11 은 본 발명의 방법과 종래의 전-주사 및 비-주사 방법을 이용하여 MCNC '91 FSM 벤치마크에 따른 상태 공간 오버헤드를 나타낸 도면.
도 12 는 본 발명의 제 2 실시예에 따른 집적 회로의 테스트 가능 설계 방법을 나타낸 플로우챠트.
도 13 은 본 발명의 제 1 및 2 실시예의 제 1 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 14 는 본 발명의 제 1 및 2 실시예의 제 2 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 15 는 본 발명의 제 1 및 2 실시예의 제 3 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 16 은 본 발명의 제 1 및 2 실시예의 제 4 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 17 은 제 4 선택적 버전에 따른 상기 테스트 가능 설계 방법을 MCNC '91 FSM 벤치마크에 적용함으로써 획득된 무효 상태 생성 논리 회로의 면적 비교를 나타낸 도면.
도 18 은 본 발명의 제 1 및 2 실시예의 제 5 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 19 는 본 발명의 제 1 및 2 실시예의 제 6 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 20 은 본 발명의 제 1 및 2 실시예의 제 7 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 21 은 본 발명의 제 1 및 2 실시예의 제 8 선택적 버전에 따른 테스트 가능 설계 방법에 의해 획득된 논리 회로의 블록 다이어그램.
도 22 는 콘트롤러 또는 다른 순차 회로의 블록 다이어그램.
도 23 은 도 22 에 도시된 바와 같이 종래의 주사 방법을 순차 회로에 적용함으로써 획득된 논리 회로의 블록 다이어그램.
도 24 는 종래의 주사 방법을 순차 회로에 적용함으로써 테스트 패턴이 생성된 조합 회로도.
도 25 는 종래의 비주사 방법을 순차 회로에 적용함으로써 테스트 패턴이 생성된 조합 회로도.
도 26 은 도 22 에 도시된 바와 같은 회로 구성을 전제로 하는 본 발명의 제 1 실시예의 테스트 가능 설계 방법으로부터 획득된 테스트 가능 논리 회로의 블록 다이어그램.
전술된 요구를 충족하기 위하여, 본 발명의 목적은 유한 상태 머신으로서 기술할 수 있고, 상태 레지스터 및 조합 회로를 포함하고, 리셋 신호를 입력함으로써 리셋 상태로 제어할 수 있는 순차 회로를 가진 집적 회로를 제공하는 것이다.
따라서, 집적 회로는, 유한 상태 머신의 상태 천이와 다른 상태 천이를 실현하는 특정 상태 천이 모드를 선택할 수 있는 모드 선택 수단, 상태 레지스터의 상태가 제어 가능하고 관측 가능한 것으로 가정하여 특정 테스트 생성 알고리즘을 조합 회로에 적용함으로써 한 세트의 테스트 패턴을 생성하고, 테스트 패턴 세트의 각 테스트 패턴에서 설정하는 상태 레지스터에 대응하는 테스트 패턴 부분이 나타내는 모든 무효 상태를 통과하는 상태 천이 경로를 결정하는 프로세스로서, 상기무효 상태는 상태 레지스터가 표현 가능한 어느 상태로서 정의되지만, 유한 상태 머신의 리셋 상태에서 직접 선택할 수 없는 프로세스에 근거하여 모드 선택 수단에 의해 특정 상태 천이 모드를 선택할 시에 상태 천이 경로 상에서 모든 선택 가능한 무효 상태로 변경하는 무효 상태 생성 논리 회로와, 상태 레지스터에 설정될 값을 나타내는 신호로서 상태 레지스터로 입력된 각 신호를 외부로부터 관측하는 1차 관측 출력을 구비한다.
본 발명의 다른 목적은 리셋 상태를 포함하는 유한수의 상태를 가진 유한 상태로서 기술할 수 있는 순차 회로를 가진 집적 회로의 테스트 가능 설계법을 제공하는 것이다.
따라서, 테스트 가능 설계법은, 레지스터 전송 레벨로 기술된 유한 상태 머신의 논리 합성에 의해 상태 레지스터 및 조합 회로를 포함한 논리 회로를 생성시키는 논리 회로 생성 단계, 상태 레지스터의 상태가 제어 가능하고 관측 가능하다고 가정하여 특정 테스트 생성 알고리즘을 상기 조합 회로에 적용함으로써 테스트 패턴 세트를 생성시키는 테스트 패턴 세트 생성 단계, 유효 상태를 선택하는 데에 요구된 천이 시퀀스가 소정의 길이를 초과하거나, 유효 상태를 선택하기 위해 천이 시퀀스를 결정하는 데에 요구된 처리 시간이 소정의 한계를 초과하는 유효 상태를 천이 방해 유효 상태로서 검출하는 천이 방해 유효 상태 검출 단계로서, 그런 유효 상태는 리셋 상태에서 유한 상태 머신에 의해 직접 선택 가능한 어느 상태로서 정의되는 천이 방해 유효 상태 검출 단계, 테스트 패턴 세트의 각 테스트 패턴에서 설정한 상태 레지스터에 대응하는 테스트 패턴 부분이 나타내는 모든 무효 상태 및모든 천이 방해 유효 상태를 통과하는 상태 천이 경로를 결정하는 상태 천이 경로 결정 단계로서, 그런 무효 상태는 상태 레지스터가 표현 가능한 어느 상태로서 정의되지만 유한 상태 머신의 리셋 상태에서 직접 선택할 수 없는 상태 천이 경로 결정 단계와, 상태 천이 경로 상에서 모든 선택 가능한 무효 상태 및 천이 방해 유효 상태로 변경하기 위해 무효 상태 생성 논리 회로를 생성시키고, 무효 상태 생성 논리 회로를 순차 회로에 가산하는 가산 단계로 이루어진다.
본 발명의 또 다른 목적은 유한 상태 머신으로서 기술할 수 있고 상태 레지스터 및 조합 회로를 포함하며, 리셋 신호를 입력함으로써 리셋 상태로 제어할 수 있는 순차 회로를 가진 테스트 가능 집적 회로를 설계한 프로그램을 기록하는 컴퓨터 판독 가능한 기록 매체를 제공하는 것이다.
따라서, 컴퓨터 판독 가능 기록 매체는, 레지스터 전송 레벨로 기술된 유한 상태 머신의 논리 합성에 의해 상태 레지스터 및 조합 회로를 포함한 논리 회로를 생성시키는 논리 회로 생성 단계, 상태 레지스터의 상태가 제어 가능하고 관측가능하다고 가정하여 특정 테스트 생성 알고리즘을 그런 조합 회로에 적용함으로써 테스트 패턴 세트를 생성시키는 테스트 패턴 생성 단계, 테스트 패턴 세트의 각 테스트 패턴에서 설정한 상태 레지스터에 대응하는 테스트 패턴 부분이 나타내는 모든 무효 상태를 통과하는 상태 천이 경로를 결정하는 상태 천이 경로 결정 단계로서, 그런 무효 상태는 상태 레지스터가 표현 가능한 어느 상태로서 정의되지만, 유한 상태 머신의 리셋 상태에서 직접 선택할 수 없는 상태 천이 경로 결정 단계와, 상태 천이 경로 상에서 모든 선택 가능한 무효 상태로 변경하기 위해 무효 상태 생성논리 회로를 생성시키고, 상기 무효 상태 생성 논리 회로를 순차 회로에 가산하는 가산 단계를 포함하는 단계를 실행하는 프로그램을 기록한다.
이하, 첨부한 도면을 참조로 본원 명세서를 더욱 상세히 설명하기로 한다. 여기서 동일 부분은 동일 참조 번호로 표시된다.
도 1 은 본 발명의 제 1 실시예에 따른 집적 회로의 테스트 가능 설계법의 플로우챠트이다. 본 발명은 집적 회로에서 실시된 콘트롤러의 설계를 나타낸 것으로, 여기서 콘트롤러는 도 2 에 도시된 바와 같이 레지스터 전송 레벨에서 유한 상태 머신으로 기술된다. 도 2 에서, 심볼 Sj 은 유한 상태 머신의 상태를 나타내는데, 여기서 j 는 0 내지 6 의 값이다.
본 발명의 설계법은 설계하의 소자인 콘트롤러의 기술(description)로 공급되는 유한 상태 머신(FSM)에 논리 합성을 적용함으로써 도 1 의 단계(S10)에서 개시한다. 이런 단계의 결과는 콘트롤러에 대응하는 회로의 논리 레벨기술(이하, "콘트롤러 논리 회로"라 칭함)이다.
도 3 에 도시된 바와 같이, 이런 콘트롤러 논리 회로는 상태 레지스터(12), 조합 논리 회로(14), 다음 상태 생성 논리 회로(10) 및, 1차 입력(P1)을 제어하고, 1차 출력(P0)을 관측하며, 리셋 신호(R)를 인가하는 외부 단자를 포함한다.
단계(10)의 논리 합성 시에, FSM 의 각 상태에는 상태 레지스터(12)의 값이 할당되어야 한다. 본 발명의 실시예에서, 상태 레지스터(12)는 7개의 플립-플롭을 포함하고, 이런 상태 할당의 결과(상태 할당 데이터)는 도 4 에 도시된다.
콘트롤러 논리 회로가 획득되면, 특정 테스트 패턴 생성 알고리즘을 적용함으로써 바로 다음 상태 생성 논리 회로(10) 및, 상태 레지스터(12)를 포함하지 않은 조합 논리 회로(14)를 구비한 조합 회로를 위해 단계(S12)에서 테스트 패턴 세트를 생성시킨다. 이하, 이런 조합 회로를 ATPG(알고리즘 테스트 패턴 생성)회로라 칭한다.
ATPG회로는 도 5 에 도시된다. 단계(12)에서의 테스트 패턴 생성 시, 도 3 에 도시된 회로내의 다음 상태 생성 논리 회로(10)로부터 출력되고, 상태 레지스터 (12)에 인가된 신호값은 관측가능한 의사-1차 출력 PP0로 취급된다. 도 3 에서 상태 레지스터(12)에 설정되고, 조합 논리 회로(14)에 인가된 신호 레벨은 제어 가능한 의사-1차 입력 PP1로 취급된다. 따라서, 단계(12)에서 생성되는 테스트 패턴 세트의 각 테스트 패턴은 1차 입력 P1 및 의사-1차 입력 PP1 값으로 이루어진다.
일반적으로, 상태 레지스터가 표현할 수 있는 상태 수는 2n인데, 여기서 n 은 콘트롤러의 상태 레지스터를 구성하고, 논리 합성에 의해 획득되는 플립-플롭의 수이다. 그래서, 본 실시예에서, 표현 가능한 상태의 수는 27이다.
이런 2n상태는 FSM 의 원래의 리셋 상태 S0 로부터 직접 설정될 수 있는 상태(이하, "유효 상태") 및, FSM 의 원래의 리셋 상태 S0 로부터 직접 설정될 수 없는 상태(이하, "무효 상태")를 포함한다. 단계(S12)에서 생성된 테스트 패턴 세트의 각 테스트 패턴은 상태 레지스터(12)의 값에 대응하는 의사-1차 입력 PP1 을 포함한다. 따라서, 각 테스트 패턴세트는 유효 상태를 나타내는 상태 레지스터 값(의사-1차 입력 PP1 값)을 포함하는 테스트 패턴(이하, "유효 상태 테스트 패턴") 및,무효 상태를 나타내는 상태 레지스터 값을 포함하는 테스트 패턴(이하, "무효 상태 테스트 패턴")을 가질 수 있다.
다음 단계(S14)에서는 테스트 패턴 세트의 어느 테스트 패턴에 포함된 모든 무효 상태를 결정한다. 리셋 상태에서 개시하고, 모든 무효 상태를 통과하는 상태 천이 경로를 그때 결정하며, 상태 천이 모드 선택 신호 t 를 그때 인가하고, t=1 일 시에 선택된 상태 천이 경로를 통해 각 무효 상태를 통과할 수 있도록 상태 천이를 원래의 FSM 에 가산한다(t=1 일시, FSM 은 유효 상태를 변경한다). 단계(S14)의 결과는 도 6 에 도시된 바와 같은 콘트롤러 FSM 이다. 도 6 에서 실선으로 표시된 경로는 가산된 상태 천이에 대응하고, is1 내지 is5 는 무효 상태의 심볼이다.
다음에는, 원래의 FSM 에 가산된 상태 천이 경로만의 논리 합성을 단계(S16)에서 수행한다. 결과적인 논리 회로를 단계(S10)에서 얻어진 콘트롤러 논리 회로에 가산한다. ATPG 회로(도 5)의 의사-1차 출력 PP0 을 관측할 수 있도록 하기 위하여 이들은 상태 출력 신호 t-out 형의 출력이 된다. 결과적인 테스트 가능 논리 회로는 도 7 에 도시된다. 이런 테스트 가능 논리 회로는 부가적인 무효 상태 생성 논리 회로(20) 및 멀티플렉서(22)를 포함할 뿐만 아니라, 멀티플렉서(22)에 대한 제어 신호로서 상태 천이 모드 선택 신호 t 를 외부 소스로부터 인가하기 위한 1차 단자 및, 멀티플렉서(22)의 출력을 관측하는 1차 단자를 더 포함한다.
무효 상태 생성 논리 회로(20)는 도 6 에 도시된 상태 천이 경로를 따라(도시되지 않은) 클럭 신호가 입력될 때마다 순차적으로 무효 상태를 생성시킨다. 상태 천이 모드 선택 신호 t=0 일시에, 멀티플렉서(22)는 다음 상태 생성 논리회로(10)로부터 출력된 신호(유효 상태 신호)를 선택하고, t=1 일시에는 무효 상태 생성 논리회로(20)로부터 출력된 신호(무효 상태 신호)를 선택한다. 멀티플렉서(22)는 그때 선택된 신호를 상태 레지스터(12)에 인가한다.
도 7 에 도시된 테스트 가능 논리 회로를 생성하기 위하여, 개발하여 소자로서 공급된 FSM 의 논리 합성으로부터 획득된 콘트롤러 논리 회로는 도 3 에 도시된 바와 같이 상태 레지스터(12), 조합 논리 회로(14) 및 다음 상태 생성 논리 회로(10)를 포함하는 것으로 가정한다. 그러나, 콘트롤러 논리 회로가 도 22 에 도시된 바와 같이 단일 조합 회로(100)내의 조합 논리 회로(14) 및 다음 상태 생성 논리 회로(10)를 포함할 수 있다. 이런 경우에, 테스트 패턴 세트가 단계(S12)에서 생성되는 ATPG 회로는 도 24 에 도시된 바와 같고, 도 1 에 도시된 절차로부터 생긴 테스트 가능 논리 회로는 도 26 에 도시된 바와 같다. 도 26 및 도 7 의 테스트 가능 논리 회로의 동일 부분은 동일 참조 심볼을 이용하여 표시된다.
다음의 설명으로부터, 도 22 에 도시된 바와 같은 콘트롤러 논리 회로를 도 3 에 도시된 회로를 대신하여 이용하여 테스트 가능 설계가 가능하다는 것이 명백해진다. 이는 본 발명의 제 2 실시예와, 아래에 기술되는 각종 변형예의 양호한 실시예에서 기술된다.
1. 2 테스트 실행
전술된 테스트 가능 설계법으로부터 얻어진 설계 결과(도 7 참조)에 근거하여 콘트롤러가 집적회로로서 제조될 시에 직접 회로는 기능 테스트를 받는다.
이를 달성하기 위하여, 단계(S12)에서 생성된 테스트 패턴은 도 8 에 도시된바와 같이 유효 상태 테스트 패턴 및 무효 상태 테스트 패턴으로 분리된다. 본 실시예의 테스트 가능 설계법에 근거한 집적 회로의 기능 테스트 실행은 유효 상태 테스트 패턴에 대응하는 테스트 시퀀스를 인가하고, 무효 상태 테스트 패턴에 대응하는 테스트 시퀀스를 인가하는 2개의 부분으로 이루어진다.
(1) 유효 상태 테스트 패턴에 대한 테스트 시퀀스 인가
상태 천이 모드 선택 신호 t 를 먼저 t=0 으로 설정하고, 리셋 상태로부터 유효 상태로 변경하는 상태 천이 시퀀스를 인가한다. 따라서, 상태 레지스터(12)는 그런 테스트 패턴 내에 포함된 유효 상태로 설정된다(상태 레지스터 값 설정). 그후, 인가된 테스트 패턴 내에 포함된 1차 입력 P1 의 값은 1차 입력 단자로부터 인가된다.
이런 테스트 시퀀스 인가(즉, 상태 레지스터 값 설정 및 1차 입력 P인가)는 단계(S12)에서 생성된 유효 상태를 포함하는 모든 테스트 패턴에(도 8 의 테스트 패턴(1 내지 K))에 대해 수행된다. 각 테스트 시퀀스가 인가됨에 따라, 결과적인 1차 출력 PO 및 상태 출력 신호 t_out 는 관측되고, 관측된 값은 대응하는 테스트 패턴의 기대치와 비교된다. 상태 출력 신호 t_out 는 테스트 패턴이 단계(S12)에서 생성되는 ATPG 회로(도 5)의 의사-1차 출력 PP0 에 상당하는 것이다.
일반적으로, 도 8 의 테스트 패턴(1 및 2)에 도시된 바와 같이 동일한 상태 레지스터값(동일한 상태 레지스터(12) 상태)을 가진 테스트 패턴이 있을 시에, 순차 1차 입력 P1 은 상태 레지스터(12)를 동일 상태로 유지함으로써 인가될 수 있다. 이는 테스트 시퀀스 길이를 짧게 할 수 있다. 따라서, 유효 상태를 포함하는모든 테스트 패턴에 대응하는 테스트 시퀀스 길이는, Σ(상태 천이 시퀀스의 수) {상태 천이 시퀀스 길이}+ {유효 상태를 포함하는 테스트 패턴의 수}인데, 여기서 Σ은 합산 심볼이고, Σ(상태 천이 시퀀스의 수){상태 천이 시퀀스 길이}는 각 유효 상태로 변경할 때까지의 상태 천이 시퀀스 길이를 모든 유효 상태에 대한 상태 천이 시퀀스의 수를 합산하는 것을 의미한다.
리셋 상태로부터의 상태 천이 시퀀스의 길이는 또한 다수의 테스트 패턴의 상태 레지스터의 상태간의 상태 천이가 예를 들어 도 2 에서 상태(S3)로부터 상태(S5)로의 천이로 나타낸 바와 같이 가능하다. 따라서, 테스트 시퀀스 길이를 짧게 할 수 있다.
상기 방법에서, 테스트 패턴에 포함된 유효 상태로 천이시키는 상태 천이 시퀀스는 각 테스트 패턴에 대해 인가된다. 그러나, 선택적으로, 단계(S12)에서 생성된 각 테스트 패턴 내에 포함된 모든 유효 상태를 통과한 상태 천이 경로를 획득하고, 상태 천이 경로에 따라 각 유효 상태로 변경하는 천이 시퀀스를 인가하며, 이런 천이 프로세스 동안에 각 유효 상태를 포함하는 테스트 패턴 내에 포함된 1차 입력 P1 을 인가할 수 있다. 그러나, 이런 방법에 이용된 최적 상태 천이 경로는 각 테스트 패턴의 모든 유효 상태를 양호하게도 한 번만 통과하는 최단 경로이고, 이런 최단 경로 획득은 소위 순회 세일즈맨(travelling salesman) 문제를 제공한다.
(2) 무효 상태 테스트 패턴에 대한 테스트 시퀀스인가
상태 천이 모든 선택 신호 t 를 먼저 t=1 로 설정하고, 무효 상태 생성 논리회로(20)는 각 테스트 패턴 내에 포함된 무효 상태로 직접 천이시킨다. 이로 인하여, 상태 레지스터(12)는 테스트 패턴 내에 포함된 무효 상태로 설정된다(상태 레지스터값 설정). 그 다음에는 인가된 무효 상태 테스트 패턴 내에 포함된 1차 입력 P1의 값은 1차 입력 단자로부터 인가된다.
이런 테스트 시퀀스 인가(즉, 상태 레지스터 값 설정 및 1차 입력 P1 인가)는 단계(S12)에서 생성된 무효 상태를 포함하는 모든 테스트 패턴(도 8 의 테스트 패턴 k+1 내지 k+m)에 대해 수행된다.
각 테스트 시퀀스를 인가함에 따라, 그에 따른 1차 출력 P0 및 상태 출력 신호 t_out 가 관측되고, 관측된 값은 대응하는 테스트 패턴에 대한 기대치와 비교된다.
무효 상태 생성 논리 회로(20)가 각 무효 상태를 직접 설정할 수 있기 때문에, 무효 상태를 실현하는 상태 천이 시퀀스의 전체 길이는 테스트 패턴의 무효 상태의 수이다. 그래서, 무효 상태를 포함하는 모든 테스트 패턴에 대응하는 테스트 시퀀스 길이는 {테스트 패턴내의 무효 상태의 수} + {무효 상태를 가진 테스트 패턴의 수}이며, 최악의 경우에서도 무효 상태를 포함하는 테스트 패턴의 수의 2배이다.
무효 상태 생성 논리 회로(20)는 통상의 회로 동작 시에는 이용되지 않는다. 그래서, 무효 상태는 단계(S14)에서 선택된 상태 천이 경로에 따라 생성될 수 있음을 간단히 확인함으로써 충분히 테스트될 수 있다. 이런 확인은 상태 출력 신호 t_out 를 모니터함으로써 달성될 수 있다.
1. 3 제안된 방법과 종래 기술의 비교
MCNC '91 FSM 벤치마크에 적용된 본 실시예의 테스트 가능 설계 방법(이하, "본 발명의 방법"이라 칭함)의 결과(양 에스.에 의한 "버전 3.0, 논리 합성 및 최적화 벤치마크 사용자 가이드" 참조)는 종래의 전-주사 테스트 가능 설계법(이하, "전-주사법" 이라 칭함)과, 치커맨 등에 의한 비-주사 테스트 가능 설계법(이하, "비-주사법"이라 칭함)과 비교된다.
멘터 그래픽사의 "Autologic II"(R) 논리 합성 프로그램은 이들 3개의 방법을 MCNC '91 FSM 벤치마크에 적용함으로써 얻어진 결과를 나타내는 데이터를 수집하는 데에 이용된다. 선라이즈 테스트 시스템사로부터의 "Test Gen"(R) 은 테스트 패턴 생성 알고리즘을 실행하는 데에 이용된 컴퓨터 프로그램이다. 두 프로그램은 후지쯔 SS20(R) 워크스테이션 상에서 실행된다.
본 비교에 사용된 FSM 베치마크 특성, 이들 FSM 벤치마크의 논리 합성의 결과 및, 논리 합성으로부터 얻어진 순차 회로에 적용된 순차 회로의 테스트 생성 알고리즘을 이용한 테스트 생성의 결과는 도 9 에서 나타난다.
도 10 은 전-주사법, 비-주사법 및 본 발명의 방법을 이용한 테스트 생성의 결과를 나타낸 것이다. 도 10 에서 알 수 있는 바와 같이, 본 발명의 방법의 테스트 생성 시간 및 고장 커버리지는 전-주사법의 것과 동일하지만, 테스트 시퀀스 길이는 전-주사 및 비-주사법 양자의 것보다 짧다.
도 11 은 3개의 비교 방법의 면적 오버헤드를 나타낸 것이다. 본 발명의 방법의 멀티 플랙서 오버헤드는 전-주사법의 것과 동일하지만, 비-주사법의 것보다크다. 무효 상태 생성 논리 회로는 본 발명의 방법에만 제공된다. 도 11 에 도시된 무효 상태 생성 논리 회로의 면적 단위는 게이트이 수이며, 괄호내의 값은 도 9 에 도시된 회로 면적의 비율을 나타낸 것이다.
1.4 효과
전-주사법과는 달리, 본 실시예의 테스트 가능 설계법은 상태 레지스터를 주사 가능 상태 레지스터로서 사용하지 않는다. 대신에, 본 발명의 방법은 상태 레지스터(12)를 구성한 플립-플롭을 레지스터에 요구된 상태 레지스터 값에 직접 설정하여, 실동작속도로 테스트를 실행시킬 수 있다.
전술된 비교로부터 알 수 있는 바와 같이, 본 발명의 방법은 전-주사법과 같이 전 고장 커버리지를 획득하면서, 테스트 시퀀스 길이를 최소화하고, 전-주사 및 비-주사법에 비해 테스트 시퀀스 길이를 실제로 짧게 한다.
2. 실시예 2
도 12 는 본 발명의 제 2 실시예에 따른 집적회로의 테스트 가능 설계법의 플로우챠트이다. 전술된 제 1 실시예의 방법과 같이, 상기 제 2 실시예의 방법은 또한 콘트롤러의 설계에 관한 것이다(도 2 참조).
도 12 의 단계(S20)에서, 제 2 실시예의 방법은 또한 설계하의 소자인 콘트롤러의 기술로서 공급된 유한 상태 머신(FSM)에 논리 합성을 적용함으로써 개시한다. 이런 단계의 결과는 콘트롤러에 대응하는 회로의 논리 레벨 기술이다(이하, "콘트롤라 논리 회로"라 칭한다. 도 3 참조).
상태 레지스터(12)를 포함하지 않고, 다음 상태 생성 논리 회로(10) 및 조합논리 회로(14)를 가진 조합 회로에 대해 특정 테스트 패턴 생성 알고리즘을 적용함으로써 단계(S22)에서 테스트 패턴 세트를 생성시킨다. 상기와 같이, 이런 조합 회로는 아래에서 ATPG(알고리즘 테스트 패턴 생성) 회로라 칭한다.
다음 단계(S24)에서는 테스트 패턴 세트의 테스트 패턴 내에 포함된 각 유효 상태로 변경하는 천이 시퀀스가 생성된다. 이런 천이 시퀀스 생성 프로세스 동안, 각 상태에 대해 그 상태로 전송하기가 어려운지의 여부를 결정한다. 특히, 최대 천이 시퀀스 길이를 선정한다. 특정 유효 상태로의 전송에 요구된 천이 시퀀스가 그와 같이 선정된 길이보다 길 경우, 그 유효 상태는 천이 방해(이하, "천이 방해 유효 상태"라 칭한다)로 검출된다.
선택적으로, 최대 천이 시퀀스 생성 시간을 선정한다. 이런 경우에 천이 시퀀스를 생성시키는 데에 필요한 시간이 선정된 최대 시간을 초과하는 어느 유효 상태는 천이 방해 유효 상태로 검출된다.
다음 단계(S26)는 테스트 패턴 세트내의 어느 테스트 패턴 내에 포함된 모든 무효 상태를 검출한다. 리셋 상태에서 개시하여, 모든 무효 상태 및 천이 방해 유효 상태를 통과하는 상태 천이 경로는 그때 결정한다. 상태 천이 모드 선택 신호 t 를 인가하고, t=1 일 때 선택된 상태 천이 경로를 통해 각 무효 상태 및 천이 방해 유효 상태를 통과할 수 있도록 상태 천이를 원래의 FSM 에 가산한다(t=1 일 때, FSM 은 유효 상태를 변경한다). 단계(S14)의 결과는 도 6 에 도시된 바와 같은 콘트롤러 FSM 이다.
그 다음에는, 원래의 FSM 에 가산된 단지 상태 천이 경로만의 논리 합성을단계(S28)에서 수행한다. 그 결과로 얻어진 논리 회로를 단계(S20)에서 유도된 콘트롤러 논리 회로에 가산한다. ATPG 회로(도 5)에서의 의사-1차 출력 PP0 을 관측할 수 있도록 하기 위하여, 상기 출력은 상태 출력 신호 t_out 형의 출력이 된다. 그 결과 얻어진 테스트 가능 논리 회로는 상기 제 1 실시예에서와 같이 도 7 에서 도시된다. 그러나, 본 실시예의 무효 상태 생성 논리 회로(20)는 테스트 패턴 세트내에 포함된 무효 상태 및 천이 방해 유효 상태를 생성시킨다. 즉, (도면에서 도시되지 않은) 클럭신호를 인가할 때마다, 무효 상태 생성 논리 회로(20)는 단계(S26)에서 선택된 상태 천이 경로에 따라 무효 상태 또는 천이 방해 유효 상태를 순차적으로 출력시킨다.
또한, 전술된 바와 같이, 전술된 테스트 가능 설계법에서 얻어진 설계 결과에 의거하여 집적 회로로서 제조된 콘트롤러는 기능 테스트가 용이해진다. 이는 두 부분, 즉 유효 상태를 포함하지만, 천이 방해 유효 상태를 포함하지 않는 테스트 패턴에 대한 테스트 시퀀스를 인가하고, 천이 방해 유효 상태를 포함하는 테스트 패턴과 무효 상태를 포함하는 테스트 패턴에 대한 테스트 시퀀스를 인가함으로써 성취된다. 이들중 첫 번째는 "(1) 유효 상태 테스트 패턴에 대한 테스트 시퀀스 인가"하여 제 1 실시예에서 기술된 바와 같은 절차를 이용하여 수행되고, 두 번째는 "(2) 무효 상태 테스트 패턴에 대한 테스트 시퀀스인가"하여 기술된 절차를 이용하여 수행된다.
상기 제 2 실시예의 방법으로, 테스트되는 콘트롤러의 상태를 천이 방해 유효 상태로 변경하기 위한 상태 천이 시퀀스를 테스트 시퀀스 내에 포함시키지 않고무효 상태 생성 논리 회로(20)가 천이 방해 유효 상태를 직접 설정할 수 있다. 그래서, 설정하기 어려운 상태가 단계(S22)에서 생성된 테스트 패턴 내에 포함될 시에는 테스트 시퀀스 길이가 증가할 수 없다.
3. 변형예
3.1 변형예 1 (도 13)
상기 제 1 또는 2 실시예의 테스트 가능 논리 회로의 기능 테스트 동안, 동일한 상태 레지스터(12)의 상태(상태 레지스터 값)를 가진 하나 이상의 테스트 패턴이 있을 시에 상태 레지스터(12)의 상태를 일정하게 유지할 경우에는 순차적인 1차 입력 P1 을 차례로 인가할 수 있다. 따라서, 완전한 테스트를 위한 테스트 시퀀스의 전체 길이가 단축된다.
이는, 홀드 신호 H 를 상태 레지스터(12)에 인가하기 위한 1차 입력 단자를 가산함으로써, 상태 레지스터(12)가 설정된 상태는 홀드 신호 H 가 고(능동 상태)인 동안 상태 레지스터(12)로 입력된 신호 상태의 변경과 무관하게 유지되도록 한다. 특히, 홀드 신호 H가 고(능동상태)로 인가될 시에는 클럭 신호 또는 로드 인에이블(load enable)신호의 인가를 중지한다.
3.2 변형예 2. (도 14)
상기 제 1 또는 2 실시예의 테스트 가능 논리 회로의 기능 테스트 시에 고장을 검출하기 위하여, 테스트 시퀀스를 인가하고, 결과적인 1차 출력 P0 을 관측하며, 단계(S12 또는 S22)에서 테스트가 생성되는 ATPG 회로(도 5)의 의사-1차 출력 PP0 이 상태 출력 신호 t_out 로서 관측되고, 관측된 결과는 기대 결과와 비교된다. 멀티플렉서(22)로부터의 출력 신호는 이와 같은 구현시에 상태 출력 신호 t_out 로서 사용된다(도 7 및 도 13 참조).
무효 상태 또는 천이 방해 유효 상태를 포함하는 테스트 패턴에 대응하는 테스트 시퀀스가 인가될 시에, 상태 천이 모드 선택 신호 t 는 t=1 으로 설정되고, 멀티플렉서(22)는 무효 상태 생성 논리 회로(20)의 출력 신호를 선택한다. 그러나, 의사-1차 출력 PP0 에 상당하는 것으로 검출되는 상태 출력 신호 t_out 를 관측하기 위하여, 상태 천이 모드 선택 신호 t 는 일시 t=0 으로 설정되고, 멀티플렉서(22)는 다음 상태 생성 논리 회로(10)로부터 출력을 선택하도록 제어되어야 한다.
그러나, 선택적으로, 멀티플렉서(22)에 대한 입력 신호, 즉 다음 상태 생성 논리 회로(10) 및 무효 상태 생성 논리 회로(20)에 의한 신호를 직접 검출하는 1차 단자는 도 14 에 도시된 바와 같이 가산될 수 있고, 이들 신호는 그때 상태 출력 신호 t_out 로서 검출될 수 있다.
이런 구성은 외부 단자의 수를 증가시키지만, 무효 상태 또는 천이 방해 유효 상태를 포함하는 테스트 패턴을 이용한 테스트 중에 상태 천이 모드 선택 신호 t 를 재설정하여, 멀티플렉서(22)에 대한 입력을 변경시킬 필요가 없다.
따라서, 상태 출력 신호 t_out 를 관측하여 무효 상태 생성 논리 회로(20)로부터의 출력을 직접 관측할 수 있으므로, 무효 상태 생성 논리 회로(20)의 동작 체크가 용이해진다.
3.3 변형예 3. (도 15)
본 변형예는 변형예 1 및 2 의 조합이다. 특히, 도 15 에 도시된 바와 같이, 홀드 신호 H 를 상태 레지스터(12)에 인가하기 위한 1차 입력 단자는 도 13 에 도시된 제 1 변형예에서와 같이 도 14 에 도시된 구성에 가산된다. 따라서, 상태 레지스터(12)가 설정되는 상태는 홀드 신호 H 가 고(능동상태)일 동안 상태 레지스터(12)에 인가된 신호 상태의 변경과 무관하게 유지될 수 있다.
그래서, 단계(S12 또는 S22)에서 생성된 테스트 패턴 세트 내에서 동일한 상태 레지스터(12)의 상태(상태 레지스터값)를 가진 하나이상의 테스트 패턴이 있을 시에는 테스트 효율을 높일 수 있다.
3.4 변형예 4 (도 16)
전술된 바와 같이, 치커맨 등의 비-주사법은 1차 입력으로부터 상태 레지스터의 일부의 플립-플롭을 직접 설정할 수 있다. 본 변형예는 이런 비주사법의 개념을 도입하는 상기 제 1 또는 2 실시예의 테스트 가능 설계법이다.
도 16 에 도시된 바와 같이, 본 변형예 4 의 상태 레지스터(12)는 2개의 섹션을 포함하는 데, 첫 번째는 1차 입력 P1 으로부터 직접 제어 가능한 플립-플롭으로 구성되고, 두 번째는 1차 입력 P1 으로부터 직접 설정할 수 없는 플립-플립으로 구성된다. 그래서, 멀티플렉서는 상태 레지스터(12)의 제 1 부분에 신호를 인가하는 제 1 멀티플렉서(25) 및, 상태 레지스터(12)의 제 2 부분에 신호를 인가하는 제 2 멀티플렉서(26)로 분할된다.
이런 구성으로, 단지 상태 레지스터(12)의 제 2 부분의 플립-플롭을 설정하는 무효 상태 생성 논리 회로(20)가 상태 레지스터(12)를 무효 상태에 설정할 수있다. 따라서, 앞선 실시예 및 변형예에 비해 무효 상태 생성 논리 회로(20)의 면적을 줄일 수 있다. 이는 또한 도 11 에 도시된 무효 상태 생성 논리 회로(20)의 면적과, 도 7 에 도시된 무효 상태 생성 논리 회로(20)의 면적의 비교로부터 명백해진다.
도 17 은 전술된 MCNC '91 FSM 벤치마크에 본 변형예를 적용할 시에 무효 상태 생성 논리 회로(20)의 면적을 나타낸 것이다.
3.5 변형예 5 (도 18)
본 변형예는 변형예 1 및 4 의 조합이다. 특히, 도 18 에 도시된 바와 같이, 홀드 신호 H 를 상태 레지스터(12)에 인가하기 위한 1차 입력 단자는 도 13 에 도시된 제 1 변형예에서와 같이 도 16 에 도시된 구성에 가산된다. 따라서, 상태 레지스터(12)를 설정하는 상태는 홀드신호 H 가 고(능동상태)일 동안 상태 레지스터(12)에 인가된 신호 상태의 변경과 무관하게 유지될 수 있다.
전술된 바와 같이, 테스트 패턴 세트 내에서 동일한 상태 레지스터(12)의 상태(상태 레지스터 설정)를 가진 하나 이상의 테스트 패턴이 있을 시에는 테스트 효율을 높일 수 있다.
3.6 변형예 6 (도 19)
본 변형예는 상기 변형예 2(도 14) 및 4(도 16)의 조합이다. 특히, 본 변형예는 상태 출력 신호 t_out 로서 두 멀티플렉서(25 및 26)에 대한 입력신호(즉, 다음 상태 생성 논리 회로(10) 및 무효 상태 생성 논리 회로(20)의 출력)를 직접 검출할 수 있도록 구성된다(도 19 참조).
이런 구성은 외부 단자의 수를 증가시키지만, 무효 상태 또는 천이 방해 유효 상태를 포함하는 테스트 패턴을 이용한 테스트 중에 상태 천이 모드 선택 신호 t 를 재설정하여, 멀티플렉서(22)에 대한 입력을 변경할 필요가 없다.
따라서, 상태 출력 신호 t_out 를 관측함으로써 무효 상태 생성 논리 회로(20)로부터의 출력을 직접 관측할 수 있게 하여 무효 상태 생성 논리 회로(20)의 동작 체크와 용이해진다.
3.7 변형예 7 (도 20)
본 변형예는, 도 13에 도시된 제 1 변형예에서와 같이 홀드 신호 H 를 상태 레지스터(12)에 인가하기 위한 1차 입력 단자를 도 19 의 변형예 6 으로서 도시된 구성에 가산함으로써 얻어진다(도 20 참조). 따라서, 상태 레지스터(12)를 설정하는 상태는 홀드 신호 H 가 고(능동상태)일 동안 상태 레지스터(12)에 인가된 신호 상태의 변경과 무관하게 유지될 수 있다.
전술된 바와 같이, 테스트 패턴 세트에서 동일한 상태 레지스터(12)의 상태(상태 레지스터 설정)를 가진 하나 이상의 테스트 패턴이 있을 시에 테스트 효율을 높일 수 있다.
3.8 변형예 8 (도 21)
도 7 에 도시된 구성에서, 상태 레지스터(12)의 출력은 무효 상태 생성 논리 회로(20)에 직접 인가된다. 상태 레지스터(12)로부터 인가된 현재 상태에 근거하여, 무효 상태 생성 논리 회로(20)는 다음 상태를 나타내는 신호, 즉 상태 레지스터(12)에 인가될 신호를 발생시킨다.
그러나, 도 21 에 도시된 본 변형예에서, 상태 레지스터(12)로부터의 출력 신호 및 1차 입력 P1 을 무효 상태 생성 논리 회로(20)에 공급하여, 무효 상태 생성 논리 회로(20)는 현재 상태 및 1차 입력 P1 에 근거하여 다음 상태 신호를 생성시킨다.
도 16 에 도시된 제 4 변형예는 본 변형예의 다른 구현으로서 생각될 수 있다. 즉 1 차 입력 P1 은 제 4 변형예에서 한 멀티플렉서(25)에 직접 인가된다. 그러나, 1차 입력 P1 이 무효 상태 생성 논리 회로(20)로 직접 입력되어, 제 1 멀티플렉서(25)로 직접 통과되는 것으로 간주될 경우, 그 결과는 도 21 에 도시된 바와 같은 구성으로 될 것이다.
4. 집적 회로의 테스트 가능 설계 프로그램 분배 매체
본 발명의 상기 실시예 및 변형예에서 기술된 집적 회로의 테스트 가능 설계법은 도 1 또는 도 12 의 플로우챠트에서 도시된 단계를 구현하는 프로그램을 실행하는 워크 스테이션 또는 다른 컴퓨터에 의해 성취될 수 있다. 그런 프로그램은 플로피 디스크, 자기 테이프, CD-ROM 및 DVD 매체를 포함하지만, 이에 제한하지 않는 어느 형의 컴퓨터 판독 가능 매체를 이용하여 분배될 수 있다.
상태 레지스터를 포함하지 않은 조합 회로에 대한 테스트 패턴에 포함되는 무효 상태(또는 무효 상태 및 천이 방해 유효 상태)를 생성하는 무효 상태 생성 논리 회로가 집적 회로에 가산되고, 무효 상태(또는 무효 상태 및 천이 방해 유효 상태)를 가진 테스트 패턴에 대응하는 테스트 시퀀스가 테스트를 위한 집적 회로로부터의 출력 신호에 의해 직접 설정될 수 있다. 그래서, 테스트 시퀀스의 길이의 증가를 방지하고, 콘트롤러 또는 다른 순차 회로를 포함하는 집적 회로의 테스트 시에 완전한 고장 커버리지를 성취할 수 있다.
더욱이, 전-주사 테스트 가능 설계법과는 달리, 테스트하는 데에 필요한 상태를 내부 회로로부터 상태 레지스터를 구성하는 플립-플롭에 직접 설정할 수 있기 때문에 실동작 속도로 테스트를 실행할 수 있고, 상태 레지스터를 주사하지 않는다.
게다가, 테스트 패턴에 포함된 유효 상태는 통상 동작시 상태 천이를 이용하여 설정된다. 그래서, 본 발명의 테스트 가능 설계법에 의해 일어난 공간 오버헤드는 테스트 가능을 위해 가산된 유일한 회로 소자가 테스트 패턴 내에 포함된 무효 상태(또는 무효상태 및 천이 방해 유효 상태)를 설정하는 데에 필요한 것이기 때문에 비교적 작다.
본 발명이 첨부한 도면을 참조로 양호한 실시예에 관련하여 기술되었지만, 본 기술분야의 숙련자에게는 많이 변경 및 수정이 가능하다. 그런 변경 및 수정은 첨부한 청구범위로 한정되는 바와 같이 본 발명의 범주내에서 이루어지는 것으로 이해된다.

Claims (14)

  1. 유한 상태 머신이라고 기술할 수 있는 순차 회로로서, 상태 레지스터와 조합 회로로 구성되어 외부에서 리셋트 신호에 의해 리셋트 상태로 설정할 수 있는 순차회로를 포함하는 집적 회로에 있어서, 상기 집적 회로는:
    상기 유한 상태 머신의 상태 천이와는 다른 상태 천이를 실현하는 소정의 상태 천이 모드로의 설정을 가능케하는 모드 선택 수단;
    외부에서 입력되는 소정의 신호에 따라, 상기 상태 레지스터에 유지되어 있는 값을 상기 상태 레지스터에 입력되는 신호가 변화하여도 그대로 상기 레지스터의 현재 상태를 유지시키는 상태 홀드 수단과;
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또 관측 가능하다고 가정하여 상기 조합 회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합을 생성하고, 상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트 상태로부터 도달할 수 없는 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 통과하는 상태 천이 경로를 결정한다고 하는 프로세스에 의거하여, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로 설정되어 있을 때에 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태로 천이시키는 무효 상태 생성 회로 및;
    상기 상태 레지스터에 설정해야 하는 값을 나타내는 신호로서 상기 상태 레지스터에 입력되는 각 신호를 외부에 출력하기 위한 관측용 외부 단자를 구비하는 것을 특징으로 하는 것을 특징으로 하는 집적회로.
  2. 유한 상태 머신이라고 기술할 수 있는 순차 회로로서, 상태 레지스터와 조합회로로 구성되어 외부에서 리셋트 신호에 의해 리셋트 상태로 설정할 수 있는 순차 회로를 포함하는 집적회로에 있어서, 상기 집적 회로는:
    상기 유한 상태 머신의 상태 천이와는 다른 상태 천이를 행하는 소정의 상태 천이 모드로의 설정을 가능케하는 모드 선택 수단과;
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또한 관측 가능하다고 가정하여 상기 조합회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합을 생성하고, 상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트 상태로부터 도달할 수 없는 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서의 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 통과하는 상태 천이 경로를 결정한다고 하는 프로세스에 의거하여, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로 설정되어 있을 때에 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태로 천이시키는 무효 상태 생성 회로와;
    상기 상태 레지스터에 설정해야 하는 값을 나타내는 신호로서 상기 상태 레지스터에 입력되는 각 신호를 외부에 출력하기 위한 관측용 외부 단자를 구비하고,
    상기 상태 레지스터는, 제 1 플립 플롭그룹과 제 2 플립 플롭그룹으로 구성되고, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로 설정되어 있을 때에는, 제 1 플립 플롭그룹에 설정해야하는 값은 외부 입력으로서 공급되고, 제 2 플립 플롭그룹에 설정해야 하는 값은 상기 무효 상태 생성 회로에서 공급되는 것을 특징으로 하는 집적회로.
  3. 유한 상태 머신이라고 기술할 수 있는 순차 회로로서, 상태 레지스터와 조합회로로 구성되어 외부에서 리셋트 신호에 의해 리셋트 상태로 설정할 수 있는 순차회로를 포함하는 집적회로에 있어서, 상기 집적 회로는:
    상기 유한 상태 머신의 상태 천이와는 다른 상태 천이를 행하는 소정의 상태 천이 모드로의 설정을 가능케하는 모드 선택 수단과;
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또 관측 가능하다고 가정하여 상기 조합회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합을 생성하고, 상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트 상태로부터 도달할 수 없는 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서의 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 통과하는 상태 천이 경로를 결정한다고 하는 프로세스에 의거하여, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로 설정되어 있을 때에 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태로 천이시키는 무효 상태 생성 회로를 구비하고,
    상기 조합회로는 상기 상태 레지스터에 설정되어 있는 값에 의해 나타나지는현재의 상태를 기초로 하여 다음의 상태를 나타내는 신호를 생성하는 다음 상태 생성 회로를 포함하며,
    상기 무효 상태 생성 회로는, 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태로 천이시키기 위해서 상기 상태 레지스터에 입력해야 하는 신호를 생성하고,
    상기 모드 선택 수단은, 외부에서 입력되는 소정의 선택 신호에 따라, 상기 다음 상태 생성 회로에 의해 생성되는 신호와 상기 무효 상태 생성 회로에 의해 생성되는 신호 중의 어느 하나를 선택하고, 선택한 신호를 상기 상태 레지스터에 입력하는 멀티 플렉서이고,
    상기 멀티 플렉서의 출력 신호를 외부에 출력하는 단자로서, 상기 상태 레지스터에 설정해야 하는 값을 나타내는 신호로서 상기 상태 레지스터에 입력되는 각 신호를 외부에 출력하기 위한 관측용 외부 단자를 구비하는 것을 특징으로 하는 집적회로.
  4. 유한 상태 머신이라고 기술할 수 있는 순차 회로로서, 상태 레지스터와 조합 회로로 구성되어 외부에서 리셋트 신호에 의해 리셋트 상태로 설정할 수 있는 순차회로를 포함하는 집적회로에 있어서, 상기 집적 회로는:
    상기 유한 상태 머신의 상태 천이와는 다른 상태 천이를 행하는 소정의 상태 천이 모드로의 설정을 가능케하는 모드 선택 수단을 구비하고,
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또 관측 가능하다고 가정하여 상기 조합 회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합을 생성하고, 상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트 상태로부터 도달할 수 없는 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 통과하는 상태 천이 경로를 결정한다고 하는 프로세스에 의거하여, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로 설정되어 있을 때에 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태로 천이시키는 무효 상태 생성 회로를 구비하고,
    상기 조합 회로는 상기 상태 레지스터에 설정되어 있는 값에 의해 나타나지는 현재의 상태를 기초로 하여 다음의 상태를 나타내는 신호를 생성하는 다음 상태 생성 회로를 포함하고,
    상기 무효 상태 생성 회로는, 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태로 천이시키기 위해서 상기 상태 레지스터에 입력해야 하는 신호를 생성하고,
    상기 모드 선택 수단은 외부에서 입력되는 소정의 선택 신호에 따라, 상기 다음 상태 생성 회로에 의해 생성되는 신호와 상기 무효 상태 생성 회로에 의해 생성되는 신호 중의 어느 하나를 선택하여, 선택한 신호를 상기 상태 레지스터에 입력하는 멀티 플렉서이고,
    상기 멀티 플렉서에 대해 상기 다음 상태 생성 회로로부터 입력되는 신호 및 상기 무효 상태 생성 회로로부터 입력되는 신호를 외부에 출력하고, 상기 상태 레지스터에 설정해야 하는 값을 나타내는 신호로서 상기 상태 레지스터에 입력되는 각 신호를 외부에 출력하기 위한 관측용 외부 단자를 구비하는 것을 특징으로 하는 집적회로.
  5. 유한 상태 머신이라고 기술할 수 있는 순차 회로로서, 상태 레지스터와 조합 회로로 구성되어 외부에서 리셋트 신호에 의해 리셋트 상태로 설정할 수 있는 순차회로를 포함하는 집적 회로에 있어서, 상기 집적 회로는:
    상기 유한 상태 머신의 상태 천이와는 다른 상태 천이를 행하는 소정의 상태 천이 모드로의 설정을 가능케하는 모드 선택 수단과;
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또 관측 가능하다고 가정하여 상기 조합 회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합을 생성하고, 상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트 상태로부터 도달할 수 없는 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서의 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 구하고, 상기 유한 상태 머신이 리셋트 상태로부터 도달할 수 있는 상태로서 정의되는 유효 상태로서 그 유효 상태로의 천이 시퀀스 길이가 소정 길이 이상 또는 그 유효 상태로의 천이 시퀀스를 구하기 위한 처리량이 소정량 이상인 유효 상태를 천이 방해 유효 상태로서 구하여, 구한 상기 무효 상태 및 천이 방해 유효 상태의 전부를 통과하는 상태 천이 경로를 결정하는 프로세스에 의거하여, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로설정되어 있을 때에 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태 및 천이 방해 유효 상태로 천이시키는 무효 상태 생성 회로와;
    상기 상태 레지스터에 설정해야 하는 값을 나타내는 신호로서 상기 상태 레지스터에 입력되는 각 신호를 외부에 출력하기 위한 관측용 외부 단자를 구비하는 것을 특징으로 하는 집적회로.
  6. 제 5 항에 있어서, 상기 조합 회로는, 상기 상태 레지스터에 설정되어 있는 값에 의해 나타내지는 현재의 상태에 의거하여 다음의 상태를 나타내는 신호를 생성하는 다음 상태 생성 회로를 포함하고,
    상기 무효 상태 생성 회로는, 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태 및 천이 방해 유효 상태로 천이시키기 위해서 상기 상태 레지스터에 입력해야 하는 신호를 생성하며,
    상기 모드 선택 수단은, 외부로부터 입력되는 소정의 선택 신호에 따라, 상기 다음 상태 생성 회로에 의해 생성되는 신호와 상기 무효 상태 생성 회로에 의해 생성되는 신호 중의 어느 하나를 선택하여, 선택한 신호를 상기 상태 레지스터에 입력하는 멀티 플렉서인 것을 특징으로 하는 집적회로.
  7. 제 5 항에 있어서, 외부로부터 입력되는 소정의 신호에 의거하여, 상기 상태 레지스터에 유지되어 있는 값을 상기 상태 레지스터에 입력되는 신호가 변화하더라도 상기 상태 레지스터를 그대로 유지시키는 상태 홀드 수단을 추가로 구비하는 것을 특징으로 하는 집적회로.
  8. 제 5 항에 있어서, 상기 상태 레지스터는, 제 1 플립플롭 그룹과 제 2 플립 플롭 그룹으로 구성되고, 상기 모드 선택 수단에 의해 상기 소정의 상태 천이 모드로 설정되어 있을 때에도, 제 1 플립 플롭 그룹에 설정해야 하는 값은 외부 입력으로서 공급되고, 제 2 플립 플롭 그룹에 설정해야 하는 값은 상기 무효 상태 생성 회로로부터 공급되는 것을 특징으로 하는 집적회로.
  9. 제 2 항 또는 제 8 항에 있어서, 상기 조합 회로는, 상기 상태 레지스터에 설정되어있는 값에 의해 나타내지는 현재의 상태에 의거하여 다음의 상태를 나타내는 신호를 생성하는 다음 상태 생성 회로를 포함하고,
    상기 무효 상태 생성 회로는, 상기 상태 천이 경로에서 천이 가능한 모든 무효 상태 또는 모든 무효 상태 및 천이 방해 유효 상태로 천이시키기 위해 상기 상태 레지스터에 입력해야 하는 신호를 생성하고,
    상기 모드 선택 수단은, 제 1멀티 플렉서와 제 2 멀티 플렉서로 구성되어, 외부로부터 입력되는 소정의 선택 신호에 따라, 제 1멀티 플렉서는 상기 다음 상태 생성 회로에 의해 생성되는 신호와 외부 입력으로서 공급되는 신호와의 어느 하나를 선택하여 제 1 플립플롭 그룹에 입력하고, 제 2 멀티 플렉서는 상기 다음 상태 생성 회로에 의해 생성되는 신호와 상기 무효 상태 생성 회로에 의해 생성되는 신호와의 어느 하나를 선택하여 제 2 플립플롭 그룹에 입력하는 것을 특징으로 하는집적회로.
  10. 제 9 항에 있어서, 상기 관측용 외부 단자는, 상기 다음 상태 생성 회로로부터 제 1 멀티 플렉서로 입력되는 신호, 상기 다음 상태 생성 회로로부터 제 2 멀티 플렉서로 입력되는 신호, 및 상기 무효 상태 생성 회로로부터 제 2 멀티 플렉서로 입력되는 신호를 외부에 출력하는 단자인 것을 특징으로 하는 집적회로.
  11. 리셋트 상태를 포함하는 유한수의 상태를 갖는 유한 상태 머신이라고 기술되는 순차 회로를 포함하는 집적회로의 테스트 가능 설계 방법에 있어서, 상기 방법은:
    레지스터 전송 레벨에서 기술된 상기 유한 상태 머신에 대해 논리 합성을 함으로써 조합 회로 및 상태 레지스터로 구성되는 논리 회로 생성 단계와;
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또 관측 가능하다고 가정하여 상기 조합 회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합 생성 단계와;
    상기 유한 상태 머신이 리셋트 상태로부터 도달 가능한 상태로서 정의되는 유효 상태로서 그 유효 상태로의 천이 시퀀스 길이가 소정 길이 이상 또는 그 유효 상태로의 천이 시퀀스를 구하기 위한 처리량이 소정량 이상인 유효 상태를 천이 방해 유효 상태 검출 단계와;
    상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트상태로부터 도달 불가능한 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서의 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 통과함과 아울러 상기 천이 방해 유효 상태의 전부까지도 통과하는 상태 천이 경로 결정 단계 및;
    상기 상태 천이 경로에서 천이 가능한 모든 무효 상태 및 천이 방해 유효 상태로 천이시키는 무효 상태 생성 회로를 생성하고, 그 무효 상태 생성 회로를 상기 순차 회로에 가산하는 가산 단계를 포함하는 것을 특징으로 하는 직접 회로의 테스트 가능 설계 방법.
  12. 유한 상태 머신이라고 기술할 수 있는 순차 회로로서 상태 레지스터와 조합회로로 구성되어 외부로부터의 리셋트 신호에 의해 리셋트 상태로 설정할 수 있는 순차 회로를 포함하는 집적회로에 대한 테스트 가능 설계를 위한 프로그램을 기록한 컴퓨터 판독 가능 기록 매체에 있어서, 상기 기록 매체는:
    레지스터 전송 레벨에서 기술된 상기 유한 상태 머신에 대해 논리 합성을 함으로써 조합 회로 및 상태 레지스터로 구성되는 논리 회로 생성 단계와;
    상기 상태 레지스터의 상태가 임의로 설정 가능하고 또 관측 가능하다고 가정하여 상기 조합 회로에 대해 소정의 테스트 생성 알고리즘을 적용함으로써 테스트 패턴 집합 생성 단계와;
    상기 유한 상태 기계가 리셋트 상태로부터 도달 가능한 상태로서 정의되는 유효 상태로서 그 유효 상태로의 천이 시퀀스 길이가 소정 길이 이상 또는 그 유효상태로의 천이 시퀀스를 구하기 위한 처리량이 소정량 이상인 유효 상태를 천이 방해 유효 상태 검출 단계와;
    상기 상태 레지스터가 표현 가능한 상태 중 상기 유한 상태 머신이 리셋트 상태로부터 도달 불가능한 상태로서 정의되는 무효 상태로서 상기 테스트 패턴 집합의 각 테스트 패턴에서의 상기 상태 레지스터의 값에 대응하는 부분이 나타내는 무효 상태의 전부를 통과함과 아울러 상기 천이 방해 유효 상태의 전부까지도 통과하는 상태 천이 경로 결정 단계 및;
    상기 상태 천이 경로에서 천이 가능한 모든 무효 상태 및 천이 방해 유효 상태로 천이시키는 무효 상태 생성 회로를 생성하고, 그 무효 상태 생성 회로를 상기 순차 회로에 가산하는 가산 단계를 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능 기록 매체.
  13. 제 6 항에 있어서, 상기 관측용 외부 단자는 상기 멀티 플렉서의 출력 신호를 외부에 출력하는 단자인 것을 특징으로 하는 집적회로.
  14. 제 6 항에 있어서, 상기 관측용 외부 단자는 상기 멀티 플렉서에 대해 상기 다음 상태 생성 회로로부터 입력되는 신호 및 상기 무효 상태 생성 회로로부터 입력되는 신호를 외부에 출력하는 단자인 것을 특징으로 하는 집적회로.
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