KR100349406B1 - 반도체장치의제법및그에사용되는밀봉용펠릿 - Google Patents

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KR100349406B1
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마코토 구와무라
가즈히로 이케무라
신야 아키즈키
다카시 후쿠시마
신이치로 스도
사토시 이토
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닛토덴코 가부시키가이샤
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Abstract

본 발명은 캐비티 충진 형태의 플라스틱핀그리드어레이(PPGA), 플라스틱볼그리드어레이(PBGA) 등의 반도체장치의 제법 및 그에 사용되는 밀봉용 펠릿에 관한 것으로서,
상기 제법은 우선 다단상 기판(2)에 형성된 오목부(6)내에 반도체소자(3)를 수용하고, 그 상태에서 특정의 성분을 함유하는 밀봉용 수지조성물로 이루어지는 특수한 펠릿특성을 구비한 상온에서 고체의 펠릿(7)을 상기 반도체소자(3)위에 놓고, 다음으로 이 상태에서 전체를 가열용융하는 것에 의해 상기 오목부(6)내를 용융상태의 밀봉용 수지조성물로 충진하여 경화시키는 것에 의해 반도체소자(3)를 수지밀봉하므로써, 저응력성이 있고, 우수한 내습신뢰성을 구비한 반도체장치를 작업성 좋게 제조하는 것이 가능하게 되는 것을 특징으로 한다.

Description

반도체장치의 제법 및 그에 사용되는 밀봉용 펠릿
최근 반도체장치의 성능향상에 따른 요구과제로서, 고발열의 많은 I/O디바이스를 얼마나 실장하고, 또한 그 디바이스와 머더보드간의 배선길이를 얼마나 짧게 하는지가 기술적 과제가 되고 있다. 또한, 이와 같은 과제를 프로세스 가격을 포함하여 얼마나 싼 가격으로, 고신뢰성으로 제작하는지가 프로세스, 제조상의 과제가 되고 있다. 이 문제의 대책으로서 캐비티 충진형태의 PPGA, 제 5 도에 나타내는 구조의 PBGA가 제안되고 있다. 제 5 도에 나타내는 PBGA는 다음과 같은 구성으로 이루어진다. 즉, 금속방열판(1)상에 중앙에 구멍이 설치된 다층회로로 이루어지는 기판(2)이 부착되어 있다. 그리고 상기 금속방열판(1)과 기판(2)으로 형성되는 오목부내에 반도체 소자(3)가 수용되며, 상기 오목부내에 밀봉수지층(4)이 형성되어 있다. 제 5 도에 있어서, '9'는 전도성의 구형 범프이다. 이와 같이 캐비티 형태는, 반도체 소자의 밀봉방법으로는 상기와 같이 오목부내에 밀봉수지층을 형성하여 밀봉하는 방법 이외에 오목부를 세라믹판으로 덮는 것에 의해 막는 방법을 들 수 있다.
상기 세라믹판으로 오목부를 덮고 밀봉하는 방법은 세라믹의 가격이 높고, 또한 기판에 세라믹판을 접착하여 오목부를 닫을 때, 기판 및 접착제가 유기재료이기 때문에 무기재료인 세라믹판과의 접착성이 떨어지고, 이것으로부터 완전한 하메틱실(hermetic seal)이 되지는 않는다는 문제가 있으며, 이 때문에, 이와 같은 형태의 밀봉방법은 매년 감소하고 있다. 한편, 상기 밀봉수지층(4)을 형성하여 반도체소자(3)를 밀봉하는 방법(제 5 도 참조)에는 통상, 밀봉수지층(4)형성재료로서 액상수지조성물이 사용되며, 오목부에 이 액상수지조성물을 주입하는 것에 의해 밀봉수지층(4)이 형성된다. 그런데 상기 액상수지조성물은 초저온(약-40℃)에서의 보관이 필요하고, 또 주입시에는 주사기를 사용하여 적절한 위치에 적절한 양을 주입하지 않으면 안되며, 이와 같은 사항을 콘트롤하는 장치를 필요로 한다. 게다가 고유동성을 얻기 위해서 내습신뢰성이 낮은 액상 재료를 사용하거나, 경화시에 저온 예비가열이 필요한 용매함유계로 할 필요가 있는 등의 프로세스 신뢰성 관련에 많은 문제를 가지고 있다. 또한 유동성을 향상시키기 위해서 충전제의 함유량을 저하시킨 것이 사용되고 있지만, 이것은 선팽창계수가 높아지고, 소자나 기판, 방열판의 선팽창계수와 크게 다르게 되며, 결과, 사용시에 응력이 걸리게 되는 문제가 발생한다.
본 발명은 이와 같은 사정을 감안하여 실시된 것으로, 저응력성을 도모하고, 내습신뢰성이 우수한 반도체장치의 제조가 용이한 제법 및 그 제법에 사용되는 밀봉용 펠릿에 관한 것이다.
(발명의 개시)
상기 목적을 달성하기 위해서, 본 발명은 기판에 형성된 오목부내에 반도체 소자를 수용하고, 그 상태에서 하기의 밀봉용 수지조성물(A)로 이루어지는 펠릿(B)을 상기 반도체소자위에 놓고 가열용융하는 것에 의해 상기 오목부내를 용융상태의 밀봉용 수지조성물(A)로 충진하여 경화시켜 상기 반도체소자를 수지밀봉하는 반도체장치의 제법을 제 1 요지로 한다.
(A) 하기의 (a)∼(c)성분을 함유하고, 상기 (c)성분의 함유비율이 밀봉용 수지조성물 전체의 74중량%이상 90중량%미만의 범위로 설정된 상온에서 고체인 밀봉용 수지조성물.
(a) 결정성 에폭시 수지
(b) 노보락형 페놀수지
(c) 용융 실리카 분말
(B) 하기의 특성(x)을 구비한 펠릿
(x) 1g의 입방체 펠릿을 경면 유리판 위에 놓고, 150℃에서 10분간 가열용융했을 때의 유전(流展)면적이 500㎟이상.
또한 하기의 밀봉용 수지조성물(A)로 이루어지는 밀봉용 펠릿으로, 하기의 특성(x)을 구비하고 있는 밀봉용 펠릿을 제 2 요지로 한다.
(A) 하기의 (a)∼(c)성분을 함유하고, 상기 (c)성분의 함유비율이 밀봉용 수지조성물 전체의 74중량%이상 90중량%미만의 범위로 설정된 상온에서 고체인 밀봉용 수지조성물.
(a) 결정성 에폭시 수지
(b) 노보락형 페놀수지
(c) 용융 실리카 분말
(x) 1g의 입방체 펠릿을 경면 유리판위에 놓고, 150℃에서 10분간 가열용융했을 때의 유전면적이 500㎟이상.
즉, 본 발명은 기판에 형성된 오목부내에 반도체소자를 수용하고, 상온에서 고체인 밀봉용 수지조성물(A)로 이루어지는 상기 특정의 펠릿(B)을 상기 반도체소자위에 놓고 가열용융하는 것에 의해 상기 오목부내를 용융상태의 밀봉용 수지조성물(A)로 충진하여 경화시키는 것에 의해 상기 반도체소자를 수지밀봉하는 것이다. 이 때문에 상온에서 고체의 밀봉용 수지조성물(A)로 이루어지는 펠릿(B)을 가열용융하는 공정만으로 반도체소자의 수지밀봉이 실시되어 밀봉공정이 용이하다. 게다가, 상기 밀봉용 수지조성물(A)중의 용융 실리카 분말의 함유량이 많이 설정되어 있기 때문에 소자나 기판의 선팽창계수와의 차를 작게 할 수 있으며, 저응력성이 부여되어 밀봉수지나 반도체소자의 크랙의 발생이 방지된다. 그리고 이와 같은 제법에 사용되는, 밀봉용 펠릿의 재료로 이루어지는 상기 밀봉용 수지조성물(A)중의 에폭시수지로서, 특히 상기 특정의 구조를 갖는 에폭시 수지 등을 사용하면, 한층 내습신뢰성이 우수한 반도체장치가 얻어지므로 바람직하다. 또한, 이와 같은 반도체장치의 제법은, 바람직하게는 PPGA, PBGA 등의 캐비티 충진 형태의 것에 적용된다. 또한, 상기 용융 실리카 분말로서, 구형이고 최대입자 직경이 100㎛이하의 것을 사용하는 것에 의해 양호한 유동성이 얻어져 밀봉성이 우수한 밀봉용 수지조성물(A)이 얻어지고, 본 발명의 밀봉용 펠릿의 형성재료로서 한층 바람직하다. 그 중에서도 특정의 구조를 갖는 에폭시수지, 특정범위로 설정된 최대입자직경을 갖는 구형 용융 실리카 분말을 선택하는 것에 의해, 예를 들면 5℃정도의 온도조건에서 보관이 가능하게 되며, 종래의 액상 수지조성물에 비해 보관성이 양호하다.
다음에 본 발명을 상세하게 설명한다.
본 발명의 반도체장치의 제법에서 사용되는 밀봉용 수지조성물(A)은 특정의 에폭시수지(a성분)라, 노보락형 페놀수지(b성분)와, 용융 실리카 분말(c성분)을 사용하여 얻어지는 반경화형태의 것으로, 상온에서 고체이고, 상기 각 성분을 혼합한 수지조성물을 주(注)형으로 하는 것 등에 의해 각종 형태로 형성된 반경화형태의 펠릿으로서 공급된다. 또한, 본 발명에서 고체를 나타내는 상온이란 구체적으로 20∼50℃의 온도범위를 말한다.
상기 특정의 에폭시수지(a성분)로는 결정성 에폭시 수지가 사용된다. 그중에서도 용융 점도가 낮은 것을 사용하는 것이 보다 바람직하다. 특히 바람직하게는, 저용융점도라는 관점에서, 구체적으로 하기의 일반식 (1), 식(2) 식(3)으로 나타내는 구조의 에폭시 수지를 들 수 있다. 이것은 단독으로 또는 2가지 종류 이상 사용된다.
상기 식(1)∼(3)으로 나타내는 구조의 에폭시 수지에 있어서, 특히 에폭시 당량 150∼230g/eq이고, 융점 60∼160℃의 것을 사용하는 것이 바람직하다.
상기 에폭시 수지 (a성분)와 함께 사용되는 노보락형 페놀수지 (b성분)로는, 특히 저점도의 것을 사용하는 것이 바람직하다. 그 중에서도 수산기당량이 80∼120g/eq이고, 연화점이 80℃이하의 것을 사용하는 것이 바람직하다. 보다 바람직하게는 수산기당량 90∼110g/eq이고, 연화점 50∼70℃이다. 특히 바람직하게는 수산기당량 100∼110g/eq이고 연화점 55∼65℃이다.
상기 에폭시 수지(a성분)와 노보락형 페놀수지(b성분)의 배합비율은 에폭시 수지중의 에폭시기 1당량에 대해서 노보락형 페놀수지중의 수산기 당량을 0.5∼1.6의 범위로 설정하는 것이 바람직하다. 보다 바람직하게는 0.8∼1.2의 범위로 설정하는 것이다.
상기 a성분 및 b성분과 함께 사용되는 용용 실리카 분말(c성분) 중에서도, 특히 높은 유동성이 얻어지는 구형 용융 실리카 분말을 사용하는 것이 바람직하다. 그리고 상기 용융 실리카 분말(c성분)로는 최대입자직경이 100㎛이하의 것을 사용하는 것이 바람직하며, 보다 바람직하게는 70㎛이하이다. 상기 최대입자직경에 대해서는 반도체장치의 패시베이션의 상황, 와이어의 피치, 수지조성물의 용융밀봉후의 충진라성분의 침강에 의해 적절하게 설정된다. 그리고 최대입자직경이 100㎛를 초과하면 반도체장치의 캐비티내의 와이어, 반도체소자표면에 손상을 주고, 많은 핀패키지에서 캐비티내의 와이어 수가 많은 경우, 와이어간의 피치가 작기 때문에 미충진이 되는 경향이 보이기 때문이다.
상기 용융 실리카 분말(c성분)의 함유량은 밀봉용 수지조성물(A) 전체의 74중량%이상 90중량%미만의 범위로 설정할 필요가 있다. 특히 바람직하게는 75∼85중량%이다. 즉 용융 실리카 분말(c성분)의 함유량이 74중량%미만에서는 밀봉수지경화물의 특성, 특히 선팽창계수가 커지며, 이 때문에 반도체소자와의 상기 계수의 차가 넓어지고, 수지경화물이나 반도체소자 등에 크랙 등의 결함을 발생시킨다. 또한, 90중량%이상에서는 수지조성물의 용융점도가 높기 때문에 충진성이 나빠지기 때문이다.
본 발명에 사용되는 밀봉용 수지조성물(A)에는 상기 a∼c성분 이외에 필요에 따라서 실리콘 화합물(곁사슬 에틸렌글리콜형태 디메틸실록산 등)등의 저응력화제, 난연제, 폴리에틸렌, 카르나바 등의 왁스, 실란커플링제(γ-글리시독시프로 충진트리메톡시실란 등)등의 커플링제 등을 적절하게 배합해도 좋다.
상기 난연제로는 브롬화 에폭시수지 등을 들 수 있고, 이것에 3산화2안티몬 등의 난연조제 등이 사용된다.
본 발명에서 사용하는 밀봉용 수지조성물(A)로 이루어지는 밀봉용 펠릿은 예를 들면 다음과 같이 하여 얻어진다. 즉, 상기 a성분 및 b성분을 혼합용융하고, 이것에 상기 c성분을 용융하여 상기 c성분 및 필요에 따라 다른 첨가제를 배합합여 혼합한다. 이 후, 반응성 조정을 위한 촉매를 첨가하여 균일계로 한 후, 이것을 직접 시트화하여(통상, 두께 1mm∼15mm) 40∼50℃정도의 가온하에서 소정형태로 관통하는 등 하여 펠릿화하는 것에 의해 얻을 수 있다.
상기 반응성 조정을 위해서 배합되는 촉매로는 특별하게 한정되는 것이 아니며 종래부터 경화촉진제로서 사용되는 것을 들 수 있다. 예를 들면 트리페닐포스핀, 테트라페닐포스페이트, 테트라페닐보레이트, 2-메틸이미다졸등을 들 수 있다.
상기 각 성분의 혼합 및 펠릿의 제조방법에 대해서는 상기 방법에 한정하는 것이 아니며, 예를 들면 혼합에 대해서는 외부에서 가열가능한 금속용기중에서 수지성분 및 무기질 충진제 성분(용융 실리카 분말)을 150℃에서 30분 정도 혼합하고, 120℃로 온도를 내린 후, 반응성 조정을 위한 상기 촉매를 첨가하여 균일혼합하는 방법을 채용하는 것이 바람직하다. 그리고 이 혼합한 것을 펠릿위에 흘려 넣고, 캐스팅 등에 의해 시트화한다. 또한, 상기 펠릿의 제조방법에 대해서도, 상기 시트형으로 한 후 관통하는 방법 이외에, 주형으로 펠릿을 제조하는 방법을 사용할 수도 있다. 여기서 펠릿제작시에 한번 분쇄공정을 경유하고, 이 후 타정(打錠)을 실시하는 방법은 앞서 서술한 펠릿특성(x)의 유전면적에 있어서 목표로 하는 값을얻기 어렵기 때문에 바람직한 방법이 아니다.
상기 펠릿의 형상에 대해서는 특별하게 한정되는 것이 아니며, 입방체, 원주, 정방형의 평판상, 구형 등, 그 목적 기판에 형성되는 오목부 및 반도체 소자의 크기, 형상 등에 따라서 적절하게 설정된다. 특히 바람직한 것은 기판에 배치 및 위치결정이 용이하기 때문에 원주상의 펠릿을 사용하는 것이 바람직하다.
본 발명은 예를 들면 반도체장치를 다음과 같이 하여 제조한다. 즉 제 1(a) 도 및 제 1(b) 도에 나타내는 바와 같이 금속방열판(1)의 한쪽면에 중앙에 구멍이 뚫린 다층회로구조의 다단상 기판(2)을 접착하여 기판(2)의 한면을 폐쇄한다. 다음으로 제 2 도에 나타내는 바와 같이 금속방열판(1)을 사용하여 폐쇄하는 것에 의해 형성된 오목부(6)내의 금속방열판(1)상에, 통상은 은가루가 들어간 접착제층을 통하여 반도체소자(3)를 수납한다. 그리고 반도체소자(3)와 기판(2)을 와이어로 접속하고, 다음에 제 3 도에 나타내는 바와 같이 이 반도체소자(3)상에 상기 밀봉용 수지조성물(A)로 이루어지는 원주상의 펠릿(7)을 놓는다. 그리고 전체를 가열하여 펠릿(7)을 용융하여 용융상태로 하고, 상기 오목부(6)내에 용융상태의 밀봉용 수지조성물(A)을 충진하여 경화시키는 것에 의해, 제 4 도에 나타내는 바와 같이 상기 오목부(6)내에 밀봉수지층(8)을 형성한다. 이와 같이 하여 반도체장치를 제조한다. 제 4 도에 있어서 '15'는 와이어이다.
상기 상온에서 고체의 밀봉용 수지조성물(A)을 용융상태로 할 때의 가열온도로는, 반도체소자(3) 및 기판(2)의 열화(劣化), 밀봉용 수지조성물(A)의 열화 등을 고려하여 70∼250℃의 범위로 설정하는 것이 바람직하다. 그리고 가열방법으로는적외선 리플로우(reflow)로, 건조기, 열판, 열풍기 등을 들 수 있다.
상기 밀봉용 수지조성물(A)을 사용하여 밀봉하는 것에 의해 형성된 밀봉수지층(8)에 있어서, 그 형성재료인 펠릿(7)으로는 그 펠릿밀도가 진(眞)밀도에 대해서 99%이상인 것이 바람직하다. 즉, 펠릿밀도가 진밀도에 대해서 99%이상이라는 고진밀도로 설정하는 것에 의해 펠릿내부의 공기가 경화물에 들어가게 되며, 이 공기가 보이드를 형성하는 원인이 되는 것을 방지하는 것이 가능하게 되기 때문이다. 또한, 상기 펠릿밀도(%)는 하기의 식으로 산출되는 값이다.
펠릿밀도(%) = [(펠릿의 비중) / (경화물의 비중)] ×100
또한, 상기 밀봉용 수지조성물(A)로 이루어지는 펠릿(7)으로는 밀봉용 수지조성물(A)을 사용하여 상기한 방법에 따라 제조한 1g의 입방체에 형성한 펠릿을 수평으로 설치된 경면 유리판 위에 놓고, 150℃에서 10분간 가열용융했을 때의 유전면적이 500㎟이상(분위기온도로 150℃)이 되는 특성[특성(x)]을 구비하고 있지 않으면 안된다. 또한, 밀봉용 수지조성물(A)의 겔화시간이 150℃에서 30분간 이내, 그 경화물의 선팽창계수로는 20ppm/℃이하인 것이 바람직하다. 보다 바람직하게는 상기 유전면적이 550㎟이상[특성(x)], 겔화 시간이 150℃에서 15분간 이내, 그 경화물의 선팽창계수로는 19ppm/℃이하이다. 즉, 유전면적이 500㎟이상으로 설정되는 것에 의해 우수한 밀봉특성을 나타내고, 충진성이 양호하게 된다. 또한, 무기질 충진제인 용융 실리카 분말(c성분)의 고충진(74중량%이상 90중량%미만)에서, 선팽창계수를 20ppm/℃이하로 하는 것으로, 수지경화물 및 반도체소자에 크랙등의 응력에 의한 결함발생의 방지가 가능하게 된다. 또한, 상기 겔화 시간은 열판 캐비티를 사용하여 측정했다. 또한, 선팽창계수는 열기계분석(Thermal Mechanical Analysis : TMA)에 의해 측정했다.
본 발명의 반도체 장치의 제법에 적용되는 반도체장치의 형태로는 구체적으로는 제 4 도에 나타내는 형태의 기판 2면상에 복수의 구형 범프가 형성된 PBGA나, 마찬가지로 기판 2면상에 복수의 핀이 형성된 PPGA 등의 캐비티 충진 형태를 들 수 있다.
본 발명은 고성능이고, 많은 인-아웃 전극(다I/O)인 캐비티 충진 형태의 플라스틱핀그리드어레이(PPGA), 플라스틱볼그리드어레이(PBGA) 등의 반도체장치의 제법 및 그에 사용되는 밀봉용 펠릿에 관한 것이다.
제 1(a) 도는 본 발명의 반도체장치의 제법의 일례를 나타내는 사시도,
제 1(b) 도는 그 단면도,
제 2 도는 본 발명의 반도체장치의 제법의 일례를 나타내는 설명도,
제 3 도는 본 발명의 반도체장치의 제법의 일례를 나타내는 설명도,
제 4 도는 본 발명의 반도체장치의 제법에 의해 얻어지는 반도체장치를 나타내는 단면도,
제 5 도는 PBGA의 구성을 나타내는 단면도,
제 6 도는 충진효과 확인용 샘플제품을 제조하는 공정을 나타내는 설명도,
제 7(a) 도는 충진효과 확인용의 샘플제품을 제조하는 공정을 나타내는 사시도,
제 7(b) 도는 그 단면도이다.
(발명을 실시하기 위 한 최선의 형태 )
다음에 실시예에 대해서 비교예와 함께 설명한다.
우선, 실시예에 앞서 하기에 나타내는 각 성분을 준비했다.
[에폭시 수지 a1]
하기 식 (4)로 나타내어지는 구조의 비페닐형 에폭시수지이다.
에폭시당량 : 195g/eq, 융점 : 107℃
[에폭시 수지 a2]
하기 식 (5)로 나타내어지는 구조의 에폭시수지이다.
에폭시 당량 : 182g/eq, 융점 : 140℃
[에폭시 수지 a3]
하기 식 (6)로 나타내어지는 구조의 비페닐형 에폭시수지이다.
에폭시당량 : 190g/eq, 융점 : 80℃
[에폭시 수지 a4]
액상 비스페놀형 에폭 수지 (에폭시당량:190g/eq)이다.
[경화제 b1]
노보락형 페놀수지(수산기당량:107g/eq, 연화점 58℃ )이다.
[경화제 b2]
액상 메틸화 헥사히드로프탈산(수산기 당량:168g/eq)이다.
[경화제 b3]
액상 아릴화 페놀(수산기당량:146g/eq)이다.
[실리카분말 c1∼c6]
하기의 표 1에 나타내는 실리카 분말(용융 실리카 분말)이다.
[촉매 d1]
트리페닐포스핀이다.
[촉매 d2]
테트라페닐포스페이트 및 테트라페닐보레이트의 혼합물(몰혼합비1/1)이다.
[촉매 d3]
2-메틸이미다졸이다.
[난연제]
브롬화 에폭시 페놀 노보락이다.
[난연조제]
3산화 2안티몬이다.
[왁스]
폴리에틸렌이다.
[실리콘화합물]
곁사슬 에틸렌글리콜형태 디메틸실록산이다.
[커플링제]
γ-글리시독시프로 충진트리메폭시실란이다.
(실시예 1∼15, 비교예 1∼27, 비교예 33∼37)
상기 각 성분을 사용하여 하기의 표2∼표7에 나타내는 비율로 각 성분을 혼합했다. 이것을 직접, 캐스팅에 의해 시트화하고, 냉각후 40℃ 분위기하에서 관통하는 것에 의해 밀봉용 펠릿(원주상)을 제조했다. 또한, 비교예로서 밀봉용 펠릿이 갖는 물성의 하나인 유전면적이 500㎟미만이 되는 밀봉용 펠릿을 사용했다. 이것은 상기 혼합한 것을 냉각후 분쇄한 후 원주상으로 타정하는 것에 의해 제조했다. 상기 분쇄공정을 경유하지 않고 제조한 밀봉용 펠릿은 어느 것이나 그 펠릿 밀도가 진밀도에 대해서 99%이상이었다.
[비교예 28∼32]
하기 표 7에 나타내는 비율로 각 성분을 혼합하는 것에 의해 밀봉용 액상수지를 제조했다.
이와 같이 하여 얻어진 각 원주상 펠릿(실시예 1∼15, 비교예 1∼27, 비교예 33∼37) 및 액상수지 (비교예 28∼32)를 사용하고, 다음과 같이 하여 충진효과확인용의 반도체 장치와 비숫한 샘플제품을 제조했다. 이것은 우선 15×15×0.37mm(두께)의 실리콘칩을 준비했다. 다음에 제 6 도에 나타내는 바와 같이 다이어터치재(10)(Ag페이스트, EN-4000)를 사용하고, 상기 실리콘칩(11)을유리판(12)(40×40mm)상에 증착했다. 그리고 제 7(a) 도 및 제 7(b) 도에 나타내는 바와 같이 정방형의 틀인 유동정지댐(13)(안쪽 길이 25×25mm, 두께 1mm)을 상기 유리판(12)상에 중앙의 실리콘칩 (11)에서 등거리가 되도록 증착하고, 다음으로 상기 실리콘칩(11)위에 펠릿(14)(직경 10mm×두께 7mm)을 놓았다. 또한, 액상수지를 사용하는 경우는 액상수지를 실린더에 채워 0.55cc를 적하했다. 이것을 온도 150℃의 오븐에 30분간 방치하는 것에 의해 펠릿(14)을 용융하고, 댐(13)내에 용융상태의 밀봉용 수지 조성물을 충진하여 경화시키는 것에 의해 실리콘칩(11)을 수지밀봉했다. 이와 같이 밀봉한 결과, 용융한 수지조성물 또는 액상수지가 상기 댐(13)내에 완전하게 충진되었는지 안되었는지를 유리판(12)의 이면측 및 표면측에서 눈으로 보아 관찰했다. 그 결과 완전하게 충진된 것을 ○, 충진율이 90% 초과 100%미만의 것을 △, 충진율이 90%이하의 것을 ×로 표시했다. 또한, 윗쪽에서 눈으로 보아 수지밀봉한 부분의 보이드상황을 확인했다. 그 결과 보이드가 전혀 확인되지 않은 것을 ○, 보이드가 분명하게 확인된 것을 ×로 표시했다.
또한, 실시예 및 비교예에서 사용한, 밀봉용 펠릿 및 액상수지의 특성인 유전면적을 하기에 따라 측정했다. 즉, 상기한 바와 같이 1g의 입방체 펠릿을 경면 유리판 위에 놓고, 150℃에서 10분간 가열용융했을 때의 유전면적을 측정했다. 이것의 결과를 하기의 표 8∼표 14에 나타냈다.
다음에, 상기 각 실시예 및 비교예의 펠릿 및 액상수지를 사용하고, 트랜스퍼성형(성형조건:160℃×10분간+후경화 175℃×300분간)에 의해 듀얼인라인패키지(DIP)형태의 내습신뢰성 평가용 패키지를 제조했다. 그리고 이 평가용 패키지를 사용하고 130℃×85%×30V의 바이어스 인가에서의 디바이스 부식시험(PCBT테스트)을 실시하고, 200시간후의 불량율이 50%미만의 것을 ○, 50%이상의 것을 ×로 표시했다. 이 결과를 하기의 표 8∼표 14에 나타냈다.
또한, 상기 각 실시예 및 비교예의 펠릿 및 액상수지를 가열용융하여 경화(조건:175℃×5시간)하는 것에 의해 선팽창계수를 공지의 열기계분석(TMA)에 의해 측정했다. 또한, 각각의 겔화 시간을 상술한 방법에 따라 측정했다. 이것의 결과를 하기의 표 8∼표 14에 나타냈다.
또한, 상기 각 실시예 및 비교예의 펠릿 및 액상수지를 사용하고, 트랜스퍼성형(성형조건:160℃×10분간+후경화175℃×300분간)에 의해 10×5mm의 실리카 옥시드 산화막이 증착된 실리콘칩 사용의 DIP-16핀 형태의 패키지를 제조했다. 다음으로 상기 패키지를 -65℃/5분간∼150℃/5분간(액∼액)으로 100사이클의 냉열 쇼크를 주는 냉열쇼크 테스트(이하 「TST테스트」라고 함)를 실시한 후, 패키지를 개봉하여 칩표면 산화막의 패시베이션 크랙 갯수를 카운트했다. 이 결과를 하기의 표 8∼표 14에 나타냈다. 또한, 본 발명에 있어서, 수지경화체의 선팽창계수를 20ppm/℃이하로 설정한 배경에는 상기 TST테스트에 있어서의 칩표면산화막의 패시베이션 크랙의 정도를 고려한 결과가 있다.
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
*1 : 단위는 분이고, 150℃에서의 측정
*2 : 단위는 ppm/℃이고, 25∼100℃에서의 측정
*3 : 단위는 ㎟이고, 150℃×10분에서, 경면유리판상의 1g입방체 샘플의 측정
상기 표 8∼표 14의 결과, 모든 실시예에서는 충진이 양호하게 실시되고 있으며, 게다가 PCBT테스트에 있어서도 평균고장시간이 길고 신뢰성이 우수한 것을 알 수 있다. 또한 TST테스트에서의 패시베이션 크랙의 발생갯수도 비교예 제품에 비해 훨씬 적고, 수지경화체의 특정인 선팽창계수(선팽창율)가 20ppm/℃이하인 것으로도 저응력성이 우수한 것을 알 수 있다. 이에 대해서 비교예에서는 충진성 (유전), 내습성, 선팽창특성(TCT테스트에서의 패시베이션 크랙수) 중 어느 하나가 열화한 것이었다.
이상과 같이 본 발명은 기판에 형성된 오목부내에 반도체소자를 수용하고, 상온에서 고체의 밀봉용 수지조성물(A)로 이루어지는 특수한 상기 펠릿(B)을 상기 반도체소자 위에 놓고 가열용융하는 것에 의해 상기 오목부내를 용융상태의 밀봉용 수지조성물(A)로 충전하여 경화시키는 것에 의해 상기 반도체소자를 수지밀봉하는 것이다. 이와 같이 상온에서 고체의 밀봉용 수지 조성물(A)로 이루어지는 특수한 펠릿(B)을 가열용융하는 공정만으로 반도체소자의 수지밀봉이 실시되기 때문에 밀봉작업이 용이하게 된다. 또한, 상기 상온에서 고체의 밀봉용 수지조성물(A)로 이루어지는 펠릿은 종래의 액상 수지조성물과 같이 초저온에서의 보관을 필요로 하지 않으며, 그 보관성도 우수하다. 게다가, 상기 밀봉용 수지조성물(A)중의 용융 실리카 분말의 함유량이 많이 설정되어 있기 때문에 반도체소자 및 기판의 선팽창계수와의 차가 작기 때문에 저응력성이 부여되어 밀봉수지나 반도체소자의 크랙의 발생이 방지된다. 그리고 이와 같은 제법에 사용되는 밀봉용 펠릿의 재료가 되는 상기 밀봉용 수지조성물(A)중의 에폭시 수지로서, 특히 상기 식 (1)∼(3), 그 중에서도식(1)로 나타내어지는 구조를 갖는 에폭시수지 등을 사용하는 것에 의해 한층 내습신뢰성이 우수한 반도체장치가 얻어지게 된다. 또한, 이와 같은 반도체장치의 제법은 구체적으로는 PPGA, PBGA 등의 캐비티 충진 형태의 것에 적합하게 적용된다. 또한, 상기 밀봉용 수지조성물(A)을 구성하는 용융 실리카 분말(c성분)로서, 구형으로 최대입자직경 이 100㎛이하의 것을 사용하는 것에 의해 캐비티내의 충전성이 우수한 밀봉용 수지조성물(A)이 얻어지기 때문에 본 발명의 반도체장치의 제법에 있어서 적합한 것이라고 말할 수 있다.

Claims (9)

  1. 기판에 형성된 오목부내에 반도체소자를 수용하고, 그 상태에서 하기의 밀봉용 수지조성물(A)로 이루어지는 펠릿(B)을 상기 반도체소자 위에 놓고 가열용융하는 것에 의해 상기 오목부내를 용융상태의 밀봉용 수지조성물(A)로 충진하여 경화시켜 상기 반도체소자를 수지밀봉하는 것을 특징으로 하는 반도체장치의 제법.
    (A) 하기의 (a)∼(c)성분을 함유하고, 상기 (c)성분의 함유비율이 밀봉용 수지조성물 전체의 74중량%이상 90중량%미만의 범위로 설정된 상온에서 고체인 밀봉용 수지조성물.
    (a) 결정성 에폭시 수지
    (b) 노보락형 페놀수지
    (c) 용융 실리카 분말
    (B) 하기의 특성(x)을 구비한 펠릿
    (x) 1g의 입방체 펠릿을 경면 유리판 위에 놓고, 150℃에서 10분간 가열용융했을 때의 유전면적이 500㎟이상.
  2. 제 1 항에 있어서,
    밀봉용 수지조성물(A)로 이루어지는 밀봉 수지경화체의 25∼100℃까지의 평균선팽창율이 20ppm/℃이하인 것을 특징으로 하는 반도체장치의 제법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판의 오목부가 기판에 설치된 관통구멍과, 기판의 한 면에 부착되어 상기 관통구멍의 한쪽 개구를 폐쇄하는 방열판으로 형성되어 있는 것을 특징으로 하는 반도체장치의 제법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 기판의 기판면에 복수개의 구형 범프가 설치되어 있는 것을 특징으로 하는 반도체장치의 제법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 기판의 기판면에 복수개의 핀이 설치되어 있는 것을 특징으로 하는 반도체장치의 제법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 (a)성분인 결정성 에폭시 수지가 하기의 일반식(1)∼(3)으로 나타내어지는 에폭시수지로 이루어지는 군에서 선택된 적어도 하나의 에폭시수지인 것을 특징으로 하는 반도체장치의 제법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 (c)성분인 용융 실리카 분말이 구형 용융 실리카 분말이고, 또 최대입자직경이 100㎛이하인 것을 특징으로 하는 반도체장치의 제법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 밀봉용 수지조성물(A)로 이루어지는 펠릿(B)이 밀봉용 수지조성물(A)을 시트형태로 형성하여 이것을 관통하여 얻어진 것을 특징으로 하는 반도체장치의 제법.
  9. 하기의 밀봉용 수지조성물(A)로 이루어지는 밀봉용 펠릿으로서, 하기의 특성(x)을 구비하고 있는 것을 특징으로 하는 밀봉용 펠릿.
    (A) 하기의 (a)∼(c)성분을 함유하고, 상기 (c)성분의 함유비율이 밀봉용 수지조성물 전체의 74중량%이상 90중량%미만의 범위로 설정된 상온에서 고체인 밀봉용 수지조성물.
    (a) 결정성 에폭시 수지
    (b) 노보락형 페놀수지
    (c) 용융 실리카 분말
    (x) 1g의 입방체 펠릿을 경면 유리판 위에 놓고, 150℃에서 10분간 가열용융했을 때의 유전면적이 500㎟이상.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500067B1 (ko) * 1997-01-24 2005-09-26 신에쓰 가가꾸 고교 가부시끼가이샤 에폭시수지조성물및반도체장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3014029B2 (ja) * 1995-06-16 2000-02-28 日本電気株式会社 半導体素子の実装方法
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
US6552264B2 (en) * 1998-03-11 2003-04-22 International Business Machines Corporation High performance chip packaging and method
JP3825181B2 (ja) * 1998-08-20 2006-09-20 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
JP2000332165A (ja) * 1999-05-17 2000-11-30 Toray Ind Inc 半導体封止用樹脂組成物およびそれを用いた半導体装置
DE102004031889B4 (de) * 2004-06-30 2012-07-12 Infineon Technologies Ag Halbleiterbauteil mit einem Gehäuse und einem teilweise in eine Kunststoffgehäusemasse eingebetteten Halbleiterchip und Verfahren zur Herstellung desselben
US8574058B2 (en) 2004-10-04 2013-11-05 Bally Gaming, Inc. System and method for displaying an exploding icon
US20060273313A1 (en) * 2005-06-01 2006-12-07 Power Digital Card Co., Ltd. & Chien-Yuan Chen IC packaging technique
US8080885B2 (en) * 2008-11-19 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with multi level contact and method of manufacture thereof
CN102451808B (zh) * 2010-10-18 2015-01-07 展晶科技(深圳)有限公司 荧光粉涂布方法
JPWO2019142646A1 (ja) * 2018-01-16 2021-01-14 昭和電工マテリアルズ株式会社 硬化性樹脂組成物、半導体装置、及び半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4572853A (en) * 1980-06-05 1986-02-25 Tokyo Shibaura Denki Kabushiki Kaisha Resin encapsulation type semiconductor device
JPS6153321A (ja) * 1984-08-23 1986-03-17 Toshiba Corp 半導体封止用エポキシ樹脂組成物及びそれを用いた樹脂封止型半導体装置
JPS6333852A (ja) * 1986-07-28 1988-02-13 Matsushita Electric Works Ltd 半導体素子の封止構造
JPS63110645A (ja) * 1986-10-28 1988-05-16 Fujitsu Ltd 半導体装置の製造方法
JPH02209949A (ja) * 1989-02-09 1990-08-21 Shin Etsu Chem Co Ltd 半導体封止用エポキシ樹脂組成物及び硬化物
JPH02224360A (ja) * 1989-02-27 1990-09-06 Nitto Denko Corp 半導体装置
JPH0321628A (ja) * 1989-06-20 1991-01-30 Nitto Denko Corp エポキシ樹脂組成物およびそれを用いた半導体装置
US5041396A (en) * 1989-07-18 1991-08-20 Vlsi Technology, Inc. Reusable package for holding a semiconductor chip and method for reusing the package
JP2922672B2 (ja) * 1991-05-08 1999-07-26 日東電工株式会社 半導体装置の製法
JP3259968B2 (ja) * 1991-05-08 2002-02-25 日東電工株式会社 半導体装置の製法
US5243756A (en) * 1991-06-28 1993-09-14 Digital Equipment Corporation Integrated circuit protection by liquid encapsulation
JP3101043B2 (ja) * 1991-12-24 2000-10-23 日本ミクロン株式会社 プラスチックｉｃチップキャリア及びその製造方法
US5294835A (en) * 1992-07-28 1994-03-15 Nitto Denko Corporation Epoxy resin composition for semiconductor encapsulation and semiconductor device using the same
JP2828553B2 (ja) * 1992-12-17 1998-11-25 京セラ株式会社 半導体装置
JPH07101775B2 (ja) * 1992-12-18 1995-11-01 イビデン株式会社 多層プリント配線板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500067B1 (ko) * 1997-01-24 2005-09-26 신에쓰 가가꾸 고교 가부시끼가이샤 에폭시수지조성물및반도체장치

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